CN101222217A - 触发器和半导体集成电路 - Google Patents

触发器和半导体集成电路 Download PDF

Info

Publication number
CN101222217A
CN101222217A CNA2007101971883A CN200710197188A CN101222217A CN 101222217 A CN101222217 A CN 101222217A CN A2007101971883 A CNA2007101971883 A CN A2007101971883A CN 200710197188 A CN200710197188 A CN 200710197188A CN 101222217 A CN101222217 A CN 101222217A
Authority
CN
China
Prior art keywords
signal
circuit
state
input
holding circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007101971883A
Other languages
English (en)
Other versions
CN101222217B (zh
Inventor
本村哲夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN101222217A publication Critical patent/CN101222217A/zh
Application granted granted Critical
Publication of CN101222217B publication Critical patent/CN101222217B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
    • H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation

Landscapes

  • Logic Circuits (AREA)
  • Power Sources (AREA)
  • Electronic Switches (AREA)

Abstract

公开了一种触发器和半导体集成电路。该触发器包括：时钟供应电路，配置为根据睡眠信号而输出在两个预定状态之间交替的时钟信号或固定所述时钟信号；第一保持电路，配置为根据所述时钟信号指明的状态而取出或保持输入信号；第二保持电路，配置为根据所述时钟信号指明的状态而取出或保持由所述第一保持电路输出的第一信号；输入切换电路，配置为根据保持信号而供应所述第二保持电路输出的第二信号作为所述输入信号或供应外部信号作为所述输入信号；和供电控制电路，配置为根据供电控制信号而向或不向所述第一保持电路和所述输入切换电路供电。

Description

触发器和半导体集成电路
相关申请的交叉引用
本发明包括与2006年12月8日向日本专利局提交的日本专利申请JP2006-331477相关的主题，通过引用在这里合并其全部内容。
技术领域
本发明涉及半导体集成电路。更具体地，本发明涉及能够控制供应到其触发器的部分电力的半导体集成电路。
背景技术
已知MTCMOS(多阈值电压互补金属氧化物半导体)技术是在半导体集成电路中省电的方式。MTCMOS技术所应用到的电路块包括用于在低电压上工作的具有低阈值的功能块和用于在待令状态中切断泄漏电流的开关。
作为例证，如图1所示，MTCMOS功能块910具有与虚地线VSS1(903)相连的逻辑门911和912。虚地线VSS1(903)与实地线VSS(901)相连，其间插入连接有MTCMOS开关931。在待令模式中，发出控制信号PG，以关断MTCMOS开关931，从而停止供电，由此禁止泄漏电流。
如果停止向所有单元供电，则触发器单元和锁存器单元保持的数据将丢失。如果这些单元中的每一个被实现为非MTCMOS功能块920，则保留其中保持的数据，但是即便当MTCMOS开关931断开连接时，非MTCMOS功能块920中的逻辑门921和922仍被持续通电。该安排由此使得作为MTCMOS技术的原始目标的省电特征失效。
在尝试克服以上困难的过程中，已提出了MTCMOS触发器和MTCMOS锁存器来构成使得每一单元中的数据保持完整(intact)的最少非MTCMOS元件。类似技术涉及由低阈值晶体管构成的主触发器和由在待令模式中仍然激活的高阈值晶体管构成的从触发器，由此防止擦除所存储的数据(例如，见日本专利公开号Hei 11-284493，参考图4)。
发明内容
然而，如果每一触发器的一部分构成MTCMOS元件，则一方面很难调整MTCMOS开关的控制信号之间的定时，另一方面很难调整MTCMOS开关的数据输入信号和时钟信号之间的定时。具体来说，在从触发器在待令模式中保持数据的情况下，当时钟信号停止或再次激活时，主触发器可能错误地取出下一数据输入信号。需要精确控制定时，以防止这样的触发器故障。所涉及的控制由此使得很难在设计ASIC(特定用途集成电路)时利用MTCMOS技术。
已考虑到以上情况而作出了本发明，并且本发明提供了这样的配置，使得在部分停止向触发器供电时的定时调节更容易。
在执行本发明的过程中，根据本发明的一个实施例，提供了一种触发器，包括：时钟供应电路，配置为当睡眠信号无效时，输出在第一状态和第二状态之间交替的时钟信号，而在所述睡眠信号激活时，将所述时钟信号固定为所述第一状态；第一保持电路，配置为当所述时钟信号指明所述第一状态时，取出输入信号，而当所述时钟信号指明所述第二状态时，保持所述输入信号；第二保持电路，配置为当所述时钟信号指明所述第二状态时，取出由所述第一保持电路输出的第一信号，而当所述时钟信号指明所述第一状态时，保持所述第一信号；输入切换电路，配置为当保持信号激活时，供应所述第二保持电路输出的第二信号作为所述输入信号，并当所述保持信号无效时，供应外部信号作为所述输入信号；和供电控制电路，配置为当供电控制信号激活时，向所述第一保持电路和所述输入切换电路供电，而当所述供电控制信号无效时，不向所述第一保持电路和所述输入切换电路供电。根据本发明实施例的触发器允许第二保持电路在第一保持电路和输入切换电路不通电时保持该信号，而当保持信号激活时将该信号反馈到该第一保持电路。利用该实施例，可以按照MTCMOS开关的形式来优选实现该供电控制电路。
优选地，以上实施例的触发器还可包括清除电路，配置为当清除信号激活时，清除所述第二保持电路所保持的信号；或预置电路，配置为当预置信号激活时，预置所述第二保持电路所保持的信号。本发明的优选变形允许将第二保持电路所保持的信号设置为期望状态。在本发明的另一优选结构中，当禁止信号激活时，清除电路可以不清除第二保持电路所保持的信号或者预置电路可以不预置所述第二保持电路所保持的信号，而不管所述清除信号或预置信号处于什么状态。
根据本发明的另一实施例，提供了一种触发器，包括：时钟供应电路，配置为当睡眠信号无效时，输出在第一状态和第二状态之间交替的时钟信号，而在所述睡眠信号激活时，将所述时钟信号固定为所述第一状态；第一保持电路，配置为当所述时钟信号指明所述第一状态时，取出输入信号，而当所述时钟信号指明所述第二状态时，保持所述输入信号；第二保持电路，配置为当所述时钟信号指明所述第二状态时，取出由所述第一保持电路输出的第一信号，而当所述时钟信号指明所述第一状态时，保持所述第一信号；输入切换电路，配置为当保持信号激活或使能信号无效时，供应所述第二保持电路输出的第二信号作为所述输入信号，并当所述保持信号无效和所述使能信号激活时，供应外部信号作为所述输入信号；和供电控制电路，配置为当供电控制信号激活时，向所述第一保持电路和所述输入切换电路供电，而当所述供电控制信号无效时，不向所述第一保持电路和所述输入切换电路供电。根据本发明实施例的触发器允许第二保持电路在第一保持电路和输入切换电路不通电时保持该信号，而当保持信号激活或使能信号无效时将该信号反馈到该第一保持电路。
根据本发明另一实施例，提供了一种触发器，包括：时钟供应电路，配置为当睡眠信号无效时，输出在第一状态和第二状态之间交替的时钟信号，而在所述睡眠信号激活时，将所述时钟信号固定为所述第一状态；第一保持电路，配置为当所述时钟信号指明所述第一状态时，取出输入信号，而当所述时钟信号指明所述第二状态时，保持所述输入信号；第二保持电路，配置为当所述时钟信号指明所述第二状态时，取出由所述第一保持电路输出的第一信号，而当所述时钟信号指明所述第一状态时，保持所述第一信号；输入切换电路，配置为当扫描模式信号指明扫描模式生效(in effect)时，供应扫描输入(scan-in)信号作为所述输入信号，当所述扫描模式信号指明扫描模式不生效并且保持信号激活时，供应所述第二保持电路输出的第二信号作为所述输入信号，而当所述保持信号无效时，供应外部信号作为所述输入信号；和供电控制电路，配置为当供电控制信号激活时，向所述第一保持电路和所述输入切换电路供电，而当所述供电控制信号无效时，不向所述第一保持电路和所述输入切换电路供电。由此，在根据以上实施例的触发器中形成了扫描路径，其中允许第二保持电路在第一保持电路和输入切换电路不通电时保持该信号，并按照适当的定时方式将该信号反馈到该第一保持电路。
根据本发明另一实施例，提供了一种半导体集成电路，包括：时钟供应电路，配置为当睡眠信号无效时，输出在第一状态和第二状态之间交替的时钟信号，而在所述睡眠信号激活时，将所述时钟信号固定为所述第一状态；第一保持电路，配置为当所述时钟信号指明所述第一状态时，取出输入信号，而当所述时钟信号指明所述第二状态时，保持所述输入信号；第二保持电路，配置为当所述时钟信号指明所述第二状态时，取出由所述第一保持电路输出的第一信号，而当所述时钟信号指明所述第一状态时，保持所述第一信号；输入切换电路，配置为当保持信号激活时，供应所述第二保持电路输出的第二信号作为所述输入信号，并当所述保持信号无效时，供应外部信号作为所述输入信号；供电控制电路，配置为当供电控制信号激活时，向所述第一保持电路和所述输入切换电路供电，而当所述供电控制信号无效时，不向所述第一保持电路和所述输入切换电路供电；和触发器控制电路，配置为仅当至少所述睡眠信号激活时，不将所述供电控制信号设置为激活，而仅当至少所述保持信号激活时，将所述供电控制信号设置为激活。根据本发明以上实施例的半导体集成电路允许第二保持电路在第一保持电路和输入切换电路不通电时保持该信号，而当该保持信号激活时，将该信号反馈到该第一保持电路。
当如上所述示意性实施本发明时，其使得用于调节部分停止向触发器供电的定时相当容易。
附图说明
在阅读以下描述和附图时，本发明的其他优点将变得清楚，其中：
图1是图示了MTCMOS的基本电路结构的示意性电路图；
图2是示出了根据本发明实施例的触发器的典型结构的示意性电路图；
图3是示出了根据本发明实施例的触发器的典型工作定时的时序图；
图4是示出了根据本发明实施例的在触发器之间一般如何分布控制信号的示意图；
图5是示出了根据本发明实施例的触发器的一种变形的示意性电路图；
图6是示出了根据本发明实施例的触发器的另一种变形的示意性电路图；
图7是示出了根据本发明实施例的触发器的另一种变形的示意性电路图；和
图8是示出了根据本发明实施例的触发器的另一种变形的示意性电路图。
具体实施方式
现在将参考附图来详细描述本发明的优选实施例。
图1是图示了MTCMOS的基本电路结构的示意性电路图。在MTCMOS中，功能块910具有与虚地线VSS1(903)相连的逻辑门911和912。MTCMOS开关931插入连接在虚地线VSS1(903)和实地线VSS(901)之间。在待令模式中，MTCMOS开关931由控制信号PG断开连接，切断向MTCMOS供电，并防止泄漏电流从电源线VDD(902)流向地线VSS(901)。由于电源线VDD(902)与PMOS衬底相连，而地线VSS(901)与NMOS衬底相连，所以即使在MTCMOS开关931断开连接之后，该衬底电流也不中断。
在非MTCMOS功能块920中，逻辑门921和922与电源线VDD(902)和地线VSS(901)相连。由此，在MTCMOS开关931断开连接之后，不切断供电。
本发明假设每一电路块具有和非MTCMOS功能块920共存的MTCMOS功能块910。
图2是示出了实施本发明的触发器的典型结构的示意性电路图。该触发器包括时钟控制反相器111、112、121和132；反相器131、151、152、161、172和181；传输门141和142；以及与非门171。在该触发器中，除了由与非门171和反相器172构成的非MTCMOS功能块21和由反相器151和152构成的非MTCMOS功能块22之外，当MTCMOS开关931断开连接时，停止向这些门供电。相反，即使在MTCMOS开关931断开连接之后，属于非MTCMOS功能块21和22的门仍保持通电。
触发器接收数据输入信号D、时钟信号CK、保持信号HLD、和睡眠信号SLP。发出数据输入信号D，以输入要由触发器保持的数据。使用时钟信号CK来提供用于同步触发器的参考。
保持信号HLD是在中断从外部输入的同时促使触发器保持数据的控制信号。睡眠信号SLP是通过切断供应时钟信号CK使得触发器无效的控制信号。
向MTCMOS开关931(图1)供应MTCMOS控制信号PG，以接通或关断向MTCMOS功能块供电。
时钟信号CK和睡眠信号SLP被输入到与非门171。与非门171是生成时钟信号CK和睡眠信号SLP之间的与非值的电路。也就是说，与非门171输出时钟信号CK的反相信号，直到睡眠信号SLP激活为止。作为负逻辑信号，睡眠信号SLP当没有激活时保持为高，而当激活时，则被驱动为低。因而断定当睡眠信号SLP无效时，与非门171输出的反相时钟信号CKN是时钟信号CK的反相信号，而当睡眠信号SLP激活时，在中断时钟信号CK的同时，与非门171的输出被驱动为高。
与非门171的输出端与其输出为未反相的时钟信号CKP的反相器172相连。当睡眠信号SLP无效时，未反相的时钟信号CKP被提供为时钟信号CK，而当睡眠信号SLP激活时，未反相的时钟信号CKP变为低输出。
将保持信号HLD输入到反相器181。反相器181对保持信号HLD进行反相，从而输出反相的保持信号HLDN。
时钟控制的反相器111和112构成控制触发器的输入的电路。也就是说，当保持信号HLD无效时，时钟控制的反相器111将数据输入信号D的反相信号输入到触发器。当保持信号HLD激活时，时钟控制的反相器112通过反馈环将反相器151的输出的反相信号输入到触发器。因为时钟控制的反相器111和112接收彼此相位相反的控制信号，所以每一反相器可输入互斥信号。
反相器131和时钟控制的反相器132是构成主触发器的存储元件。当未反相的时钟信号CKP被驱动为低时，主触发器在时钟信号的前沿接收来自时钟控制的反相器111或112的输入信号。主触发器保持所接收的信号，同时未反相的时钟信号CKP仍然为高。
反相器131的输入端与时钟控制的反相器121和132的输出端相连。在未反相的时钟信号CKP为低时，时钟控制的反相器121向反相器131的输入端供应来自时钟控制的反相器111或112的信号的反相信号；而在未反相的时钟信号CKP为高时，时钟控制的反相器132向反相器131的输入端供应来自反相器131的输出信号的反相信号。因为时钟控制的反相器121和132接收具有彼此相反的相位的控制信号，所以每一反相器可供应互斥信号。
反相器151和152是构成从触发器的存储元件。当未反相的时钟信号CKP被驱动为高时，从触发器在时钟信号的后沿接收来自主触发器的信号。从触发器保持所接收的信号，同时未反相的时钟信号CKP仍然为低。在MTCMOS开关931断开连接之后，反相器151和152维持通电，使得数据保持完整。这使得从触发器可能通过使用反馈环向主触发器供应在复位之后维持的数据。
反相器151的输入端与传输门141和142的输出端相连。在未反相的时钟信号CKP为高时，传输门141向反相器151的输入端供应来自主触发器的信号；而在未反相的时钟信号CKP为低时，传输门142向反相器151的输入端供应来自反相器152的输出信号。因为传输门141和142接收具有彼此相反的相位的控制信号，所以每一门可供应互斥信号。
反相器151的输入端与反相器161的输入端相连。反相器161的输出端提供触发器的输出Q。
图3是示出了实施本发明的触发器的典型工作定时的时序图。
时钟信号CK提供同步触发器的参考，并在低和高之间交替。
保持信号HLD是中断来自外部的输入的控制信号。当该保持信号HLD无效(低)时，数据输入信号D输入到主触发器；当该保持信号HLD变为激活(高)时，从触发器的输出信号Ds输入到主触发器。
在图3的图中，当该保持信号HLD变为激活(高)时，未反相的时钟信号CKP为低，使得主触发器接收从触发器的输出信号Ds(D1)；主触发器的输出信号Dm也变为D1(见向上箭头)。应该注意，当保持信号变为激活(高)时，只要未反相的时钟信号CKP仍然为高(见向下箭头)，就将主触发器的输出输入到从触发器。
睡眠信号SLP是中断供应时钟信号CK的控制信号。当睡眠信号SLP无效(高)时，供应时钟信号CK作为未反相的时钟信号CKP。当睡眠信号SLP变为激活(低)时，中断时钟信号CK，并将未反相的时钟信号CKP驱动为低。这停止了触发器的操作，并禁止主触发器的输出成为从触发器的输入。
MTCMOS控制信号PG是导通或关断MTCMOS开关931的连接的控制信号(图1)。当MTCMOS控制信号PG变为激活(高)时，连接MTCMOS开关931，向MTCMOS功能块910中的门供电；当MTCMOS控制信号PG无效(低)时，断开MTCMOS开关931的连接，以停止向MTCMOS功能块910中的门供电。
参考图3的图，在MTCMOS控制信号PG无效(低)的时间段Toff期间，主触发器不通电。在该情况下，主触发器的输出是不可预知的。从触发器在该时间段Toff期间继续保留其数据。
当MTCMOS控制信号PG再次变为激活(高)时，将从触发器保持的数据馈送到主触发器，以准备该触发器再次工作。当睡眠信号SLP变为无效(高)时，触发器与该时钟信号同步地重新开始其操作。当保持信号HLD变为无效(低)时，将下一输入信号供应到主触发器。
如上所述，在MTCMOS开关931断开连接之前，当保持信号HLD首先驱动为激活(高)、然后睡眠信号SLP也驱动为激活(低)时，允许触发器进行到待令模式的正常转变。进行触发器的从待令模式到工作模式的正常转变涉及首先连接MTCMOS开关931，并然后驱动睡眠信号SLP为无效(高)，然后驱动保持信号HLD也为无效(低)。
也就是说，通过以下嵌套配置来确保时序，其中仅当至少睡眠信号SLP变为激活(低)时，将MTCMOS控制信号PG驱动为无效(低)，并仅当至少保持信号HLD变为激活(高)时，将睡眠信号SLP驱动为激活(低)。这使得在部分停止向触发器供电时所涉及的定时调节变得非常容易。
在没有本发明实施例那样的从从触发器到主触发器的范围内的反馈环的传统设置中，仅通过使用睡眠信号SLP来中断时钟信号的方法，不容易调节转变到待令模式的定时。例如，如果在时钟信号CK仍然为高的同时将睡眠信号SLP从无效(高)驱动为激活(低)，则未反相的时钟信号CKP被驱动为低，这使得错误接收下一数据输入信号。该问题由本发明的实施例解决，即通过将保持信号HLD驱动为激活(高)而使得主触发器的状态与从触发器的状态相同。
这同样应用到从待令模式到工作模式转变的定时。在传统设置中，例如，如果在时钟信号CK仍然为高的同时将睡眠信号SLP从激活(低)驱动为无效(高)，则将未反相的时钟信号CKP从低驱动为高，这使得错误接收下一数据输入信号。该问题由本发明的实施例解决，即在保持信号HLD变为无效(低)的周期期间(即直到达到时钟信号CK的下一前沿为止)保持数据。
图4是示出了根据本发明实施例的控制信号在触发器之间一般如何分布的示意图。图4的半导体集成电路包括MTCMOS触发器810、MTCMOS开关820、和MTCMOS控制电路890。
MTCMOS触发器810对应于上面参考图2讨论的触发器，并包括MTCMOS功能块和非MTCMOS功能块。MTCMOS开关820对应于上面参考图1解释的MTCMOS开关931。
MTCMOS控制电路890是向MTCMOS触发器810和MTCMOS开关820供应控制信号的电路。在该示例中，MTCMOS控制电路890向MTCMOS触发器810供应保持信号HLD和睡眠信号SLP，并向MTCMOS开关820供应MTCMOS控制信号PG。
MTCMOS控制电路890由此按照统一的方式来管理控制信号。作为选择，可对相同类型的控制信号进行划分和独立控制。作为例证，如图4所示，可将MTCMOS控制信号PG划分为信号PG1和PG2，其各自经受独立控制。
图5是示出了实施本发明的触发器的第一变形的示意性电路图。第一变形是具有清除由从触发器保持的数据的功能的实施例。
在图5的设置中，与图2的示例相比，输入清除信号CL和禁止信号INH作为新添加的控制信号。清除信号CL是输入将从触发器保持的数据驱动为低的指令的控制信号，由此强制清除数据。禁止信号INH是禁止清除信号CL所给出的指令的控制信号。作为例证，在通过连接断开连接的MTCMOS开关931来复位所有触发器的值的情况下，可发出禁止信号INH，以将MTCMOS保持的数据维持为完整。清除信号CL是负逻辑信号，并且禁止信号INH是正逻辑信号。
将清除信号CL和禁止信号INH输入到或非门191。或非门191是输出清除信号CL和禁止信号INH之间的或非值的电路。将或非门191的输出输入到反相器192。反相器192输出未反相的清除信号CLP。也就是说，当禁止信号INH仍然无效(低)时，输出未反相的清除信号CLP作为清除信号CL。当禁止信号INH变为激活(高)时，未反相的清除信号CLP固定为无效状态(保持高)。因为或非门191和反相器192属于非MTCMOS功能块23，所以即使在MTCMOS开关931断开连接之后也继续供电。
在本实施例的第一变形中，反相器151和与非门153构成从触发器。尽管反相器151对应于图2的示例中的其对应部件，但是反相器151不与反相器152相连，而和与非门153相连。与非门153的一个输入端接收反相器192输出的未反相的清除信号CLP。也就是说，当清除信号CL变为激活(低)而禁止信号INH变为无效(低)时，从触发器被清除并驱动为低。当禁止信号INH变为激活(高)时，未反相的清除信号CLP固定为无效状态(保持高)。由此证明，即使当清除信号CL被驱动为激活(低)时，也不清除从触发器。因为反相器151和与非门153属于非MTCMOS功能块24，所以即使在MTCMOS开关931断开连接之后也继续供电。
在本实施例的第一变形中，与非门133和时钟控制的反相器132构成主触发器。尽管时钟控制的反相器132对应于图2的示例中的其对应部件，但是反相器132不与反相器131相连，而和与非门133相连。与非门133的一个输入端接收反相器192输出的未反相的清除信号CLP。与非门133将所计算的时钟控制的反相器121的输出信号和未反相的清除信号CLP之间的与非值供应到时钟控制的反相器132的输入端。也就是说，当清除信号CL变为激活(低)而禁止信号INH变为无效(低)时，主触发器被清除并驱动为低。当禁止信号INH变为激活(高)时，未反相的清除信号CLP固定为无效状态(保持高)。因此，即使当清除信号CL变为激活(低)时，也不清除主触发器。
图5中的除了上述门之外的其他门与图2的示例中的相同。因而断定，即使在MTCMOS开关931断开连接之后，属于非MTCMOS功能块21的与非门171和反相器172也保持通电。
图6是示出了实施本发明的触发器的第二变形的示意性电路图。第二变形是具有预置该从触发器保持的数据的功能的实施例。
在图6的设置中，与图2的示例相比，输入预置信号PR和禁止信号INH作为新添加的控制信号。预置信号PR是输入将从触发器保持的数据驱动为高的指令的控制信号，由此强制预置该数据。禁止信号INH是禁止预置信号PR所给出的指令的控制信号。预置信号PR是负逻辑信号，而禁止信号INH是正逻辑信号。
将预置信号PR和禁止信号INH输入到或非门193。或非门193输出预置信号PR和禁止信号INH之间所计算的或非值。将或非门193的输出输入到反相器194。反相器194的输出是未反相的预置信号PRP。也就是说，当禁止信号INH仍然无效(低)时，输出未反相的预置信号PRP作为预置信号PR。当禁止信号INH变为激活(高)时，未反相的预置信号PRP固定为无效状态(保持高)。因为或非门193和反相器194属于非MTCMOS功能块25，所以即使在MTCMOS开关931断开连接之后也继续供电。
在本实施例的第二变形中，与非门154和反相器152构成从触发器。尽管反相器152对应于图2的示例中的其对应部件，但是反相器152不与反相器151相连，而和与非门154相连。与非门154的一个输入端接收反相器194输出的未反相的预置信号PRP。也就是说，当预置信号PR变为激活(低)而禁止信号INH变为无效(低)时，从触发器被预置并保持高。当禁止信号INH变为激活(高)时，未反相的预置信号PRP固定为无效状态(保持高)。由此证明，即使当预置信号PR被驱动为激活(低)时，也不预置从触发器。因为与非门154和反相器152属于非MTCMOS功能块26，所以即使在MTCMOS开关931断开连接之后也继续供电。
在本实施例的第二变形中，反相器131和时钟控制的与非门134构成主触发器。尽管反相器131对应于图2的示例中的其对应部件，但是反相器131不与时钟控制的反相器132相连，而和时钟控制的与非门134相连。时钟控制的与非门134的一个输入端接收反相器194输出的未反相的预置信号PRP。仅当未反相的时钟信号CKP变高时，时钟控制的与非门134将在反相器131的输出信号和未反相的预置信号PRP之间所计算的与非值供应到反相器131的输入端。也就是说，当预置信号PR变为激活(低)而禁止信号INH变为无效(低)时，主触发器被预置并保持高。当禁止信号INH变为激活(高)时，未反相的预置信号PRP固定为无效状态(保持高)。因此，即使当预置信号PR变为激活(低)时，也不预置主触发器。
图6中的除了上述门之外的其他门与图2的示例中的相同。因而断定，即使在MTCMOS开关931断开连接之后，属于非MTCMOS功能块21的与非门171和反相器172也保持通电。
图7是示出了实施本发明的触发器的第三变形的示意性电路图。第三变形是具有控制是否使能从触发器的操作的功能的实施例。
在图7的设置中，与图2的示例相比，输入使能信号EN作为新添加的控制信号。使能信号EN是输入是否使能从触发器的操作的指令的控制信号。使能信号EN是负逻辑信号。
将使能信号EN和保持信号HLD一起输入到或非门182。或非门182是输出在所述使能信号EN和保持信号HLD之间所计算的或非值的电路。或非门182的输出是输入到反相器183的反相使能信号ENN。反相器183的输出是未反相的使能信号ENP。也就是说，当使能信号EN变为激活(低)而保持信号HLD变为无效(低)时，未反相的使能信号ENP变为激活(低)。当保持信号HLD变为激活(高)或使能信号EN为无效(高)时，未反相的使能信号ENP被驱动为无效(高)。向反相使能信号ENN应用相反处理。
将未反相的使能信号ENP和反相使能信号ENN输入到时钟控制的反相器113和114。时钟控制的反相器113和114代替时钟控制的反相器111和112，并控制触发器的输入。也就是说，当未反相的使能信号ENP仍然无效时，时钟控制的反相器113向触发器输入数据输入信号D的反相信号。当未反相的使能信号ENP变为激活时，时钟控制的反相器114通过反馈环向触发器输入反相器151的输出的反相信号。因为时钟控制的反相器113和114接收彼此相位相反的控制信号，所以每一反相器可输入互斥信号。
图7中的除了上述门之外的其他门与图2的示例中的相同。因而断定，即使在MTCMOS开关931断开连接之后，属于非MTCMOS功能块21和22的门也保持通电。
图8是示出了实施本发明的触发器的第四变形的示意性电路图。第四变形是向其从触发器提供扫描路径的实施例。
在图8的设置中，与图2的示例相比，输入扫描模式信号S作为新添加的控制信号。为了扫描路径的目的，还新提供扫描输入信号SI和扫描输出信号SO。扫描路径是这样的路径，通过该路径向用于测试的半导体集成电路设置数据并从测试后的半导体集成电路恢复数据。该扫描模式信号S是输入是否建立扫描路径使能模式的指令的控制信号。扫描模式信号S是正逻辑信号。
将扫描模式信号S输入到反相器201。接下来，反相器201反相该扫描模式信号S，以输出反相扫描模式信号SN。
在本实施例的第四变形中，将时钟控制的反相器211和传输门212并列插入到主触发器的上游，即时钟控制的反相器121的输入方。在该情况下，当扫描模式信号S变为激活(高)时，时钟控制的反相器211将扫描输入信号SI输入到时钟控制的反相器121；当扫描模式信号S为无效(低)时，传输门212将时钟控制的反相器111和112的输出之一输入到时钟控制的反相器121。因为时钟控制的反相器211和传输门212接收彼此相位相反的控制信号，所以它们中的每一个可输入互斥信号。
反相器261与反相器152的输出端相连。反相器261是输出反相器152的输出的反相信号作为扫描输出信号SO的电路。
根据上述第四变形，通过部分修改实施本发明的MTCMOS触发器的电路结构来设立扫描路径。尽管第四变形被示出为具有提供有基本扫描路径配置的MTCMOS触发器的典型结构，但是这些不是对本发明的限制。如以上按照第一到第三变形的形式所述，本发明的实施例也可具有清除功能、预置功能、或使能功能。
根据本发明的优选实施例，当保持信号HLD变为激活时，将在非MTCMOS控制下的从触发器的输出反馈到在MTCMOS控制下的主触发器。该配置使得调节用于连接和断开连接MTCMOS开关931的定时变得特别简单。这特别促进ASIC设计中的MTCMOS技术的利用。
上面参考附图描述为本发明优选实施例的那些内容如下所示对应于所附权利要求：优选实施例的描述基本提供了支持权利要求的特定示例。如果以上描述为优选实施例的本发明的任何示例不具有具体对应的权利要求，这也不意味着所讨论的示例不与权利要求相关。相反，如果上述本发明的任何示例具有具体对应的权利要求，则这不意味着所讨论的示例限于所述权利要求或与其他权利要求不相关。
作为例证，在根据本发明实施例的触发器中，上述与非门171和反相器172对应于时钟供应电路；反相器131和时钟控制的反相器132对应于第一保持电路；反相器151和152对应于第二保持电路；时钟控制的反相器111和112对应于输入切换电路；而MTCMOS开关931对应于供电控制电路。
同样，在根据本发明实施例的触发器中，与非门133和151对应于清除电路。或非门191选择性地对应于清除电路。
在根据本发明实施例的触发器中，与非门134和154例证性地对应于预置电路。或非门193选择性地对应于预置电路。
在根据本发明实施例的触发器中，时钟控制的反相器113和114选择性地对应于输入切换电路。
在根据本发明实施例的触发器中，作为另一选择，时钟控制的反相器111、112和211以及传输门212对应于输入切换电路。
此外，在根据本发明实施例的触发器中，MTCMOS控制电路890对应于触发器控制电路。
上面作为部分实施例讨论的一连串步骤和处理可解释为用于执行这样的步骤和处理的方法、用于促使计算机执行这样的方法的程序、或存储这样的程序的记录介质。

Claims (9)

1.一种触发器，包括：
时钟供应电路，配置为当睡眠信号无效时，输出在第一状态和第二状态之间交替的时钟信号，而在所述睡眠信号激活时，将所述时钟信号固定为所述第一状态；
第一保持电路，配置为当所述时钟信号指明所述第一状态时，取出输入信号，而当所述时钟信号指明所述第二状态时，保持所述输入信号；
第二保持电路，配置为当所述时钟信号指明所述第二状态时，取出由所述第一保持电路输出的第一信号，而当所述时钟信号指明所述第一状态时，保持所述第一信号；
输入切换电路，配置为当保持信号激活时，供应所述第二保持电路输出的第二信号作为所述输入信号，并当所述保持信号无效时，供应外部信号作为所述输入信号；和
供电控制电路，配置为当供电控制信号激活时，向所述第一保持电路和所述输入切换电路供电，而当所述供电控制信号无效时，不向所述第一保持电路和所述输入切换电路供电。
2.根据权利要求1的触发器，其中所述供电控制电路是MTCMOS开关。
3.根据权利要求1的触发器，还包括清除电路，配置为当清除信号激活时，清除所述第二保持电路所保持的信号。
4.根据权利要求3的触发器，其中当禁止信号激活时，不管所述清除信号处于什么状态，所述清除电路都不清除所述第二保持电路所保持的信号。
5.根据权利要求1的触发器，还包括预置电路，配置为当预置信号激活时，预置所述第二保持电路所保持的信号。
6.根据权利要求5的触发器，其中当禁止信号激活时，不管所述预置信号处于什么状态，所述预置电路都不预置所述第二保持电路所保持的信号。
7.一种触发器，包括：
时钟供应电路，配置为当睡眠信号无效时，输出在第一状态和第二状态之间交替的时钟信号，而在所述睡眠信号激活时，将所述时钟信号固定为所述第一状态；
第一保持电路，配置为当所述时钟信号指明所述第一状态时，取出输入信号，而当所述时钟信号指明所述第二状态时，保持所述输入信号；
第二保持电路，配置为当所述时钟信号指明所述第二状态时，取出由所述第一保持电路输出的第一信号，而当所述时钟信号指明所述第一状态时，保持所述第一信号；
输入切换电路，配置为当保持信号激活或使能信号无效时，供应所述第二保持电路输出的第二信号作为所述输入信号，而当所述保持信号无效并且所述使能信号激活时，供应外部信号作为所述输入信号；和
供电控制电路，配置为当供电控制信号激活时，向所述第一保持电路和所述输入切换电路供电，而当所述供电控制信号无效时，不向所述第一保持电路和所述输入切换电路供电。
8.一种触发器，包括：
时钟供应电路，配置为当睡眠信号无效时，输出在第一状态和第二状态之间交替的时钟信号，而当所述睡眠信号激活时，将所述时钟信号固定为所述第一状态；
第一保持电路，配置为当所述时钟信号指明所述第一状态时，取出输入信号，而当所述时钟信号指明所述第二状态时，保持所述输入信号；
第二保持电路，配置为当所述时钟信号指明所述第二状态时，取出由所述第一保持电路输出的第一信号，而当所述时钟信号指明所述第一状态时，保持所述第一信号；
输入切换电路，配置为当扫描模式信号指明扫描模式生效时，供应扫描输入信号作为所述输入信号，当所述扫描模式信号指明扫描模式不生效并且保持信号激活时，供应所述第二保持电路输出的第二信号作为所述输入信号，而当所述保持信号无效时，供应外部信号作为所述输入信号；和
供电控制电路，配置为当供电控制信号激活时，向所述第一保持电路和所述输入切换电路供电，而当所述供电控制信号无效时，不向所述第一保持电路和所述输入切换电路供电。
9.一种半导体集成电路，包括：
时钟供应电路，配置为当睡眠信号无效时，输出在第一状态和第二状态之间交替的时钟信号，而在所述睡眠信号激活时，将所述时钟信号固定为所述第一状态；
第一保持电路，配置为当所述时钟信号指明所述第一状态时，取出输入信号，而当所述时钟信号指明所述第二状态时，保持所述输入信号；
第二保持电路，配置为当所述时钟信号指明所述第二状态时，取出由所述第一保持电路输出的第一信号，而当所述时钟信号指明所述第一状态时，保持所述第一信号；
输入切换电路，配置为当保持信号激活时，供应所述第二保持电路输出的第二信号作为所述输入信号，并当所述保持信号无效时，供应外部信号作为所述输入信号；
供电控制电路，配置为当供电控制信号激活时，向所述第一保持电路和所述输入切换电路供电，而当所述供电控制信号无效时，不向所述第一保持电路和所述输入切换电路供电；和
触发器控制电路，配置为仅当至少所述睡眠信号激活时，不将所述供电控制信号设置为激活，而仅当至少所述保持信号激活时，将所述供电控制信号设置为激活。
CN2007101971883A 2006-12-08 2007-12-10 触发器和半导体集成电路 Expired - Fee Related CN101222217B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP331477/06 2006-12-08
JP2006331477A JP4297159B2 (ja) 2006-12-08 2006-12-08 フリップフロップおよび半導体集積回路

Publications (2)

Publication Number Publication Date
CN101222217A true CN101222217A (zh) 2008-07-16
CN101222217B CN101222217B (zh) 2010-07-21

Family

ID=39607601

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007101971883A Expired - Fee Related CN101222217B (zh) 2006-12-08 2007-12-10 触发器和半导体集成电路

Country Status (5)

Country Link
US (1) US7616040B2 (zh)
JP (1) JP4297159B2 (zh)
KR (1) KR101378802B1 (zh)
CN (1) CN101222217B (zh)
TW (1) TWI342672B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102668077A (zh) * 2009-11-20 2012-09-12 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路，以及使用其的半导体器件
CN103795393A (zh) * 2012-10-26 2014-05-14 飞思卡尔半导体公司 状态保持电源门控单元
CN105071789A (zh) * 2015-09-09 2015-11-18 中国人民解放军国防科学技术大学 带有扫描结构的三级伪单相时钟触发器
CN107528568A (zh) * 2017-08-28 2017-12-29 天津大学 具有数据保持反馈回路的tspc触发器

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7716510B2 (en) 2006-12-19 2010-05-11 Micron Technology, Inc. Timing synchronization circuit with loop counter
US7764086B2 (en) * 2006-12-22 2010-07-27 Industrial Technology Research Institute Buffer circuit
US7656745B2 (en) 2007-03-15 2010-02-02 Micron Technology, Inc. Circuit, system and method for controlling read latency
JP5223302B2 (ja) * 2007-11-08 2013-06-26 富士通セミコンダクター株式会社 半導体装置
US7969813B2 (en) 2009-04-01 2011-06-28 Micron Technology, Inc. Write command and write data timing circuit and methods for timing the same
US8143929B2 (en) * 2009-10-28 2012-03-27 Freescale Semiconductor, Inc. Flip-flop having shared feedback and method of operation
US8791739B2 (en) 2009-10-28 2014-07-29 Freescale Semiconductor, Inc. Flip-flop having shared feedback and method of operation
US8269525B2 (en) * 2009-11-17 2012-09-18 Ati Technologies Ulc Logic cell having reduced spurious toggling
KR101777643B1 (ko) 2009-12-11 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 논리 회로, 및 cpu
US8508276B2 (en) 2010-08-25 2013-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including latch circuit
TWI590249B (zh) * 2010-12-03 2017-07-01 半導體能源研究所股份有限公司 積體電路，其驅動方法，及半導體裝置
TWI562142B (en) 2011-01-05 2016-12-11 Semiconductor Energy Lab Co Ltd Storage element, storage device, and signal processing circuit
JP5859839B2 (ja) 2011-01-14 2016-02-16 株式会社半導体エネルギー研究所 記憶素子の駆動方法、及び、記憶素子
US8984320B2 (en) 2011-03-29 2015-03-17 Micron Technology, Inc. Command paths, apparatuses and methods for providing a command to a data block
TWI567735B (zh) 2011-03-31 2017-01-21 半導體能源研究所股份有限公司 記憶體電路，記憶體單元，及訊號處理電路
US8509011B2 (en) 2011-04-25 2013-08-13 Micron Technology, Inc. Command paths, apparatuses, memories, and methods for providing internal commands to a data path
JP5886128B2 (ja) 2011-05-13 2016-03-16 株式会社半導体エネルギー研究所 半導体装置
KR102081792B1 (ko) 2011-05-19 2020-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 연산회로 및 연산회로의 구동방법
KR102093909B1 (ko) 2011-05-19 2020-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 회로 및 회로의 구동 방법
TWI570730B (zh) 2011-05-20 2017-02-11 半導體能源研究所股份有限公司 半導體裝置
US8502585B2 (en) * 2011-07-21 2013-08-06 Infineon Technologies Ag Device with a data retention mode and a data processing mode
US8610461B2 (en) 2011-09-28 2013-12-17 Lsi Corporation Split decode latch with shared feedback
US8552776B2 (en) 2012-02-01 2013-10-08 Micron Technology, Inc. Apparatuses and methods for altering a forward path delay of a signal path
US8754693B2 (en) 2012-03-05 2014-06-17 Semiconductor Energy Laboratory Co., Ltd. Latch circuit and semiconductor device
US9058892B2 (en) 2012-03-14 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and shift register
US9166579B2 (en) * 2012-06-01 2015-10-20 Micron Technology, Inc. Methods and apparatuses for shifting data signals to match command signal delay
US9054675B2 (en) 2012-06-22 2015-06-09 Micron Technology, Inc. Apparatuses and methods for adjusting a minimum forward path delay of a signal path
US8873308B2 (en) 2012-06-29 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit
US9001594B2 (en) 2012-07-06 2015-04-07 Micron Technology, Inc. Apparatuses and methods for adjusting a path delay of a command path
US9329623B2 (en) 2012-08-22 2016-05-03 Micron Technology, Inc. Apparatuses, integrated circuits, and methods for synchronizing data signals with a command signal
US8913448B2 (en) 2012-10-25 2014-12-16 Micron Technology, Inc. Apparatuses and methods for capturing data in a memory
US9734097B2 (en) 2013-03-15 2017-08-15 Micron Technology, Inc. Apparatuses and methods for variable latency memory operations
US9727493B2 (en) 2013-08-14 2017-08-08 Micron Technology, Inc. Apparatuses and methods for providing data to a configurable storage area
JP6329843B2 (ja) 2013-08-19 2018-05-23 株式会社半導体エネルギー研究所 半導体装置
US9183904B2 (en) 2014-02-07 2015-11-10 Micron Technology, Inc. Apparatuses, memories, and methods for facilitating splitting of internal commands using a shared signal path
US9508417B2 (en) 2014-02-20 2016-11-29 Micron Technology, Inc. Methods and apparatuses for controlling timing paths and latency based on a loop delay
US9530473B2 (en) 2014-05-22 2016-12-27 Micron Technology, Inc. Apparatuses and methods for timing provision of a command to input circuitry
US10541680B2 (en) * 2014-12-30 2020-01-21 Texas Instruments Incorporated Low area enable flip-flop
US9531363B2 (en) 2015-04-28 2016-12-27 Micron Technology, Inc. Methods and apparatuses including command latency control circuit
US9813067B2 (en) 2015-06-10 2017-11-07 Micron Technology, Inc. Clock signal and supply voltage variation tracking
KR101676962B1 (ko) * 2015-07-21 2016-11-16 인하대학교 산학협력단 리셋이 있는 단열 디-플립플롭 회로
US9601170B1 (en) 2016-04-26 2017-03-21 Micron Technology, Inc. Apparatuses and methods for adjusting a delay of a command signal path
US9865317B2 (en) 2016-04-26 2018-01-09 Micron Technology, Inc. Methods and apparatuses including command delay adjustment circuit
US9997220B2 (en) 2016-08-22 2018-06-12 Micron Technology, Inc. Apparatuses and methods for adjusting delay of command signal path
KR102636098B1 (ko) * 2016-10-31 2024-02-13 삼성전자주식회사 플립 플롭 및 이를 포함하는 반도체 시스템
US10224938B2 (en) 2017-07-26 2019-03-05 Micron Technology, Inc. Apparatuses and methods for indirectly detecting phase variations
US10951201B2 (en) 2018-08-15 2021-03-16 Taiwan Semiconductor Manufacturing Company, Ltd. Flip flop standard cell

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05191219A (ja) 1992-01-10 1993-07-30 Hitachi Ltd フリップフロップ
JPH08256044A (ja) 1995-03-16 1996-10-01 Nippon Telegr & Teleph Corp <Ntt> 記憶回路およびフリップフロップ回路
JP3528413B2 (ja) 1996-04-19 2004-05-17 ソニー株式会社 関数クロック発生回路並びにそれを用いたイネーブル機能付きｄ型フリップフロップおよび記憶回路
JPH11284493A (ja) 1998-03-27 1999-10-15 Kawasaki Steel Corp マスタスレーブ型フリップフロップ
JP3651659B2 (ja) 2000-03-09 2005-05-25 東芝マイクロエレクトロニクス株式会社 イネーブル付きラッチ回路
GB0013790D0 (en) * 2000-06-06 2000-07-26 Texas Instruments Ltd Improvements in or relating to flip-flop design
KR100519787B1 (ko) * 2002-11-07 2005-10-10 삼성전자주식회사 슬립 모드에서 데이터 보존이 가능한 ｍｔｃｍｏｓ플립플롭 회로
JP2006005661A (ja) * 2004-06-17 2006-01-05 Matsushita Electric Ind Co Ltd フリップフロップ回路

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102668077A (zh) * 2009-11-20 2012-09-12 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路，以及使用其的半导体器件
CN102668077B (zh) * 2009-11-20 2015-05-13 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路,以及使用其的半导体器件
CN103795393A (zh) * 2012-10-26 2014-05-14 飞思卡尔半导体公司 状态保持电源门控单元
CN103795393B (zh) * 2012-10-26 2018-12-11 恩智浦美国有限公司 状态保持电源门控单元
CN105071789A (zh) * 2015-09-09 2015-11-18 中国人民解放军国防科学技术大学 带有扫描结构的三级伪单相时钟触发器
CN105071789B (zh) * 2015-09-09 2017-08-25 中国人民解放军国防科学技术大学 带有扫描结构的三级伪单相时钟触发器
CN107528568A (zh) * 2017-08-28 2017-12-29 天津大学 具有数据保持反馈回路的tspc触发器
CN107528568B (zh) * 2017-08-28 2020-08-18 天津大学 具有数据保持反馈回路的tspc触发器

Also Published As

Publication number Publication date
JP4297159B2 (ja) 2009-07-15
US7616040B2 (en) 2009-11-10
TWI342672B (en) 2011-05-21
KR20080053185A (ko) 2008-06-12
CN101222217B (zh) 2010-07-21
KR101378802B1 (ko) 2014-03-27
TW200832917A (en) 2008-08-01
JP2008147903A (ja) 2008-06-26
US20080258789A1 (en) 2008-10-23

Similar Documents

Publication Publication Date Title
CN101222217B (zh) 触发器和半导体集成电路
US7109771B2 (en) Semiconductor integrated circuit with reduced leakage current
US7576582B2 (en) Low-power clock gating circuit
JP5058503B2 (ja) スキャンテスト用回路を備える電子回路、集積回路及び該集積回路に用いられる消費電力低減方法
US7332949B2 (en) High speed pulse based flip-flop with a scan function and a data retention function
US20060152268A1 (en) Latch circuit including a data retention latch
US7649393B2 (en) Semiconductor integrated circuit having active and sleep modes and non-retention flip-flop that is initialized when switching from sleep mode to active mode
US20080218233A1 (en) Master-slave type flip-flop circuit and latch circuit
CN101977037B (zh) 脉冲时钟产生电路、集成电路与产生脉冲时钟信号的方法
JP2006339948A (ja) パルスラッチ回路及び半導体集積回路
US9806716B2 (en) Output signal generation circuitry for converting an input signal from a source voltage domain into an output signal for a destination voltage domain
EP1864199A2 (en) Circuit and method for storing data in operational and sleep modes
EP1170865B1 (en) Semiconductor integrated circuit, logic operation circuit, and flip flop
US20090058486A1 (en) Master-slave circuit and control method of the same
US11239830B2 (en) Master-slave D flip-flop
KR102024470B1 (ko) 저전력 플립플롭
JP2010124059A (ja) クロックイネーブラ回路およびフリップフロップ回路
US20160036439A1 (en) Semiconductor integrated circuit device
US8151152B2 (en) Latch circuit including data input terminal and scan data input terminal, and semiconductor device and control method
CN110071710B (zh) 用于保持逻辑块中的数据的电源门控电路
EP3154196B1 (en) Clock distribution for flip-flop circuits
KR20090047608A (ko) 시스템 온 칩에서 리셋 회로 장치 및 방법
JP2007235626A (ja) 電源電圧供給方法および半導体集積回路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100721

Termination date: 20151210

EXPY Termination of patent right or utility model