KR100649353B1 - 버스 구동 회로 - Google Patents

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Abstract

본 발명은 버스 구동 회로에 관한 것으로서, 특히, 고속 데이터 전송이 가능한 클록 판정 회로(Clocked Voter Circuit)를 사용하여 버스 드라이버 회로의 동시 스위칭 노이즈 출력(Simultaneous Switching noise Output;SSO) 및 전력 소비를 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 특정 비트의 데이터를 입력받아 하이 비트와 로우 비트의 개수를 판단하고, 다수개의 논리 상태 값을 출력 값으로 취하는 과반수 판정수단과, 클록의 활성화시 과반수 판정수단의 출력에 대응하는 전압을 하이 또는 로우로 천이시키고, 서로 반대 위상을 갖는 제 1출력신호와 제 2출력신호를 출력하는 래치수단과, 클록에 동기하여 특정 비트의 데이터를 플립플롭시키는 플립플롭, 및 제 1출력신호의 제어에 따라 상기 플립플롭의 출력과 반전된 플립플롭의 출력 중 하나를 선택하는 선택수단을 포함한다.
Voter, 데이터, 버스, 반전, 클록, 프리차지

Description

버스 구동 회로{Circuit for driving bus}
도 1은 종래의 버스 구동 회로의 인코더/디코더에 관한 구성도.
도 2는 도 1의 과반수 판정부에 관한 상세 회로도.
도 3은 본 발명에 따른 버스 구동 회로에 관한 회로도.
도 4는 도 3의 래치부에 관한 심볼도.
본 발명은 버스 구동 회로에 관한 것으로서, 특히, 고속 데이터 전송이 가능한 클록 판정 회로(Clocked Voter Circuit)를 사용하여 버스 드라이버 회로의 동시 스위칭 노이즈 출력(Simultaneous Switching noise Output;SSO) 및 전력 소비를 줄일 수 있도록 하는 기술이다.
도 1은 참고문헌 A 50% noise reduction interface using low-weight coding(Nakamura, K.; Horowitz, M.A.; VLSI Circuits, 1996)에 개시된 일반적인 버스 구동회로의 코덱(Encoder/Decoder) 회로에 관한 구성도이다.
도 1의 코덱 회로는 8 비트의 데이터가 아날로그 과반수 판정부(Analog Majority Voter)에 인가되면, 아날로그 과반수 판정부는 사인(SIGN) 신호를 출력한다. 이러한 코덱 회로는 아날로그 과반수 판정부의 출력을 클록 CLK과 동기시키기 위해 배타적 오아게이트를 사용하게 된다.
즉, 도 2에 도시된 바와 같은 과반수 판정부는 내부 로직 회로로부터 입력되는 복수개의 출력을 입력받아 하이 상태의 값과 로우 상태의 값 중 어느 상태 값이 더 많이 입력되었는지를 판단하게 된다. 예를 들어, 내부 로직 회로로부터 입력되는 8 비트의 데이터 중에서 하이 레벨을 갖는 입력신호를 개수를 세서 4 이상이면 하이 레벨의 사인(SIGN) 신호를 출력하고, 4 미만이면 로우 레벨의 사인신호를 출력한다.
이러한 사인(SIGN) 신호에 의해 선택(Selection) 회로에서 '온전한 데이터를 출력할 것인지, 반전된 데이터를 출력할 것인지'를 선택한다. 그런데, 이러한 종래의 버스 구동 회로는 과반수 판정부로 아날로그 판정기를 사용하기 때문에 고속 동작시 불리한 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 고속의 데이터 레이트를 요구하는 디램 및 그래픽(Graphic) 디램에서 고속 동작이 가능한 클록 판정 회로(Clocked Voter Circuit)를 구현하여 버스 드라이버 회로의 동시 스위칭 노이즈 출력(Simultaneous Switching noise Output;SSO) 및 전력 소비를 줄일 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 버스 구동 회로는, 특정 비트의 데이터를 입력받아 하이 비트와 로우 비트의 개수를 판단하고, 다수개의 논리 상태 값을 출력 값으로 취하는 과반수 판정수단; 클록의 활성화시 과반수 판정수단의 출력에 대응하는 전압을 하이 또는 로우로 천이시키고, 서로 반대 위상을 갖는 제 1출력신호와 제 2출력신호를 출력하는 래치수단; 클록에 동기하여 특정 비트의 데이터를 플립플롭시키는 플립플롭; 및 제 1출력신호의 제어에 따라 플립플롭의 출력과 반전된 플립플롭의 출력 중 하나를 선택하는 선택수단을 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 버스 구동 회로의 회로도이다.
본 발명은 과반수 판정부(100,300)와, 입력단 제어부(200)와, 프리차지부(400)와, 래치부(500)와, 인에이블부(600)와, RS 래치부(700)와, D-플립플롭 DFF과, 멀티플렉서(800) 및 DBI(Data Bus Inversion) 플래그 핀(Flag Pin)(900)를 구비한다.
여기서, 과반수 판정부(100)는 복수개의 NMOS트랜지스터 N1~N8를 구비한다. 복수개의 NMOS트랜지스터 N1~N8는 래치부(500)와 인에이블부(600) 사이에 연결되어 각각의 게이트 단자를 통해 8비트 데이터 D<7:0>가 인가된다. 입력단 제어부(200)는 래치부(500)와 인에이블부(600) 사이에 연결되어 게이트 단자를 통해 전원전압이 인가되어 항상 턴온 상태를 유지하는 NMOS트랜지스터 N9를 구비한다.
그리고, 과반수 판정부(300)는 복수개의 NMOS트랜지스터 N10~N17를 구비한다. 복수개의 NMOS트랜지스터 N10~N17는 래치부(500)와 인에이블부(600) 사이에 연결되어 각각의 게이트 단자를 통해 8비트의 반전 데이터 /D<7:0>가 인가된다.
또한, 프리차지부(400)는 공통 게이트 단자를 통해 클록 CLK가 인가되는 복수개의 PMOS트랜지스터 P1~P3를 구비한다. 여기서, PMOS트랜지스터 P1는 전원전압단과 전압 Va 인가단 사이에 연결되고, PMOS트랜지스터 P2는 전원전압단과 전압 Vb 인가단 사이에 연결되며, PMOS트랜지스터 P3는 PMOS트랜지스터 P4,P5의 게이트 단자 사이에 연결된다.
래치부(500)는 PMOS트랜지스터 P4,P5와 NMOS트랜지스터 N18,N19를 구비한다. 여기서, PMOS트랜지스터 P4와 NMOS트랜지스터 N18는 전원전압 인가단과 과반수 판정부(100) 사이에 직렬 연결되어 공통 게이트 단자를 통해 전압 Vb가 인가된다. 그리고, PMOS트랜지스터 P5와 NMOS트랜지스터 N19는 전원전압 인가단과 과반수 판정부(300) 사이에 직렬 연결되어 공통 게이트 단자를 통해 전압 Va가 인가된다.
인에이블부(600)는 과반수 판정부(100,300)와 접지전압단 사이에 직렬 연결된 NMOS트랜지스터 N20,N21를 구비한다. 여기서, NMOS트랜지스터 N20는 게이트 단자를 통해 클록 CLK가 인가되며, NMOS트랜지스터 N21는 게이트 단자를 통해 전원전압이 인가되어 항상 턴온 상태를 유지한다. RS 래치부(700)는 RS 래치 구조의 낸 드게이트 ND1,ND2를 구비하여 전압 Va,Vb을 래치한 후, 서로 반대 위상을 갖는 출력신호 Q,Qb를 출력한다.
D-플립플롭 DFF은 클록 CLK에 동기하여 8비트의 데이터 D<0:7>를 플립플롭시켜 버퍼 BUF에 출력한다. 멀티플렉서(800)는 RS 래치부(700)의 출력신호 Q에 따라 버퍼 BUF를 통해 버퍼링된 D-플립플롭 DFF의 출력과, 인버터 IV2에 의해 반전된 D-플립플롭 DFF의 출력 중 하나를 선택하여 출력 데이터 D1<0:7>를 출력한다. DBI(900)는 플래그 핀을 통해 출력신호 Qb를 인가받아 외부 칩셋트의 데이터 버스에 반전신호를 출력한다.
도 4는 도 3의 래치부(500)에 관한 심볼도이다.
래치부(500)는 전압 Va,Vb을 각각 반전하는 캐스코드(Cascoded) 구조의 인버터 IV3,IV4 회로로 나타낼 수 있다.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.
먼저, 인에이블부(600)는 클록 CLK의 활성화시 NMOS트랜지스터 N20가 턴온되어 과반수 판정부(100,300)와 입력단 제어부(200)를 활성화시킨다. 이때, NMOS트랜지스터 N21는 게이트 단자를 통해 전원전압이 인가되어 항상 턴온 상태를 유지한다.
그리고, 입력단 제어부(200)는 NMOS트랜지스터 N9의 게이트에 전원전압이 인가되어 항상 턴온 상태를 유지한다. 이러한 입력단 제어부(200)는 8비트 데이터 D<7:0>에서 '0'과 '1'의 개수가 동일한 경우 발생할 수 있는 메타 스테이블(Meta stable) 상태를 방지하기 위해 과반수 판정부(100)의 입력단에 구비된다.
이후에, 과반수 판정부(100)의 각각의 NMOS트랜지스터 N1~N8를 통해 '0' 또는 '1'을 포함하는 8비트 데이터 D<7:0>가 인가된다. 그리고, 과반수 판정부(300)의 각각의 NMOS트랜지스터 N10~N17를 통해 인버터 IV1에 의해 반전된 '0' 또는 '1'을 포함하는 8비트의 반전 데이터 /D<7:0>가 인가된다.
그리고, D-플립플롭 DFF은 클록 CLK에 동기하여 8비트 데이터 D<7:0>를 플립플롭시켜 출력한다. 또한, 버퍼 BUF는 D-플립플롭 DFF의 출력을 버퍼링하여 멀티플렉서(800)의 입력신호로 출력한다. 그리고, 인버터 IV2는 D-플립플롭 DFF의 출력을 반전하여 멀티플렉서(800)의 입력신호로 출력한다. 이때, D-플립플롭 DFF과 인버터 IV2의 지연시간은, 과반수 판정부(100,300)와 RS 래치부(700)를 거친 신호의 지연시간과 동일하게 설정한다.
종래의 버스 구동 회로는 클록 CLK과의 동기 동작을 위해 배타적 오아게이트를 사용한 반면에, 본 발명에서는 클록 CLK과의 동기화를 위해 과반수 판정부(100,300)에 직접 클록 CLK과 동기시킬 수 있도록 하는 래치부(500)와 프리차지부(400)를 마련한다.
즉, 클록 CLK에 의해 구동되는 과반수 판정부(100,300)는 내부 로직 회로로부터 각각 8비트 데이터 D<7:0>와, 8비트 반전 데이터 /D<7:0>를 입력받아, 하이 상태의 값과 로우 상태의 값 중 어느 상태 값이 더 많이 입력되었는지를 판단하게 된다. 예를 들어, 내부 로직 회로로부터 입력되는 8비트 데이터 D<7:0>와, 8비트 반전 데이터 /D<7:0> 중에서 하이 레벨을 갖는 입력신호를 개수를 세서 4 이상이면 래치부(500)에 하이 레벨의 신호를 출력하고, 4 미만이면 로우 레벨의 신호를 출력 한다.
이어서, 래치부(500)는 인버터 IV3,IV4의 입/출력이 서로 맞물린 캐스코드(Cascoded) 구조이며, 인버터 IV3,IV4에 따라 고속 동작이 가능하도록 하여 전압 Va,Vb 레벨이 급격히 하이 또는 로우 레벨로 천이하도록 한다. 즉, 전압 Va가 하이일 경우 NMOS트랜지스터 N19가 턴온되어 과반수 판정부(300)의 출력에 따라 전압 Vb가 로우가 된다. 그리고, 전압 Vb가 하이일 경우 과반수 판정부(100)의 출력에 따라 전압 Va가 로우가 된다. 이때, 클록 CLK가 로우 레벨로 비활성화될 경우 프리차지부(400)의 PMOS트랜지스터 P1~P3가 모두 턴온되어 전압 Va,Vb를 전원전압 레벨로 프리차지시킨다.
다음에, 래치부(500)의 출력은 RS 래치부(700)에 출력된다. 그리고, RS 래치부(700)의 출력신호 Qb는 DBI(900) 플래그 핀에 출력된다. 그리고, 출력신호 Q는 멀티플렉서(800)에 출력된다.
따라서, 멀티플렉서(800)는 RS 래치부(700)로부터 인가되는 출력신호 Q의 제어에 따라 버퍼 BUF의 출력과, 인버터 IV2의 출력 중 하나를 선택하여 출력 데이터 D1<0:7>를 출력한다.
즉, 멀티플렉서(800)는 전압 Va이 하이 레벨이고, 전압 Vb가 로우 레벨일 경우 출력신호 Q에 따라 인버터 IV2의 출력을 선택하여 출력 데이터 D1<0:7>를 반전 데이터로 출력한다. 반면에, 전압 Vb가 로우 레벨이고, 전압 Vb가 하이 레벨일 경우 출력신호 Q에 따라 버퍼 BUF의 출력을 선택하여 출력 데이터 D1<0:7>를 비반전 데이터로 출력한다.
예를 들어, 8비트 데이터 D<0:7>가 [01110011]일 경우, '0'의 개수보다 '1'의 개수가 더 많게 된다. 이에 따라, 전압 Va는 하이 레벨이 되고, 전압 Vb는 로우 레벨이 된다. 그리고, RS 래치부(700)의 출력신호 Q가 멀티플렉서(800)에 출력되고, 출력신호 Qb가 DBI(900)에 출력되어, 멀티플렉서(800)에서 출력되는 출력 데이터 D1<0:7>가 반전 데이터 임을 감지하게 된다.
이상에서 설명한 바와 같이, 본 발명은 고속 데이터 전송이 가능한 클록 판정 회로(Clocked Voter Circuit)를 사용하여 버스 드라이버 회로의 동시 스위칭 노이즈 출력(Simultaneous Switching noise Output;SSO) 및 전력 소비를 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (19)

  1. 특정 비트의 데이터를 입력받아 하이 비트와 로우 비트의 개수를 판단하고, 다수개의 논리 상태 값을 출력 값으로 취하는 과반수 판정수단;
    클록의 활성화시 상기 과반수 판정수단의 출력에 대응하는 전압을 하이 또는 로우로 천이시키고, 서로 반대 위상을 갖는 제 1출력신호와 제 2출력신호를 출력하는 래치수단;
    상기 클록에 동기하여 상기 특정 비트의 데이터를 플립플롭시키는 플립플롭; 및
    상기 제 1출력신호의 제어에 따라 상기 플립플롭의 출력과 반전된 상기 플립플롭의 출력 중 하나를 선택하는 선택수단을 포함하는 것을 특징으로 하는 버스 구동 회로.
  2. 제 1항에 있어서, 상기 과반수 판정수단은
    상기 특정 비트의 데이터를 입력받아 하이 비트와 로우 비트의 개수를 판단하고, 다수개의 논리 상태 값을 출력 값으로 취하는 제 1과반수 판정부; 및
    반전된 상기 특정 비트의 데이터를 입력받아 하이 비트와 로우 비트의 개수를 판단하고, 다수개의 논리 상태 값을 출력 값으로 취하는 제 2과반수 판정부를 포함하는 것을 특징으로 하는 버스 구동 회로.
  3. 제 2항에 있어서, 상기 제 1과반수 판정부는 게이트 단자를 통해 상기 특정 비트의 데이터가 각각 인가되는 병렬 연결된 복수개의 제 1NMOS트랜지스터를 구비함을 특징으로 하는 버스 구동 회로.
  4. 제 2항에 있어서, 상기 제 2과반수 판정부는 게이트 단자를 통해 반전된 상기 특정 비트의 데이터가 각각 인가되는 병렬 연결된 복수개의 제 2NMOS트랜지스터를 구비함을 특징으로 하는 버스 구동 회로.
  5. 제 1항 또는 제 2항에 있어서, 상기 래치수단은
    상기 클록의 활성화시 상기 과반수 판정수단의 출력에 각각 대응하는 제 1전압과 제 2전압을 하이 또는 로우로 천이시켜 래치하는 제 1래치부; 및
    상기 제 1전압과 제 2전압을 래치하여 상기 제 1출력신호와 상기 제 2출력신호를 출력하는 제 2래치부를 포함하는 것을 특징으로 하는 버스 구동 회로.
  6. 제 5항에 있어서, 상기 제 1래치부는 제 1인버터와 제 2인버터의 입/출력이 서로 맞물린 캐스코드 구조의 래치를 포함하는 것을 특징으로 하는 버스 구동 회 로.
  7. 제 6항에 있어서, 상기 제 1래치부는
    상기 전원전압의 인가단과 상기 과반수 판정수단 사이에 직렬 연결되어 공통 게이트 단자를 통해 상기 제 1전압이 인가되는 제 1PMOS트랜지스터 및 제 3NMOS트랜지스터; 및
    상기 전원전압의 인가단과 상기 과반수 판정수단 사이에 직렬 연결되어 공통 게이트 단자를 통해 상기 제 2전압이 인가되는 제 2PMOS트랜지스터 및 제 4NMOS트랜지스터를 포함하는 것을 특징으로 하는 버스 구동 회로.
  8. 제 5항에 있어서, 상기 제 1래치부는 상기 특정 비트의 데이터 중 '1'의 개수가 '0'의 개수보다 많을 경우 상기 제 1전압이 하이가 되고, '0'의 개수가 '1'의 개수보다 많을 경우 상기 제 2전압이 하이로 천이함을 특징으로 하는 버스 구동 회로.
  9. 제 5항에 있어서, 상기 제 2래치부는 RS 래치임을 특징으로 하는 버스 구동 회로.
  10. 제 1항에 있어서, 상기 플립플롭은 D-플립플롭임을 특징으로 하는 버스 구동 회로.
  11. 제 1항에 있어서, 상기 선택수단은
    상기 플립플롭의 출력을 버퍼링하는 버퍼;
    상기 플립플롭의 출력을 반전하는 인버터부; 및
    상기 제 1출력신호의 제어에 따라 상기 버퍼의 출력과 상기 인버터부의 출력 중 하나를 선택하여 데이터 또는 반전 데이터를 출력하는 멀티플렉서를 포함하는 것을 특징으로 하는 버스 구동 회로.
  12. 제 1항에 있어서, 상기 클록의 비활성화시 상기 래치수단의 전압을 전원전압 레벨로 프리차지시키는 프리차지부를 더 포함하는 것을 특징으로 하는 버스 구동 회로.
  13. 제 12항에 있어서, 상기 프리차지부는
    상기 전원전압의 인가단과 상기 래치수단의 제 1단자 사이에 연결되어 게이 트 단자를 통해 상기 클록이 인가되는 제 3PMOS트랜지스터;
    상기 전원전압의 인가단과 상기 래치수단의 제 2단자 사이에 연결되어 게이트 단자를 통해 상기 클록이 인가되는 제 4PMOS트랜지스터; 및
    상기 래치수단에 연결되어 게이트 단자를 통해 상기 클록이 인가되는 제 5PMOS트랜지스터를 포함하는 것을 특징으로 하는 버스 구동 회로.
  14. 제 1항에 있어서, 상기 특정 비트의 데이터에서 '0'과 '1'의 개수가 동일한 경우 상기 과반수 판정수단의 출력을 다르게 설정하는 입력단 제어부를 더 포함하는 것을 특징으로 하는 버스 구동 회로.
  15. 제 14항에 있어서, 상기 입력단 제어부는 상기 과반수 판정수단의 입력단에 연결되어 게이트 단자를 통해 전원전압이 인가되는 제 5NMOS트랜지스터를 포함하는 것을 특징으로 하는 버스 구동 회로.
  16. 제 1항에 있어서, 상기 플립플롭과 선택수단의 지연시간은, 상기 과반수 판정수단과 상기 래치수단을 거친 신호의 지연시간과 동일하게 설정됨을 특징으로 하는 버스 구동 회로.
  17. 제 1항에 있어서, 상기 클록의 활성화시 상기 과반수 판정수단을 활성화시키는 인에이블부를 더 포함하는 것을 특징으로 하는 버스 구동 회로.
  18. 제 17항에 있어서, 상기 인에이블부는
    상기 과반수 판정수단과 접지전압단 사이에 직렬 연결된 제 6 및 제 7NMOS트랜지스터를 구비하고, 상기 제 6NMOS트랜지스터는 게이트 단자를 통해 상기 클록이 인가되고, 상기 제 7NMOS트랜지스터는 게이트 단자를 통해 상기 전원전압이 인가됨을 특징으로 하는 버스 구동 회로.
  19. 제 1항에 있어서, 상기 제 2출력신호를 외부 칩셋트로 출력하는 데이터 버스 반전 플래그 핀을 더 포함하는 것을 특징으로 하는 버스 구동 회로.
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