JP2580325B2 - デ―タ伝送方式、デ―タ出力回路およびデ―タ入力回路 - Google Patents
デ―タ伝送方式、デ―タ出力回路およびデ―タ入力回路Info
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- JP2580325B2 JP2580325B2 JP1133591A JP13359189A JP2580325B2 JP 2580325 B2 JP2580325 B2 JP 2580325B2 JP 1133591 A JP1133591 A JP 1133591A JP 13359189 A JP13359189 A JP 13359189A JP 2580325 B2 JP2580325 B2 JP 2580325B2
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Bus Control (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は情報処理装置に係り、特にパラレルデータの
データ伝送に好適なデータ伝送方式に関する。
データ伝送に好適なデータ伝送方式に関する。
［従来の技術］ 大型コンピュータからワークステーション、パーソナ
ルコンピュータに至るまで、情報処理装置の多くはCPU
と呼ばれる中央処理装置と記憶装置及びI/O（Input/Out
put）装置とによって構成されるのが普通である。CPUと
記憶装置及びI/O装置との間は、アドレスを伝送するア
ドレスバス、データを伝送するデータバス、制御信号を
伝送するコントロールバスなどによって接続されてい
る。
ルコンピュータに至るまで、情報処理装置の多くはCPU
と呼ばれる中央処理装置と記憶装置及びI/O（Input/Out
put）装置とによって構成されるのが普通である。CPUと
記憶装置及びI/O装置との間は、アドレスを伝送するア
ドレスバス、データを伝送するデータバス、制御信号を
伝送するコントロールバスなどによって接続されてい
る。
第６図は、ワークステーションの一構成例を示す。１
はCPU、２は記憶装置、３は記憶制御部、４はメモリ、
５はI/O装置、６はCPUアドレスバス、７はCPUデータバ
ス、８はCPUコントロールバス、９はメモリアドレスバ
ス、10はメモリデータバス、11はメモリコントロールバ
スである。この情報処理装置において、CPUアドレスバ
ス６、CPUデータ７、CPUコントロールバス８、メモリア
ドレスバス９、メモリデータバス10、メモリコントロー
ルバス11の信号は、１回のメモリ、I/Oアクセス（以下
バスサイクルと呼ぶ）ごとにその値が変化する。例え
ば、32ビットのCPUデータバス７においては、最大32本
の信号線の電圧値が“L"から“H"、あるいは“H"から
“L"へとバスサイクルごとに変化する。
はCPU、２は記憶装置、３は記憶制御部、４はメモリ、
５はI/O装置、６はCPUアドレスバス、７はCPUデータバ
ス、８はCPUコントロールバス、９はメモリアドレスバ
ス、10はメモリデータバス、11はメモリコントロールバ
スである。この情報処理装置において、CPUアドレスバ
ス６、CPUデータ７、CPUコントロールバス８、メモリア
ドレスバス９、メモリデータバス10、メモリコントロー
ルバス11の信号は、１回のメモリ、I/Oアクセス（以下
バスサイクルと呼ぶ）ごとにその値が変化する。例え
ば、32ビットのCPUデータバス７においては、最大32本
の信号線の電圧値が“L"から“H"、あるいは“H"から
“L"へとバスサイクルごとに変化する。
一方、CPU1、記憶制御部３などはLSIを用いて１チッ
プ化するのが一般的である。ここで問題になるのが同時
スイッチングノイズである。即ち、LSIにおいて多数の
出力端子が同時に変化するとグランドラインの電流変化
が大きく、グランドラインのインダクタンス成分により
LSI内部のグランドライン電位が一時的に変化してしま
う。この同時スイッチングノイズによってLSIの入力端
子のレベル特性、具体的には“H"および“L"を正しく認
識する電圧範囲が変化して誤動作の原因となる。このよ
うな同時スイッチングノイズの問題を回避するため、LS
Iにおいては同時に変化する出力端子の数を制限するの
が普通である。例えば、（株）日立製作所のゲートアレ
イLSI、HG28A/Eシリーズでは、同時に変化する出力端子
の数を最大16本としている。前記ゲートアレイSIの同時
に変化できる出力端子数については、日立BI−CMOSゲー
トアレイHG28A/Eシリーズ デザインマニュアル、AD−0
140A（1986）第12頁において述べられている。
プ化するのが一般的である。ここで問題になるのが同時
スイッチングノイズである。即ち、LSIにおいて多数の
出力端子が同時に変化するとグランドラインの電流変化
が大きく、グランドラインのインダクタンス成分により
LSI内部のグランドライン電位が一時的に変化してしま
う。この同時スイッチングノイズによってLSIの入力端
子のレベル特性、具体的には“H"および“L"を正しく認
識する電圧範囲が変化して誤動作の原因となる。このよ
うな同時スイッチングノイズの問題を回避するため、LS
Iにおいては同時に変化する出力端子の数を制限するの
が普通である。例えば、（株）日立製作所のゲートアレ
イLSI、HG28A/Eシリーズでは、同時に変化する出力端子
の数を最大16本としている。前記ゲートアレイSIの同時
に変化できる出力端子数については、日立BI−CMOSゲー
トアレイHG28A/Eシリーズ デザインマニュアル、AD−0
140A（1986）第12頁において述べられている。
従来、同時に変化する出力端子を減少させる手段とし
ては、遅延素子によって出力変化タイミングを分散させ
る方法が用いられている。第７図に、８本の同時に変化
する信号線のうち４本の信号線を遅延素子によって遅ら
せた後、LSI外部へ出力する回路の一例を示す。12はLS
I、13a〜13dは遅延素子、14a〜14hは出力バッファ、15a
〜15hは出力端子である。本例では、D0〜D3の４本の信
号出力端子とD4〜D7の４本の信号出力端子は異なるタイ
ミングで変化するため、この８本の信号出力端子内での
同時変化端子数は、最大４本とすることができる。
ては、遅延素子によって出力変化タイミングを分散させ
る方法が用いられている。第７図に、８本の同時に変化
する信号線のうち４本の信号線を遅延素子によって遅ら
せた後、LSI外部へ出力する回路の一例を示す。12はLS
I、13a〜13dは遅延素子、14a〜14hは出力バッファ、15a
〜15hは出力端子である。本例では、D0〜D3の４本の信
号出力端子とD4〜D7の４本の信号出力端子は異なるタイ
ミングで変化するため、この８本の信号出力端子内での
同時変化端子数は、最大４本とすることができる。
［発明が解決しようとする課題］ 上記従来技術では、同時変化する可能性のある信号線
が多い場合には３つ以上のグループに分けて出力する必
要があり、最初に出力するグループの信号と最後に出力
するグループの信号との間の時間差が大きくなってしま
うという問題がある。例えば、32本のデータバス信号を
20nsの間隔で８本ずつ４グループに分けて出力すると80
nsもの時間差が同じデータバス内の信号で生じてしま
う。
が多い場合には３つ以上のグループに分けて出力する必
要があり、最初に出力するグループの信号と最後に出力
するグループの信号との間の時間差が大きくなってしま
うという問題がある。例えば、32本のデータバス信号を
20nsの間隔で８本ずつ４グループに分けて出力すると80
nsもの時間差が同じデータバス内の信号で生じてしま
う。
また、デジタル回路の消費電力は信号の周波数が高く
なるほど増加する。CMOSプロセスによって作られた集積
回路においては、内部ゲートの消費電力は少ないが、負
荷の重い外部バスを駆動する出力バッファの消費電力は
少なくない。このため、バスサイクルの高速化にともな
い情報処理装置の消費電力が増大するという問題があっ
た。
なるほど増加する。CMOSプロセスによって作られた集積
回路においては、内部ゲートの消費電力は少ないが、負
荷の重い外部バスを駆動する出力バッファの消費電力は
少なくない。このため、バスサイクルの高速化にともな
い情報処理装置の消費電力が増大するという問題があっ
た。
さらに、高速な回路素子では出力を“L"から“H"ある
いは"H"から“L"へと変化するのに要する時間が短いた
め、出力信号には高い周波数成分を含んでいる。このた
め、情報処理装置の外部に不要な電磁波を輻射してしま
うという問題があった。
いは"H"から“L"へと変化するのに要する時間が短いた
め、出力信号には高い周波数成分を含んでいる。このた
め、情報処理装置の外部に不要な電磁波を輻射してしま
うという問題があった。
従って、本発明の目的は、同時変化する出力信号数を
減少させ、デジタル回路の誤動作を防止することのでき
るデータ伝送方式を提供することにある。
減少させ、デジタル回路の誤動作を防止することのでき
るデータ伝送方式を提供することにある。
本発明の他の目的は、データ伝送の合間にバスがハイ
インピーダンス状態となる期間がある場合にもバス信号
のうち同時変化する信号本数を減少することのできるデ
ータ伝送方式を提供することにある。
インピーダンス状態となる期間がある場合にもバス信号
のうち同時変化する信号本数を減少することのできるデ
ータ伝送方式を提供することにある。
本発明のさらに他の目的は、情報処理装置の消費電力
を低減するとともに不要な電磁波輻射を低減することの
できるデータ伝送方式を提供することにある。
を低減するとともに不要な電磁波輻射を低減することの
できるデータ伝送方式を提供することにある。
本発明のさらに他の目的は、上記データ転送方式を用
いた集積回路（IC）を提供することにある。
いた集積回路（IC）を提供することにある。
本発明のさらに他の目的は、上記データ転送方式を用
いた情報処理システムを提供することにある。
いた情報処理システムを提供することにある。
［課題を解決するための手段］ 上記目的を達成するために、本発明によるデータ伝送
方式は、伝送するデータと共に、該データが正論理また
は負論理のいずれの極性によるものであるかを示す信号
を伝送するようにしたものである。
方式は、伝送するデータと共に、該データが正論理また
は負論理のいずれの極性によるものであるかを示す信号
を伝送するようにしたものである。
本発明によるデータ伝送方式は、他の見地によれば、
伝送するデータについて、該データの極性を各データご
とに変更可能であることを特徴とするものである。
伝送するデータについて、該データの極性を各データご
とに変更可能であることを特徴とするものである。
本発明によるデータ伝送方式は、さらに他の見地によ
れば、ｎビットのパラレルデータを伝送する際に、該デ
ータの極性に関する１ビットの信号を付加して伝送する
ようにしたものである。
れば、ｎビットのパラレルデータを伝送する際に、該デ
ータの極性に関する１ビットの信号を付加して伝送する
ようにしたものである。
また、本発明によるデータ出力方式は、複数ビットの
バスにパラレルデータを出力するデータ出力方式であっ
て、上記バス上に出力した一のパラレルデータを次のパ
ラレルデータに切り換える際に、変化するビット数が常
に全ビット数の半数以下となるように、上記バスに出力
すべき上記パラレルデータの極性を決定するようにした
ものである。この場合、好ましくは、決定された極性に
関する信号を上記次のパラレルデータと共に上記バス上
に出力する。
バスにパラレルデータを出力するデータ出力方式であっ
て、上記バス上に出力した一のパラレルデータを次のパ
ラレルデータに切り換える際に、変化するビット数が常
に全ビット数の半数以下となるように、上記バスに出力
すべき上記パラレルデータの極性を決定するようにした
ものである。この場合、好ましくは、決定された極性に
関する信号を上記次のパラレルデータと共に上記バス上
に出力する。
本発明による他のデータ出力方式は、複数ビットのバ
スにパラレルデータを出力する際、一のデータを出力し
たあと次のデータを出力する前に上記バスを全ビットを
一時“1"とするデータ出力方式であって、上記バス上に
出力するパラレルデータの“1"となるビット数が常に全
ビット数の半数以上となるように、上記バスに出力する
パラレルデータの極性を決定するようにしたものであ
る。
スにパラレルデータを出力する際、一のデータを出力し
たあと次のデータを出力する前に上記バスを全ビットを
一時“1"とするデータ出力方式であって、上記バス上に
出力するパラレルデータの“1"となるビット数が常に全
ビット数の半数以上となるように、上記バスに出力する
パラレルデータの極性を決定するようにしたものであ
る。
本発明によるデータ入力方式は、複数ビットのバスか
らパラレルデータを入力するデータ入力方式であって、
上記バスから受け取ったパラレルデータと共に当該パラ
レルデータの極性に関する極性信号を受取り、該極性信
号に応じて、上記パラレルデータの極性をそのまま維持
し、または反転するようにしたものである。
らパラレルデータを入力するデータ入力方式であって、
上記バスから受け取ったパラレルデータと共に当該パラ
レルデータの極性に関する極性信号を受取り、該極性信
号に応じて、上記パラレルデータの極性をそのまま維持
し、または反転するようにしたものである。
本発明によるデータ出力回路は、パラレルデータを出
力するデータ出力回路であって、出力すべきデータの極
性を反転する極性反転手段と、該極性反転手段による極
性反転前後のデータのいずれかを選択する選択手段と、
伝送すべき一のデータと直前のデータとを比較し、変化
するビット数が予め定めた数以上か否かを判定する比較
判定手段と、該比較判定手段の出力に応じて、上記選択
手段を制御する極性信号を作成する極性信号作成手段と
を備えたことを特徴とするものである。
力するデータ出力回路であって、出力すべきデータの極
性を反転する極性反転手段と、該極性反転手段による極
性反転前後のデータのいずれかを選択する選択手段と、
伝送すべき一のデータと直前のデータとを比較し、変化
するビット数が予め定めた数以上か否かを判定する比較
判定手段と、該比較判定手段の出力に応じて、上記選択
手段を制御する極性信号を作成する極性信号作成手段と
を備えたことを特徴とするものである。
本発明によるデータ出力回路は、他の見地によれば、
パラレルデータを出力するデータ出力回路であって、出
力すべきデータの極性を反転する極性反転手段と、該極
性反転手段による極性反転前後のデータのいずれかを選
択する選択手段と、伝送すべき一のデータと直前に出力
された上記選択手段の出力データとを比較し、変化する
ビット数が全ビット数の半数を越えるか否かを判定する
比較判定手段と、該比較判定手段の出力に応じて上記選
択手段を制御するようにしたものである。
パラレルデータを出力するデータ出力回路であって、出
力すべきデータの極性を反転する極性反転手段と、該極
性反転手段による極性反転前後のデータのいずれかを選
択する選択手段と、伝送すべき一のデータと直前に出力
された上記選択手段の出力データとを比較し、変化する
ビット数が全ビット数の半数を越えるか否かを判定する
比較判定手段と、該比較判定手段の出力に応じて上記選
択手段を制御するようにしたものである。
本発明による他のデータ出力回路は、パラレルデータ
の出力バッファとしての複数のスリーステートバッファ
を有するデータ出力回路において、上記パラレルデータ
の全ビット中、半数を越えるビットが一定値となる場合
を検出する検出手段と、上記パラレルデータの極性を反
転する極性反転手段と、上記検出手段の検出信号に応じ
て、上記極性反転手段の極性反転前後のデータのいずれ
かを選択して上記スリーステートバッファに供給する選
択手段と、上記検出手段の検出信号を出力するスリース
テートバッファとを備えたものである。
の出力バッファとしての複数のスリーステートバッファ
を有するデータ出力回路において、上記パラレルデータ
の全ビット中、半数を越えるビットが一定値となる場合
を検出する検出手段と、上記パラレルデータの極性を反
転する極性反転手段と、上記検出手段の検出信号に応じ
て、上記極性反転手段の極性反転前後のデータのいずれ
かを選択して上記スリーステートバッファに供給する選
択手段と、上記検出手段の検出信号を出力するスリース
テートバッファとを備えたものである。
本発明によるさらに他のデータ出力回路は、パラレル
データの全ビットを２組に分割し、該各組について別個
に上記データ出力回路のいずれかを設けると共に、上記
２組の一方のみについて、上記選択手段の後段に当該出
力データを遅延させる遅延手段を設けたものである。
データの全ビットを２組に分割し、該各組について別個
に上記データ出力回路のいずれかを設けると共に、上記
２組の一方のみについて、上記選択手段の後段に当該出
力データを遅延させる遅延手段を設けたものである。
本発明によるデータ入力回路は、パラレルデータと該
パラレルデータの極性に関する極性信号とを受けるデー
タ入力回路であって、入力されたパラレルデータの極性
を反転する極性反転手段と、上記極性信号に応じて、上
記極性反転手段の極性反転前後のデータのいずれかを選
択する選択手段とを備えたことを特徴とするものであ
る。
パラレルデータの極性に関する極性信号とを受けるデー
タ入力回路であって、入力されたパラレルデータの極性
を反転する極性反転手段と、上記極性信号に応じて、上
記極性反転手段の極性反転前後のデータのいずれかを選
択する選択手段とを備えたことを特徴とするものであ
る。
また、本発明による集積回路は、パラレルデータを出
力する集積回路であって、出力すべきデータの極性を反
転する極性反転手段と、該極性反転手段による極性反転
前後のデータを選択する選択手段と、伝送すべき一のデ
ータと直前のデータとを比較し、変化するビット数が予
め定めた数以上は否かを判定する比較判定手段と、該比
較判定手段の出力に応じて上記選択手段を制御する極性
信号を作成する極性信号作成手段と、上記選択手段によ
り選択されたパラレルデータを出力する出力端子と、上
記極性信号を出力する出力端子とを有するものである。
力する集積回路であって、出力すべきデータの極性を反
転する極性反転手段と、該極性反転手段による極性反転
前後のデータを選択する選択手段と、伝送すべき一のデ
ータと直前のデータとを比較し、変化するビット数が予
め定めた数以上は否かを判定する比較判定手段と、該比
較判定手段の出力に応じて上記選択手段を制御する極性
信号を作成する極性信号作成手段と、上記選択手段によ
り選択されたパラレルデータを出力する出力端子と、上
記極性信号を出力する出力端子とを有するものである。
本発明による他の集積回路は、パラレルデータと該パ
ラレルデータの極性に関する極性信号とを受ける集積回
路であって、上記極性信号を受ける極性信号入力端子
と、上記パラレルデータを受ける複数のデータ入力端子
と、上記入力端子に入力された極性信号に応じて、上記
データ入力端子に入力されたパラレルデータをそのまま
取り込み、または反転して取り込むデータ取り込み手段
とを備えたものである。
ラレルデータの極性に関する極性信号とを受ける集積回
路であって、上記極性信号を受ける極性信号入力端子
と、上記パラレルデータを受ける複数のデータ入力端子
と、上記入力端子に入力された極性信号に応じて、上記
データ入力端子に入力されたパラレルデータをそのまま
取り込み、または反転して取り込むデータ取り込み手段
とを備えたものである。
本発明による情報処理システムは、複数のデジタル装
置間で、複数の信号線を介してデータを伝送する情報処
理システムにおいて、データを送信するデジタル装置内
に、送信データの同時変化ビット数が最小になるように
当該送信データの極性を変換する極性変換手段を有し、
上記デジタル信号を搬送する複数の信号線の少なくとも
１本として、上記極性の切換に関する情報を伝送する信
号線を有し、データを受信するデジタル装置内に、上記
極性の切換に関する情報に応じて上記受信データの極性
を変換する極性変換手段を有するものである。
置間で、複数の信号線を介してデータを伝送する情報処
理システムにおいて、データを送信するデジタル装置内
に、送信データの同時変化ビット数が最小になるように
当該送信データの極性を変換する極性変換手段を有し、
上記デジタル信号を搬送する複数の信号線の少なくとも
１本として、上記極性の切換に関する情報を伝送する信
号線を有し、データを受信するデジタル装置内に、上記
極性の切換に関する情報に応じて上記受信データの極性
を変換する極性変換手段を有するものである。
なお、本明細書において、「正論理」とは、論理値
“1"を電圧値“H"に対応させることであり、「負論理」
とは、論理値“0"を電圧値“L"に対応させることであ
る。
“1"を電圧値“H"に対応させることであり、「負論理」
とは、論理値“0"を電圧値“L"に対応させることであ
る。
［作 用］ ｎビットのパラレルデータが或る一の値から他の値に
変化する場合、その変化するビット数がｉ（０≦ｉ≦
ｎ）であれば、変化しないビット数は（ｎ−ｉ）であ
る。この際、前記「他の値」を反転した場合には、逆
に、上記「一の値」に比べて変化するビット数が（ｎ−
ｉ），変化しないビット数がｉとなる。本発明はこのデ
ジタル値の性質に着目し、変化するビット数が全ビット
数ｎの半数を越える場合には、その伝送（または出力）
しようとするデータを反転することにより、バス（また
は出力信号線）上の同時変化ビット数を常に全ビット数
の半数以下に抑えようとするものである。
変化する場合、その変化するビット数がｉ（０≦ｉ≦
ｎ）であれば、変化しないビット数は（ｎ−ｉ）であ
る。この際、前記「他の値」を反転した場合には、逆
に、上記「一の値」に比べて変化するビット数が（ｎ−
ｉ），変化しないビット数がｉとなる。本発明はこのデ
ジタル値の性質に着目し、変化するビット数が全ビット
数ｎの半数を越える場合には、その伝送（または出力）
しようとするデータを反転することにより、バス（また
は出力信号線）上の同時変化ビット数を常に全ビット数
の半数以下に抑えようとするものである。
そのために、データの出力側で、出力しようとするデ
ータの変化ビット数を検出し、この変化ビット数が全ビ
ット数の半数を越えるか否かを判定し、越えない場合に
は本来のデータを出力し、越える場合には反転したデー
タを出力する。この処理を、出力すべきデータごとに実
行することにより、バス上の同時変化ビット数は常に全
ビット数の半数以下に抑えられることになる。
ータの変化ビット数を検出し、この変化ビット数が全ビ
ット数の半数を越えるか否かを判定し、越えない場合に
は本来のデータを出力し、越える場合には反転したデー
タを出力する。この処理を、出力すべきデータごとに実
行することにより、バス上の同時変化ビット数は常に全
ビット数の半数以下に抑えられることになる。
したがって、デジタル回路の消費電力が軽減されると
ともに、不要な電磁波輻射が低減され、かつ、誤動作が
防止される。
ともに、不要な電磁波輻射が低減され、かつ、誤動作が
防止される。
なお、データの受取側では、入力されたデータの極性
を認識する必要があるので、出力側から当該データの極
性を示す信号（または極性に関する信号）を受けて、こ
の信号に応じて入力データをそのまま、または反転して
用いる。そのために、本発明ではデータ搬送用の信号線
に加えて、信号線が１本追加されることになる。
を認識する必要があるので、出力側から当該データの極
性を示す信号（または極性に関する信号）を受けて、こ
の信号に応じて入力データをそのまま、または反転して
用いる。そのために、本発明ではデータ搬送用の信号線
に加えて、信号線が１本追加されることになる。
本発明は、集積回路間の適用にとどまらず、パラレル
データの伝送を行う用途であれば、集積回路内部のデジ
タル回路間、あるいは情報処理装置間にも広く適用する
ことが可能である。
データの伝送を行う用途であれば、集積回路内部のデジ
タル回路間、あるいは情報処理装置間にも広く適用する
ことが可能である。
［実施例］ 以下、本発明の実施例を図面に用いて説明する。
第１図は本発明の一実施例の構成図であり、LSIのデ
ータ出力部を示す。12はLSI、14a〜14iは出力バッフ
ァ、15a〜15iは出力端子、16a,16bはラッチ回路、17は
２つの８ビットデータをビットごとに比較し異なるビッ
ト数が“5"以上のとき判定信号25に“H"を出力する比較
判定回路、18は８ビットの入力データの極性を反転する
極性反転回路、32は極性信号作成回路、19はセレクタで
ある。比較判定回路17は、８ビットの内部データ20とラ
ッチ回路16aによってラッチした１バスサイクル前のデ
ータ24とを比較し、異なるビット数が５以上のとき判定
信号25を“H"とする。極性信号作成回路32は判定信号25
が“H"の時は極性信号26を前のバスサイクルでの値と反
対の極性に反転し、判定信号25が“L"の時は極性信号26
を前のバスサイクルでの値に保つ。このようにして作成
した極性信号26は出力バッファ14iを経て出力端子15iに
出力される。一方、セレクタ19は、極性信号26が“L"の
時は内部データ20を選択し、極性信号26が“H"の時は内
部データ20のデータの極性を反転した極性反転データ21
を選択する。セレクタ出力22は、データが不確定状態の
まま出力されるのを防止するため、ラッチ回路16bによ
って一度ラッチした後、出力バッファ14a〜14hを経て出
力端子15a〜15hに出力する。
ータ出力部を示す。12はLSI、14a〜14iは出力バッフ
ァ、15a〜15iは出力端子、16a,16bはラッチ回路、17は
２つの８ビットデータをビットごとに比較し異なるビッ
ト数が“5"以上のとき判定信号25に“H"を出力する比較
判定回路、18は８ビットの入力データの極性を反転する
極性反転回路、32は極性信号作成回路、19はセレクタで
ある。比較判定回路17は、８ビットの内部データ20とラ
ッチ回路16aによってラッチした１バスサイクル前のデ
ータ24とを比較し、異なるビット数が５以上のとき判定
信号25を“H"とする。極性信号作成回路32は判定信号25
が“H"の時は極性信号26を前のバスサイクルでの値と反
対の極性に反転し、判定信号25が“L"の時は極性信号26
を前のバスサイクルでの値に保つ。このようにして作成
した極性信号26は出力バッファ14iを経て出力端子15iに
出力される。一方、セレクタ19は、極性信号26が“L"の
時は内部データ20を選択し、極性信号26が“H"の時は内
部データ20のデータの極性を反転した極性反転データ21
を選択する。セレクタ出力22は、データが不確定状態の
まま出力されるのを防止するため、ラッチ回路16bによ
って一度ラッチした後、出力バッファ14a〜14hを経て出
力端子15a〜15hに出力する。
第２図は、第１図の比較判定回路17を実現する回路の
一例である。27a〜27hは排他的論理和（EOR）ゲート、2
8aはデコード回路である。EORゲート27a〜27hには内部
データ20と１バスサイクル前のデータ24の各ビットをそ
れぞれ入力する。EORゲート27a〜27hはそれぞれ２つの
入力が異なる場合に“H"を出力する。従って、EORゲー
ト27a〜27hのうち“H"を出力しているゲート数が、内部
データ20と１バスサイクル前のデータ24とで異なる値の
ビット数である。デコード回路28aは、EORゲート27a〜2
7hから入力される８ビットの値の“H"のビットの数が５
ビット以上のとき“H"を、“H"のビットの数が４ビット
以下のとき“L"をそれぞれ判定信号25として出力する。
デコード回路28aはANDゲートとORゲート、あるいはROM
を用いて容易に実現できる。
一例である。27a〜27hは排他的論理和（EOR）ゲート、2
8aはデコード回路である。EORゲート27a〜27hには内部
データ20と１バスサイクル前のデータ24の各ビットをそ
れぞれ入力する。EORゲート27a〜27hはそれぞれ２つの
入力が異なる場合に“H"を出力する。従って、EORゲー
ト27a〜27hのうち“H"を出力しているゲート数が、内部
データ20と１バスサイクル前のデータ24とで異なる値の
ビット数である。デコード回路28aは、EORゲート27a〜2
7hから入力される８ビットの値の“H"のビットの数が５
ビット以上のとき“H"を、“H"のビットの数が４ビット
以下のとき“L"をそれぞれ判定信号25として出力する。
デコード回路28aはANDゲートとORゲート、あるいはROM
を用いて容易に実現できる。
第３図は、第１図の極性信号作成回路32の一例であ
る。33はJKフリップフロップ、34はバスサイクル毎に入
力されるクロック信号である。JKフリップフロップ33は
クロック信号が入力されると、判定信号25が“H"の時は
極性信号26を反転し、判定信号25が“L"の時は極性信号
26を前のバスサイクルでの状態を保つ。
る。33はJKフリップフロップ、34はバスサイクル毎に入
力されるクロック信号である。JKフリップフロップ33は
クロック信号が入力されると、判定信号25が“H"の時は
極性信号26を反転し、判定信号25が“L"の時は極性信号
26を前のバスサイクルでの状態を保つ。
第１図に示したLSI出力部の動作を第９図により具体
的に説明する。
的に説明する。
出力端子15a〜15hに出力すべき各内部データ20は、ク
ロックに従ってラッチ回路16aに順次取り込まれ、その
出力は内部データ20の１バスサイクル前のデータ24とな
る。両データ20および24は比較判定回路17によりその変
化ビット数について判定され、判定信号25が出力され
る。本実施例では、前述のように、変化ビット数が“5"
以上のとき比較判定信号25が“1"となる。この判定信号
25に基づいて、極性信号作成回路32内のJKフリッフリッ
プフロップ33が、そのクロック入力に同期して極性信号
26を生成する。すなわち、JKフリップフロップ33は、判
定信号25は“1"となる度にそのＱ出力である極性信号26
を反転するよう動作する。内部データ20が、ラッチ16b
に保持された直前のデータに比べ変化ビット数が“4"以
下のときは、極性を現在のまま維持するよう、JKフリッ
プフロップ33は変化させない。極性信号26はセレクタ19
を切換制御し、セレクタ19からは極性信号26の極性に応
じたセレクタ出力22が得られる。セレクタ出力22はラッ
チ16bにそのクロック入力に同期して保持され、このラ
ッチ出力23がバッファ14a〜14hを介して出力端子15a〜1
5hに出力される。一方、極性信号26はバッファ14iを介
して出力端子15iに出力される。
ロックに従ってラッチ回路16aに順次取り込まれ、その
出力は内部データ20の１バスサイクル前のデータ24とな
る。両データ20および24は比較判定回路17によりその変
化ビット数について判定され、判定信号25が出力され
る。本実施例では、前述のように、変化ビット数が“5"
以上のとき比較判定信号25が“1"となる。この判定信号
25に基づいて、極性信号作成回路32内のJKフリッフリッ
プフロップ33が、そのクロック入力に同期して極性信号
26を生成する。すなわち、JKフリップフロップ33は、判
定信号25は“1"となる度にそのＱ出力である極性信号26
を反転するよう動作する。内部データ20が、ラッチ16b
に保持された直前のデータに比べ変化ビット数が“4"以
下のときは、極性を現在のまま維持するよう、JKフリッ
プフロップ33は変化させない。極性信号26はセレクタ19
を切換制御し、セレクタ19からは極性信号26の極性に応
じたセレクタ出力22が得られる。セレクタ出力22はラッ
チ16bにそのクロック入力に同期して保持され、このラ
ッチ出力23がバッファ14a〜14hを介して出力端子15a〜1
5hに出力される。一方、極性信号26はバッファ14iを介
して出力端子15iに出力される。
本実施例におけるデータ出力例を表１に示す。
上記出力例におけるバスサイクル間の変化信号本数を
表２に示す。
表２に示す。
このように、内部データ20の多くのビットが変化する
場合にも、出力データ23の変化するビット数、即ち同時
変化する出力信号本数は４本以下とすることができる。
また、出力データ23の変化する信号本数が４本のときは
極性信号26は変化しない。従って、出力データ23と極性
信号26を合せた最大同時変化出力信号本数も４本以下で
あり、本発明を用いない場合の半分以下にすることが出
来る。
場合にも、出力データ23の変化するビット数、即ち同時
変化する出力信号本数は４本以下とすることができる。
また、出力データ23の変化する信号本数が４本のときは
極性信号26は変化しない。従って、出力データ23と極性
信号26を合せた最大同時変化出力信号本数も４本以下で
あり、本発明を用いない場合の半分以下にすることが出
来る。
なお、第１図の回路において、比較判定回路17へ入力
するラッチ16aの出力24の代わりにラッチ16bの出力23も
利用することもできる。この場合には、ラッチ16aは不
要となり、また、判定信号25自体が極性信号として機能
するので、極性信号作成回路32も不要となる。ただし、
信号の不安定性を排除するために極性信号作成回路32の
位置には別のラッチ回路を配置することが望ましい。
するラッチ16aの出力24の代わりにラッチ16bの出力23も
利用することもできる。この場合には、ラッチ16aは不
要となり、また、判定信号25自体が極性信号として機能
するので、極性信号作成回路32も不要となる。ただし、
信号の不安定性を排除するために極性信号作成回路32の
位置には別のラッチ回路を配置することが望ましい。
第４図は、本発明の別の実施例を示す構成図である。
12はLSI、18は極性反転回路、19はセレクタ、28bはデ
コード回路、29a〜29hはスリーステートバッファ、15a
〜15iは出力端子、30はプルアップ抵抗である。スリー
ステートバッファイネーブル信号32はバスサイクルの切
り替わり時に“H"となる。これによって、スリーステー
トバッファ29a〜29hはハイインピーダンス状態となり、
外部データ35a〜35hおよび外部極性信号35iはプルアッ
プ抵抗30によって“H"となる。一方、デコード回路28b
は内部データバス20の８ビットの信号線の内５本以上の
信号線が“L"である場合に、極性信号26を“L"とする。
セレクタ19は極性信号26が“H"の時は内部データ20を選
択し、極性信号26が“L"の時は内部データ20のデータの
極性を反転した極性反転データ21を選択する。セレクタ
出力22は、スリーステートバッファ29a〜29hを経て出力
端子15a〜15hに出力される。
コード回路、29a〜29hはスリーステートバッファ、15a
〜15iは出力端子、30はプルアップ抵抗である。スリー
ステートバッファイネーブル信号32はバスサイクルの切
り替わり時に“H"となる。これによって、スリーステー
トバッファ29a〜29hはハイインピーダンス状態となり、
外部データ35a〜35hおよび外部極性信号35iはプルアッ
プ抵抗30によって“H"となる。一方、デコード回路28b
は内部データバス20の８ビットの信号線の内５本以上の
信号線が“L"である場合に、極性信号26を“L"とする。
セレクタ19は極性信号26が“H"の時は内部データ20を選
択し、極性信号26が“L"の時は内部データ20のデータの
極性を反転した極性反転データ21を選択する。セレクタ
出力22は、スリーステートバッファ29a〜29hを経て出力
端子15a〜15hに出力される。
本実施例におけるデータ出力例を表３に示す。
ここで、（Ｔ）で示したバスサイクルは、バスサイク
ルの切り替わり時にスリーステートバッファ29a〜29hが
ハイインピーダンスとなる状態を示す。
ルの切り替わり時にスリーステートバッファ29a〜29hが
ハイインピーダンスとなる状態を示す。
上記出力例におけるバスサイクル間の変化信号本数を
表４に示す。
表４に示す。
このように、内部データ20の多くのビットが変化する
場合にも、外部データ35a〜35hの変化するビット数、即
ち同時変化する信号本数４本以下とすることができる。
また、外部データ35a〜35hの変化する信号本数が４本の
ときは外部極性信号35iは変化しない。従って、外部デ
ータ35a〜35hと外部極性信号35iとも含ませた最大同時
変化信号本数も４本以下であり、本発明を用いない場合
の半分以下にすることが出来る。
場合にも、外部データ35a〜35hの変化するビット数、即
ち同時変化する信号本数４本以下とすることができる。
また、外部データ35a〜35hの変化する信号本数が４本の
ときは外部極性信号35iは変化しない。従って、外部デ
ータ35a〜35hと外部極性信号35iとも含ませた最大同時
変化信号本数も４本以下であり、本発明を用いない場合
の半分以下にすることが出来る。
第５図は、上述の２つの実施例によって出力されたデ
ータを入力する装置の回路例を示す。12はLSI、36a〜36
iは入力端子、37a〜37iは入力バッファ、18は極性反転
回路、19はセレクタである。極性反転回路18は入力デー
タ信号39の極性を反転した反転入力データ信号40を作成
する。セレクタ19は、入力データ信号39と反転入力デー
タ信号40の一方を極性入力信号38によって選択し、内部
入力データ41として出力する。内部入力データ41は、従
来のデータ伝送方式によって入力されるデータと同様に
LSI12の内部で使用することができる。
ータを入力する装置の回路例を示す。12はLSI、36a〜36
iは入力端子、37a〜37iは入力バッファ、18は極性反転
回路、19はセレクタである。極性反転回路18は入力デー
タ信号39の極性を反転した反転入力データ信号40を作成
する。セレクタ19は、入力データ信号39と反転入力デー
タ信号40の一方を極性入力信号38によって選択し、内部
入力データ41として出力する。内部入力データ41は、従
来のデータ伝送方式によって入力されるデータと同様に
LSI12の内部で使用することができる。
第８図は、本発明と従来と遅延素子による同時変化出
力本数削減方法とを組合せた場合の実施例を示した図で
ある。本実施例の特徴は、第１の実施例を示した回路を
２組持ち、その一方を遅延素子を通した後出力すること
である。16ビットの内部データ20aは、２つの８ビット
の内部データ20bと20cに分割する。内部データ20bと20c
を出力端子15,15′にそれぞれ出力する際の極性は、第
１の実施例と同様にして信号の変化本数が半分以下にな
るように決定する。内部データ20bは、セレクタ19によ
って極性を選択された後、ラッチ回路16b、出力バッフ
ァ14を通り、出力端子15に出力される。このとき同時に
極性信号26を出力バッファ14iを通して出力端子15iに出
力する。一方、内部データ20cは、セレクタ19′によっ
て極性を選択された後、ラッチ回路16b′、遅延素子13
f、出力バッファ14′を通り、出力端子15′に出力され
る。このとき同時に極性信号26′を遅延素子13e、出力
バッファ14i′を通して出力端子15i′に出力する。この
ように、同時変化する16ビットの内部データ20aは同時
変化本数を４本以下とした極性信号付きの２組の８ビッ
トデータとして出力され、しかも２つの８ビットデータ
は遅延素子によって変化タイミングをずらしてあるため
同時に変化することはない。従って、前記２組の８ビッ
トデータを合せた同時変化信号本数も最大４本とするこ
とができる。
力本数削減方法とを組合せた場合の実施例を示した図で
ある。本実施例の特徴は、第１の実施例を示した回路を
２組持ち、その一方を遅延素子を通した後出力すること
である。16ビットの内部データ20aは、２つの８ビット
の内部データ20bと20cに分割する。内部データ20bと20c
を出力端子15,15′にそれぞれ出力する際の極性は、第
１の実施例と同様にして信号の変化本数が半分以下にな
るように決定する。内部データ20bは、セレクタ19によ
って極性を選択された後、ラッチ回路16b、出力バッフ
ァ14を通り、出力端子15に出力される。このとき同時に
極性信号26を出力バッファ14iを通して出力端子15iに出
力する。一方、内部データ20cは、セレクタ19′によっ
て極性を選択された後、ラッチ回路16b′、遅延素子13
f、出力バッファ14′を通り、出力端子15′に出力され
る。このとき同時に極性信号26′を遅延素子13e、出力
バッファ14i′を通して出力端子15i′に出力する。この
ように、同時変化する16ビットの内部データ20aは同時
変化本数を４本以下とした極性信号付きの２組の８ビッ
トデータとして出力され、しかも２つの８ビットデータ
は遅延素子によって変化タイミングをずらしてあるため
同時に変化することはない。従って、前記２組の８ビッ
トデータを合せた同時変化信号本数も最大４本とするこ
とができる。
以上述べた実施例では、８ビットおよび16ビットのデ
ータを伝送する例を示したが２ビット以上なら何ビット
でも構わない。また、LSIだけでなく他のICや、装置間
のデータ伝送を用いてもよい。
ータを伝送する例を示したが２ビット以上なら何ビット
でも構わない。また、LSIだけでなく他のICや、装置間
のデータ伝送を用いてもよい。
［発明の効果］ 本発明によれば、同時変化するLSIの出力信号端子数
を減少することが出来るため、同時スイッチングノイズ
によってLSIが誤動作することを防止できるという効果
がある。また、本発明のデータ伝送方式では信号の変化
回数を減少することができるので、情報処理装置の消費
電力を低減するとともに不要な電磁波輻射を低減するこ
とができる。
を減少することが出来るため、同時スイッチングノイズ
によってLSIが誤動作することを防止できるという効果
がある。また、本発明のデータ伝送方式では信号の変化
回数を減少することができるので、情報処理装置の消費
電力を低減するとともに不要な電磁波輻射を低減するこ
とができる。
第１図は本発明の一実施例の構成図であり、第２図、第
３図は第１図中の１ブロックの詳細を示す図、第４図、
第５図は本発明の他の実施例の構成図、第６図はワーク
ステーションの構成例、第７図は従来の方式の説明図、
第８図は本発明のさらに他の実施例の構成図、第９図は
第１図の回路の動作タイミング図である。 12……LSI、14a〜14i……出力バッファ、15a〜15i……
出力端子、16a〜16b……ラッチ回路、17……比較判定回
路、18……極性反転回路、19……セレクタ、20……極性
信号作成回路。
３図は第１図中の１ブロックの詳細を示す図、第４図、
第５図は本発明の他の実施例の構成図、第６図はワーク
ステーションの構成例、第７図は従来の方式の説明図、
第８図は本発明のさらに他の実施例の構成図、第９図は
第１図の回路の動作タイミング図である。 12……LSI、14a〜14i……出力バッファ、15a〜15i……
出力端子、16a〜16b……ラッチ回路、17……比較判定回
路、18……極性反転回路、19……セレクタ、20……極性
信号作成回路。
Claims (15)
- 【請求項１】伝送するデータと共に、該データが正論理
または負論理のいずれの極性によるものであるかを示す
信号を伝送することを特徴とするデータ伝送方式。 - 【請求項２】伝送するデータについて、該データの極性
を各データごとに変更可能であることを特徴とするデー
タ伝送方式。 - 【請求項３】ｎビットのパラレルデータを伝送する際
に、該データの極性に関する１ビットの信号を付加して
伝送することを特徴とするデータ伝送方式。 - 【請求項４】複数ビットのバスにパラレルデータを出力
するデータ出力方式であって、 上記バス上に出力した一のパラレルデータを次のパラレ
ルデータに切り換える際に、変化するビット数が常に全
ビット数の半数以下となるように、上記バスに出力する
べき上記パラレルデータの極性を決定することを特徴と
するデータ出力方式。 - 【請求項５】上記決定された極性に関する信号を上記次
のパラレルデータと共に上記バス上に出力することを特
徴とする請求項４記載のデータ出力方式。 - 【請求項６】複数ビットのバスにパラレルデータを出力
する際、一のデータを出力したあと次のデータを出力す
る前に上記バスの全ビットを一時“1"とするデータ出力
方式であって、 上記バス上に出力するパラレルデータの“1"となるビッ
ト数が常に全ビット数の半数以上となるように、上記バ
スに出力するパラレルデータの極性を決定することを特
徴とするデータ出力方式。 - 【請求項７】複数ビットのバスからパラレルデータを入
力するデータ入力方式であって、 上記バスから受け取ったパラレルデータと共に当該パラ
レルデータの極性に関する極性信号を受取り、該極性信
号に応じて、上記パラレルデータの極性をそのまま維持
し、または反転することを特徴とするデータ入力方式。 - 【請求項８】パラレルデータを出力するデータ出力回路
であって、 出力すべきデータの極性を反転する極性反転手段と、 該極性反転手段による極性反転前後のデータのいずれか
を選択する選択手段と、 伝送すべき一のデータと直前のデータとを比較し、変化
するビット数が予め定めた数以上か否かを判定する比較
判定手段と、 該比較判定手段の出力に応じて、上記選択手段を制御す
る極性信号を作成する極性信号作成手段と を備えたことを特徴とするデータ出力回路。 - 【請求項９】パラレルデータを出力するデータ出力回路
であって、 出力すべきデータの極性を反転する極性反転手段と、 該極性反転手段による極性反転前後のデータのいずれか
を選択する選択手段と、 伝送すべき一のデータと直前に出力された上記選択手段
の出力データとを比較し、変化するビット数が全ビット
数の半数を越えるか否かを判定する比較判定手段と、 該比較判定手段の出力に応じて上記選択手段を制御する
ことを特徴とするデータ出力回路。 - 【請求項１０】パラレルデータの出力バッファとしての
複数のスリーステートバッファを有するデータ出力回路
において、 上記パラレルデータの全ビット中、半数を越えるビット
が一定値となる場合を検出する検出手段と、 上記パラレルデータの極性を反転する極性反転手段と、 上記検出手段の検出信号に応じて、上記極性反転手段の
極性反転前後のデータのいずれかを選択して上記スリー
ステートバッファに供給する選択手段と、 上記検出手段の検出信号を出力するスリーステートバッ
ファと を備えたことを特徴とするデータ出力回路。 - 【請求項１１】パラレルデータの全ビットを２組に分割
し、該各組について別個に請求項8,9または10記載のデ
ータ出力回路を設けると共に、上記２組の一方のみにつ
いて、上記選択手段の後段に当該出力データを遅延させ
る遅延手段を設けたことを特徴とするデータ出力回路。 - 【請求項１２】パラレルデータと該パラレルデータの極
性に関する極性信号とを受けるデータ入力回路であっ
て、 入力されたパラレルデータの極性を反転する極性反転手
段と、 上記極性信号に応じて、上記極性反転手段の極性反転前
後のデータのいずれかを選択する選択手段と を備えたことを特徴とするデータ入力回路。 - 【請求項１３】パラレルデータを出力する集積回路であ
って、 出力すべきデータの極性を反転する極性反転手段と、 該極性反転手段による極性反転前後のデータを選択する
選択手段と、 伝送すべき一のデータと直前のデータとを比較し、変化
するビット数が予め定めた数以上か否かを判定する比較
判定手段と、 該比較判定手段の出力に応じて上記選択手段を制御する
極性信号を作成する極性信号作成手段と、 上記選択手段により選択されたパラレルデータを出力す
る出力端子と、 上記極性信号を出力する出力端子と を有することを特徴とする集積回路。 - 【請求項１４】パラレルデータと該パラレルデータの極
性に関する極性信号とを受ける集積回路であって、 上記極性信号を受ける極性信号入力端子と、 上記パラレルデータを受ける複数のデータ入力端子と、 上記入力端子に入力された極性信号に応じて、上記デー
タ入力端子に入力されたパラレルデータをそのまま取り
込み、または反転して取り込みデータ取り込み手段と を備えたことを特徴とする集積回路。 - 【請求項１５】複数のデジタル装置間で、複数の信号線
を介してデータを伝送する情報処理システムにおいて、 データを送信するデジタル装置内に、送信データの同時
変化ビット数が最小になるように当該送信データの極性
を変換する極性変換手段を有し、 上記デジタル信号を搬送する複数の信号線の少なくとも
１本として、上記極性の切換に関する情報を伝送する信
号線を有し、 データを受信するデジタル装置内に、上記極性の切換に
関する情報に応じて上記受信データの極性を変換する極
性変換手段を有することを特徴とする情報処理システ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1133591A JP2580325B2 (ja) | 1989-05-26 | 1989-05-26 | デ―タ伝送方式、デ―タ出力回路およびデ―タ入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1133591A JP2580325B2 (ja) | 1989-05-26 | 1989-05-26 | デ―タ伝送方式、デ―タ出力回路およびデ―タ入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02310762A JPH02310762A (ja) | 1990-12-26 |
| JP2580325B2 true JP2580325B2 (ja) | 1997-02-12 |
Family
ID=15108392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1133591A Expired - Fee Related JP2580325B2 (ja) | 1989-05-26 | 1989-05-26 | デ―タ伝送方式、デ―タ出力回路およびデ―タ入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2580325B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3160180B2 (ja) * | 1994-03-29 | 2001-04-23 | 松下電器産業株式会社 | データ転送装置及びデータ転送方法 |
| US5847666A (en) * | 1995-06-15 | 1998-12-08 | Matsushita Electric Industrial Co., Ltd. | Data transmitter and method object code generator and method digital signal processor and code generator and method |
| US6633607B1 (en) | 1998-02-13 | 2003-10-14 | Matsushta Electric Co., Ltd. | Semiconductor device having a plurality of semiconductor chips connected together by a bus |
| US6127950A (en) * | 1998-02-16 | 2000-10-03 | Matsushita Electric Industrial Co., Ltd. | Transmission circuit and reception circuit |
| JP2004080553A (ja) | 2002-08-21 | 2004-03-11 | Nec Corp | データ出力回路及びデータ出力方法 |
| JP2007174236A (ja) * | 2005-12-21 | 2007-07-05 | Fujitsu Ltd | 半導体集積回路及びデータ出力方法 |
| JP5366625B2 (ja) * | 2009-04-09 | 2013-12-11 | キヤノン株式会社 | データ伝送装置およびデータ伝送方法 |
| JP2012100210A (ja) | 2010-11-05 | 2012-05-24 | Nec Corp | データ伝送システム、送信回路および受信回路 |
-
1989
- 1989-05-26 JP JP1133591A patent/JP2580325B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH02310762A (ja) | 1990-12-26 |
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