JP2012100210A - データ伝送システム、送信回路および受信回路 - Google Patents

Abstract

【課題】ＲＡＭの効率的、ノイズおよび消費電力の抑制ならびに信頼性向上を図る。
【解決手段】６４ビット幅のデータが互いに同時に変化したビットの数が所定の閾値を超えた場合、データをビット毎の極性を反転させて出力し、それ以外の場合、極性を反転させずに出力し、出力されたデータと、変化したビットの数が閾値を超えたかどうかを示す反転指示信号とに対して、７ビット幅のエラー訂正符号を付与し、出力されたデータと反転指示信号とエラー訂正符号とを送信し、送信されてきたエラー訂正符号を用いて、データと反転指示信号とに対して、エラー符号訂正を行い、エラー符号訂正が行われた反転指示信号が変化したビットの数が閾値を超えたことを示す場合、エラー符号訂正が行われたデータをビット毎の極性を反転させて出力し、それ以外の場合、エラー符号訂正が行われたデータを出力する。
【選択図】図１

Description

本発明は、データを伝送するデータ伝送システム、送信回路および受信回路に関する。

近年、通信用ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の取り扱う信号容量が飛躍的に増加しており、実用領域で４０Ｇｂｐｓから１００Ｇｂｐｓへ移行する段階である。さらに、研究領域では４００Ｇｂｐｓの検討が行われようとしている。

一方、ＩＣ内部の処理クロック周波数は、このトレンドについていくことができていない。つまり、ＩＣ内部では高速なクロックを用いて処理を行うことができないため、入力された高速の信号を、パラレル信号へ変換してからクロック周波数を下げて処理を行っている。

以下に、ＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ ＮＥＴｗｏｒｋ）／ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）装置において、ＩＣ内部のクロック周波数を１５６ＭＨzとした場合を例に挙げて、高速信号のパラレル変換について説明する。

信号速度が１０Ｇｂｐｓの場合、当該信号をＩＣ内部で６４ビット幅のパラレル信号へ変換する必要がある（１０Ｇｂｐｓ／１５６ＭＨz ＝６４ビット）。また、信号速度が４０Ｇｂｐｓの場合は、当該信号をＩＣ内部で２５６ビット幅のパラレル信号へ変換する必要がある（４０Ｇｂｐｓ／１５６ＭＨz ＝２５６ビット）。さらに、信号速度が１００Ｇｂｐｓの場合は、当該信号をＩＣ内部で６４０ビット幅のパラレル信号へ変換する必要がある（１００Ｇｂｐｓ／１５６ＭＨz ＝６４０ビット）。このように、信号速度が速くなればなるほど、パラレル信号のビット幅が増えることとなる。

このような高速信号をＩＣ内のＦＦ（フリップフロップ）で一段ラッチする場合、例えば、信号速度が４０Ｇｂｐｓであれば、一段ラッチするだけでも２５６個のＦＦが必要となる。そのため、当該ＦＦの出力同時動作数の最大は２５６となる。

さらに、ＩＣ内では複雑な論理が取られることから、論理が深くなればなるほど、ＦＦの組がＩＣ内に多く存在することになり、さらに同時動作数が増える。

したがって、通信容量（通信速度）が増大するにつれ、ＩＣ内部のＦＦの同時動作によるスイッチングノイズが非常に大きくなり、ＩＣ外部に実装する電源ラインのパスコン数をいくら増やしても、当該スイッチングノイズを抑えることができなくなるおそれがある。

また、ＣＭＯＳ−ＩＣの場合、ＩＣ内部の消費電力はＦＦの信号変化の数に比例する。そのため、同時動作数が増えるにしたがって、ＩＣの消費電力が増加してしまう。

そこで、パラレル信号に１ビットの反転指示信号を付加して同時動作数を削減する手法が広く知られている（例えば、特許文献１参照。）。

図６は、特許文献１に開示された回路を示す図である。

図６に示すように、比較判定回路１７にて、クロックごとの同時動作数をカウントし、同時動作数が基準値を超えた場合、極性信号作成回路３２にて極性信号を作成し、当該極性信号を用いて、データの極性を反転させる。

また、近年の微細プロセスでは、メモリのソフトエラー対策として、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ）回路を適用することが一般化している（例えば、特許文献２参照。）。

このＥＣＣ回路をＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）に適用することを考慮して、ＦＰＧＡメーカは、７２ビット幅のメモリ（ＲＡＭ：Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を標準として用意する傾向にある。６４ビット幅の主信号に対し、８ビット幅のＥＣＣ符号訂正符号が付き、合計７２ビットとなるからである。

特開平０２−３１０７６２号公報 特開２００６−１７９１３１号公報

しかしながら、特許文献１に記載されたような手法を、ＥＣＣ回路が搭載されたＦＰＧＡに適用しようとすると、以下の問題点が生じてしまう。

主信号が６４ビット幅である場合、ＥＣＣ回路で付与された８ビット幅の信号を加えると、合計のビット幅は７２ビットとなる。そこに、１ビットの反転指示信号を加えると、合計のビット幅が７３ビットとなり、上述したように標準的にリリースされている７２ビット幅のＲＡＭでは使用できないという問題点がある。信号速度が４０Ｇｂｐｓの場合も同様に、ＲＡＭの使用効率が極めて悪くなってしまう。

また、特許文献１に記載された手法（ＥＣＣ回路を搭載しないもの）においては、何らかの理由でこの１ビット幅の反転指示信号にエラーが発生した場合、復号側では主信号が反転される。そのため、例えば、主信号が６４ビットパラレルの場合、６４ビットすべてがエラーすることになってしまい、システムの信頼性上の問題が生じてしまうおそれがある。

本発明の目的は、上述した課題を解決するデータ伝送システム、送信回路および受信回路を提供することである。

本発明のデータ伝送システムは、
送信回路と受信回路とから構成されるデータ伝送システムにおいて、
前記送信回路は、
入力された６４ビット幅のデータのうち、データが互いに同時に変化したビットの数が所定の閾値を超えたかどうかを示す１ビット幅の反転指示信号を生成する判定部と、
前記反転指示信号が前記変化したビットの数が前記閾値を超えたことを示す場合、前記データをビット毎の極性を反転させて出力し、それ以外の場合、前記データを前記極性を反転させずに出力する送信データ出力部と、
前記送信データ出力部からの前記出力のタイミングに合わせて、前記反転指示信号を出力する指示信号出力部と、
前記送信データ出力部が出力したデータと、前記指示信号出力部が出力した反転指示信号とに対して、７ビット幅のエラー訂正符号を付与するエラー符号付与部と、
前記送信データ出力部が出力したデータと、前記指示信号出力部が出力した反転指示信号と、前記エラー訂正符号とを前記受信回路へ送信する送信部とを有し、
前記受信回路は、
前記送信回路から送信されてきたエラー訂正符号を用いて、前記送信回路から送信されてきたデータと反転指示信号とに対して、エラー符号訂正を行うエラー符号訂正部と、
前記エラー符号訂正が行われた反転指示信号が前記変化したビットの数が前記閾値を超えたことを示す場合、前記エラー符号訂正が行われたデータをビット毎の極性を反転させて出力し、それ以外の場合、前記エラー符号訂正が行われたデータを出力する受信データ出力部とを有することを特徴とする。

また、本発明の送信回路は、
所定のデータを受信回路へ伝送する送信回路であって、
入力された６４ビット幅のデータのうち、データが互いに同時に変化したビットの数が所定の閾値を超えたかどうかを示す１ビット幅の反転指示信号を生成する判定部と、
前記反転指示信号が前記変化したビットの数が前記閾値を超えたことを示す場合、前記データをビット毎の極性を反転させて出力し、それ以外の場合、前記データを前記極性を反転させずに出力する送信データ出力部と、
前記送信データ出力部からの前記出力のタイミングに合わせて、前記反転指示信号を出力する指示信号出力部と、
前記送信データ出力部が出力したデータと、前記指示信号出力部が出力した反転指示信号とに対して、７ビット幅のエラー訂正符号を付与するエラー符号付与部と、
前記送信データ出力部が出力したデータと、前記指示信号出力部が出力した反転指示信号と、前記エラー訂正符号とを前記受信回路へ送信する送信部とを有する。

また、本発明の受信回路は、
データを伝送する送信回路から送信されてきたデータを受信する受信回路であって、
前記送信回路から送信されてきた７ビット幅のエラー訂正符号を用いて、前記送信回路から送信されてきた６４ビット幅のデータと、該データが互いに同時に変化したビットの数が所定の閾値を超えたかどうかを示す１ビット幅の反転指示信号とに対して、エラー符号訂正を行うエラー符号訂正部と、
前記エラー符号訂正が行われた反転指示信号が前記変化したビットの数が前記閾値を超えたことを示す場合、前記エラー符号訂正が行われたデータをビット毎の極性を反転させて出力し、それ以外の場合、前記エラー符号訂正が行われたデータを出力する受信データ出力部とを有する。

以上説明したように、本発明においては、７２ビットのＲＡＭデバイスにおいて、ＲＡＭを効率的に使用することができ、ノイズや消費電力を抑えることができ、またデータの信頼性を高めることができる。

本発明のデータ伝送システムのうち送信回路の実施の一形態を示す図である。 図１に示した比較判定回路の内部構成の一例を示す図である。 本発明のデータ伝送システムのうち受信回路の実施の一形態を示す図である。 本形態における動作を説明するためのタイミングチャートである。 本発明のデータ伝送システムのうち送信回路の実施の他の形態を示す図である。 特許文献１に開示された回路を示す図である。

以下に、本発明の実施の形態について図面を参照して説明する。

なお、本発明のデータ伝送システムは、エラー訂正符号を付与する側の回路（以下、送信回路と称する）と、送信回路から送信されてきたデータについて、エラー訂正符号を用いてエラー訂正をする側の回路（以下、受信回路と称する）とから構成される。

まずは、送信回路について説明する。

図１は、本発明のデータ伝送システムのうち送信回路の実施の一形態を示す図である。

本形態は図１に示すように、判定部１００と、送信データ出力部１１０と、指示信号出力部１２０と、エラー符号付与部１３０と、送信部１４０とが設けられている。

判定部１００は、比較判定回路１０１から構成され、入力された６４ビット幅のデータＤｉｎ（１）〜（６４）のうち、データが互いに同時に変化したビットの数が所定の閾値を超えたかどうかを判定する。この所定の閾値は、あらかじめ設定された値であり、例えば、入力されたデータ幅の半分の値、つまり、ここでは「３２」としても良い。また、データが変化したかどうかは、図１に示すように、入力されたデータと、その入力されたデータを送信データ出力部１１０にて１クロック分、遅延させたものとを各ビットで比較することで、判定することができる。

また、判定部１００は、判定結果を示す１ビット幅の反転指示信号を生成する。このとき、判定部１００は、判定の結果、変化したビットの数が閾値を超えた場合、Ｈｉｇｈレベルの反転指示信号を生成する。また、判定部１００は、判定の結果、変化したビットの数が閾値以下である場合は、Ｌｏｗレベルの反転指示信号を生成する。

図２は、図１に示した比較判定回路１０１の内部構成の一例を示す図である。

図１に示した比較判定回路１０１は図２に示すように、ｎ（ｎは、整数）ビット幅のデータの各ビットについて、入力データ（Ｄｉｎ（１）〜（ｎ））と送信データ出力部１１０から出力されてきたデータ（Ｄｉｎ’（１）〜（ｎ））とを比較し、互いに異なるものの合計がｎ／２を超えた場合、反転指示信号として「１」を生成して出力する。一方、互いに異なるものの合計がｎ／２以下である場合、反転指示信号として「０」を生成して出力する。互いに異なるものかどうかは、図２に示すように、ビットに設けられた排他的論理和回路Ｅｏｒ＿１〜ｎを用いて行う。排他的論理和の論理は、一般的なものと同じである。入力データと、その入力データを１クロック分遅延させたデータとを比較することにより、この「互いに異なるもの」が、「データが変化したもの」となるため、その合計数が同時動作数となる。

また、送信データ出力部１１０は、判定部１００が生成した反転指示信号が、変化したビットの数が閾値を超えたことを示す場合、つまり、ここでは、反転指示信号のレベルがＨｉｇｈレベルである場合、入力された６４ビット幅のデータをビット毎の極性を反転させて出力する。また、送信データ出力部１１０は、判定部１００が生成した反転指示信号が、変化したビットの数が閾値以下であることを示す場合、つまり、ここでは、反転指示信号のレベルがＬｏｗレベルである場合は、入力された６４ビット幅のデータを極性を反転させずに出力する。ここで、送信データ出力部１１０から出力されるデータをＤｉｎ’（１）〜（６４）とする。

また、送信データ出力部１１０は、入力された信号の排他的論理和を取る排他的論理和回路１１１と、ＦＦであるラッチ回路１１２とから構成される。入力された６４ビット幅のデータと判定部１００が生成した反転指示信号とを、この排他的論理和回路１１１へ入力させることで、当該データの極性反転の処理を行う。また、排他的論理和回路１１１からの出力は、ラッチ回路１１２にてクロック１段分の時間、ラッチ（遅延）されてから出力される。

指示信号出力部１２０は、ＦＦであるラッチ回路１２１から構成される。指示信号出力部１２０は、送信データ出力部１１０からのデータの出力のタイミングに合わせて、判定部１００から出力されてきた反転指示信号を出力する。

エラー符号付与部１３０は、ＥＣＣ付加回路１３１から構成される。エラー符号付与部１３０は、送信データ出力部１１０が出力した６４ビット幅のデータと、指示信号出力部１２０が出力した１ビット幅の反転指示信号との合計６５ビット幅の信号に対して、７ビット幅のエラー訂正符号を付与する。エラー符号付与部１３０におけるエラー訂正符号の付与方法については、一般的なＥＣＣ付加の方法と同じである。また、エラー符号付与部１３０は、ハミング符号を用いてエラー訂正符号を付与するものであっても良い。以下に、ハミング符号を用いてエラー訂正符号を付与する場合のエラー訂正符号ビット数について説明する。

一般的なハミング符号については、以下に示すビット数の訂正符号が必要である。
（１）主信号と符号訂正ビットとを含めて１２７ビット以下の信号の場合、７ビットの訂正符号が必要
（２）主信号と符号訂正ビットとを含めて６３ビット以下の信号の場合、６ビットの訂正符号が必要
（３）主信号と符号訂正ビットとを含めて３１ビット以下の信号の場合、５ビットの訂正符号が必要
（４）主信号と符号訂正ビットとを含めて１５ビット以下の信号の場合、４ビットの訂正符号が必要
一般的に、ＦＰＧＡでは６４ビット信号に対して８ビットの符号訂正ビットを準備しているが、実際に使用しているのは７ビットであり、残りの１ビットはパリティ符号である。

このパリティ符号を用いることにより、２ビットエラーを検出できるようになっている。ただし、この検出機能は、２ビットエラーを検出した場合であっても、そのエラーに対して符号訂正をすることができないため、２ビットエラーがあったことを単に報告するだけの機能である。

ソフトエラーにおけるＲＡＭの２ビットエラーは、一般に１個の宇宙線がＲＡＭセルを通過した際、近傍の複数のＲＡＭセルの値を反転させて起きる現象である。最近のＦＰＧＡは、この２ビットエラーへの対策のため、論理アドレスと物理アドレスとが異なるように作られている。そのため、ソフトエラーにより２ビットエラーが発生した場合であっても、同一アドレスのビットに２ビット以上のエラーが発生しないように考慮されている。その結果として、２ビットエラーが発生する確率は極めて小さく、無視して良いとされている。

本発明では、ここに注目し、２ビットエラー検出用に用意されているパリティ信号を使用しない。例えば、６４ビット幅の信号の場合、ＥＣＣ信号を７ビットに抑えることができる。上述したように、ＦＰＧＡの一般的なＲＡＭは７２ビット構成になっているため、
７２ビット−６４ビット（信号）−７ビット（ＥＣＣ符号）＝１ビット
となり、１ビットの余裕ができる。この１ビットに、上述した反転指示信号を割り振る。

なお、本形態においては、主信号（６４ビット）と反転指示信号（１ビット）との合計６５ビットに対してＥＣＣ訂正符号をつけることができるため（７ビットの場合、符号訂正ビットを含めて１２７ビットまで対応できるため）、反転指示信号が何らかの原因でエラーになったとしても、復号側でその訂正が可能となる。

送信部１４０は、ＦＦであるラッチ回路１４１，１４２から構成される。送信部１４０は、送信データ出力部１１０が出力したデータ（６４ビット）と、指示信号出力部１２０が出力した反転指示信号（１ビット）と、エラー符号付与部１３０にて付与されたエラー訂正符号（７ビット）とを、ラッチ回路１４１，１４２を用いて互いのタイミングを合わせて受信回路へ送信する。なお、ラッチ回路１４１，１４２は、使用される周波数等を考慮し、不要である場合は、削除することが可能である。

このように、６４ビットのデータにおける同時動作数を６４の半数以下とすることで、
最大同時動作数≦（６４／２）＋１（反転指示信号）＋７（ＥＣＣ符号）＝４０
となり、６４ビット幅の信号が入力された場合、最大でも同時動作数は４０に収まる。

以下に、受信回路について説明する。

図３は、本発明のデータ伝送システムのうち受信回路の実施の一形態を示す図である。

本形態は図３に示すように、エラー符号訂正部２００と、受信データ出力部２１０とから構成される。

エラー符号訂正部２００は、ＥＣＣ符号訂正回路２０１から構成され、送信回路から送信されてきたエラー訂正符号を用いて、送信回路から送信されてきたデータまたは反転指示信号にエラーがあった場合、それらに対して、エラー符号訂正を行う。このエラー訂正方法については、一般的なＥＣＣ訂正処理であれば良い。

また、エラー符号訂正部２００から出力された６５ビット幅のデータは、６４ビットの主信号と１ビットの反転指示信号とに分離され、受信データ出力部２１０へ入力する。

受信データ出力部２１０は、入力された信号の排他的論理和を取る排他的論理和回路２１１から構成される。受信データ出力部２１０は、エラー符号訂正部２００にてエラー符号訂正が行われた反転指示信号が、変化したビットの数が閾値を超えたことを示すものである場合、つまり、本形態においては、反転指示信号のレベルがＨｉｇｈレベルである場合、エラー符号訂正が行われた６４ビットのデータをビット毎の極性を反転させて、次段の回路（不図示）へ出力する。また、受信データ出力部２１０は、エラー符号訂正部２００にてエラー符号訂正が行われた反転指示信号が、変化したビットの数が閾値以下であることを示すものである場合、つまり、本形態においては、反転指示信号のレベルがＬｏｗレベルである場合、エラー符号訂正が行われた６４ビットのデータをそのまま（極性を反転させずに）次段の回路へ出力する。

以下に、本形態における動作について説明する。

図４は、本形態における動作を説明するためのタイミングチャートである。ここでは、入力されるデータのビット幅が６４ビットである場合を例に挙げて説明する。

図４におけるＤｉｎ（１）〜（６４）は、入力される６４ビットのデータの各ビットを示す。また、図４における反転指示信号は、判定部１００から出力される反転指示信号を示す。また、図４におけるＤｉｎ’（１）〜（６４）は、送信データ出力部１１０から出力される６４ビットのデータの各ビットを示す。また、図４におけるＤｏｕｔ（１）〜（６４）は、送信部１４０から出力される６４ビットのデータを示す。また、図４におけるラッチ後の反転指示信号は、送信部１４０から出力される１ビットの反転指示信号を示す。また、図４におけるΣ（Ｉｎ（１） ｔｏ Ｉｎ（６４））は、入力された６４ビット幅のデータが変化したビットの数の合計を示す。つまり、Ｄｉｎ（１）〜Ｄｉｎ（６４）と、Ｄｉｎ’（１）〜（６４）とを、それぞれのタイミングで比較したとき、互いに異なっているビットの数を示す。

図４に示すように、タイミングＴ４において、同時動作数が６３となり、閾値である３２（６４／２）を超えるため、反転指示信号の信号レベルはＨｉｇｈレベルとなる。それにより、入力されたデータＤｉｎ（１）〜（６４）の各ビットの極性が反転される。

また、タイミングＴ５においては、タイミングＴ４において反転された信号に対して同時動作数がカウントされる。タイミングＴ５において、同時動作数が６３となり、閾値である３２（６４／２）を超えるため、反転指示信号の信号レベルはＨｉｇｈレベルとなる。それにより、入力されたデータＤｉｎ（１）〜（６４）の各ビットの極性が反転される。

このように、同時動作数が閾値を超えているかどうかの判定は、クロック毎に行われ、信号の同時動作数は常に閾値以下に保たれる。

図５は、本発明のデータ伝送システムのうち送信回路の実施の他の形態を示す図である。

本形態における送信回路にて、図１に示した構成と同じ部分は図５において省略する。本形態では、ＥＣＣ付加回路１３１の適用方法について、さらに工夫している。

本形態は、主信号の６４ビットのうち、任意の１ビットをＥＣＣ対象から外し、ＥＣＣ対象のビット数を主信号６３ビットと反転指示信号１ビットとの合計６４ビットとする。

主信号１ビットのみが、ＥＣＣ対象外（エラー訂正対象外）となり、エラー訂正能力が若干劣化することにはなるが、ＥＣＣ付加回路１３１への入力ビット数が６４と一般的な数値となり、ＦＰＧＡメーカがリリースしているＥＣＣ回路をそのまま適用できるメリットがある。

以上説明したように、本発明においては、以下に示すような効果を有する。

第１の効果は、クロックで同期して動作する各ＦＦの同時動作数を信号ビット幅の約半数以下に抑えることが可能となり、クロックに同期して発生する（ＦＦの出力変化が起因して発生する）ノイズの量を、一般的な回路で発生するノイズの量の約半分以下に抑えることができる。

なお、ロジック部でこの信号を使用する場合は、元の値に復元させてから使用するため、結果的にこの部分では元の信号の同時動作数になってしまう。しかしながら、ＦＦと異なり、ロジック部は各ゲートの遅延と各ゲート間の配線遅延とが加算された時間後に動作するため、これらの遅延時間のばらつきによりスイッチング時間にばらつきが出るもとにより、スイッチングノイズが時間的に分散される。そのため、ロジック部の同時動作数は特に考慮する必要が無く、ＦＦの同時動作数を抑えることがＩＣの同時動作を抑えることができる。

第２の効果は、ＩＣ内の消費電力を低減することができることである。同時動作数がデータ幅の半数以上である場合、同時動作数は最大でも半数に抑えることができる。そのため、元の信号の同時動作数が多いほど効果が大きい。実際には、元信号の同時動作数に依存するため、その効果を一意に求めることはできないが、ランダム性が高いデータと仮定すると、１５％前後の消費電力削減が期待できる。

第３の効果は、ＦＰＧＡのように７２Ｂｉｔ＿ＲＡＭが基本のデバイスでは、ＲＡＭの数を増やすことなく、有効に使用できることである。

第４の効果は、反転指示信号がソフトエラー等何らかの理由でエラーした場合であっても、エラー訂正が可能であることである。そのため、従来にようにこの１ビットエラーのために信号６４ビットすべてを誤らせてしまうというような重大なエラーを引き起こすことがなく、常に正常に動作し、装置としての信頼度の向上を図ることができる。

１００ 判定部
１０１ 比較判定回路
１１０ 送信データ出力部
１１１，２１１ 排他的論理和回路
１１２，１２１，１４１，１４２ ラッチ回路
１２０ 指示信号出力部
１３０ エラー符号付与部
１３１ ＥＣＣ付加回路
１４０ 送信部
２００ エラー符号訂正部
２０１ ＥＣＣ符号訂正回路
２１０ 受信データ出力部

Claims (6)

1. 送信回路と受信回路とから構成されるデータ伝送システムにおいて、
   前記送信回路は、
   入力された６４ビット幅のデータのうち、データが互いに同時に変化したビットの数が所定の閾値を超えたかどうかを示す１ビット幅の反転指示信号を生成する判定部と、
   前記反転指示信号が前記変化したビットの数が前記閾値を超えたことを示す場合、前記データをビット毎の極性を反転させて出力し、それ以外の場合、前記データを前記極性を反転させずに出力する送信データ出力部と、
   前記送信データ出力部からの前記出力のタイミングに合わせて、前記反転指示信号を出力する指示信号出力部と、
   前記送信データ出力部が出力したデータと、前記指示信号出力部が出力した反転指示信号とに対して、７ビット幅のエラー訂正符号を付与するエラー符号付与部と、
   前記送信データ出力部が出力したデータと、前記指示信号出力部が出力した反転指示信号と、前記エラー訂正符号とを前記受信回路へ送信する送信部とを有し、
   前記受信回路は、
   前記送信回路から送信されてきたエラー訂正符号を用いて、前記送信回路から送信されてきたデータと反転指示信号とに対して、エラー符号訂正を行うエラー符号訂正部と、
   前記エラー符号訂正が行われた反転指示信号が前記変化したビットの数が前記閾値を超えたことを示す場合、前記エラー符号訂正が行われたデータをビット毎の極性を反転させて出力し、それ以外の場合、前記エラー符号訂正が行われたデータを出力する受信データ出力部とを有することを特徴とするデータ伝送システム。
2. 請求項１に記載のデータ伝送システムにおいて、
   前記判定部は、前記入力されたデータ幅の半分の値を前記閾値として用いることを特徴とするデータ伝送システム。
3. 請求項１に記載のデータ伝送システムにおいて、
   前記エラー符号付与部は、ハミング符号を用いて前記エラー訂正符号を付与することを特徴とするデータ伝送システム。
4. 請求項１に記載のデータ伝送システムにおいて、
   前記判定部は、前記変化したビットの数が前記閾値を超えた場合、Ｈｉｇｈレベルの前記反転指示信号を生成し、それ以外の場合、Ｌｏｗレベルの前記反転指示信号を生成し、
   前記送信データ出力部は、前記データと前記反転指示信号との排他的論理和を出力することを特徴とするデータ伝送システム。
5. 所定のデータを受信回路へ伝送する送信回路であって、
   入力された６４ビット幅のデータのうち、データが互いに同時に変化したビットの数が所定の閾値を超えたかどうかを示す１ビット幅の反転指示信号を生成する判定部と、
   前記反転指示信号が前記変化したビットの数が前記閾値を超えたことを示す場合、前記データをビット毎の極性を反転させて出力し、それ以外の場合、前記データを前記極性を反転させずに出力する送信データ出力部と、
   前記送信データ出力部からの前記出力のタイミングに合わせて、前記反転指示信号を出力する指示信号出力部と、
   前記送信データ出力部が出力したデータと、前記指示信号出力部が出力した反転指示信号とに対して、７ビット幅のエラー訂正符号を付与するエラー符号付与部と、
   前記送信データ出力部が出力したデータと、前記指示信号出力部が出力した反転指示信号と、前記エラー訂正符号とを前記受信回路へ送信する送信部とを有する送信回路。
6. データを伝送する送信回路から送信されてきたデータを受信する受信回路であって、
   前記送信回路から送信されてきた７ビット幅のエラー訂正符号を用いて、前記送信回路から送信されてきた６４ビット幅のデータと、該データが互いに同時に変化したビットの数が所定の閾値を超えたかどうかを示す１ビット幅の反転指示信号とに対して、エラー符号訂正を行うエラー符号訂正部と、
   前記エラー符号訂正が行われた反転指示信号が前記変化したビットの数が前記閾値を超えたことを示す場合、前記エラー符号訂正が行われたデータをビット毎の極性を反転させて出力し、それ以外の場合、前記エラー符号訂正が行われたデータを出力する受信データ出力部とを有する受信回路。

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