CN100462951C - 片上数据传输控制装置和方法 - Google Patents

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CN100462951C CNB2005101318084A CN200510131808A CN100462951C CN 100462951 C CN100462951 C CN 100462951C CN B2005101318084 A CNB2005101318084 A CN B2005101318084A CN 200510131808 A CN200510131808 A CN 200510131808A CN 100462951 C CN100462951 C CN 100462951C
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Abstract

该片上数据传输控制器包括：数据比较单元，用于比较当前数据和先前数据，并且如果相位转变的数据位的数目大于预置数目则发布反相旗标；第一数据反相单元，用于当反相旗标被激活时反相当前数据的相位并将反相数据提供到数据总线上；以及第二数据反相单元，用于当反相旗标被激活时反相经由数据总线传输的数据的相位并输出反相数据。通过该控制器，在使用多步预接线结构以改进存储器器件的工作速度的情况下，通过减小经由GIO线输入的数据的转变数目，可降低当待传输数据的数目增大时大量发生的片上噪声。

Description

片上数据传输控制装置和方法
技术领域
本发明涉及片上数据传输；且更具体地涉及一种片上数据传输控制装置和方法，其能够通过抑制片上噪声的发生而改进芯片器件的工作特征。如果在感测到经由数据总线输出的数据中的若干相位转变的数据位之后，转变数据的比率(“转变比率(transition rate)”)高于预置比率，则这通过反相待传输数据以及降低转变比率得以实现。
背景技术
图1为电路图，示出常规片上数据输出装置的配置。
特别的，图1描述了常规片上数据输出装置的配置，该装置采用一个外部输入/输出(I/O)和4位预接线(pre-patch)。在此结构中，与外部通信所基本必须的I/O的数目为1并且存储器核心10的工作速度比外部时钟的工作频率要慢得多。因此，为了与外部时钟同步地输出数据，一般片上数据输出装置通过使用4个内部I/O驱动器(此后称为“IOSA”)12的单个访问来从存储器核心10同时输出4个内部I/O数据。随后，输出的4个内部I/O数据经由全局输入及输出(GIO)线而寄存到管线(pipeline)或寄存器14中，并且然后借助于以给定方式例如利用访问地址将其排序而通过I/O驱动器16串行输出到外部。
在现有技术的数据输出装置中，第一数据的访问比率与不应用预接线的情况相同，但是第二到第四数据的访问比率为高比率，因为其仅受限于放置于输出侧上的管线或寄存器14，而不受存储器核心10限制。
在此工作状态下，如果待传输数据的数目通过预接线的数目而增大，则由单个访问转变的数据的数目增大。例如，如果具有x32外部I/O的器件采用4位预接线，则待传输数据的数目为128。同样的，如果数据很多，则瞬时电流依赖于数据的转变而变得增大很多。这引起片上噪声并且又导致芯片的故障。
发明内容
因此，本发明的主要目的是提供一种片上数据传输控制装置和方法，其能够通过最小化由数据转变引起的噪声的发生而改进芯片器件的工作特征，所述数据是通过现存片上数据输出装置的结构的改进来传输的。
根据本发明的一个方面，提供了一种片上数据传输控制装置，所述装置包括：数据比较单元，用于比较当前数据和先前数据，并且如果相位转变的数据位的数目大于预置数目则发布反相旗标；第一数据反相单元，用于当所述反相旗标被激活时反相所述当前数据的相位以由此将反相数据提供到数据总线上；以及第二数据反相单元，用于当所述反相旗标被激活时反相经由所述数据总线传输的所述反相数据的相位以由此输出二次反相数据，该二次反相数据与所述当前数据相同，其中，所述第二数据反相单元根据所述反相旗标是否被激活而选择性地输出经由所述数据总线传输的所述反相数据和与所述当前数据相同的所述二次反相数据之一。
根据本发明的另一方面，提供了一种片上数据传输控制方法，所述方法包括以下步骤：(a)比较当前数据和先前数据，并且如果相位转变的数据位的数目大于预置数目则发布反相旗标；(b)当所述反相旗标被激活时反相所述当前数据的相位并将反相数据发送到数据总线上；以及(c)当所述反相旗标被激活时反相经由所述数据总线发送的所述反相数据的相位并输出二次反相数据，该二次反相数据与所述当前数据相同，其中所述步骤(c)根据所述反相旗标是否被激活而选择性地提供经由所述数据总线发送的所述反相数据和与所述当前数据相同的所述二次反相数据之一。
根据本发明的又一方面，提供了一种片上数据传输控制装置，所述装置包括：转变比率计算器，用于计算当前数据中高电平数据的数目，并且如果经计算的所述当前数据中高电平的数目大于预置数目则激活反相旗标；第一数据反相单元，用于当所述反相旗标被激活时反相所述当前数据的相位，以便由此将反相数据提供到数据总线上；以及第二数据反相单元，用于当所述反相旗标被激活时反相经由所述数据总线传输的所述反相数据的相位，以便由此输出二次反相数据，该二次反相数据与所述当前数据相同，其中，所述第二数据反相单元根据所述反相旗标是否被激活而选择性地输出所述反相数据和与所述当前数据相同的所述二次反相数据之一。
附图简述
本发明的以上的和其它目的及特征将根据以下结合附图的优选实施例的描述而变得明显，其中：
图1为电路图，示出常规片上数据输出装置的配置；
图2为电路图，表示根据本发明的第一实施例的片上数据传输控制装置的配置；
图3为详细电路图，示出图2中所描述的数据比较单元的配置；
图4为详细电路图，示出图3中所描述的第一寄存器的配置；
图5为详细电路图，示出图4中每个D-F/F的配置；
图6为详细电路图，示出图3中所描述的第二寄存器的配置；
图7为详细电路图，示出图6中每个D-F/F的配置；
图8为详细电路图，示出图3中所描述的转变计算器的配置；
图9为详细电路图，示出图8中每个单元移位器(shifter)的配置；
图10为详细电路图，示出将图8中所描述的转变比率计算器扩展到8位情况下的配置；
图11为示图，更详细地示出图2中的第一和第二数据反相单元之间的关系；
图12为详细电路图，示出图11中所描述的第一和第二数据反相单元的每个的配置；
图13为工作真值表，示出如果8位数据被传输则内部数据通过本发明的数据传输控制装置输出到GIO线上；
图14为时序图，表示具有上述结构的本发明的数据传输控制装置的工作；
图15为电路图，表示根据本发明的第二实施例的片上数据传输控制装置的配置；
图16为电路图，表示根据本发明的第三实施例的片上数据传输控制装置的配置；以及
图17为电路图，示出其中本发明的数据传输方法应用到数据输入设备的一个实施例。
具体实施例
根据本发明的一个方面，提供了片上数据传输控制装置，包括：数据比较单元，用于比较当前数据和先前数据，并且如果相位转变的数据位的数目大于预置数目则发布反相旗标；第一数据反相单元，用于当反相旗标被激活时反相当前数据的相位并将反相数据提供到数据总线上；以及第二数据反相单元，用于当反相旗标被激活时反相经由数据总线传输的数据的相位并输出反相数据。
根据本发明的另一方面，提供了片上数据传输控制装置，包括：数据比较单元，用于比较当前数据和先前数据，并且如果相位转变的数据位的数目大于预置数目则发布反相旗标；数据反相单元，用于当反相旗标被激活时反相当前数据的相位并将反相数据提供到数据总线上；输入和输出(IO)驱动器，用于临时存储经由数据总线传输的数据并将存储数据提供到外部IO线上；以及旗标IO驱动器，用于临时存储反相旗标并将存储数据输出到外部。
根据本发明的另一方面，提供了片上数据传输控制方法，包括以下步骤：(a)比较当前数据和先前数据，并且如果相位转变的数据位的数目大于预置数目则发布反相旗标；(b)当反相旗标被激活时反相当前数据的相位并将反相数据发送到数据总线上；以及(c)当反相旗标被激活时反相经由数据总线发送的当前数据的相位并输出反相数据。
根据本发明的另一方面，提供了片上数据传输控制方法，包括以下步骤：(a)比较当前数据和先前数据，并且如果相位转变的数据位的数目大于预置数目则发布反相旗标；以及(b)当反相旗标被激活时反相当前数据的相位并将反相数据和反相旗标输出到外部。
在以下将参考附图详细说明本发明的优选实施例。
图2为示出根据本发明的片上数据传输控制装置的配置的电路图。
在图2中，对与图1中执行相同功能的组成元件给予相同的参考号，且为了简洁在这里忽略其细节。
本发明的片上数据传输控制装置包括数据比较单元20，以及第一和第二数据反相单元30和40。
特别地，数据比较单元20将当前数据的状态和由IOSA 12提供的先前数据的状态相比较，并且如果相位转变的数据的比率大于预置比率，则输出反相旗标IF。也就是说，数据比较单元20临时存储先前输出的数据(在以下称为“第(n-1)个数据”)，然后将其与当前输出的数据(在以下称为“第n个数据”)相比较。例如，如果具有不同状态即不同相位的数据位的数目大于预置数目，则其产生反相旗标IF。
当反相旗标IF被激活时第一反相单元30反相来自IOSA 12的第n个数据的相位，并将反相的第n个数据输出到GIO线上。
当反相旗标IF被激活时第二反相单元40再次反相经由GIO线传输的反相的第n个数据的相位，以将具有与来自存储器核心10的数据相同相位的原始的第n个数据提供到管线或寄存器14。
图3示出表示图2中数据比较单元20的详细配置的电路图。
图3的数据比较单元20包括第一和第二寄存器22和24、状态改变传感器26以及转变比率计算器28。
特别地，第一寄存器22响应于移位时钟信号Shift_ctrl1和初始化信号init而临时存储并然后输出来自IOSA 12的第(n-1)个数据。
第二寄存器24响应于移位时钟信号Shift_ctrl2而临时存储来自IOSA12的第n个数据。
状态改变传感器26将存储于第一寄存器22中的第(n-1)个数据与存储于第二寄存器24中的第n个数据相比较。在比较中，如果第n个数据的相位不同于第(n-1)个数据的相位，则其在高电平激活对应于每个相位改变数据位的状态感测信号并将该状态感测信号提供给转变比率计算器28；且如若不然，其在低电平激活对应于具有相同相位的每个数据位的状态感测信号并将该状态感测信号提供给转变计算器28。此状态改变传感器26包括多个、例如四个异或门XOR1到XOR4，所述异或门数目对应于经由GIO线传输的数据位的数目，用于依次输入来自第一和第二寄存器22和24的数据位，并且如果对应的两个数据位的状态彼此不同则输出对应于这些数据位的高电平的状态感测信号。
其后，转变比率计算器28基于来自状态改变传感器26的状态感测信号来检查是否有任何内部数据位的相位转变发生。在检查过程中，如果相位转变的数据位的数目大于预置数目，即如果转变比率高于预置比率，则其产生反相旗标IF。
图4为更详细地示出图3中第一寄存器22的结构的配置图，而图5呈现了图4中所描述的每个D-F/F的详细电路图。
首先，第一寄存器22响应于移位时钟信号Shift_ctrl1而锁存并输出内部数据IO<0>至IO<3>。更具体的，第一寄存器22提供有具有如图5所示的锁存结构的四个D触发器D-F/F1至D-F/F4；并且响应于移位时钟信号Shift_ctrl1，其通过其用于来自GIO线的内部数据IO<0>至IO<3>的锁存和寄存的D端口来输入所述内部数据，并经由Q端口同时输出数据OUT<0>至OUT<3>。此时，每个D-F/F由初始化信号init来初始化。
图6为具体地示出图3中所描述的第二寄存器24的结构的配置图，而图7为图6中的每个D-F/F的详细电路图。
第二寄存器24响应于移位时钟信号Shift_ctrl2而锁存并输出内部数据IO<0>至IO<3>。更具体的，第二寄存器24提供有具有如图7所示的锁存结构的四个D触发器D-F/F5至D-F/F8；并且响应于移位时钟信号Shift_ctrl2，其通过其用于来自GIO线的内部数据IO<0>至IO<3>的锁存和寄存的D端口来输入所述内部数据，并经由Q端口同时输出数据OUT<0>至OUT<3>。
图8为图3中所描述的转变比率计算器28的详细电路图。
如图8所示的转变计算器28包括三个单元移位器UNIT1至UNIT3、三个或门OR1至OR3以及两个与门AD1和AD2。
第一单元移位器UNIT1接收第一和第二状态感测信号A和B以便识别它们的状态；并且如果这两个信号A和B的状态不同，则所述第一单元移位器将高电平信号移位并输出到第一输出端口Major并且将低电平信号移位并输出到第二输出端口Minor。
第二单元移位器UNIT2接收第三和第四状态感测信号C和D以便识别它们的状态；并且如果这两个信号C和D的状态不同，则所述第二单元移位器将高电平信号移位并输出到第一输出端口Major以及将低电平信号移位并输出到第二输出端口Minor。
第一或门OR1对来自第一单元移位器UNIT1的第一输出端口Major的信号和来自第二单元移位器UNIT2的第一输出端口Major的信号进行逻辑求和。
第二或门OR2将来自第一单元移位器UNIT1的第二输出端口Minor的信号逻辑加到来自第二单元移位器UNIT2的第二输出端口Minor的信号，并将或相加的结果输出到第三单元移位器UNIT3。
第一与门AD1对来自第一单元移位器UNIT1的第一输出端口Major的信号和来自第二单元移位器UNIT2的第一输出端口Major的信号进行逻辑相乘，并将逻辑相乘的积输出到第三单元移位器UNIT3。
第二与门AD2对来自第一单元移位器UNIT1的第二输出端口Minor的信号和来自第二单元移位器UNIT2的第二输出端口Minor的信号进行逻辑相乘，并将逻辑相乘的积输出到第三或门OR3。
第三单元移位器UNIT3输入来自第二或门OR2的输出信号以及来自第一与门AD1的输出信号以便识别它们的状态；并且如果这两个信号的状态不同，则所述第三单元移位器将低电平信号移位并输出到输出端口Minor。
第三或门OR3对来自第三单元移位器UNIT3的第二输出端口Minor的信号和来自第二与门AD2的信号进行逻辑求和，并产生反相旗标IF。
图9为表示图8中所描述的单元移位器UNIT1至UNIT3的每个的详细配置图。这些单元移位器UNIT1至UNIT3具有相同的组成元件；因此下面将只详细说明其中的一个，例如UNIT1。
特别地，第一单元移位器UNIT1包括：或门OR4，用于输入第一和第二状态感测信号A和B并且执行信号的逻辑加操作；以及第三与门AD3，用于执行以上两个信号的逻辑乘操作。即，如果两个状态感测信号A和B的状态彼此不同，则第一单元移位器UNIT1将高电平信号提供到第一输出端口Major并且将低电平信号提供到第二输出端口Minor，如图9的真值表中所给出的。而如果两个状态感测信号A和B的状态相同，则第一单元移位器UNIT1将具有与施加到其的信号电平相同的电平的信号输出到第一和第二输出端口Major和Minor。应注意在图8中只指示了第二输出端口Minor，因为来自该端口的输出信号被用于第三单元移位器UNIT3。
现在将参考图8和图9简要描述图8中的转变计算器28的工作。
如果到该处的输入信号中的至少一个为高电平，即如果输入中的至少一个的状态转变，则来自第一和第二单元移位器UNIT1和UNIT2的第一输出端口Major的输出为高电平信号。而如果到该处的所有输入信号为高电平，即如果所有输入的状态转变，则来自第二输出端口Minor的输出为高电平信号。
因此，如果来自第一和第二单元移位器UNIT1和UNIT2的第二输出端口Minor的施加到该处的信号中的至少一个为高电平，则第二或门OR2的输出信号具有高电平。此时，仅当到该处的所有信号为高电平时，来自第一和第二单元移位器UNIT1和UNIT2的第二输出端口Minor的信号具有高电平。因此，如果对应于两个状态感测信号A和B的两个第n个数据的至少全部转变、对应于两个第n个状态感测信号C和D的两个数据的至少全部转变或上述四个第n个数据全部转变，则来自第二或门OR2的输出信号具有高电平。
其后，如果对应于两个状态感测信号A和B的两个第n个数据的至少一个转变，并且对应于两个状态感测信号C和D的两个第n个数据的至少一个转变，则来自第一与门AD1的输出信号变为逻辑高。
相应地，如早先所述，如果来自第二或门OR2的输出为逻辑高信号并且来自第一与门AD1的输出为逻辑高信号，即如果以上四个第n个数据中的至少三个转变，则来自第三单元移位器UNIT3的输出信号为逻辑高。
此外，如果来自第一和第二单元移位器UNIT1和UNIT2的第二输出端口Minor的信号都为高电平，即如果四个第n个数据都转变，则来自第二与门AD2的输出信号为高电平。
因此，如果以上四个第n个数据中的至少三个转变，则反相旗标IF在逻辑高被激活。
图10为示出将图8中所描述的转变比率计算器28扩展到8位情况下的电路配置的电路图。
图10还采用与图8相同的工作原理，在图10中，设计为如果八个第n个数据中的至少五个转变，则反相旗标IF在逻辑高被激活。
图11为更具体地示出图2中所描述的第一和第二数据反相单元30和40之间的关系的配置图；
第一数据反相单元30通过IOSA 12接收来自存储器核心10的数据的差分数据IO和IOB，并且响应于反相旗标IF和数据输出信号iosa_out而选择性地将两个数据IO和IOB中的一个输出到GIO线上。换句话说，在数据输出信号iosa_out被激活的状态下，如果反相旗标在逻辑低未激活，则第一数据反相单元30将数据IO按原状输出到GIO线上，并且如果反相旗标在逻辑高被激活，则将数据IOB输出到GIO线上，由此输出反相数据。
反相器IV1和IV2在特定时间内缓冲GIO线上的数据，然后再次将该数据输出到GIO线上；并且反相器IV3反相GIO线上的数据并将反相数据输出到第二数据反相单元40。
第二数据反相单元40响应于反相旗标IF和数据输出信号iosa_out而选择性地输出来自第一数据反相单元30的输出信号或来自反相器IV3的输出信号，使得通过由第一数据反相单元30来恢复来自相位反相数据的原始相位，来自存储器核心10的原始数据能够寄存在管线或寄存器14中。
当数据从IOSA 12传输到GIO线时，延迟电路50将反相旗标IF和数据输出信号iosa_out延迟一时间段，以补偿传输过程中的延迟。这样延迟的反相旗标IF和数据输出信号iosa_out然后被递送到第二数据反相单元40。
图12为电路图，更详细地示出图11中所描述的第一和第二数据反相单元30和40的每个的配置。
根据反相旗标IF和数据输出信号iosa_out，数据反相单元30和40的每个包括二输入复用器MUX，以便于选择性地输出差分数据IO和IOB中的一个。
图13为工作真值表，示出如果8位数据被传输，则内部数据通过本发明的数据传输控制装置被输出到GIO线上的操作。
如图13的真值表中，通过将第(n-1)个数据和第n个数据相比较，如果相位改变数据的数目小于5，则第n个数据按原状被输出到GIO线上。同时，如果相位改变数据的数目大于5，则反相旗标被激活且第n个数据的相位由第一数据反相单元30反相并输出到GIO线上。
此后，在由第一数据反相单元30的相位反相之后，经由GIO线传输的数据的相位在第二数据反相单元40中再次反相。结果，在通过GIO线的数据传输过程中，来自存储器核心10的数据可按原状被输出，同时减小被反相的数据的数目。
图14为表示具有上述结构的本发明的数据传输控制装置的工作的时序图，其中将在以下参考图14来简短说明其工作。
第一，如果芯片选择信号cs被激活，则选通信号iosa_stb、数据输出信号iosa_out以及移位时钟信号Shift_ctrl1和Shift_ctrl2被激活。响应于芯片选择信号cs，单元数据、即第(n-1)个数据从存储器核心10中被选择并通过GIO线传输到IOSA 12；并且IOSA 12与选通信号iosa_stb同步地输出第n个数据IO和IOB。第(n-1)个数据通过与芯片选择信号cs同步的移位时钟信号Shift_ctrl1而寄存在第一寄存器22中，然后被驱动到状态改变传感器26。
接下来，单元数据、即第n个数据也通过芯片选择信号cs从存储器核心10中被选择，并经由本地输入和输出(LIO)线发送到IOSA 12；并且IOSA 12与选通信号iosa_stb同步地输出第n个数据IO和IOB。第n个数据通过与芯片选择信号cs同步的移位时钟信号Shift_ctrl2而寄存在第二寄存器24中，然后被驱动到状态改变传感器26。
状态改变传感器26将通过第一寄存器22驱动到其的信号(n-1)reg与通过第二寄存器24驱动到其的信号(n)reg相比较，并将对应于每个数据的状态感测信号输出到转变比率计算器28。转变比率计算器28以和前述相同的方式将状态感测信号移位，并且如果在待传输的整个数据中有大于预置数目的数据转变，则使反相旗标IF被激活。
如果反相旗标被激活，则第n个数据的相位通过第一数据反相单元30反相并发送到GIO线上；并且经由GIO线传输的第n个数据在第二数据反相单元30中被再次反相，这允许来自存储器核心10的原始数据被寄存于管线或寄存器14中。
图15为电路图，表示根据本发明的第二实施例的片上数据传输控制装置的配置。
在此实施例中，尽管示出数据比较单元20只由转变比率计算器28来实施，应注意其它组成元件与图2中的组成元件相同。
在该实施例的情况下，尽管其不比较当前数据和先前数据，但如果当前数据中的高电平数据的数目大于预置数目，则激活反相旗标IF。在此情况下，由于高数据和低数据的转变数目变得相等，片上噪声可降低到现有技术的1/2以下。这是因为，对GIO线充电的电源VDD的消耗或将GIO线放电到地电平的地电压VSS的放电总是仅在低于总的数据数目的1/2以下时发生。
图16为电路图，表示根据本发明的第三实施例的片上数据传输控制装置的配置。
在此实施例中，该装置包括用于存储和输出反相旗标IF的寄存器60和旗标驱动器70，而不是移除图11中的第二数据反相单元40。也就是说，为了降低在内部GIO线上待转变数据的数目以及在外部IO线上待转变数据的数目(未示出)，在第一数据反相单元30中反相的数据立即被输出到外部IO线上，而在数据传输控制装置中没有另外的反相。
图17为电路图，示出其中本发明的数据传输方法应用到数据输入设备的一个实施例。
根据本发明的传输数据转变方法还可以应用于将通过IO缓冲80接收的数据存储到存储器核心10中的情形中。即，如图2所示，将待输入的当前数据和先前数据的状态在数据比较单元20中相比较以获知相位转变的当前数据的数目；并且如果相位转变的当前数据的数目大于预置数目，则输出反相旗标IF。如果反相旗标IF被激活，则第一反相单元30将通过IO缓冲80提供的当前输入数据反相并且通过GIO线发送反相数据。同时，第二反相单元40再次反相通过GIO线传输的输入数据并将反相数据发送到IOSA 12。
进一步地，通过如以上第二实施例中仅使用转变计算器28来实施数据比较器20，当具有特定相位(例如高电平)的数据的数目大于预置数目时，到第一和第二数据反相单元30和40的输入数据的每个的相位可通过发布反相旗标IF反相。
如上所述，在使用多步预接线结构以改进存储器器件的工作速度的情况下，通过降低经由GIO线而输入和输出的数据的转变数目，本发明的片上数据传输控制装置可减少当待传输数据的数目增大时大量发生的片上噪声。
本应用包含了与2004年12月30日提交到韩国专利局的韩国专利申请No.KR 2004-116669相关的主题，其全部内容在此引入作为参考。
尽管已结合特定实施例和附图描述了本发明，对本领域的技术人员将明显的是在不背离以下权利要求中所限定的精神和范围的情况下可进行各种变化和修改。

Claims (9)

1.一种片上数据传输控制装置，包括：
数据比较单元，用于比较当前数据和先前数据，并且如果相位转变的数据位的数目大于预置数目则发布反相旗标；
第一数据反相单元，用于当所述反相旗标被激活时反相所述当前数据的相位以由此将反相数据提供到数据总线上；以及
第二数据反相单元，用于当所述反相旗标被激活时反相经由所述数据总线传输的所述反相数据的相位以由此输出二次反相数据，该二次反相数据与所述当前数据相同，
其中，所述第二数据反相单元根据所述反相旗标是否被激活而选择性地输出经由所述数据总线传输的所述反相数据和与所述当前数据相同的所述二次反相数据之一。
2.如权利要求1所述的装置，进一步包括延迟电路，其用于将所述反相旗标延迟预置时间并将延迟的反相旗标传递到所述第二数据反相单元，以便补偿数据传输延迟。
3.如权利要求2所述的装置，其中所述数据比较单元包括：
第一寄存器，用于响应于第一和第二控制信号而锁存所述先前数据；
第二寄存器，用于响应于第三控制信号而锁存所述当前数据；
状态改变传感器，用于比较锁存于所述第一寄存器和所述第二寄存器中的两个数据且当所述两个数据的相位彼此不同时激活状态感测信号；以及
转变比率计算器，用于基于所述状态感测信号计算相位改变数据的数目，并且如果所述经计算数目大于所述预置数目则发布所述反相旗标。
4.如权利要求3所述的装置，其中所述状态改变传感器包括多个异或门，所述异或门用于输入所述当前数据和所述先前数据并且如果所述两个数据的相位彼此不同则激活所述状态感测信号。
5.如权利要求1所述的装置，其中所述第一数据反相单元输入所述当前数据的差分数据，并且基于所述反相旗标是否被激活而选择性地输出所述差分数据之一。
6.如权利要求2所述的装置，其中所述数据比较单元计算所述当前数据中具有特定相位的数据位的数目，并且如果所述经计算数目大于所述预置数目则发布所述反相旗标。
7.一种片上数据传输控制方法，包括以下步骤：
(a)比较当前数据和先前数据，并且如果相位转变的数据位的数目大于预置数目则发布反相旗标；
(b)当所述反相旗标被激活时反相所述当前数据的相位并将反相数据发送到数据总线上；以及
(c)当所述反相旗标被激活时反相经由所述数据总线发送的所述反相数据的相位并输出二次反相数据，该二次反相数据与所述当前数据相同，
其中所述步骤(c)根据所述反相旗标是否被激活而选择性地提供经由所述数据总线发送的所述反相数据和与所述当前数据相同的所述二次反相数据之一。
8.如权利要求7所述的方法，其中所述步骤(b)基于所述反相旗标是否被激活而选择性地输出所述当前数据的差分数据之一。
9.一种片上数据传输控制装置，包括：
转变比率计算器，用于计算当前数据中高电平数据的数目，并且如果经计算的所述当前数据中高电平的数目大于预置数目则激活反相旗标；
第一数据反相单元，用于当所述反相旗标被激活时反相所述当前数据的相位，以便由此将反相数据提供到数据总线上；以及
第二数据反相单元，用于当所述反相旗标被激活时反相经由所述数据总线传输的所述反相数据的相位，以便由此输出二次反相数据，该二次反相数据与所述当前数据相同，
其中，所述第二数据反相单元根据所述反相旗标是否被激活而选择性地输出所述反相数据和与所述当前数据相同的所述二次反相数据之一。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7523238B2 (en) * 2005-06-30 2009-04-21 Teradyne, Inc. Device and method to reduce simultaneous switching noise
KR100877680B1 (ko) 2006-04-04 2009-01-09 삼성전자주식회사 반도체 장치 사이의 단일형 병렬데이터 인터페이스 방법,기록매체 및 반도체 장치
KR100837812B1 (ko) 2006-12-07 2008-06-13 주식회사 하이닉스반도체 반도체 집적 회로의 ｄｂｉ 신호 생성 장치 및 방법
JP5077806B2 (ja) * 2006-12-19 2012-11-21 横河電機株式会社 メモリ試験装置
KR20090059838A (ko) * 2007-12-07 2009-06-11 삼성전자주식회사 반도체 장치에서 데이터를 전송하는 방법, 장치 및 시스템
EP2294770B1 (en) * 2008-06-20 2013-08-07 Rambus, Inc. Frequency responsive bus coding
KR100974223B1 (ko) 2008-11-13 2010-08-06 주식회사 하이닉스반도체 데이터 버스 인버전 기능을 갖는 반도체 집적회로
JP5314612B2 (ja) * 2010-02-04 2013-10-16 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8364913B2 (en) 2010-04-29 2013-01-29 SK Hynix Inc. Semiconductor memory apparatus and data input and output method thereof
KR101145317B1 (ko) 2010-04-29 2012-05-14 에스케이하이닉스 주식회사 데이터 전송회로 및 데이터 전송방법, 데이터 송/수신 시스템
US9343037B2 (en) * 2010-12-02 2016-05-17 Sharp Kabushiki Kaisha Data transmission method and display device
US9237003B1 (en) * 2011-08-05 2016-01-12 Juniper Networks, Inc. Digital bit insertion for clock recovery
KR102123524B1 (ko) * 2013-09-09 2020-06-16 에스케이하이닉스 주식회사 반도체 장치
TWI574161B (zh) * 2015-11-05 2017-03-11 凌陽科技股份有限公司 資料傳收系統
KR20180057028A (ko) * 2016-11-21 2018-05-30 에스케이하이닉스 주식회사 데이터 반전 회로
KR20190029227A (ko) * 2017-09-12 2019-03-20 에스케이하이닉스 주식회사 데이터 전송 회로, 이를 이용하는 반도체 장치 및 반도체 시스템
TWI784120B (zh) * 2019-01-17 2022-11-21 韓商愛思開海力士有限公司 用於儲存裝置之記憶體控制器、儲存裝置、儲存裝置之控制方法以及記錄媒體
US11626147B2 (en) 2021-03-26 2023-04-11 Changxin Memory Technologies, Inc. Transmission circuit, transmission method, storage apparatus, and storage medium
CN115129231A (zh) * 2021-03-26 2022-09-30 长鑫存储技术有限公司 传输电路、方法、存储装置及存储介质

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6243779B1 (en) * 1996-11-21 2001-06-05 Integrated Device Technology, Inc. Noise reduction system and method for reducing switching noise in an interface to a large width bus
CN2544343Y (zh) * 2002-05-22 2003-04-09 威盛电子股份有限公司 支持数据总线反相的数据存储控制装置
CN1487528A (zh) * 2002-08-21 2004-04-07 日本电气株式会社 数据输出电路和数据输出方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05334206A (ja) * 1992-05-29 1993-12-17 Toshiba Corp インターフェース制御装置
JPH0870290A (ja) * 1994-08-29 1996-03-12 Fujitsu Ltd 伝送装置の障害監視装置
JPH098671A (ja) * 1995-06-23 1997-01-10 Nec Eng Ltd バス伝送システム
JPH09204293A (ja) * 1996-01-29 1997-08-05 Fujitsu Ltd 並列データ伝送方式及び過半数判定回路
KR100219285B1 (ko) * 1996-12-06 1999-09-01 서평원 클럭 시스템의 데이터 전달장치
US6055660A (en) * 1997-10-02 2000-04-25 International Business Machines Corporation Method for identifying SMP bus transfer errors
JP3492268B2 (ja) * 2000-01-18 2004-02-03 日本電気株式会社 半導体記憶装置
GB0024226D0 (en) * 2000-10-04 2000-11-15 Lsi Logic Corp Improvements in or relating to the reduction of simultaneous switching noise in integrated circuits
TW507128B (en) * 2001-07-12 2002-10-21 Via Tech Inc Data memory controller supporting the data bus invert
KR100468728B1 (ko) * 2002-04-19 2005-01-29 삼성전자주식회사 반도체 집적회로의 온-칩 터미네이터, 그 제어 회로 및 그제어 방법
US6992506B2 (en) * 2003-03-26 2006-01-31 Samsung Electronics Co., Ltd. Integrated circuit devices having data inversion circuits therein with multi-bit prefetch structures and methods of operating same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6243779B1 (en) * 1996-11-21 2001-06-05 Integrated Device Technology, Inc. Noise reduction system and method for reducing switching noise in an interface to a large width bus
CN2544343Y (zh) * 2002-05-22 2003-04-09 威盛电子股份有限公司 支持数据总线反相的数据存储控制装置
CN1487528A (zh) * 2002-08-21 2004-04-07 日本电气株式会社 数据输出电路和数据输出方法

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