JP2576262B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JP2576262B2 JP2576262B2 JP2133041A JP13304190A JP2576262B2 JP 2576262 B2 JP2576262 B2 JP 2576262B2 JP 2133041 A JP2133041 A JP 2133041A JP 13304190 A JP13304190 A JP 13304190A JP 2576262 B2 JP2576262 B2 JP 2576262B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、特にパイプライン方式による情報処理装
置に関するものである。
置に関するものである。
ハンドシェイク方式によってパイプライン段間のデー
タの転送を情報処理装置（特開昭63−204355号公報参
照）において、各パイプライン段間のデータ転送時間を
可変することで平均的な処理レートの向上を図ったもの
として第６図に示すデータ処理装置が提案されている
（特願平１−30611号参照）。
タの転送を情報処理装置（特開昭63−204355号公報参
照）において、各パイプライン段間のデータ転送時間を
可変することで平均的な処理レートの向上を図ったもの
として第６図に示すデータ処理装置が提案されている
（特願平１−30611号参照）。
第６図は従来のデータ処理装置の構成を説明するブロ
ック図である。
ック図である。
この図の回路は、転送制御回路C1〜C3,演算処理要素L
OGIC1,LOGIC2,遅延回路Delay1,Delay2,デコーダDecode
1,Decode2,データラッチLATCH1〜LATCH3より構成されて
いる。
OGIC1,LOGIC2,遅延回路Delay1,Delay2,デコーダDecode
1,Decode2,データラッチLATCH1〜LATCH3より構成されて
いる。
図の左端から転送要求信号S1が転送制御回路C1へ入力
されると、転送制御回路C1はデータラッチLATCH1へのラ
ッチ信号を発生し、図の左端から入力されるパケットを
ラッチする。演算処理要素LOGIC1の情報処理時間は転送
要求信号S1が転送制御回路C1に入力されてから、次段の
転送制御回路C2に入力されるまでの時間となる。
されると、転送制御回路C1はデータラッチLATCH1へのラ
ッチ信号を発生し、図の左端から入力されるパケットを
ラッチする。演算処理要素LOGIC1の情報処理時間は転送
要求信号S1が転送制御回路C1に入力されてから、次段の
転送制御回路C2に入力されるまでの時間となる。
データラッチLATCH1にラッチされたパケットのうち、
オペコード（OPC）の値によって異なる遅延時間を持っ
た遅延回路D11〜Dn1で表わされる遅延素子のうち１つが
選択される。
オペコード（OPC）の値によって異なる遅延時間を持っ
た遅延回路D11〜Dn1で表わされる遅延素子のうち１つが
選択される。
このように、転送制御回路C1に入力された転送要求信
号S1はオペコード（OPC）によって選択された遅延回路
が持つ遅延時間の後に転送制御回路C2に入力される。転
送制御回路C2に転送要求信号S1が入力されると、転送制
御回路C2はデータラッチLATCH2へのラッチ信号を発生す
る。その結果、演算処理要素LOGIC1での情報結果がデー
タラッチLATCH2にラッチされる。
号S1はオペコード（OPC）によって選択された遅延回路
が持つ遅延時間の後に転送制御回路C2に入力される。転
送制御回路C2に転送要求信号S1が入力されると、転送制
御回路C2はデータラッチLATCH2へのラッチ信号を発生す
る。その結果、演算処理要素LOGIC1での情報結果がデー
タラッチLATCH2にラッチされる。
以下、同様に演算処理要素LOGIC2でも情報処理が実行
される。
される。
従来の情報処理装置において、メモリのパイプライン
アクセスを行う場合を考えると、ラッチ−ラッチ間での
処理に対して、メモリのリード，ライト等の処理を対応
させていくことになる。この時、１チップ上に集積され
たシステムにおいて大容量のメモリをアクセスする場合
を想定すると、１チップ内搭載できるメモリ容量には限
りがあることから、不足したメモリ容量をチップ外部に
持たせる構成が考えられる。その際、チップ内部と外部
をアクセスする場合では、アクセス時間に大きな差が生
じるため、従来例のように内部と外部のそれぞれに対し
て、それぞれの処理時間に見合った遅延回路を選定して
やると良い。しかし、この場合に、外部メモリをアクセ
スするパケットがやってくれば、スループットの著しい
低下を来す。
アクセスを行う場合を考えると、ラッチ−ラッチ間での
処理に対して、メモリのリード，ライト等の処理を対応
させていくことになる。この時、１チップ上に集積され
たシステムにおいて大容量のメモリをアクセスする場合
を想定すると、１チップ内搭載できるメモリ容量には限
りがあることから、不足したメモリ容量をチップ外部に
持たせる構成が考えられる。その際、チップ内部と外部
をアクセスする場合では、アクセス時間に大きな差が生
じるため、従来例のように内部と外部のそれぞれに対し
て、それぞれの処理時間に見合った遅延回路を選定して
やると良い。しかし、この場合に、外部メモリをアクセ
スするパケットがやってくれば、スループットの著しい
低下を来す。
つまり、ラッチ−ラッチ間のデータ転送の遅延を可変
にできるからといって、この場合のようにむやみに大き
な遅延を挿入するとシステム全体のスループットを著し
く低下させるという問題を生じる。
にできるからといって、この場合のようにむやみに大き
な遅延を挿入するとシステム全体のスループットを著し
く低下させるという問題を生じる。
この発明に係る情報処理装置は、複数のパイプライン
ステージに処理を分割した際に、それぞれのパイプライ
ンステージでの処理の中間情報を一時格納するためのパ
イプライン段数に応じたデータラッチと、各データラッ
チ間のデータ転送をハンドシェイク方式で行うデータ転
送制御回路と、このデータ転送制御回路の伝播遅延を調
整するために転送制御信号線上に遅延時間の切り換え可
能な遅延素子と、入力データの値によって決定されるパ
イプラインステージ内での情報処理要素に必要な処理時
間に応じて遅延素子により遅延時間を選択する選択手段
と、チップ外部へのデータアクセスに際し、内部のパイ
プライン制御信号に基づいて複数のパイプラインステー
ジに分割してアクセスされるメモリとを設けたものであ
る。
ステージに処理を分割した際に、それぞれのパイプライ
ンステージでの処理の中間情報を一時格納するためのパ
イプライン段数に応じたデータラッチと、各データラッ
チ間のデータ転送をハンドシェイク方式で行うデータ転
送制御回路と、このデータ転送制御回路の伝播遅延を調
整するために転送制御信号線上に遅延時間の切り換え可
能な遅延素子と、入力データの値によって決定されるパ
イプラインステージ内での情報処理要素に必要な処理時
間に応じて遅延素子により遅延時間を選択する選択手段
と、チップ外部へのデータアクセスに際し、内部のパイ
プライン制御信号に基づいて複数のパイプラインステー
ジに分割してアクセスされるメモリとを設けたものであ
る。
この発明においては、パケットデータのデコード結果
に応じて外部メモリをアクセスするオペコードを持って
いる場合には、選択手段がチップ内部から外部へ出力た
めの情報処理時間に見合う遅延時間を選択し、内部のデ
ータ転送制御回路から出力されるパイプライン制御信号
に基づいて外部のメモリが複数のパイプラインステージ
に分割してアクセスされ、外部メモリのアクセスに伴う
スループットを向上させる。
に応じて外部メモリをアクセスするオペコードを持って
いる場合には、選択手段がチップ内部から外部へ出力た
めの情報処理時間に見合う遅延時間を選択し、内部のデ
ータ転送制御回路から出力されるパイプライン制御信号
に基づいて外部のメモリが複数のパイプラインステージ
に分割してアクセスされ、外部メモリのアクセスに伴う
スループットを向上させる。
第１図はこの発明の一実施例を示す情報処理装置の構
成を説明するブロック図であり、第６図と同一のものに
は同じ符号を付してある。
成を説明するブロック図であり、第６図と同一のものに
は同じ符号を付してある。
この図の回路は、転送制御回路C1〜C4,遅延回路Delay
1〜Delay3,デコーダDecode1〜Decode3,データラッチLAT
CH1〜LATCH6より構成されている。なお、図中の１点鎖
線はチップの内部と外部の境界線を示しており、上側は
チップ外部、下側はチップ内部である。OMは外部メモ
リ、SELECT1〜SELECT3は選択手段を構成するセレクタ、
IMは内部メモリである。
1〜Delay3,デコーダDecode1〜Decode3,データラッチLAT
CH1〜LATCH6より構成されている。なお、図中の１点鎖
線はチップの内部と外部の境界線を示しており、上側は
チップ外部、下側はチップ内部である。OMは外部メモ
リ、SELECT1〜SELECT3は選択手段を構成するセレクタ、
IMは内部メモリである。
このように構成された情報処理装置において、デコー
ダDecode1〜Decode3によるパケットデータのデコード結
果に応じて外部メモリOMをアクセスするオペコードを持
っている場合には、選択手段（この実施例ではセレクタ
SELECT1〜SELECT3）がチップ内部から外部へ出力ための
情報処理時間に見合う遅延時間を選択し、内部のデータ
転送制御回路（転送制御回路C1〜C4）から出力されるパ
イプライン制御信号（この実施例ではラッチ信号）に基
づいて外部のメモリが複数のパイプラインステージ（こ
の実施例では外部メモリOMのアクセスに対してチップか
らの出力データを受けるラッチ，外部メモリOMをアクセ
スした結果をチップに対して入力するデータを受けるラ
ッチ等より構成させる）に分割してアクセスされ、外部
メモリOMのアクセスに伴うスループットを向上させ、チ
ップ内部のメモリをアクセスする場合とチップ外部のメ
モリをアクセスする場合の時間差をより小さくすること
を可能とする。以下、第１図に基づいて詳細に説明す
る。
ダDecode1〜Decode3によるパケットデータのデコード結
果に応じて外部メモリOMをアクセスするオペコードを持
っている場合には、選択手段（この実施例ではセレクタ
SELECT1〜SELECT3）がチップ内部から外部へ出力ための
情報処理時間に見合う遅延時間を選択し、内部のデータ
転送制御回路（転送制御回路C1〜C4）から出力されるパ
イプライン制御信号（この実施例ではラッチ信号）に基
づいて外部のメモリが複数のパイプラインステージ（こ
の実施例では外部メモリOMのアクセスに対してチップか
らの出力データを受けるラッチ，外部メモリOMをアクセ
スした結果をチップに対して入力するデータを受けるラ
ッチ等より構成させる）に分割してアクセスされ、外部
メモリOMのアクセスに伴うスループットを向上させ、チ
ップ内部のメモリをアクセスする場合とチップ外部のメ
モリをアクセスする場合の時間差をより小さくすること
を可能とする。以下、第１図に基づいて詳細に説明す
る。
図の左側から転送要求信号S1が転送制御回路C1へ入力
されると、C1はデータラッチLATCH1へのラッチ信号を発
生し、図の左側から入力されるパケットをラッチする。
ラッチ−ラッチ間での情報処理時間は、例えば初段で
は、転送要求信号S1が転送制御回路C1に入力されてか
ら、次の転送制御回路C2に入力されるまでの時間であ
る。よって、データラッチLATCH1にラッチされたパケッ
トの内オペコード（OPC）の値をデコーダDecode1でデコ
ードした結果により、そのパケットを処理するために必
要な情報処理時間に対応する遅延時間を持った遅延回路
D11〜Dn1をセレクタSELECT1により選択する必要があ
る。
されると、C1はデータラッチLATCH1へのラッチ信号を発
生し、図の左側から入力されるパケットをラッチする。
ラッチ−ラッチ間での情報処理時間は、例えば初段で
は、転送要求信号S1が転送制御回路C1に入力されてか
ら、次の転送制御回路C2に入力されるまでの時間であ
る。よって、データラッチLATCH1にラッチされたパケッ
トの内オペコード（OPC）の値をデコーダDecode1でデコ
ードした結果により、そのパケットを処理するために必
要な情報処理時間に対応する遅延時間を持った遅延回路
D11〜Dn1をセレクタSELECT1により選択する必要があ
る。
以下同様に第2,第３のパイプラインステージでもパケ
ットを処理するために必要な情報処理時間を得るための
遅延回路の選択がなされる。
ットを処理するために必要な情報処理時間を得るための
遅延回路の選択がなされる。
次に、外部メモリOMをアクセスする場合について説明
する。
する。
データラッチLATCH1にラッチされたパケットのオペコ
ードOPCをデコーダDecode1でデコードすると、この場合
には外部メモリOMをアクセスするオペコードOPCを持っ
ているため、デコード結果のｎ本の制御線は特定の１本
だけアクティブし、その処理は必要な情報処理時間を得
るための遅延回路D11〜Dn1を１つだけセレクタSELECT1
で選択する。この段における外部メモリアクセスに必要
な情報処理時間とは、パケットデータがチップ内の出力
バッファを経由してチップ外へ出ていく時間である。チ
ップ外に出力されたパケットデータは、転送制御回路C2
により生成されたラッチ信号によりチップ外のデータラ
ッチLATCH5にラッチさせる。
ードOPCをデコーダDecode1でデコードすると、この場合
には外部メモリOMをアクセスするオペコードOPCを持っ
ているため、デコード結果のｎ本の制御線は特定の１本
だけアクティブし、その処理は必要な情報処理時間を得
るための遅延回路D11〜Dn1を１つだけセレクタSELECT1
で選択する。この段における外部メモリアクセスに必要
な情報処理時間とは、パケットデータがチップ内の出力
バッファを経由してチップ外へ出ていく時間である。チ
ップ外に出力されたパケットデータは、転送制御回路C2
により生成されたラッチ信号によりチップ外のデータラ
ッチLATCH5にラッチさせる。
第２段のパイプラインステージにおいてもデータラッ
チLATCH2にラッチされたパケットのオペコードOPCがデ
コーダDecode2でデコードされる。外部メモリOMをアク
セスするオペコードOPCを持っているため、その処理に
必要な情報処理時間を得るための遅延回路D12〜Dn2を１
つだけセレクタSELECT2で選択する。この段における外
部メモリOMのアクセスに必要な情報処理時間とは、外部
メモリOMをアクセスする時間そのものである。この時間
は、外部メモリOMに用いるメモリの種類や、メモリ書き
込みか、メモリ読み出しによって異なるものである。
チLATCH2にラッチされたパケットのオペコードOPCがデ
コーダDecode2でデコードされる。外部メモリOMをアク
セスするオペコードOPCを持っているため、その処理に
必要な情報処理時間を得るための遅延回路D12〜Dn2を１
つだけセレクタSELECT2で選択する。この段における外
部メモリOMのアクセスに必要な情報処理時間とは、外部
メモリOMをアクセスする時間そのものである。この時間
は、外部メモリOMに用いるメモリの種類や、メモリ書き
込みか、メモリ読み出しによって異なるものである。
外部メモリOMをアクセスして得られたパケットデータ
は、転送制御回路C3により生成されたラッチ信号により
チップ外のデータラッチLATCH6にラッチされる。
は、転送制御回路C3により生成されたラッチ信号により
チップ外のデータラッチLATCH6にラッチされる。
第３段のパイプラインステージにおいてもデータラッ
チLATCH3にラッチされたパケットのオペコードOPCがデ
コーダDecode3でデコードされる。外部メモリOMをアク
セスするオペコードOPCを持っているため、その処理に
必要な情報処理時間を得るための遅延回路D13〜Dn3を１
つだけセレクタSELECT3で選択する。
チLATCH3にラッチされたパケットのオペコードOPCがデ
コーダDecode3でデコードされる。外部メモリOMをアク
セスするオペコードOPCを持っているため、その処理に
必要な情報処理時間を得るための遅延回路D13〜Dn3を１
つだけセレクタSELECT3で選択する。
この段における外部メモリOMのアクセスに必要な情報
処理時間とは、外部のパケットデータがチップの外部よ
りチップ内の入力バッファを経由してチップ内へ入力さ
れるに必要な時間である。
処理時間とは、外部のパケットデータがチップの外部よ
りチップ内の入力バッファを経由してチップ内へ入力さ
れるに必要な時間である。
次に、内部メモリIMをアクセスする場合の動作につい
て説明する。データラッチLATCH1にラッチされたパケッ
トのオペコードOPCをデコーダDecode1でデコードすると
この場合には、内部メモリIMをアクセスするオペコード
OPCを持っているため、デコード結果のｎ本の制御線は
特定の１本だけアクティブし、その処理に必要な情報処
理時間を得るための遅延回路D11〜Dn1を１つだけセレク
タSELECT1で選択する。この段における内部メモリIMの
アクセスに必要な情報処理時間とは、パケットデータが
データラッチLATCH1から出力される時間で通常遅延は必
要ない。
て説明する。データラッチLATCH1にラッチされたパケッ
トのオペコードOPCをデコーダDecode1でデコードすると
この場合には、内部メモリIMをアクセスするオペコード
OPCを持っているため、デコード結果のｎ本の制御線は
特定の１本だけアクティブし、その処理に必要な情報処
理時間を得るための遅延回路D11〜Dn1を１つだけセレク
タSELECT1で選択する。この段における内部メモリIMの
アクセスに必要な情報処理時間とは、パケットデータが
データラッチLATCH1から出力される時間で通常遅延は必
要ない。
第２段のパイプラインステージにおいてもデータラッ
チLATCH2にラッチされたパケットのオペコードOPCがデ
コーダDecode2でデコードされる。内部メモリIMをアク
セスするオペコードOPCを持っているため、その処理に
必要な情報処理時間を得るための遅延回路D12〜Dn2を１
つだけセレクタSELECT2で選択する。この段における内
部メモリIMのアクセスに必要な情報処理時間とは、内部
メモリIMをアクセスする時間そのものである。この時間
は、外部メモリOMをアクセスする場合と比べて短い。
チLATCH2にラッチされたパケットのオペコードOPCがデ
コーダDecode2でデコードされる。内部メモリIMをアク
セスするオペコードOPCを持っているため、その処理に
必要な情報処理時間を得るための遅延回路D12〜Dn2を１
つだけセレクタSELECT2で選択する。この段における内
部メモリIMのアクセスに必要な情報処理時間とは、内部
メモリIMをアクセスする時間そのものである。この時間
は、外部メモリOMをアクセスする場合と比べて短い。
第３段のパイプラインステージにおいてもデータラッ
チLATCH3にラッチされたパケットのオペコードOPCがデ
コーダDecode3でデコードされる。内部メモリIMをアク
セスするオペコードOPCを持っているため、その処理に
必要な情報処理時間を得るための遅延回路D13〜Dn3を１
つだけセレクタSELECT3で選択する。この段における内
部メモリIMのアクセスに必要な情報処理時間とは、パケ
ットデータがデータラッチLATCH3から出力されている時
間で通常遅延は必要ない。
チLATCH3にラッチされたパケットのオペコードOPCがデ
コーダDecode3でデコードされる。内部メモリIMをアク
セスするオペコードOPCを持っているため、その処理に
必要な情報処理時間を得るための遅延回路D13〜Dn3を１
つだけセレクタSELECT3で選択する。この段における内
部メモリIMのアクセスに必要な情報処理時間とは、パケ
ットデータがデータラッチLATCH3から出力されている時
間で通常遅延は必要ない。
次に、転送制御回路について説明する。この実施例で
用いている転送制御回路C1〜C4は自己同期方式によるも
ので、第２図に示すようにSENDおよびACKのハンドシェ
イク信号によりデータ転送の制御を行う。つまり、前段
からのデータ転送要求を示すSEND入力がアクティブで、
かつ次段が空きであることを示すACK入力もアクティブ
である時に初めて次段へのデータ転送要求であるSEND出
力をアクティブとする。この時、ACK出力は、ビジィ状
態を示すディセイブル状態とし、この状態では、転送制
御回路C1〜C4が持つ固有の遅延時間の後、再びアクティ
ブ状態に復帰する。この転送制御回路C1〜C4のSEND出力
によりデータラッチを制御することで自己周期的なデー
タ転送が実現される。この転送制御回路C1〜C4の詳細に
ついては、特願昭62−36551号のデータ制御回路に詳述
されるので説明は省略する。
用いている転送制御回路C1〜C4は自己同期方式によるも
ので、第２図に示すようにSENDおよびACKのハンドシェ
イク信号によりデータ転送の制御を行う。つまり、前段
からのデータ転送要求を示すSEND入力がアクティブで、
かつ次段が空きであることを示すACK入力もアクティブ
である時に初めて次段へのデータ転送要求であるSEND出
力をアクティブとする。この時、ACK出力は、ビジィ状
態を示すディセイブル状態とし、この状態では、転送制
御回路C1〜C4が持つ固有の遅延時間の後、再びアクティ
ブ状態に復帰する。この転送制御回路C1〜C4のSEND出力
によりデータラッチを制御することで自己周期的なデー
タ転送が実現される。この転送制御回路C1〜C4の詳細に
ついては、特願昭62−36551号のデータ制御回路に詳述
されるので説明は省略する。
なお、上記実施例では可変遅延素子を第３図に示すよ
うに並列に接続したものにより遅延回路D12〜Dn2を構成
する場合について説明したが、第４図に示すように直列
に接続して同様の作用効果を奏する。
うに並列に接続したものにより遅延回路D12〜Dn2を構成
する場合について説明したが、第４図に示すように直列
に接続して同様の作用効果を奏する。
また、転送制御回路C1〜C4に対してはC.ミード・コン
ウェイ共著「INTRODUCTION TO VLSI SYSYTEMS」第７章
にある４サイクル信号によるMULLERのＣ要素を用いても
実現できる。
ウェイ共著「INTRODUCTION TO VLSI SYSYTEMS」第７章
にある４サイクル信号によるMULLERのＣ要素を用いても
実現できる。
さらに、上記実施例では、メモリへのアクセスは第２
段のパイプラインステージ１段のみを用いて行ったがア
ドレスのデコードのためにさらにパイプラインステージ
を分割する等、複数段に処理を分割することによってス
ループットの向上を更に図ることも可能である。
段のパイプラインステージ１段のみを用いて行ったがア
ドレスのデコードのためにさらにパイプラインステージ
を分割する等、複数段に処理を分割することによってス
ループットの向上を更に図ることも可能である。
第５図はこの発明に係る情報処理装置におけるメモリ
アクセス制御手順の一例を説明するフローチャートであ
る。なお、（１）〜（12）は各ステップを示す。
アクセス制御手順の一例を説明するフローチャートであ
る。なお、（１）〜（12）は各ステップを示す。
先ず、第１段のパイプラインステージで、デコーダDe
code1がオペコードOPCをデコードし（１）、デコードさ
れたアクセス先が内部メモリIMかどうかを判定し
（２）、YESならばセレクタSELECT1で、内部メモリIMア
クセス用の遅延回路を選択し（３）、ステップ（５）以
降に進み、NOならば外部メモリOMアクセス用の遅延回路
を選択する（４）。
code1がオペコードOPCをデコードし（１）、デコードさ
れたアクセス先が内部メモリIMかどうかを判定し
（２）、YESならばセレクタSELECT1で、内部メモリIMア
クセス用の遅延回路を選択し（３）、ステップ（５）以
降に進み、NOならば外部メモリOMアクセス用の遅延回路
を選択する（４）。
次いで、第２段のパイプラインステージで、デコーダ
Decode2がオペコードOPCをデコードし（５）、デコード
されたアクセス先が内部メモリIMかどうかを判定し
（６）、YESならばセレクタSELECT2で、内部メモリIMア
クセス用の遅延回路を選択し（７）、ステップ（９）以
降に進み、NOならば外部メモリOMアクセス用の遅延回路
を選択する（８）。
Decode2がオペコードOPCをデコードし（５）、デコード
されたアクセス先が内部メモリIMかどうかを判定し
（６）、YESならばセレクタSELECT2で、内部メモリIMア
クセス用の遅延回路を選択し（７）、ステップ（９）以
降に進み、NOならば外部メモリOMアクセス用の遅延回路
を選択する（８）。
次いで、第３段のパイプラインステージで、デコーダ
Decode3がオペコードOPCをデコードし（９）、デコード
されたアクセス先が内部メモリIMかどうかを判定し（1
0）、YESならばセレクタSELECT3で、内部メモリIMアク
セス用の遅延回路を選択し（11）、処理を終了し、NOな
らば外部メモリOMアクセス用の遅延回路を選択して（1
2）、処理を終了する。
Decode3がオペコードOPCをデコードし（９）、デコード
されたアクセス先が内部メモリIMかどうかを判定し（1
0）、YESならばセレクタSELECT3で、内部メモリIMアク
セス用の遅延回路を選択し（11）、処理を終了し、NOな
らば外部メモリOMアクセス用の遅延回路を選択して（1
2）、処理を終了する。
以上説明したように、この発明は複数のパイプライン
ステージに処理を分割した際に、それぞれのパイプライ
ンステージでの処理の中間情報を一時格納するためのパ
イプライン段数に応じたデータラッチと、各データラッ
チ間のデータ転送をハンドシェイク方式で行うデータ転
送制御回路と、このデータ転送制御回路の伝播遅延を調
整するために転送制御信号線上に遅延時間の切り換え可
能な遅延素子と、入力データの値によって決定されるパ
イプラインステージ内での情報処理要素に必要な処理時
間に応じて遅延素子により遅延時間を選択する選択手段
と、チップ外部へのデータ転送に際し、内部のパイプラ
イン制御信号に基づいて複数のパイプラインステージに
分割してアクセスされるメモリとを設けたので、外部メ
モリをアクセスするパケットがやって来た場合にも、内
部の各データラッチ間のデータ転送に係る遅延時間を長
くする必要がなくなり、外部メモリのアクセスにおいて
もスループットの低下を抑制できる効果を奏する。
ステージに処理を分割した際に、それぞれのパイプライ
ンステージでの処理の中間情報を一時格納するためのパ
イプライン段数に応じたデータラッチと、各データラッ
チ間のデータ転送をハンドシェイク方式で行うデータ転
送制御回路と、このデータ転送制御回路の伝播遅延を調
整するために転送制御信号線上に遅延時間の切り換え可
能な遅延素子と、入力データの値によって決定されるパ
イプラインステージ内での情報処理要素に必要な処理時
間に応じて遅延素子により遅延時間を選択する選択手段
と、チップ外部へのデータ転送に際し、内部のパイプラ
イン制御信号に基づいて複数のパイプラインステージに
分割してアクセスされるメモリとを設けたので、外部メ
モリをアクセスするパケットがやって来た場合にも、内
部の各データラッチ間のデータ転送に係る遅延時間を長
くする必要がなくなり、外部メモリのアクセスにおいて
もスループットの低下を抑制できる効果を奏する。
第１図はこの発明の一実施例を示す情報処理装置の構成
を説明するブロック図、第２図は、第１図に示した転送
制御回路におけるデータ転送処理を説明する模式図、第
３図，第４図は、第１図に示した遅延回路の他の構成を
説明するブロック図、第５図はこの発明に係る情報処理
装置におけるメモリアクセス制御手順の一例を説明する
フローチャート、第６図は従来のデータ処理装置の構成
を説明するブロック図である。 図において、C1〜C4は転送制御回路、Delay1〜Delay3は
遅延回路、Decode1〜Decode3はデコーダ、LATCH1〜LATC
H6はデータラッチ、OMは外部メモリ、SELECT1〜SELECT3
はセレクタ、IMは内部メモリ、D11〜Dn1,D12〜Dn2,D13
〜Dn3は遅延回路である。 なお、図中の同一符号は同一または相当部分を示す。
を説明するブロック図、第２図は、第１図に示した転送
制御回路におけるデータ転送処理を説明する模式図、第
３図，第４図は、第１図に示した遅延回路の他の構成を
説明するブロック図、第５図はこの発明に係る情報処理
装置におけるメモリアクセス制御手順の一例を説明する
フローチャート、第６図は従来のデータ処理装置の構成
を説明するブロック図である。 図において、C1〜C4は転送制御回路、Delay1〜Delay3は
遅延回路、Decode1〜Decode3はデコーダ、LATCH1〜LATC
H6はデータラッチ、OMは外部メモリ、SELECT1〜SELECT3
はセレクタ、IMは内部メモリ、D11〜Dn1,D12〜Dn2,D13
〜Dn3は遅延回路である。 なお、図中の同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】パイプライン処理方式による情報処理装置
であって、複数のパイプラインステージに処理を分割し
た際に、それぞれのパイプラインステージでの処理の中
間情報を一時格納するためのパイプライン段数に応じた
データラッチと、各データラッチ間のデータ転送をハン
ドシェイク方式で行うデータ転送制御回路と、このデー
タ転送制御回路の伝播遅延を調整するために転送制御信
号線上に遅延時間の切り換え可能な遅延素子と、入力デ
ータの値によって決定される前記パイプラインステージ
内での情報処理要素に必要な処理時間に応じて前記遅延
素子により遅延時間を選択する選択手段と、チップ外部
へのデータ転送に際し、内部のパイプライン制御信号に
基づいて複数のパイプラインステージに分割してアクセ
スされるメモリとを具備したことを特徴とする情報処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133041A JP2576262B2 (ja) | 1990-05-22 | 1990-05-22 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133041A JP2576262B2 (ja) | 1990-05-22 | 1990-05-22 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0432926A JPH0432926A (ja) | 1992-02-04 |
| JP2576262B2 true JP2576262B2 (ja) | 1997-01-29 |
Family
ID=15095433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2133041A Expired - Fee Related JP2576262B2 (ja) | 1990-05-22 | 1990-05-22 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2576262B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2748822B2 (ja) * | 1993-07-05 | 1998-05-13 | 日本電気株式会社 | 情報処理装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62151952A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | 情報処理装置 |
| JPS63284640A (ja) * | 1987-05-18 | 1988-11-21 | Matsushita Electric Ind Co Ltd | 命令解読装置 |
-
1990
- 1990-05-22 JP JP2133041A patent/JP2576262B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0432926A (ja) | 1992-02-04 |
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