CN113515910A - 一种基于axi总线的数据预处理方法 - Google Patents

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Abstract

本发明公开了一种基于AXI总线的数据预处理方法，通过获取请求模块需要预处理的运算逻辑指令；在读地址通道上设置用于传递运算逻辑指令的信号AR_INST的传输通道，在读数据通道上设置信号R_INST的传输通道；所述信号AR_INST随读请求通过读地址通道到达目的模块后被转发给信号R_INST；通过在AXI总线的读数据通道上设置若干个预处理模块；信号R_INST随读数据通过读数据通道传递到预处理模块，预处理模块依次对读数据进行运算处理，将处理后的读数据返回到请求模块，本发明通过预处理模块对读数据的预处理，减少了请求模块的计算负担，提高了请求模块的处理性能。

Description

一种基于AXI总线的数据预处理方法
技术领域
本发明涉及大规模数字集成电路设计技术领域，尤其涉及一种基于AXI总线的数据预处理方法。
背景技术
随着现代SoC芯片的规模增加，系统总线互联规模也随之增加，与此同时为了获得更高的总线带宽，总线工作的时钟频率也大幅随之提升。目前，业界比较普遍应用的高速互联总线，是基于ARMAMBAAXI总线协议实现的总线系统。AXI(Advancede XtensibleInterface)总线协议是一种面向高性能、高带宽、低延迟的片内总线，它的一个重要优点是地址/控制和数据的分离设计，使其可以在时序关键的路径处，使用类似FIFO的结构对总线信号进行寄存，更加容易获得时序收敛。这种类似FIFO的寄存结构，在本发明中称为AXISlice。在一个大型的SoC芯片的物理实现过程中，大量的逻辑门和存储模块所占用的物理面积，以及布局布线资源的紧张，经常会导致两个模块之间的物理距离很远，如果直接使用AXI总线进行连接，会导致时序收敛困难。此时就需要使用AXI Slice，按照实际物理实现情况进行1次或多次的寄存，以实现时序收敛。根据实际SoC的规模大小，在某个AXI路径上存在多级AXI Slice的情况十分普遍。
同时，现代SoC芯片所承担的应用更为复杂，运算密集型应用出现的场景越来越多，运算指令越来越复杂，单周期完成单条复杂运算指令(如浮点运算、哈希运算等)的难度增加，处理器或者硬件加速器需要花费额外的时钟周期用于复杂运算的预处理(如浮点加法的浮点对齐操作、哈希运算的消息块预处理等)。其次，处理器或者硬件加速器在承担复杂性运算的过程中，对于数据的访问更加频繁，结合上述总线多级AXI Slice现象，会造成消耗在总线传输过程中的时间占比显著增加。
综上所述，伴随现代SoC芯片规模越来越大，工作频率越来越高，系统总线(尤其是常用的AXI总线)需要包含更多的AXI Slice以完成时序收敛。同时，伴随现代SoC芯片承担的应用越来越复杂，处理器或者硬件加速器完成复杂指令需要花费周期用于预计算处理，同时更频繁的访存需求也使得AXI Slice所引入的总线传输时间显著增加。
发明内容
为解决背景技术中存在的技术问题，本发明提出一种基于AXI总线的数据预处理方法，使请求模块在总线数据读写过程中能够完成部分计算预处理，在不影响原本总线通信带宽的前提下，减少请求模块的计算负担，获得更高处理性能。
本发明提出一种基于AXI总线的数据预处理方法，应用于包括请求模块、AXI总线、目的模块的传输系统，包括：
获取请求模块需要预处理的运算逻辑指令；
在读地址通道上设置信号AR_INST的传输通道，在读数据通道上设置信号R_INST的传输通道；所述信号AR_INST用于传递所述运算逻辑指令；所述信号AR_INST随读请求通过读地址通道到达目的模块后被转发给信号R_INST；
在AXI总线的读数据通道上设置若干个预处理模块；所述信号R_INST随读数据通过读数据通道传递到预处理模块，预处理模块依次基于信号R_INST对读数据进行运算处理，将处理后的读数据返回到请求模块。
优选地，所述运算逻辑指令为流水级运算指令；所述信号AR_INST与信号R_INST由高半部分和低半部分两部分组成；所述高半部分表示预处理的运算指令；所述低半部分表示预处理的运算指令的流水级数。
优选地，所述预处理模块包括译码逻辑、运算逻辑、重组逻辑。
优选地，所述预处理模块基于信号R_INST对读数据进行运算处理，具体包括：
通过译码逻辑对信号R_INST译码，识别出运算指令和流水级数；
通过运算逻辑根据运算指令和流水级数对上游读数据进行运算处理；
通过重组逻辑将运算处理结果传递到下游读数据。
优选地，所述预处理模块还包括寄存结构，所述寄存结构在时序的关键路径处对总线信号进行寄存，以获得时序收敛。
优选地，所述在读地址通道上设置信号AR_INST的传输通道，具体包括：修改请求模块的读请求接口，增加产生信号AR_INST的逻辑电路，从而在读地址通道上设置信号AR_INST的传输通道。
优选地，所述产生信号AR_INST的逻辑电路与请求模块实现深度定制的紧耦合。
优选地，所述产生信号AR_INST的逻辑电路与请求模块实现软件控制的松耦合。
优选地，所述信号AR_INST随读地址通道到达目的模块后被转发给信号R_INST具体包括：修改目的模块读数据返回接口，增加信号AR_INST的转发逻辑电路，信号AR_INST随读地址通道到达目的模块后被转发至信号R_INST。
本发明还提出一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机指令，所述计算机指令被执行时，实现上述基于AXI总线的数据预处理方法。
本发明中，通过在AXI总线上设置预处理模块，设置信号AR_INST与R_INST的传输通道，信号AR_INST随读请求通过读地址通道到达目的模块后被转发给R_INST，信号R_INST随读数据通过读数据通道传递到预处理模块，预处理模块基于信号R_INST实现对读数据的预处理后将处理后的读数据返回到请求模块。通过预处理模块对读数据的预处理，减少了请求模块的计算负担，提高了请求模块的处理性能。
本发明中，通过在AXI总线通路上定义一种集成运算功能的数据预处理模块，所述预处理模块包括译码逻辑、运算逻辑、重组逻辑以及寄存结构；在完成基本的时序寄存基础上，使处理器或者硬件加速器在总线数据读写过程中能够完成部分计算预处理，在不影响原本总线通信带宽的前提下，减少处理器或者硬件加速器的计算负担，获得更高处理性能。
附图说明
图1为本发明第一实施例基于AXI总线的数据预处理方法的流程示意图；
图2为本发明第一实施例预处理模块的结构示意图；
图3为本发明第一实施例预处理模块对读数据进行运算处理的流程示意图图；
图4为本发明第一实施例基于AXI总线的数据预处理方法所应用的系统结构图。
具体实施方式
如图1所示，图1为本发明第一实施例提出的基于AXI总线的数据预处理方法的流程示意图。
本发明第一实施例提出一种基于AXI总线的数据预处理方法，应用在请求模块与目的模块基于AXI总线的数据传输过程中，在实际应用中，请求模块包括处理器、硬件加速器等；目的模块包括片上外设、DDR、片上SRAM等；现有技术中，处理器或者硬件加速器需要花费额外的时钟周期用于复杂运算的预处理，对数据的访问更加频繁，因此本发明提出一种基于AXI总线的数据预处理方法，使处理器或者硬件加速器在总线数据读写过程中能够完成部分计算预处理，在不影响原本总线通信带宽的前提下，减少处理器或者硬件加速器的计算负担，获得更高处理性能。
参照图1，本发明第一实施例提出的一种基于AXI总线的数据预处理方法，应用于包括请求模块、AXI总线、目的模块的传输系统，包括：
S1：获取请求模块需要预处理的运算逻辑指令；
本发明实施例中，所述运算逻辑指令为流水级运算指令。根据请求模块的需要预处理的运算Func，根据当前AXI总线上的预处理模块的数量，将Func拆分为流水级运算指令。本发明实施例中，当前AXI总线上预处理模块数量为3个，则Func＝Func2(Func1(Func0(D)))，其中D表示待预处理的数据，数据D从目的模块读取后，需要完成Func定义的预处理运算后，返回给请求模块。而Func包含3级运算，依次是Func0、Func1、Func2。本发明实施例中，根据这些即可确定AR_INST和R_INST格式，以及各级预处理模块的运算逻辑的设计。
S2：在读地址通道上设置信号AR_INST的传输通道，在读数据通道上设置信号R_INST的传输通道；所述信号AR_INST用于传递所述运算逻辑指令；所述信号AR_INST随读请求通过读地址通道到达目的模块后被转发给信号R_INST；
本发明实施例中，AR_INST和R_INST的格式，由两个部分组成。高半部表示需要预处理模块进行的预处理运算指令，低半部分表示预处理运算指令的流水级数。那么在本发明实施例中，Func表示运算功能，对应AR_INST和R_INST的高半部分比特，而0、1、2表示运算流水级，对应AR_INST和R_INST的低半部分比特。
本发明实施例中，修改请求模块(如处理器或者硬件加速器)的总线读请求接口，增加产生信号AR_INST的逻辑电路，从而增加信号AR_INST的传输通道。
本发明实施例中，根据实现难度，产生信号AR_INST的逻辑电路可以与请求模块进行深度定制的紧耦合，如该逻辑电路集成到处理器的读指令中或者硬件加速器内部的运算逻辑中；产生信号AR_INST的逻辑电路也可以与请求模块进行软件控制的松耦合，如在需要预处理开启时，通过软件配置信号AR_INST。
本发明实施例中，修改目的模块的总线读返回接口，增加信号AR_INST的转发逻辑电路，实现将读地址通道收到的信号AR_INST转发给信号R_INST，随读数据通过读数据通道经过预处理模块进行读数据预处理后返回给请求模块。
S3：在AXI总线的读数据通道上设置若干个预处理模块；所述信号R_INST随读数据通过读数据通道传递到预处理模块，预处理模块依次基于信号R_INST对读数据进行运算处理，将处理后的读数据返回到请求模块。
如图2所示，本发明实施例中，预处理模块包括了对信号AR_INST和信号R_INST的译码逻辑、对来自上游读数据的运算逻辑、对传递到下游读数据的重组逻辑。
如图2所示，本发明实施例中，预处理模块还包括寄存结构，寄存结构可以在时序关键的路径处，对总线信号进行寄存，实现时序收敛。本发明实施例中预处理模块在完成基本的时序寄存基础上还能完成数据的预处理过程。
如图3所示，本发明实施例中，预处理模块对读数据进行运算处理具体包括：
S301：通过译码逻辑对信号R_INST译码，识别出运算指令和流水级数；
S302：通过运算逻辑根据运算指令和流水级数对上游读数据进行运算处理；
S303：通过重组逻辑将运算处理结果传递到下游读数据。
如图4所示，本发明实施例中，读数据和R_INST依次经过AXI PP0、AXI PP1、AXIPP2三个预处理模块。AXI PP0对经过对R_INST的译码，识别出预处理运算需求，根据运算指令对读数据D完成当前级Func即Func0的运算结果，并将结果通过重组逻辑，传递到下游读数据上，到达后面AXI PP1，AXI PP1对上游读数据再进行Func1的运算处理，处理结果传递到下游读数据，直至最后一个预处理模块完成预处理计算后，读数据返回到请求模块。
本发明提出的基于AXI总线的数据预处理的方法，还可以应用在已经具有寄存结构的AXI总线上，只需要将AXI总线读数据返回路径上的寄存模块替换为预处理模块即可实现。
本发明中，在AXI总线上增加AR_INST和R_INST的通道，由于AXI协议本身就支持通道的扩展性，因此修改简单，工作量低。由于AR_INST和R_INST包含足够的可用比特，根据应用和实现的需要，可以定义多种预处理Func，预处理模块也可以支持多种预处理功能。
需要说明的是，本发明实施例中，设置信号AR_INST与信号R_INST是通过修改请求模块与目的模块的接口实现的；具体的，通过修改请求模块的读请求接口，增加产生信号AR_INST的逻辑电路，从而在读地址通道上设置信号AR_INST；通过修改目的模块读数据返回接口，增加AR_INST的转发逻辑电路，信号AR_INST随读地址通道到达目的模块后被转发至信号R_INST。
本发明实施例还提出一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机指令，所述计算机指令被执行时，实现上述实施例所提出的基于AXI总线的数据预处理方法。
本发明中，通过在AXI总线通路上定义一种集成运算功能的数据预处理模块，所述预处理模块包括译码逻辑、运算逻辑、重组逻辑以及寄存结构；在完成基本的时序寄存基础上，使处理器或者硬件加速器在总线数据读写过程中能够完成部分计算预处理，在不影响原本总线通信带宽的前提下，减少处理器或者硬件加速器的计算负担，获得更高处理性能。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种基于AXI总线的数据预处理方法，应用于包括请求模块、AXI总线、目的模块的传输系统，其特征在于，包括：
获取请求模块需要预处理的运算逻辑指令；
在读地址通道上设置信号AR_INST的传输通道，在读数据通道上设置信号R_INST的传输通道；所述信号AR_INST用于传递所述运算逻辑指令；所述信号AR_INST随读请求通过读地址通道到达目的模块后被转发给信号R_INST；
在AXI总线的读数据通道上设置若干个预处理模块；所述信号R_INST随读数据通过读数据通道传递到预处理模块，预处理模块依次基于信号R_INST对读数据进行运算处理，将处理后的读数据返回到请求模块。
2.根据权利要求1所述的基于AXI总线的数据预处理方法，其特征在于，所述运算逻辑指令为流水级运算指令；所述信号AR_INST与信号R_INST由高半部分和低半部分两部分组成；所述高半部分表示预处理的运算指令；所述低半部分表示预处理的运算指令的流水级数。
3.根据权利要求2所述的基于AXI总线的数据预处理方法，其特征在于，所述预处理模块包括译码逻辑、运算逻辑、重组逻辑。
4.根据权利要求3所述的基于AXI总线的数据预处理方法，其特征在于，所述预处理模块基于信号R_INST对读数据进行运算处理，具体包括：
通过译码逻辑对信号R_INST译码，识别出运算指令和流水级数；
通过运算逻辑根据运算指令和流水级数对上游读数据进行运算处理；
通过重组逻辑将运算处理结果传递到下游读数据。
5.根据权利要求3所述的基于AXI总线的数据预处理方法，其特征在于，所述预处理模块还包括寄存结构，所述寄存结构在时序的关键路径处对总线信号进行寄存，以获得时序收敛。
6.根据权利要求1所述的基于AXI总线的数据预处理方法，其特征在于，所述在读地址通道上设置信号AR_INST的传输通道，具体包括：修改请求模块的读请求接口，增加产生信号AR_INST的逻辑电路，从而在读地址通道上设置信号AR_INST的传输通道。
7.根据权利要求6所述的基于AXI总线的数据预处理方法，其特征在于，所述产生信号AR_INST的逻辑电路与请求模块实现深度定制的紧耦合。
8.根据权利要求6所述的基于AXI总线的数据预处理方法，其特征在于，所述产生信号AR_INST的逻辑电路与请求模块实现软件控制的松耦合。
9.根据权利要求1所述的基于AXI总线的数据预处理方法，其特征在于，所述信号AR_INST随读地址通道到达目的模块后被转发给信号R_INST，具体包括：修改目的模块读数据返回接口，增加信号AR_INST的转发逻辑电路，信号AR_INST随读地址通道到达目的模块后被转发至信号R_INST。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机指令，所述计算机指令被执行时，实现权利要求1-9任一项所述的基于AXI总线的数据预处理方法。
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