CN107368643B - 基于rtl的模块划分方法、装置及终端设备 - Google Patents
基于rtl的模块划分方法、装置及终端设备 Download PDFInfo
- Publication number
- CN107368643B CN107368643B CN201710571811.0A CN201710571811A CN107368643B CN 107368643 B CN107368643 B CN 107368643B CN 201710571811 A CN201710571811 A CN 201710571811A CN 107368643 B CN107368643 B CN 107368643B
- Authority
- CN
- China
- Prior art keywords
- module
- signal
- input
- port
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Programmable Controllers (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本发明提供了一种基于RTL的模块划分方法、装置及终端设备，其中，所述方法包括：获取RTL代码和模块划分需求信息；根据所述模块划分需求信息获取需要重新划分的第一模块与第二模块之间的连接关系；在所述第二模块中删除所述第一模块，处理所述第一模块与所述第二模块的第一连接关系；将所述第一模块加入第三模块中，处理所述第一模块与所述第三模块之间的第二连接关系；修改所述第二模块和所述第三模块的输入端口信息和输出端口信息。本发明所提供的基于RTL的模块划分方法、装置及终端设备让数字电路设计的后端设计人员在不需要前端设计人员的参与下自由的对模块进行划分调整，尝试最佳的模块划分方式，提高了工作效率和准确率。
Description
技术领域
本发明涉及电子领域，特别涉及一种基于RTL的模块划分方法、装置及终端设备。
背景技术
数字电路设计通常分为前端设计和后端设计两个部分。前端设计是指设计人员使用Verilog等硬件描述语言对逻辑电路的功能和行为进行描述，其结果通常称为RTL(Register Transfer Level)代码，后端设计是指设计人员将前端设计产生的RTL代码进行物理实现，得到生产芯片的数据文件。一个较大的数字电路系统通常划分为多个模块，进行层次化设计。前端设计人员一般根据功能来划分模块，即功能相近的部分划分成一个模块；而后端设计人员划分模块时要考虑模块所占用的物理资源、连线数据以及IO引脚数目。这种前后端视图的不一致造成前端划分好的模块到了后端那里需要进行调整，方法是前端设计人员根据后端设计人员的要求，手工将一些模块挪出来，归并到另一个模块里面。
发明内容
本发明提供了一种基于RTL的模块划分方法、装置及终端设备，其目的是为了解决手工修改时工作效率低，容易出错的问题。
为了达到上述目的，本发明的实施例提供了一种基于RTL的模块划分方法，包括：
获取RTL代码和模块划分需求信息；
根据所述模块划分需求信息获取需要重新划分的第一模块与第二模块之间的连接关系；
在所述第二模块中删除所述第一模块，并根据所述RTL代码处理所述第一模块与所述第二模块的第一连接关系；
将所述第一模块加入第三模块中，并根据所述RTL代码处理所述第一模块与所述第三模块之间的第二连接关系；
根据处理后的第一连接关系和处理后的第二连接关系，修改所述第二模块和所述第三模块的输入端口信息和输出端口信息。
其中，所述在所述第二模块中删除所述第一模块，并根据所述RTL代码处理所述第一模块与所述第二模块的连接关系的步骤包括：
若所述第一模块的第一输入信号为所述第二模块的内部信号，则在所述第二模块上增加一第一输出端口，使所述第一输出端口通过所述第三模块与所述第一模块相连接；
若所述第一模块的第二输入信号通过所述第二模块的第一输入端口输入，则删除所述第一输入端口；
若所述第一模块的第一输出信号仅在所述第二模块内部使用，则在所述第二模块上增加一第二输入端口，使所述第二输入端口通过所述第三模块与所述第一模块相连接；
若所述第一模块的第二输出信号通过所述第二模块的第二输出端口与外界相连接，则删除所述第二输出端口；
若所述第一模块的第三输出信号既在所述第二模块内部使用，又通过所述第二模块的第三输出端口与外界相连接，则删除所述第三输出端口，并在所述第二模块上增加一第三输入端口，使所述第三输入端口通过所述第三模块与所述第一模块相连接。
其中，所述将所述第一模块加入第三模块中，并根据所述RTL代码处理所述第一模块与所述第三模块之间的连接关系的步骤包括：
若所述第一模块的第三输入信号不由所述第三模块的内部信号驱动，则为所述第三模块增加一第四输入端口，使所述第四输入端口与所述第一模块相连接；
若所述第一模块的第四输入信号由所述第三模块的第一内部信号驱动，则使所述第一内部信号与所述第一模块的第四输入信号相连接；
若所述第一模块的第四输出信号不在所述第三模块的内部使用，则在所述第三模块上增加一第四输出端口，使所述第四输出端口与所述第一模块相连接；
若所述第一模块的第五输出信号在所述第三模块的内部使用，则删除所述第三模块上的用于接收所述第五输出信号的第五输入端口。
其中，所述若所述第一模块的第四输入信号由所述第三模块的第一内部信号驱动，则使所述第一内部信号与所述第一模块的第四输入信号相连接的步骤包括：
若所述第一内部信号仅驱动所述第一模块的第四输入信号，则删除所述第三模块上的用于输出所述第一内部信号的第五输出端口。
其中，所述若所述第一模块的第五输出信号在所述第三模块的内部使用，则删除所述第三模块上的用于接收所述第五输出信号的第五输入端口的步骤包括：
若所述第五输出信号与所述第三模块的外界相连接，则在所述第三模块上增加一第六输出端口，所述第一模块通过所述第六输出端口与外界相连接。
本发明的实施例还提供了一种基于RTL的模块划分装置，包括：
第一获取模块，用于获取RTL代码和模块划分需求信息；
第二获取模块，用于根据所述模块划分需求信息获取需要重新划分的第一模块与第二模块之间的连接关系；
第一处理模块，用于在所述第二模块中删除所述第一模块，并根据所述RTL代码处理所述第一模块与所述第二模块的第一连接关系；
第二处理模块，用于将所述第一模块加入第三模块中，并根据所述RTL代码处理所述第一模块与所述第三模块之间的第二连接关系；
修改模块，用于根据处理后的第一连接关系和处理后的第二连接关系，修改所述第二模块和所述第三模块的输入端口信息和输出端口信息。
其中，所述第一处理模块包括：
第一处理子模块，用于若所述第一模块的第一输入信号为所述第二模块的内部信号，则在所述第二模块上增加一第一输出端口，使所述第一输出端口通过所述第三模块与所述第一模块相连接；
第二处理子模块，用于若所述第一模块的第二输入信号通过所述第二模块的第一输入端口输入，则删除所述第一输入端口；
第三处理子模块，用于若所述第一模块的第一输出信号仅在所述第二模块内部使用，则在所述第二模块上增加一第二输入端口，使所述第二输入端口通过所述第三模块与所述第一模块相连接；
第四处理子模块，用于若所述第一模块的第二输出信号通过所述第二模块的第二输出端口与外界相连接，则删除所述第二输出端口；
第五处理子模块，用于若所述第一模块的第三输出信号既在所述第二模块内部使用，又通过所述第二模块的第三输出端口与外界相连接，则删除所述第三输出端口，并在所述第二模块上增加一第三输入端口，使所述第三输入端口通过所述第三模块与所述第一模块相连接。
其中，所述第二处理模块包括：
第六处理子模块，用于若所述第一模块的第三输入信号不由所述第三模块的内部信号驱动，则为所述第三模块增加一第四输入端口，使所述第四输入端口与所述第一模块相连接；
第七处理子模块，用于若所述第一模块的第四输入信号由所述第三模块的第一内部信号驱动，则使所述第一内部信号与所述第一模块的第四输入信号相连接；
第八处理子模块，用于若所述第一模块的第四输出信号不在所述第三模块的内部使用，则在所述第三模块上增加一第四输出端口，使所述第四输出端口与所述第一模块相连接；
第九处理子模块，用于若所述第一模块的第五输出信号在所述第三模块的内部使用，则删除所述第三模块上的用于接收所述第五输出信号的第五输入端口。
本发明的实施例还提供了一种终端设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现上述实施例所述方法的步骤。
本发明的上述方案有如下的有益效果：
本发明所提供的基于RTL的模块划分方法、装置及终端设备让数字电路设计的后端设计人员在不需要前端设计人员的参与下自由的对模块进行划分调整，尝试最佳的模块划分方式，提高了工作效率和准确率。
附图说明
图1为本发明的基于RTL的模块划分方法的流程示意图；
图2为本发明的基于RTL的模块划分装置的结构示意图。
具体实施方式
为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
本发明针对现有的手工修改时工作效率低，容易出错的问题，提供了一种基于RTL的模块划分方法、装置及终端设备。
如图1所示，本发明的实施例提供了一种基于RTL的模块划分方法，包括：
步骤11，获取RTL代码和模块划分需求信息；
步骤12，根据所述模块划分需求信息获取需要重新划分的第一模块与第二模块之间的连接关系；
步骤13，在所述第二模块中删除所述第一模块，并根据所述RTL代码处理所述第一模块与所述第二模块的第一连接关系；
步骤14，将所述第一模块加入第三模块中，并根据所述RTL代码处理所述第一模块与所述第三模块之间的第二连接关系；
步骤15，根据处理后的第一连接关系和处理后的第二连接关系，修改所述第二模块和所述第三模块的输入端口信息和输出端口信息。
本发明的上述实施例所述的基于RTL的模块划分方法根据数字电路设计的RTL代码和模块划分需求信息重新划分的第一模块与第二模块之间的连接关系，并将所述第一模块加入所述第三模块，再根据处理后的第一连接关系和处理后的第二连接关系，修改所述第二模块和所述第三模块的输入端口信息和输出端口信息；实现了让数字电路设计的后端设计人员在不需要前端设计人员的参与下自由的对模块进行划分调整，尝试最佳的模块划分方式，提高工作效率和准确率的目的。
其中，所述在所述第二模块中删除所述第一模块，并根据所述RTL代码处理所述第一模块与所述第二模块的连接关系的步骤包括：
若所述第一模块的第一输入信号为所述第二模块的内部信号，则在所述第二模块上增加一第一输出端口，使所述第一输出端口通过所述第三模块与所述第一模块相连接；
若所述第一模块的第二输入信号通过所述第二模块的第一输入端口输入，则删除所述第一输入端口；
若所述第一模块的第一输出信号仅在所述第二模块内部使用，则在所述第二模块上增加一第二输入端口，使所述第二输入端口通过所述第三模块与所述第一模块相连接；
若所述第一模块的第二输出信号通过所述第二模块的第二输出端口与外界相连接，则删除所述第二输出端口；
若所述第一模块的第三输出信号既在所述第二模块内部使用，又通过所述第二模块的第三输出端口与外界相连接，则删除所述第三输出端口，并在所述第二模块上增加一第三输入端口，使所述第三输入端口通过所述第三模块与所述第一模块相连接。
本发明的上述实施例所述的在所述第二模块中删除所述第一模块，并根据所述RTL代码处理所述第一模块与所述第二模块的连接关系的步骤包括删除第一模块的实例化，然后分析第一模块的每个输入输出引脚，分以下情况进行处理：
1）如果第一模块的某个输入来自第二模块的一个内部信号，则为这个信号在所述第二模块上增加一个输出端口，并加入第二模块的输出端口增加集合；
2）如果第一模块的某个输入是第二模块的输入，并且没有别的模块使用这个信号，则删除这个输入端口，并加入第二模块的输入端口删除集合；
3）如果第一模块的某个输出只在第二模块内部使用，则为这个信号在所述第二模块上增加一个输入端口，并加入第二模块的输入端口增加集合；
4）如果第一模块的某个输出没有在第二模块内部使用，而是直接送到第二模块的输出端口，则删除这个端口，并加入第二模块的输出端口删除集合；
5）如果第一模块的某个输出既在第二模块内部使用，又作为第二模块的输出，则删除这个输出端口，并在所述第二模块上增加一个输入端口，分别加入第二模块的输出端口删除集合和输入端口增加集合。
其中，所述将所述第一模块加入第三模块中，并根据所述RTL代码处理所述第一模块与所述第三模块之间的连接关系的步骤包括：
若所述第一模块的第三输入信号不由所述第三模块的内部信号驱动，则为所述第三模块增加一第四输入端口，使所述第四输入端口与所述第一模块相连接；
若所述第一模块的第四输入信号由所述第三模块的第一内部信号驱动，则使所述第一内部信号与所述第一模块的第四输入信号相连接；
若所述第一模块的第四输出信号不在所述第三模块的内部使用，则在所述第三模块上增加一第四输出端口，使所述第四输出端口与所述第一模块相连接；
若所述第一模块的第五输出信号在所述第三模块的内部使用，则删除所述第三模块上的用于接收所述第五输出信号的第五输入端口。
其中，所述若所述第一模块的第四输入信号由所述第三模块的第一内部信号驱动，则使所述第一内部信号与所述第一模块的第四输入信号相连接的步骤包括：
若所述第一内部信号仅驱动所述第一模块的第四输入信号，则删除所述第三模块上的用于输出所述第一内部信号的第五输出端口。
其中，所述若所述第一模块的第五输出信号在所述第三模块的内部使用，则删除所述第三模块上的用于接收所述第五输出信号的第五输入端口的步骤包括：
若所述第五输出信号与所述第三模块的外界相连接，则在所述第三模块上增加一第六输出端口，所述第一模块通过所述第六输出端口与外界相连接。
本发明的上述实施例所述的将所述第一模块加入第三模块中，并根据所述RTL代码处理所述第一模块与所述第三模块之间的连接关系的步骤包括在第三模块里面实例化第一模块，然后处理第一模块的输入输出端口信号：
1）如果第一模块的某个输入不由第三模块内的信号驱动，则为第三模块增加一个输入端口，连接到第一模块的该输入，并加入第三模块的输入端口增加集合；
2）如果第一模块的某个输入由第三模块内的某个信号驱动，则将该信号连接到第一模块的对应输入上；另外第三模块必然存在与之对应的一个输出端口，如果该输出端口不再驱动除第一模块以外的任何模块，则删除该端口，加入第三模块的输出端口删除集合；
3）如果第一模块的某个输出没有在第三模块内部使用，则为这个输出增加一个输出端口，并加入第三模块的输出端口增加集合；
4）如果第一模块的某个输出被第三模块内使用，则找到并删除与之对应的输入端口，并加入第三模块的输入端口删除集合；如果这个输出还被其它模块使用，则为之增加一个输出端口，并加入第三模块的输出端口增加集合。
其中，本发明的上述实施例所述的根据处理后的第一连接关系和处理后的第二连接关系，修改所述第二模块和所述第三模块的输入端口信息和输出端口信息的步骤包括：
1）对于第二模块和\或第三模块的输入端口增加集合中的每个信号，在第二模块和\或第三模块的实例化处为其增加一条端口实例化语句，如果对应的连接信号不存在，则为其增加一条连接信号定义语句；
2）对于第二模块和\或第三模块的输出端口增加集合中的每个信号，在第二模块和\或第三模块的实例化处为其增加一条端口实例化语句，如果对应的连接信号不存在，则为其增加一条连接信号定义语句；
3）对于第二模块和\或第三模块的输入端口删除集合中的每个信号，在第二模块和\或第三模块的实例化处删除相应的端口实例化语句；
4）对于第二模块和\或第三模块的输出端口删除集合中的每个信号，在第二模块和\或第三模块的实例化处删除相应的端口实例化语句。
本发明的实施例还提供了一种基于RTL的模块划分装置，包括：
第一获取模块，用于获取RTL代码和模块划分需求信息；
第二获取模块，用于根据所述模块划分需求信息获取需要重新划分的第一模块与第二模块之间的连接关系；
第一处理模块，用于在所述第二模块中删除所述第一模块，并根据所述RTL代码处理所述第一模块与所述第二模块的第一连接关系；
第二处理模块，用于将所述第一模块加入第三模块中，并根据所述RTL代码处理所述第一模块与所述第三模块之间的第二连接关系；
修改模块，用于根据处理后的第一连接关系和处理后的第二连接关系，修改所述第二模块和所述第三模块的输入端口信息和输出端口信息。
其中，所述第一处理模块包括：
第一处理子模块，用于若所述第一模块的第一输入信号为所述第二模块的内部信号，则在所述第二模块上增加一第一输出端口，使所述第一输出端口通过所述第三模块与所述第一模块相连接；
第二处理子模块，用于若所述第一模块的第二输入信号通过所述第二模块的第一输入端口输入，则删除所述第一输入端口；
第三处理子模块，用于若所述第一模块的第一输出信号仅在所述第二模块内部使用，则在所述第二模块上增加一第二输入端口，使所述第二输入端口通过所述第三模块与所述第一模块相连接；
第四处理子模块，用于若所述第一模块的第二输出信号通过所述第二模块的第二输出端口与外界相连接，则删除所述第二输出端口；
第五处理子模块，用于若所述第一模块的第三输出信号既在所述第二模块内部使用，又通过所述第二模块的第三输出端口与外界相连接，则删除所述第三输出端口，并在所述第二模块上增加一第三输入端口，使所述第三输入端口通过所述第三模块与所述第一模块相连接。
其中，所述第二处理模块包括：
第六处理子模块，用于若所述第一模块的第三输入信号不由所述第三模块的内部信号驱动，则为所述第三模块增加一第四输入端口，使所述第四输入端口与所述第一模块相连接；
第七处理子模块，用于若所述第一模块的第四输入信号由所述第三模块的第一内部信号驱动，则使所述第一内部信号与所述第一模块的第四输入信号相连接；
第八处理子模块，用于若所述第一模块的第四输出信号不在所述第三模块的内部使用，则在所述第三模块上增加一第四输出端口，使所述第四输出端口与所述第一模块相连接；
第九处理子模块，用于若所述第一模块的第五输出信号在所述第三模块的内部使用，则删除所述第三模块上的用于接收所述第五输出信号的第五输入端口。
其中，所述第七处理子模块还用于若所述第一内部信号仅驱动所述第一模块的第四输入信号，则删除所述第三模块上的用于输出所述第一内部信号的第五输出端口。
其中，所述第九处理子模块还用于若所述第五输出信号与所述第三模块的外界相连接，则在所述第三模块上增加一第六输出端口，所述第一模块通过所述第六输出端口与外界相连接。
本发明的上述实施例所述的基于RTL的模块划分方法、装置及终端设备让数字电路设计的后端设计人员在不需要前端设计人员的参与下自由的对模块进行划分调整，尝试最佳的模块划分方式，提高了工作效率和准确率。
本发明的实施例还提供了一种终端设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现上述实施例所述方法的步骤。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (7)
1.一种基于RTL的模块划分方法，其特征在于，包括：
获取RTL代码和模块划分需求信息；
根据所述模块划分需求信息获取需要重新划分的第一模块与第二模块之间的连接关系；
在所述第二模块中删除所述第一模块，并根据所述RTL代码处理所述第一模块与所述第二模块的第一连接关系，具体包括：
若所述第一模块的第一输入信号为所述第二模块的内部信号，则在所述第二模块上增加一第一输出端口，使所述第一输出端口通过第三模块与所述第一模块相连接；
若所述第一模块的第二输入信号通过所述第二模块的第一输入端口输入，则删除所述第一输入端口；
若所述第一模块的第一输出信号仅在所述第二模块内部使用，则在所述第二模块上增加一第二输入端口，使所述第二输入端口通过第三模块与所述第一模块相连接；
若所述第一模块的第二输出信号通过所述第二模块的第二输出端口与外界相连接，则删除所述第二输出端口；
若所述第一模块的第三输出信号既在所述第二模块内部使用，又通过所述第二模块的第三输出端口与外界相连接，则删除所述第三输出端口，并在所述第二模块上增加一第三输入端口，使所述第三输入端口通过第三模块与所述第一模块相连接；
将所述第一模块加入第三模块中，并根据所述RTL代码处理所述第一模块与所述第三模块之间的第二连接关系；
根据处理后的第一连接关系和处理后的第二连接关系，修改所述第二模块和所述第三模块的输入端口信息和输出端口信息。
2.根据权利要求1所述的基于RTL的模块划分方法，其特征在于，所述将所述第一模块加入第三模块中，并根据所述RTL代码处理所述第一模块与所述第三模块之间的连接关系的步骤包括：
若所述第一模块的第三输入信号不由所述第三模块的内部信号驱动，则为所述第三模块增加一第四输入端口，使所述第四输入端口与所述第一模块相连接；
若所述第一模块的第四输入信号由所述第三模块的第一内部信号驱动，则使所述第一内部信号与所述第一模块的第四输入信号相连接；
若所述第一模块的第四输出信号不在所述第三模块的内部使用，则在所述第三模块上增加一第四输出端口，使所述第四输出端口与所述第一模块相连接；
若所述第一模块的第五输出信号在所述第三模块的内部使用，则删除所述第三模块上的用于接收所述第五输出信号的第五输入端口。
3.根据权利要求2所述的基于RTL的模块划分方法，其特征在于，所述若所述第一模块的第四输入信号由所述第三模块的第一内部信号驱动，则使所述第一内部信号与所述第一模块的第四输入信号相连接的步骤包括：
若所述第一内部信号仅驱动所述第一模块的第四输入信号，则删除所述第三模块上的用于输出所述第一内部信号的第五输出端口。
4.根据权利要求2所述的基于RTL的模块划分方法，其特征在于，所述若所述第一模块的第五输出信号在所述第三模块的内部使用，则删除所述第三模块上的用于接收所述第五输出信号的第五输入端口的步骤包括：
若所述第五输出信号与所述第三模块的外界相连接，则在所述第三模块上增加一第六输出端口，所述第一模块通过所述第六输出端口与外界相连接。
5.一种基于RTL的模块划分装置，其特征在于，包括：
第一获取模块，用于获取RTL代码和模块划分需求信息；
第二获取模块，用于根据所述模块划分需求信息获取需要重新划分的第一模块与第二模块之间的连接关系；
第一处理模块，用于在所述第二模块中删除所述第一模块，并根据所述RTL代码处理所述第一模块与所述第二模块的第一连接关系，具体包括：
第一处理子模块，用于若所述第一模块的第一输入信号为所述第二模块的内部信号，则在所述第二模块上增加一第一输出端口，使所述第一输出端口通过第三模块与所述第一模块相连接；
第二处理子模块，用于若所述第一模块的第二输入信号通过所述第二模块的第一输入端口输入，则删除所述第一输入端口；
第三处理子模块，用于若所述第一模块的第一输出信号仅在所述第二模块内部使用，则在所述第二模块上增加一第二输入端口，使所述第二输入端口通过第三模块与所述第一模块相连接；
第四处理子模块，用于若所述第一模块的第二输出信号通过所述第二模块的第二输出端口与外界相连接，则删除所述第二输出端口；
第五处理子模块，用于若所述第一模块的第三输出信号既在所述第二模块内部使用，又通过所述第二模块的第三输出端口与外界相连接，则删除所述第三输出端口，并在所述第二模块上增加一第三输入端口，使所述第三输入端口通过第三模块与所述第一模块相连接；
第二处理模块，用于将所述第一模块加入第三模块中，并根据所述RTL代码处理所述第一模块与所述第三模块之间的第二连接关系；
修改模块，用于根据处理后的第一连接关系和处理后的第二连接关系，修改所述第二模块和所述第三模块的输入端口信息和输出端口信息。
6.根据权利要求5所述的基于RTL的模块划分装置，其特征在于，所述第二处理模块包括：
第六处理子模块，用于若所述第一模块的第三输入信号不由所述第三模块的内部信号驱动，则为所述第三模块增加一第四输入端口，使所述第四输入端口与所述第一模块相连接；
第七处理子模块，用于若所述第一模块的第四输入信号由所述第三模块的第一内部信号驱动，则使所述第一内部信号与所述第一模块的第四输入信号相连接；
第八处理子模块，用于若所述第一模块的第四输出信号不在所述第三模块的内部使用，则在所述第三模块上增加一第四输出端口，使所述第四输出端口与所述第一模块相连接；
第九处理子模块，用于若所述第一模块的第五输出信号在所述第三模块的内部使用，则删除所述第三模块上的用于接收所述第五输出信号的第五输入端口。
7.一种终端设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现如权利要求1至4任一项所述方法的步骤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710571811.0A CN107368643B (zh) | 2017-07-13 | 2017-07-13 | 基于rtl的模块划分方法、装置及终端设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710571811.0A CN107368643B (zh) | 2017-07-13 | 2017-07-13 | 基于rtl的模块划分方法、装置及终端设备 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107368643A CN107368643A (zh) | 2017-11-21 |
| CN107368643B true CN107368643B (zh) | 2020-12-01 |
Family
ID=60307322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710571811.0A Active CN107368643B (zh) | 2017-07-13 | 2017-07-13 | 基于rtl的模块划分方法、装置及终端设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107368643B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116745770A (zh) * | 2021-03-23 | 2023-09-12 | 华为技术有限公司 | 一种数字电路的综合方法及综合装置 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8082138B1 (en) * | 2002-04-11 | 2011-12-20 | Synopsys, Inc. | Automated bottom-up and top-down partitioned design synthesis |
| CN102789512A (zh) * | 2011-05-20 | 2012-11-21 | 中国科学院微电子研究所 | multi-FPGA系统的EDA工具设计方法和装置 |
| CN103605817A (zh) * | 2012-06-05 | 2014-02-26 | 台湾积体电路制造股份有限公司 | 布局修改方法及系统 |
| US8751983B1 (en) * | 2013-03-07 | 2014-06-10 | Oracle International Corporation | Method for design partitioning at the behavioral circuit design level |
| CN105447215A (zh) * | 2014-09-24 | 2016-03-30 | 瑞昱半导体股份有限公司 | 数字电路设计方法及相关的系统 |
| CN105677960A (zh) * | 2016-01-04 | 2016-06-15 | 中国兵器工业集团第二一四研究所苏州研发中心 | 一种Auto-DC自动化综合设计实现方法 |
| CN106095437A (zh) * | 2016-06-12 | 2016-11-09 | 青岛海信电器股份有限公司 | 用户界面从右到左rtl的布局方式的实现方法及装置 |
| CN106156402A (zh) * | 2016-06-15 | 2016-11-23 | 深圳市紫光同创电子有限公司 | Fpga逻辑块阵列的版图布局方法及版图布局 |
-
2017
- 2017-07-13 CN CN201710571811.0A patent/CN107368643B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8082138B1 (en) * | 2002-04-11 | 2011-12-20 | Synopsys, Inc. | Automated bottom-up and top-down partitioned design synthesis |
| CN102789512A (zh) * | 2011-05-20 | 2012-11-21 | 中国科学院微电子研究所 | multi-FPGA系统的EDA工具设计方法和装置 |
| CN103605817A (zh) * | 2012-06-05 | 2014-02-26 | 台湾积体电路制造股份有限公司 | 布局修改方法及系统 |
| US8751983B1 (en) * | 2013-03-07 | 2014-06-10 | Oracle International Corporation | Method for design partitioning at the behavioral circuit design level |
| CN105447215A (zh) * | 2014-09-24 | 2016-03-30 | 瑞昱半导体股份有限公司 | 数字电路设计方法及相关的系统 |
| CN105677960A (zh) * | 2016-01-04 | 2016-06-15 | 中国兵器工业集团第二一四研究所苏州研发中心 | 一种Auto-DC自动化综合设计实现方法 |
| CN106095437A (zh) * | 2016-06-12 | 2016-11-09 | 青岛海信电器股份有限公司 | 用户界面从右到左rtl的布局方式的实现方法及装置 |
| CN106156402A (zh) * | 2016-06-15 | 2016-11-23 | 深圳市紫光同创电子有限公司 | Fpga逻辑块阵列的版图布局方法及版图布局 |
Non-Patent Citations (2)
| Title |
|---|
| "A RTL partitioning method with a fast min-cut improvement algorithm";K.Kawaguchi et al;《Proceedings of ASP-DAC "97: Asia and South Pacific Design Automation Conference》;20020806;57-60 * |
| "RTL元件自动设计方法研究";徐俊平;《中国优秀硕士学位论文全文数据库-信息科技辑》;20120515;第2012年卷(第5期);I135-212 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107368643A (zh) | 2017-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9495492B1 (en) | Implementing synchronous triggers for waveform capture in an FPGA prototyping system | |
| CN109783954B (zh) | 一种ies联合fpga硬件仿真加速系统 | |
| Bardsley et al. | Compiling the language Balsa to delay insensitive hardware | |
| CN114818553B (zh) | 一种芯片集成设计方法 | |
| CN114117981A (zh) | 一种基于先验信息的rtl级逻辑划分方法 | |
| US10019546B1 (en) | Modular system on chip configuration system | |
| CN109542398B (zh) | 一种业务系统生成方法、装置及计算机可读存储介质 | |
| US8850371B2 (en) | Enhanced clock gating in retimed modules | |
| CN116911227B (zh) | 一种基于硬件的逻辑映射方法、装置、设备及存储介质 | |
| CN110502799B (zh) | 一种芯片引脚自动化配置方法与装置 | |
| CN107368643B (zh) | 基于rtl的模块划分方法、装置及终端设备 | |
| CN117193986A (zh) | 一种多线程处理方法、装置、计算机设备及存储介质 | |
| CN109960866B (zh) | 信号处理方法、验证方法及电子设备 | |
| Rjabov et al. | Interactions of Zynq-7000 devices with general purpose computers through PCI-express: A case study | |
| CN116185387A (zh) | 一种生成soc芯片引脚复用代码的方法及装置 | |
| CN111078605A (zh) | 一种多通信接口中断的综合处理系统 | |
| CN115250251B (zh) | 片上网络仿真中的传输路径规划方法、装置、电子设备及计算机可读存储介质 | |
| CN117131824A (zh) | 自动生成芯片设计rtl代码的方法、电子设备和介质 | |
| CN114928657A (zh) | 到多协议片上系统中的互连的连通性的合成的系统和方法 | |
| US8612909B1 (en) | Identifying logic blocks in a synthesized logic design that have specified inputs | |
| CN105956250A (zh) | 一种基于图形界面的集成电路片上系统设计快速连线方法 | |
| CN110457254B (zh) | 提高超声设备接口传输利用率的方法及系统 | |
| Jianping et al. | High-speed FPGA-based SOPC application for currency sorting system | |
| CN104331385A (zh) | 一种串行外围接口的高速半硬件实现方法 | |
| CN113515910B (zh) | 一种基于axi总线的数据预处理方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information |
Address after: 410205 room 0910, 9 / F, building 3, Huachuang International Plaza, No.109, Section 1, Furong Middle Road, wujialing street, Kaifu District, Changsha City, Hunan Province Applicant after: Hunan Zhongyi Lihua Information Technology Co.,Ltd. Address before: 410000, 105 building, 9 factory building, Changsha Central Electric Power Software Park, No. 39, pointed mountain road, Gaoxin Development Zone, Hunan, Changsha Applicant before: HUNAN ZHONGYUN FEIHUA INFORMATION TECHNOLOGY Co.,Ltd. |
|
| CB02 | Change of applicant information | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |