JPH08263427A - インタフェース回路 - Google Patents

Abstract

(57)【要約】 【目的】 多くのデータをデータ幅が異なる第１及び第
２のデジタル処理ユニット間で効率的に授受し、これら
デジタル処理ユニットの処理負担を軽減する。 【構成】 第１のデジタル処理ユニットが第１のバス１
１上に順次出力した第１のデータ幅の１又は２以上のデ
ータを、書込み制御手段４１が、第１段目のレジスタ２
１が満配でなければ、第１段目のレジスタの所定の領域
に書込み、第１段目のレジスタが満配状態であれば、各
段レジスタ２１〜２３の格納データを１段大きいレジス
タ２２〜２４にシフトし、空き状態になった第１段目の
レジスタの所定領域に書込む。また、１段以上のレジス
タに格納された第２のデータ幅のデータを、読出し制御
手段４１が、第２のデジタル処理ユニットからレジスタ
が特定されて指示されると、第２のバス１２上に読出
す。逆方向のデータ転送は対称的に実行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタルデータを授受
する２個のデジタル処理ユニット（例えばＣＰＵやＤＳ
Ｐ）間に介在してインタフェース機能を担うインタフェ
ース回路に関し、例えば、音声録音再生用集積回路にお
ける外部ホストＣＰＵとのインタフェース部に適用し得
るものである。

【０００２】

【従来の技術】入力されたデジタル音声信号を圧縮符号
化して、その符号化音声データを外部メモリに記憶させ
たり、外部メモリから読出した符号化音声データを伸長
復号化し、得られたデジタル音声信号を外部に出力した
りする機能を専用的に担う音声録音再生用集積回路（以
下、録再ＤＳＰと呼ぶ）が種々市販されている。

【０００３】このような録再ＤＳＰは、例えば留守録機
能付き電話機に適用される。留守録機能付き電話機にお
ける録再ＤＳＰ回りの構成は、例えば、図２に示すよう
になっている。

【０００４】図２において、録再ＤＳＰ１のデジタル音
声信号の入力端子には、アナログ／デジタル変換器（Ａ
／Ｄ変換器）２を介して、図示しない電話回線や受話器
のマイクロホンが接続されており、録再ＤＳＰ１のデジ
タル音声信号の出力端子には、デジタル／アナログ変換
器（Ｄ／Ａ変換器）３を介して、図示しない電話回線や
受話器のスピーカが接続されている。また、録再ＤＳＰ
１の符号化音声データの入出力端子は、メモリインタフ
ェース回路４を介してメモリ５に接続されている。さら
に、録再ＤＳＰ１のコマンドデータの入力端子は、当該
電話機の全体の制御を司るＣＰＵ６に接続されている。

【０００５】ＣＰＵ６は、録音の必要が生じたときに
は、メモリ５の格納エリアを規定するフレーム指定コマ
ンド、録音を指示する録音コマンドを録再ＤＳＰ１に順
次与えて録再ＤＳＰ１の録音動作を起動する。このと
き、録再ＤＳＰ１は、Ａ／Ｄ変換器２からのデジタル音
声信号を圧縮符号化音声データに変換し、メモリインタ
フェース回路４を介してその符号化音声データをフレー
ム指定コマンドが規定するメモリ５のエリアに格納させ
る。

【０００６】一方、ＣＰＵ６は、再生の必要が生じたと
きには、メモリ５の格納エリアを規定するフレーム指定
コマンド、再生を指示する再生コマンドを録再ＤＳＰ１
に順次与えて録再ＤＳＰ１の再生動作を起動する。この
とき、録再ＤＳＰ１は、メモリインタフェース回路４を
介してフレーム指定コマンドが規定するメモリ５のエリ
アから符号化音声データを出力させ、その符号化音声デ
ータを伸長復号化し、得られたデジタル音声信号をＤ／
Ａ変換器３に出力する。

【０００７】ＣＰＵ６から録再ＤＳＰ１へのコマンドデ
ータとしては、この他に、メモリ５を初期化させるメモ
リ初期化コマンドや、録音再生を終了させる録音再生終
了コマンドや、録音再生を一時休止させる録音再生休止
コマンドや、メモリ５の音声データの格納単位領域であ
るフレーズの削除を指示するフレーズ削除コマンド等が
あり、録再ＤＳＰ１は与えられたコマンドに応じた処理
を実行する。

【０００８】ここで、留守録機能付き電話機において
は、ワードプロセッサやパーソナルコンピュータ等の制
御動作が多い装置とは異なり、ＣＰＵ６としては、低コ
スト、低速度のものが適用されており、例えば４ビット
又は８ビットＣＰＵが適用される。８ビットＣＰＵ６が
適用されることが前提の録再ＤＳＰ１の場合、それに対
応して、全てのコマンドも１ワードが８ビットに選定さ
れている。

【０００９】このような８ビットでなるコマンドのＣＰ
Ｕ６及び録再ＤＳＰ１間での授受は、例えば下記文献に
記載されているように、録再ＤＳＰ１内に設けられたイ
ンタフェース回路を構成しているコマンドデータ受信レ
ジスタ（ＣＤＲレジスタ）１ａにＣＰＵ６がコマンドデ
ータをセットし、ＤＳＰ処理本体１ｂがこのＣＤＲレジ
スタ１ａからコマンドデータを取り込むことで実行され
る。

【００１０】文献『ＮＥＣ（日本電気株式会社）電子デ
バイスデータ・シート、音声録音再生ＬＳＩ（μＰＤ７
７５０１）』

【００１１】

【発明が解決しようとする課題】しかしながら、従来の
インタフェース回路においては、コマンドデータの転送
効率が悪いという課題がある。

【００１２】上述したように、例えば録音を起動する場
合には、ＣＰＵ６から録再ＤＳＰ１へ、フレーム指定コ
マンド及び録音コマンドを与えるが、これらを同時に与
えることができず、順に与えなければならない。録再Ｄ
ＳＰ１は、所定周期でＣＤＲレジスタ１ａにコマンドデ
ータがセットされているかを割り込みによって見にいく
が、録音を起動できるようになるためには２回のＣＤＲ
レジスタ１ａからのコマンドデータの取出しが必要であ
って効率が悪い。また、ＣＰＵ６から見ても、フレーズ
指定コマンドがＣＤＲレジスタ１ａから取り出されてい
なければ、録音コマンドをＣＤＲレジスタ１ａにセット
できず、録音コマンドの出力を待つことも生じて転送効
率が悪い。

【００１３】また、再生音声品質を考慮して、ＤＳＰ処
理本体１ｂが１６ビット処理を行なう録再ＤＳＰ１も提
案されている。一方、留守録機能付き電話機におけるＣ
ＰＵ６は、上述したように、高い能力が求められていな
いので、４ビット又は８ビットである。１６ビット処理
の録再ＤＳＰ１を考慮してコマンドを１６ビットに選定
した場合、ＣＰＵ６からは８ビットに分けて転送するこ
とになるが、この場合には、上述した転送効率が悪いと
いう問題はより一段と大きい。

【００１４】なお、録再ＤＳＰ１として、ＣＰＵ６へ録
音時間や録音時刻等のデータを転送し得るものもある
が、この転送方向のインタフェース回路としても、１個
のレジスタが適用されており、上述と同様な課題が存在
する。

【００１５】このような課題は、録再ＤＳＰ及びＣＰＵ
間の転送だけでなく、１個の処理の起動等のために複数
ワードのデータ転送が必要な、ＣＰＵ間や、ＣＰＵ及び
ＤＳＰ間や、２個のＤＳＰ間での転送時にも同様に生じ
ている。

【００１６】

【課題を解決するための手段】かかる課題を解決するた
め、第１の本発明においては、処理するデータのデータ
幅が整数倍の関係にある第１及び第２のデジタル処理ユ
ニット間に介在して、第１のデータ幅の第１のデジタル
処理ユニットから、第１のデータ幅より大きい第２のデ
ータ幅の第２のデジタル処理ユニットへのデジタルデー
タの転送時のインタフェース機能を担うインタフェース
回路を、以下の各手段を備えるように構成した。

【００１７】すなわち、(a) 第２のデータ幅をそれぞれ
有する複数段のレジスタと、(b) 第１のデジタル処理ユ
ニットに接続されている第１のバス上の第１のデータ幅
のデータを、いずれかのレジスタに格納させるものであ
って、第１段目のレジスタが満配状態でデータが与えら
れると、各段のレジスタに格納されている第２のデータ
幅のデータを１段大きいレジスタにシフトさせ、空き状
態になった第１段目のレジスタにデータを書込み、第１
段目のレジスタが満配でない状態でデータが与えられる
と、第１段目のレジスタの入力順番で定まる所定の領域
にデータを書込む書込み制御手段と、(c) 第２のデジタ
ル処理ユニットから指定されたレジスタに格納されてい
る第２のデータ幅のデータを、第２のデジタル処理ユニ
ットに接続されている第２のバス上に読出す読出し制御
手段と、(d) 第１及び第２のデジタル処理ユニット間の
ハンドシェイク制御を行なうハンドシェイク制御手段と
を備えるように構成した。

【００１８】また、第２の本発明においては、処理する
データのデータ幅が整数倍の関係にある第１及び第２の
デジタル処理ユニット間に介在して、第２のデータ幅の
第２のデジタル処理ユニットから、第２のデータ幅より
小さい第１のデータ幅の第１のデジタル処理ユニットへ
のデジタルデータの転送時のインタフェース機能を担う
インタフェース回路を、以下の各手段を備えるように構
成した。

【００１９】すなわち、(A) 第２のデータ幅をそれぞれ
有する複数段のレジスタと、(B) 第２のデジタル処理ユ
ニットから指定されたレジスタに、第２のデジタル処理
ユニットに接続されている第２のバス上の第２のデータ
幅のデータを書込む書込み制御手段と、(C) 第１段目の
レジスタに格納されている第２のデータ幅のデータを、
読出し順番で定まる第１のデータ幅のデータ部分毎に、
第１のデジタル処理ユニットに接続されている第１のバ
ス上に繰り返し読出すものであって、第１段目のレジス
タが第１のデータ幅のデータの読出しで空き状態になる
と、各段のレジスタに格納されている第２のデータ幅の
データを１段小さいレジスタにシフトさせる読出し制御
手段と、(D) 第１及び第２のデジタル処理ユニット間の
ハンドシェイク制御を行なうハンドシェイク制御手段と
を備えるように構成した。

【００２０】

【作用】第１の本発明のインタフェース回路において、
第１のデジタル処理ユニットが第１のバス上に順次出力
した第１のデータ幅の１又は２以上のデータは、書込み
制御手段によって、第１段目のレジスタが満配でなけれ
ば、第１段目のレジスタの入力順番で定まる所定の領域
に書込まれ、第１段目のレジスタが満配状態であれば、
各段のレジスタに格納されている第２のデータ幅のデー
タが１段大きいレジスタにシフトされた後、空き状態に
なった第１段目のレジスタの所定領域に書込まれる。こ
のようにして１段以上のレジスタに格納された第２のデ
ータ幅を有するデータは、読出し制御手段によって、第
２のデジタル処理ユニットからレジスタが特定されて指
定されたときに、第２のバス上に読出され、第２のデジ
タル処理ユニットに取り込まれる。なお、レジスタへの
書込み機会やレジスタからの読出し機会は、第１及び第
２のデジタル処理ユニット間のハンドシェイク制御を行
なうハンドシェイク制御手段によって調整される。

【００２１】この第１の本発明のインタフェース回路に
より、一連の１回の転送動作によって、多くのデータを
データ幅が異なる第１及び第２のデジタル処理ユニット
間で授受でき、第１及び第２のデジタル処理ユニットの
処理負担を軽減できると共に、転送効率を高めることが
できる。

【００２２】また、第２の本発明のインタフェース回路
において、書込み制御手段は、第２のデジタル処理ユニ
ットから指定されたレジスタに、第２のバス上の第２の
データ幅のデータを書込む。このようにして１段以上の
レジスタに格納された第２のデータ幅を有するデータ
は、読出し制御手段によって、第１段目のレジスタに格
納されているデータの読出し順番で定まる第１のデータ
幅のデータ部分毎に、第１のバス上に繰り返し読出さ
れ、この際に、第１段目のレジスタが第１のデータ幅の
データの読出しで空き状態になると、各段のレジスタに
格納されている第２のデータ幅のデータを１段小さいレ
ジスタにシフトされ、第１段目のレジスタからの読出し
が継続される。なお、レジスタへの書込み機会やレジス
タからの読出し機会は、第１及び第２のデジタル処理ユ
ニット間のハンドシェイク制御を行なうハンドシェイク
制御手段によって調整される。

【００２３】この第２の本発明のインタフェース回路に
よっても、一連の１回の転送動作によって、多くのデー
タをデータ幅が異なる第１及び第２のデジタル処理ユニ
ット間で授受でき、第１及び第２のデジタル処理ユニッ
トの処理負担を軽減できると共に、転送効率を高めるこ
とができる。

【００２４】

【実施例】

（Ａ）第１実施例 （Ａ−１）第１実施例の構成 以下、本発明によるインタフェース回路の第１実施例を
図面を参照しながら詳述する。なお、第１実施例のイン
タフェース回路は、ＣＰＵ及び録再ＤＳＰ間のインタフ
ェースを担うものであり、独立した回路（集積回路又は
ディスクリート部品でなる回路）として構成されていて
も良く、また、録再ＤＳＰに搭載されたものであっても
良い。インタフェース回路が録再ＤＳＰに搭載されてい
るものであっても、以下では、インタフェース回路以外
の部分（録再ＤＳＰ処理本体）を録再ＤＳＰと呼ぶこと
にする。

【００２５】ここで、図１がこの第１実施例のインタフ
ェース回路１０の全体構成を示すブロック図である。

【００２６】図１において、このインタフェース回路１
０は、大きくは、図示しないＣＰＵから録再ＤＳＰへの
データ転送に介在する入力部２０と、録再ＤＳＰからＣ
ＰＵへのデータ転送に介在する出力部３０と、これら入
力部２０及び出力部３０の動作を制御する制御部４０と
から構成されている。

【００２７】入力部２０及び出力部３０は、ＣＰＵに接
続されているデータ幅が８ビットのＣＰＵバス１１、及
び、録再ＤＳＰに接続されているデータ幅が１６ビット
のＤＳＰバス１２に接続されている。すなわち、この第
１実施例は、図示しないＣＰＵとして８ビットデータ処
理を基本とするものを適用し、図示しない録再ＤＳＰと
して１６ビットデータ処理を基本とするものを適用して
いる。以下では、１６ビットデータに対して適宜ワード
という用語を用いる。

【００２８】入力部２０は、４個の１６ビットレジスタ
２１〜２４で構成されている。これら４個のレジスタ２
１〜２４の内、少なくともレジスタ２１は上位８ビット
領域２１−ａ及び下位８ビット領域２１−ｂの単独アク
セスが可能となされているものである。

【００２９】ＣＰＵバス１１には第１段目のレジスタ２
１の下位８ビット領域２１−ｂが接続されており、ＣＰ
Ｕバス１１上の８ビットデータはレジスタ２１の下位８
ビット領域２１−ｂにセットできるようになされてい
る。第１段目のレジスタ２１にセットされた１６ビット
データを、第２段目のレジスタ２２にセット可能なよう
に信号線が接続されていると共に、ＤＳＰバス１２にそ
の１６ビットデータを出力し得るように信号線が接続さ
れている。同様に、第２段目のレジスタ２２は、そのセ
ットされている１６ビットデータを、第３段目のレジス
タ２３、及び、ＤＳＰバス１２に出力し得るように信号
線が接続されており、第３段目のレジスタ２３は、その
セットされている１６ビットデータを、第４段目のレジ
スタ２４、及び、ＤＳＰバス１２に出力し得るように信
号線が接続されている。第４段目のレジスタ２４は、そ
のセットされている１６ビットデータをＤＳＰバス１２
に出力し得るように信号線が接続されている。

【００３０】なお、図１では図示を省略しているが、入
力部２０内の信号線上にはレシーバやドライバが適宜設
けられており、レジスタの段間や、レジスタとＤＳＰバ
ス１２との間が適宜接続、切断できるようになされてい
る。

【００３１】出力部３０は、４個の１６ビットレジスタ
３１〜３４と、３個の１６ビット用のセレクタ３５〜３
７と、１個の８ビット用のセレクタ３８とで構成されて
いる。４個のレジスタ３１〜３４の内、少なくとも第１
段目のレジスタ３１は上位８ビット領域３１−ａ及び下
位８ビット領域３１−ｂの単独アクセスが可能となされ
ているものである。

【００３２】第４段目のレジスタ３４は、ＤＳＰバス１
２からの１６ビットデータを取り込めるように信号線が
接続されている。第３段目のレジスタ３３は、セレクタ
３７を介して、第４段目のレジスタ３４にセットされて
いる１６ビットデータ、又は、ＤＳＰバス１２からの１
６ビットデータを取り込めるようになされている。同様
に、第２段目のレジスタ３２は、セレクタ３６を介し
て、第３段目のレジスタ３３にセットされている１６ビ
ットデータ、又は、ＤＳＰバス１２からの１６ビットデ
ータを取り込めるようになされており、第１段目のレジ
スタ３１は、セレクタ３５を介して、第２段目のレジス
タ３２にセットされている１６ビットデータ、又は、Ｄ
ＳＰバス１２からの１６ビットデータを取り込めるよう
になされている。第１段目のレジスタ３１の下位８ビッ
ト領域３１−ｂ及び上位８ビット領域３１−ａのそれぞ
れにセットされている８ビットデータは、セレクタ３８
によって選択されてＣＰＵバス１１上に出力し得るよう
になされている。

【００３３】なお、図１では図示を省略しているが、少
なくとも第４段目のレジスタ３４及びＤＳＰバス１２間
の信号線上にはレシーバが設けられている。また、セレ
クタ３５〜３８がレシーバやドライバ機能を担わない場
合には、出力部３０内の他の信号線上にはレシーバやド
ライバが適宜設けられる。

【００３４】制御部４０は、例えばゲートアレイで構成
されているレジスタ制御部４１と、フラグレジスタ４２
と、ワードカウンタ４３とで構成されており、レジスタ
制御部４１は、アクセスカウンタ４１ａを内蔵してい
る。

【００３５】フラグレジスタ４２は、ＣＰＵ及び録再Ｄ
ＳＰ間のハンドシェイクを実現するビジーフラグＢＵＳ
ＹやＣＰＵ通知フラグＣＡＬＭを格納しているものであ
り、ＣＰＵバス１１及びＤＳＰバス１２に接続されてい
る。これらフラグＢＵＳＹ及びＣＡＬＭの操作は、レジ
スタ制御部４１又は録再ＤＳＰによってなされる。フラ
グレジスタ４２の内容は、後述するように、ＣＰＵ及び
録再ＤＳＰが取り込めるようになされている。ビジーフ
ラグＢＵＳＹがイネーブルであることは、ＣＰＵからの
データを入力部２０に入力終了したことを表している。
一方、ＣＰＵ通知フラグＣＡＬＭがイネーブルであるこ
とは、出力部３０に録再ＤＳＰからのデータを格納し終
えたことを表している。フラグレジスタ４２は、１６ビ
ット幅のレジスタであるが、フラグはその内の下位又は
上位の８ビット内に格納されている。

【００３６】ワードカウンタ４３には、ＣＰＵから転送
されたワード（１６ビット）数が設定される。すなわ
ち、入力部２０の何段目のレジスタまでデータが格納さ
れたかを示す値が設定される。ワードカウンタ４３の計
数用クロックはレジスタ制御部４１から与えられる。こ
のワードカウンタ４３は、ＤＳＰバス１２に接続されて
おり、録再ＤＳＰが必要に応じて取り込めるようになさ
れている。

【００３７】なお、フラグレジスタ４２やワードカウン
タ４３と、バス１１及び又は１２との信号線上にも適宜
レシーバやドライバが設けられている。

【００３８】レジスタ制御部４１には、ＣＰＵからリー
ド信号Ｒ１、ライト信号Ｗ１及びモード信号ＭＯＤが入
力される。モード信号ＭＯＤは２ビットデータでなり、
図３に示すように、２ビットデータの組み合わせがそれ
ぞれ各モードに対応付けられている。

【００３９】ノーマルモード「００」においては、リー
ド信号Ｒ１が有意（「０」）を示していると、レジスタ
制御部４１は、出力部３０から８ビットデータをＣＰＵ
バス１１に出力させ、また、ライト信号Ｗ１が有意
（「１」への立上り）を示していると、レジスタ制御部
４１は、ＣＰＵバス１１上の８ビットデータを入力部２
０に入力させる。ノーマルモードにおいては、フラグの
操作は実行されない。この場合でのレジスタ制御部４１
による入力部２０又は出力部３０に対する制御は、後述
する動作説明で明らかにする。

【００４０】ＣＭＤモード「０１」においては、リード
信号Ｒ１が有意（「０」）を示していると、レジスタ制
御部４１は、出力部３０から８ビットデータをＣＰＵバ
ス１１に出力させると共にＣＰＵ通知フラグＣＡＬＭを
ディスイネーブルとし、また、ライト信号Ｗ１が有意
（「１」への立上り）を示していると、レジスタ制御部
４１は、ＣＰＵバス１１上の８ビットデータを入力部２
０に入力させると共に、ビジーフラグＢＵＳＹをイネー
ブルとする。この場合でのレジスタ制御部４１による入
力部２０又は出力部３０に対する制御も、後述する動作
説明で明らかにする。

【００４１】フラグ出力モード「１０」においては、レ
ジスタ制御部４１はフラグレジスタ４２の格納データを
ＣＰＵバス１１に出力させる。

【００４２】また、レジスタ制御部４１には、録再ＤＳ
Ｐからリード信号Ｒ２、ライト信号Ｗ２及びレジスタア
ドレスＡＤＤが入力される。レジスタアドレスＡＤＤ
は、入力部２０内の各段のレジスタ２１〜２４や出力部
３０内の各段のレジスタ３１〜３４やフラグレジスタ４
２やワードカウンタ４３を規定するものである。

【００４３】レジスタ制御部４１は、リード信号Ｒ２が
有意（「０」）を示していると、そのときのレジスタア
ドレスＡＤＤが規定するレジスタ（入力部２０内のレジ
スタ、ワードカウンタ４３又はフラグレジスタ４２）か
ら１６ビットデータをＤＳＰバス１２に出力させる。ま
た、レジスタ制御部４１は、ライト信号Ｗ２が有意
（「１」への立上り）を示していると、そのときのレジ
スタアドレスＡＤＤが規定するレジスタ（出力部３０内
のレジスタ又はフラグレジスタ）に、ＤＳＰバス１２上
の１６ビットデータを格納させる。この場合でのレジス
タ制御部４１による入力部２０又は出力部３０等に対す
る制御も、後述する動作説明で明らかにする。

【００４４】（Ａ−２）ＣＰＵから録再ＤＳＰへのデー
タ転送動作 次に、ＣＰＵから録再ＤＳＰへデータを転送させる場合
の動作を、ＣＰＵがインタフェース回路１０内にデータ
をセットする動作、録再ＤＳＰがインタフェース回路１
０内にセットされたデータを取り出す動作の順に説明す
る。

【００４５】初期状態においては、ビジーフラグＢＵＳ
Ｙ及びＣＰＵ通知フラグＣＡＬＭは共にディスイネーブ
ルになっている。ここで、例えば、ＣＰＵが６個の８ビ
ットデータを出力するものとする。

【００４６】最初の８ビットデータを転送させるときに
は、ＣＰＵは、図４に示すように、モード信号ＭＯＤを
ノーマルモード「００」にすると共に、ＣＰＵバス１１
に最初のデータを乗せ、ライト信号Ｗ１を有意とさせ
る。レジスタ制御部４１は、内蔵するアクセスカウンタ
４１ａを１インクリメントして１とすると共に、その値
が１であるので、入力部２０の第１段目のレジスタ２１
の下位８ビット領域２１−ｂにＣＰＵバス１１上の８ビ
ットデータを格納させる。このとき、第１段目のレジス
タ２１にデータが格納されたので（アクセスカウンタ４
１ａの値が１であるので）、ワードカウンタ４３に１を
設定させる。

【００４７】２番目のデータを転送させるときにも、Ｃ
ＰＵは、図４に示すように、モード信号ＭＯＤをノーマ
ルモード「００」とすると共に、ＣＰＵバス１１にその
データを乗せ、ライト信号Ｗ１を有意とさせる。レジス
タ制御部４１は、内蔵するアクセスカウンタ４１ａを１
インクリメントして２とすると共に、その値が偶数
（２）であるので、入力部２０の第１段目のレジスタ２
１の下位８ビット領域２１−ｂに格納されていた８ビッ
トを上位８ビット領域２１−ａにシフトさせ、その後、
下位８ビット領域２１−ｂにＣＰＵバス１１上のデータ
を格納させる。

【００４８】３番目のデータを転送させるときにも、Ｃ
ＰＵは、図４に示すように、モード信号ＭＯＤをノーマ
ルモード「００」とすると共に、ＣＰＵバス１１にその
データを乗せ、ライト信号Ｗ１を有意とさせる。レジス
タ制御部４１は、内蔵するアクセスカウンタ４１ａを１
インクリメントして３とすると共に、その値が３以上の
奇数であるので、入力部２０の各段のレジスタ（この場
合、第１段目のレジスタ２１）の１６ビットデータを１
段大きいレジスタ（この場合レジスタ２２）にセットし
直し、その後、第１段目のレジスタ２１の下位８ビット
領域２１−ｂにＣＰＵバス１１上の８ビットデータを格
納させる。このとき、第２段目のレジスタ２２にもデー
タが格納されたので（アクセスカウンタ４１ａの値が３
であるので）、ワードカウンタ４３に２を設定させる。

【００４９】４番目及び５番目のデータ転送に際して
は、ＣＰＵ及びインタフェース回路１０はそれぞれ、２
番目及び３番目のデータ転送と同様な処理を行なう。

【００５０】最終の６番目のデータを転送させるときに
は、ＣＰＵは、図４に示すように、モード信号ＭＯＤを
ＣＭＤモード「０１」とすると共に、ＣＰＵバス１１に
そのデータを乗せ、ライト信号Ｗ１を有意とさせる。レ
ジスタ制御部４１は、内蔵するアクセスカウンタ４１ａ
を１インクリメントして６とすると共に、その値が偶数
（６）であるので、入力部２０の第１段目のレジスタ２
１の下位８ビット領域２１−ｂに格納されていた８ビッ
トを上位８ビット領域２１−ａにシフトさせ、その後、
下位８ビット領域２１−ｂにＣＰＵバス１１上のデータ
を格納させる。また、レジスタ制御部４１は、モード信
号ＭＯＤがＣＭＤモード「０１」を指示しているので、
当該インタフェース回路１０へのＣＰＵからのデータ転
送が終了したことを認識して、フラグレジスタ４２内の
ビジーフラグＢＵＳＹをイネーブルとする。

【００５１】録再ＤＳＰは、内部の割込み処理により所
定周期毎に、インタフェース回路１０でのデータ設定状
況を確認する。すなわち、録再ＤＳＰは、リード信号Ｒ
２を有意にすると共に、レジスタアドレスＡＤＤをフラ
グレジスタ４２を指示するものとし、レジスタ制御部４
１によって、フラグレジスタ４２の格納データをＤＳＰ
バス１２に出力させてこの格納データ（すなわちビジー
フラグＢＵＳＹ及びＣＰＵ通知フラグＣＡＬＭ）を取込
む。

【００５２】上記の転送直後のデータ設定状況の確認時
においては、図４に示すように、この取り込んだデータ
におけるビジーフラグＢＵＳＹがイネーブルであるの
で、録再ＤＳＰは、リード信号Ｒ２を有意にすると共
に、レジスタアドレスＡＤＤをワードカウンタ４３を指
示するものとする。このとき、レジスタ制御部４１は、
ワードカウンタ４３に設定されているワード数（この場
合３）をＤＳＰバス１２に出力させ、録再ＤＳＰはこれ
を取り込む。

【００５３】録再ＤＳＰは、ワード数が３であるので、
まず、リード信号Ｒ２を有意にすると共に、レジスタア
ドレスＡＤＤを入力部２０の第３段目のレジスタ２３を
指示するものとする。このとき、レジスタ制御部４１
は、レジスタ２３に設定されているワード（１６ビット
データ）をＤＳＰバス１２に出力させ、録再ＤＳＰはこ
れを取り込む。同様にして、入力部２０の第２段目のレ
ジスタ２２、第１段目のレジスタ２１に格納されている
ワードがインタフェース回路１０から録再ＤＳＰに転送
される。

【００５４】録再ＤＳＰは、これら転送データに応じた
処理を起動し、起動終了時又は処理終了時に、ライト信
号Ｗ２を有意にすると共に、レジスタアドレスＡＤＤを
フラグレジスタ４２を指示するものとし、かつ、ＤＳＰ
バス１２にビジーフラグＢＵＳＹがディスイネーブルに
なっているデータを乗せる。このとき、レジスタ制御部
４１は、ＤＳＰバス１２上のビジーフラグＢＵＳＹがデ
ィスイネーブルになっているデータをフラグレジスタ４
２の格納させる。これにより、ＣＰＵからの次の転送が
可能となる。

【００５５】（Ａ−３）録再ＤＳＰからＣＰＵへのデー
タ転送動作 次に、録再ＤＳＰからＣＰＵへデータを転送させる場合
の動作を、録再ＤＳＰがインタフェース回路１０内にデ
ータをセットする動作、ＣＰＵがインタフェース回路１
０内にセットされたデータを取り出す動作の順に説明す
る。なお、録再ＤＳＰからＣＰＵへ転送するデータとし
ては、録音時間や録音時刻等がある。

【００５６】初期状態においては、ビジーフラグＢＵＳ
Ｙ及びＣＰＵ通知フラグＣＡＬＭは共にディスイネーブ
ルになっている。ここで、例えば、録再ＤＳＰが３個の
１６ビットデータ（ワード）を出力するものとする。

【００５７】録再ＤＳＰは、図５に示すように、ライト
信号Ｗ２を有意にすると共に、レジスタアドレスＡＤＤ
を出力部３０の第１段目のレジスタ３１を指示するもの
とし、かつ、ＤＳＰバス１２に転送したい最初のワード
（１６ビットデータ）を乗せる。このとき、レジスタ制
御部４１は、セレクタ３５をＤＳＰバス１２側からのデ
ータを選択するように制御し、ＤＳＰバス１２上の１６
ビットデータをレジスタ３１の格納させる。同様にし
て、出力部３０の第２段目のレジスタ３２及び第３段目
のレジスタ３３に録再ＤＳＰからのワードがそれぞれ格
納される。

【００５８】その後、録再ＤＳＰは、ライト信号Ｗ２を
有意にすると共に、レジスタアドレスＡＤＤをフラグレ
ジスタ４２を指示するものとし、かつ、ＤＳＰバス１２
にＣＰＵ通知フラグＣＡＬＭがイネーブルの１６ビット
データを乗せる。このとき、レジスタ制御部４１は、Ｄ
ＳＰバス１２上のＣＰＵ通知フラグＣＡＬＭがイネーブ
ルの１６ビットデータをフラグレジスタ４２の格納させ
る。

【００５９】ＣＰＵは、録再ＤＳＰへのデータ転送を実
行してから所定時間だけ経過した後に、又は、所定周期
で繰り返し録再ＤＳＰからのデータの存在を確認する。
なお、録再ＤＳＰがデータをＣＰＵに転送する際には、
その前にＣＰＵから転送されたデータに基づいてなされ
る。ＣＰＵは、モード信号ＭＯＤをフラグ出力モード
「１０」にし、レジスタ制御部４１によってフラグレジ
スタ４２の格納データをＣＰＵバス１１に出力させて取
り込む。なお、ＣＰＵは、自己からのデータ転送に対す
る返送データの個数は認識しているものとする。

【００６０】出力部３０に３ワードのデータがセットさ
れた上述したときには、ＣＰＵ通知フラグＣＡＬＭがイ
ネーブルになっているので、ＣＰＵはこの確認作業によ
って取込みを開始する。

【００６１】最初の８ビットデータを転送させるときに
は、ＣＰＵは、図５に示すように、モード信号ＭＯＤを
ノーマルモード「００」とすると共に、リード信号Ｒ１
を有意にさせる。レジスタ制御部４１は、内蔵するアク
セスカウンタ４１ａを１インクリメントして１とすると
共に、その値が１であるので、出力部３０の第１段目の
レジスタ３１の上位８ビット領域３１−ａからの８ビッ
トデータをセレクタ３８で選択させてＣＰＵバス１１上
の８ビットデータを乗せてＣＰＵに取り込むようにさせ
る。

【００６２】２番目の８ビットデータを転送させるとき
にも、ＣＰＵは、図５に示すように、モード信号ＭＯＤ
をノーマルモード「００」とすると共に、リード信号Ｒ
１を有意にさせる。レジスタ制御部４１は、内蔵するア
クセスカウンタ４１ａを１インクリメントして２にする
と共に、その値が偶数（２）であるので、出力部３０の
第１段目のレジスタ３１の下位８ビット領域３１−ｂか
らの８ビットデータをセレクタ３８で選択させてＣＰＵ
バス１１上の８ビットデータを乗せてＣＰＵに取り込む
ようにさせる。また、レジスタ制御部４１は、アクセス
カウンタ４１ａの値が偶数（２）に更新されたので、レ
ジスタ間に位置するセレクタ（３５〜３７）を制御し
て、大きい段のレジスタの格納データを一段小さい段の
レジスタにシフトさせる。

【００６３】３及び５番目の８ビットデータの転送に際
しては、ＣＰＵ及びインタフェース回路１０はそれぞ
れ、１番目のデータ転送と同様な処理を行なう。４番目
の８ビットデータの転送に際しては、ＣＰＵ及びインタ
フェース回路１０はそれぞれ、２番目のデータ転送と同
様な処理を行なう。

【００６４】最終の６番目の８ビットデータを転送させ
るときには、ＣＰＵは、図５に示すように、モード信号
ＭＯＤをＣＭＤモード「０１」とすると共に、リード信
号Ｒ１を有意にさせる。レジスタ制御部４１は、内蔵す
るアクセスカウンタ４１ａを１インクリメントして６と
すると共に、その値が偶数（６）であるので、出力部３
０の第１段目のレジスタ３１の下位８ビット領域３１−
ｂからの８ビットデータをセレクタ３８で選択させてＣ
ＰＵバス１１上の８ビットデータを乗せてＣＰＵに取り
込むようにさせる。また、レジスタ制御部４１は、モー
ド信号ＭＯＤがＣＭＤモード「０１」を指示しているの
で、当該インタフェース回路１０からのＣＰＵへのデー
タ転送が終了したことを認識して、フラグレジスタ４２
内のＣＰＵ通知フラグＣＡＬＭをディスイネーブルとす
る。

【００６５】なお、録再ＤＳＰは、フラグレジスタ４２
の格納データの確認動作時において、ＣＰＵ通知フラグ
ＣＡＬＭがイネーブルになっていれば、インタフェース
回路１０からＣＰＵへの転送が実行されていることを認
識でき、また、ＣＰＵ通知フラグＣＡＬＭがディスイネ
ーブルに復帰していれば、インタフェース回路１０から
ＣＰＵへの転送が終了したことを認識できる。

【００６６】（Ａ−４）第１実施例の効果 上記第１実施例によれば、ＣＰＵは１回の一連の転送動
作で最大８個の８ビットデータを録再ＤＳＰと授受で
き、また、録再ＤＳＰは１回の一連の転送動作で最大４
個の１６ビットデータを録再ＤＳＰと授受でき、転送効
率が従来より大幅に向上する。例えば、コマンドが８ビ
ットに固定されていたとしても、従来の録音コマンドと
フレーズ指定コマンドを、１回の一連の転送動作で転送
できる。

【００６７】また、録再ＤＳＰに与えるコマンドデータ
は、８ビットに限定されず、８ビット、１６ビット、２
４ビット、…等、任意の長さに選定でき、しかも長さが
異なるように定めることもできて、自由度が非常に高く
なる。例えば、従来の録音コマンドとフレーズ指定コマ
ンドを融合したようなコマンドを形成でき、転送効率は
この点でも高くなる。

【００６８】さらに、１回の一連の転送動作で多量のデ
ータを転送できるので、ＣＰＵや録再ＤＳＰが処理を起
動するために次のデータを待ち受けるようなことがなく
なり、ＣＰＵ及び録再ＤＳＰの稼働率を高めることがで
きる。

【００６９】さらにまた、ＣＰＵのデータ幅と、録再Ｄ
ＳＰのデータ幅とが異なる場合にも、両者間でデータ授
受を行なうことができている。すなわち、録再ＤＳＰの
データ幅がＣＰＵのデータ幅の制約を受けず、大きなデ
ータ幅とすることができ、音声の再生品質を高めること
ができる。

【００７０】（Ｂ）第２実施例 以下、本発明によるインタフェース回路の第２実施例を
図面を参照しながら詳述する。図６は、この第２実施例
のインタフェース回路１０Ａの全体構成を示すブロック
図であり、上述した図１との同一、対応部分には同一符
号を付して示している。

【００７１】この第２実施例のインタフェース回路１０
Ａは、データ幅が４ビットのＣＰＵ、データ幅が８ビッ
トのＣＰＵのいずれが接続されても対応できるようにし
たものである。構成的には、（１）入力切替回路６０、
並びに、２個の出力切替回路６１及び６２が設けられて
いる点、（２）入力部２０の第１段目の１６ビットレジ
スタ２１が、４ビット領域２１−ａＭ、２１−ａＬ、２
１−ｂＭ、２１−ｂＬ毎のアクセスが可能である点、
（３）出力部３０の第１段目の１６ビットレジスタ３１
が、４ビット領域３１−ａＭ、３１−ａＬ、３１−ｂ
Ｍ、３１−ｂＬ毎のアクセスが可能である点、（４）レ
ジスタ制御部４１の内部構成が、接続されているＣＰＵ
のデータ幅に応じて制御を切り替える構成となっている
点等が第１実施例と異なっている。

【００７２】レジスタ制御部４１は、ＣＰＵデータ幅フ
ラグの格納部４１ｂを内蔵しており、外部からそのデー
タ幅情報が与えられ、それに応じたフラグを格納部４１
ｂに格納する。ＣＰＵのデータ幅情報の入力方法として
は、例えば、図７に示すように、第１実施例では未使用
であったモード信号ＭＯＤにおける「１１」をＣＰＵの
データ幅入力モードに対応させ、この値「１１」が入力
されたときのリード信号Ｒ１が有意であれば８ビットデ
ータ幅のＣＰＵが接続され、ライト信号Ｗ１が有意であ
れば４ビットデータ幅のＣＰＵが接続されていると認識
する方法を適用できる。

【００７３】なお、４ビット幅のＣＰＵが接続される場
合においては、ＣＰＵバス１１の上位４ビット側は、開
放やオール「０」処理化等が施されている。

【００７４】入力切替回路６０、２個の出力切替回路６
１及び６２はレジスタ制御部４１によって制御されるも
のである。入力切替回路６０、２個の出力切替回路６１
及び６２は、８ビットのデータ幅のＣＰＵが接続されて
いる場合には、入力された８ビットデータをそのまま通
過させ、これら回路が存在しないと同様な、すなわち、
第１実施例のインタフェース回路１０を構成するような
内部接続構成に制御される。

【００７５】入力切替回路６０は、４ビットのデータ幅
のＣＰＵが接続されている場合には、レジスタ制御部４
１によって、ＣＰＵバス１１上の下位４ビットを、入力
部２０の第１段目のレジスタ２１の下位側の２個の４ビ
ット領域２１−ｂＭ及び２１−ｂＬのいずれか一方に与
えるように切替制御される。

【００７６】出力切替回路６１は、４ビットのデータ幅
のＣＰＵが接続されている場合には、レジスタ制御部４
１によって、出力部３０の第１段目のレジスタ３１の下
位側の２個の４ビット領域３１−ｂＭ及び３１−ｂＬの
いずれか一方に格納されている４ビットデータを、下位
４ビットに挿入した８ビットデータをセレクタ３８の一
方の入力端子に与えるように切替制御される。また、出
力切替回路６２は、４ビットのデータ幅のＣＰＵが接続
されている場合には、レジスタ制御部４１によって、出
力部３０の第１段目のレジスタ３１の上位側の２個の４
ビット領域３１−ａＭ及び３１−ａＬのいずれか一方に
格納されている４ビットデータを、下位４ビットに挿入
した８ビットデータをセレクタ３８の他方の入力端子に
与えるように切替制御される。

【００７７】以下、第２実施例のインタフェース回路１
０Ａの動作を簡単に説明する。なお、８ビットデータ幅
のＣＰＵが接続されている場合には、入力切替回路６
０、２個の出力切替回路６１及び６２が存在しないと等
価な第１実施例のインタフェース回路１０と同様にな
り、同様に動作するので、その説明は省略する。また、
４ビットデータ幅のＣＰＵが接続されている場合であっ
ても、入力部２０にセットされた１６ビットデータを録
再ＤＳＰに出力する動作、及び、録再ＤＳＰからの１６
ビットデータを出力部３０にセットする動作は、第１実
施例と同様であるので、その説明は省略し、さらに、Ｃ
ＰＵ及び録再ＤＳＰ間のハンドシェイクのための制御も
第１実施例と同様であるので、その説明も省略する。

【００７８】ＣＰＵからの当該インタフェース回路１０
Ａ（従って録再ＤＳＰ）へのデータ転送において、最初
の４ビットデータは、レジスタ制御部４１及び入力切替
回路６０の機能によりレジスタ２１の４ビット領域２１
−ｂＭに格納され、２番目の４ビットデータは、レジス
タ制御部４１及び入力切替回路６０の機能によりレジス
タ２１の４ビット領域２１−ｂＬに格納される。３番目
の４ビットデータの転送時には、下位側の２個の４ビッ
ト領域２１−ｂＭ及び２１−ｂＬに格納されている８ビ
ットデータが上位側の２個の４ビット領域２１−ａＭ及
び２１−ａＬにシフトされ、その後、３番目の４ビット
データがレジスタ制御部４１及び入力切替回路６０の機
能によりレジスタ２１の４ビット領域２１−ｂＭに格納
される。４番目の４ビットデータは、レジスタ制御部４
１及び入力切替回路６０の機能によりレジスタ２１の４
ビット領域２１−ｂＬに格納される。

【００７９】５番目の４ビットデータの転送時には、レ
ジスタ２１に格納されている１６ビットデータが第２段
目のレジスタ２２にシフトされ、その後、５番目の４ビ
ットデータは、レジスタ制御部４１及び入力切替回路６
０の機能によりレジスタ２１の４ビット領域２１−ｂＭ
に格納される。６〜８番目の４ビットデータの転送時
は、それぞれ、２〜４番目の４ビットデータの転送時と
同様な格納動作が実行される。

【００８０】以下、同様にしてレジスタ間のシフト動作
や、レジスタ２１内の格納領域の選定等が実行されなが
ら格納動作が繰り返される。

【００８１】当該インタフェース回路１０Ａ（従って録
再ＤＳＰ）からのＣＰＵへのデータ転送において、最初
の４ビットデータは、レジスタ制御部４１、出力切替回
路６２及びセレクタ３８の機能により、レジスタ３１の
４ビット領域３１−ａＭから読み出されてＣＰＵバス１
１の下位４ビットに乗せられる。２番目の４ビットデー
タは、レジスタ制御部４１、出力切替回路６２及びセレ
クタ３８の機能により、レジスタ３１の４ビット領域３
１−ａＬから読み出されてＣＰＵバス１１の下位４ビッ
トに乗せられる。３番目及び４番目の４ビットデータ
は、レジスタ制御部４１、出力切替回路６１及びセレク
タ３８の機能により、レジスタ３１の４ビット領域３１
−ｂＭ及び３１−ｂＬから順次読み出されてＣＰＵバス
１１の下位４ビットに順次乗せられる。

【００８２】５番目の４ビットデータの転送時には、段
が大きい側のレジスタ（例えば３２）に格納されている
１６ビットデータが１段小さいレジスタ（例えば３１）
に介在しているセレクタ（例えば３５）を介してシフト
され、その後、レジスタ制御部４１、出力切替回路６２
及びセレクタ３８の機能により、レジスタ３１の４ビッ
ト領域３１−ａＭから読み出されてＣＰＵバス１１の下
位４ビットに乗せられる。

【００８３】以下、同様にしてレジスタ間のシフト動作
や、レジスタ３１内の読出領域の選定等が実行されなが
ら４ビットデータの読出し動作が繰り返される。

【００８４】従って、第２実施例のインタフェース回路
１０Ａによれば、第１実施例と同様な効果に加えて、Ｃ
ＰＵの接続自由度を高くできるという効果をも奏する。

【００８５】（Ｃ）第３実施例 以下、本発明によるインタフェース回路の第３実施例を
図面を参照しながら詳述する。図８は、この第３実施例
のインタフェース回路１０Ｂの全体構成を示すブロック
図であり、上述した図１との同一、対応部分には同一符
号を付して示している。

【００８６】この第３実施例のインタフェース回路１０
Ｂは、プッシュホン信号（以下、ＤＴＭＦ（Dual Tone
Multi Frequency ）信号と呼ぶ）等の制御音信号の受
信、識別機能を有する録再ＤＳＰを前提としているもの
である。

【００８７】従来でも、このようなＤＴＭＦ信号の受
信、識別機能を有する録再ＤＳＰがあったが、この場
合、ＣＰＵがＤＴＭＦの受信内容の取り出しを録再ＤＳ
Ｐに指示し、これに応じて、録再ＤＳＰがＣＰＵにＤＴ
ＭＦ受信内容を転送するのが一般的方法であり、他のデ
ータの転送と同じシーケンスで実行されていた。しか
し、これでは上述したように転送効率が悪く、プッシュ
ホン信号は信号継続時間等も認識条件であるためＣＰＵ
が誤判定する恐れがある。

【００８８】この第３実施例のインタフェース回路１０
Ｂは、ＣＰＵが転送指示を録再ＤＳＰに与えることな
く、ＤＴＭＦの受信内容を取り込めるようにしたもので
ある。そのため、ＣＰＵバス１１及びＤＳＰバス１２に
接続されたＤＴＭＦレジスタ７０が設けられており、ま
た、フラグレジスタ４２に格納するフラグとしてＤＴＭ
Ｆ受信フラグＤＴＭＦも設けられており、さらに、モー
ド信号ＭＯＤが指定するモードとして図９に示すように
ＤＴＭＦ受信結果出力モード「１１」が設けられてい
る。

【００８９】以下、録再ＤＳＰがインタフェース回路１
０Ｂに受信結果をセットし、ＣＰＵがそのＤＴＭＦ受信
結果を取り込むまでの動作を説明する。

【００９０】録再ＤＳＰは、例えば、所定周期（例えば
８ＫＨｚのサンプリング周期）毎に入力デジタル音声信
号がＤＴＭＦ信号であるか否かを確認しており、ＤＴＭ
Ｆ信号が入力されると、その内容が識別する。

【００９１】そして、録再ＤＳＰは、ライト信号Ｗ２を
有意にすると共に、レジスタアドレスＡＤＤをＤＴＭＦ
レジスタ７０を指示するものとし、かつ、ＤＳＰバス１
２にその受信内容を表す、例えば図１０に示すように定
められている１６ビットデータを乗せる。このとき、レ
ジスタ制御部４１は、ＤＳＰバス１２上の１６ビットデ
ータをＤＴＭＦレジスタ７０の格納させる。次に、録再
ＤＳＰは、ライト信号Ｗ２を有意にすると共に、レジス
タアドレスＡＤＤをフラグレジスタ４２を指示するもの
とし、かつ、ＤＳＰバス１２にＤＴＭＦ受信フラグＤＴ
ＭＦがイネーブルの１６ビットデータを乗せる。このと
き、レジスタ制御部４１は、ＤＳＰバス１２上のＤＴＭ
Ｆ受信フラグＤＴＭＦがイネーブルの１６ビットデータ
をフラグレジスタ４２の格納させる。

【００９２】ＣＰＵは、上述したように、所定周期で、
モード信号ＭＯＤをフラグ出力モード「１０」にし、レ
ジスタ制御部４１によってフラグレジスタ４２の格納デ
ータをＣＰＵバス１１に出力させて取り込む。

【００９３】ここで、ＤＴＭＦ受信フラグＤＴＭＦがイ
ネーブルであると、ＣＰＵは、モード信号ＭＯＤをＤＴ
ＭＦ受信結果出力モード「１１」にし、レジスタ制御部
４１によってＤＴＭＦレジスタ７０の格納データをＣＰ
Ｕバス１１に出力させて取り込む。なお、ＤＴＭＦレジ
スタ７０にはＤＴＭＦの受信内容を示す１６ビットデー
タが格納されているが、図１０に示すように、意味のあ
るビットは下位８ビットに存在するので、８ビットだけ
を取り出しても問題がなく十分である。

【００９４】従って、この第３実施例によれば、第１実
施例の効果に加えて、ＣＰＵがＤＴＭＦ信号の受信内容
を容易に取り込むことができるという効果を得ることが
できる。

【００９５】また、ＤＴＭＦレジスタ７０を独立に設け
ているため、取り込みを迅速に行なうことができる。周
知のように、ＤＴＭＦ信号は、入力信号継続時間や信号
休止時間等が規格で定まっているため、ＣＰＵは、録再
ＤＳＰからのＤＴＭＦ受信内容に対して時間的な処理を
施して最終的なＤＴＭＦ受信内容を定めなければならな
い。そのため、録再ＤＳＰは録音、再生、消去動作中で
あっても受信したＤＴＭＦの受信結果を迅速にＣＰＵに
転送しなければならない。すなわち、録音のために転送
を休止したならば、入力信号継続時間や信号休止時間等
の規格を満たしているか否かをＣＰＵが判定できないた
めである。この第３実施例によれば、ＤＴＭＦレジスタ
７０を独立に設けているため、このような転送が可能と
なされている。すなわち、録再ＤＳＰはＤＴＭＦレジス
タ７０の受信結果を格納すれば録音、再生、消去処理に
戻ることができ、録音等の処理とＤＴＭＦ受信結果との
転送処理とを、時分割ではあるが並行処理できるためで
ある。

【００９６】（Ｄ）他の実施例 上記各実施例においては、ＣＰＵから録再ＤＳＰへのデ
ータ転送と、録再ＤＳＰからＣＰＵへのデータ転送の両
方向のインタフェースを担うインタフェース回路を示し
たが、各転送方向別に別個のインタフェース回路を構成
しても良い。すなわち、各実施例のＣＰＵから録再ＤＳ
Ｐへのデータ転送構成を有するインタフェース回路と、
録再ＤＳＰからＣＰＵへのデータ転送構成を有するイン
タフェース回路とを別個に構成しても良い。

【００９７】また、上記各実施例においては、ＣＰＵバ
スが８ビットデータ幅であり、ＤＳＰバスが１６ビット
データ幅であるものを示したが、データ幅はこれに限定
されるものではない。但し、ＤＳＰバスのデータ幅が大
きいことを要する。また、入力部２０や出力部３０のレ
ジスタ段数も２段以上であれば任意である。

【００９８】さらに、本発明は、入力部２０又は出力部
３０の構成及びデータのアクセス方法に特徴があり、ハ
ンドシェイク方法は上記実施例のものに限定されない。
例えば、上記各実施例においては、ビジーフラグやＣＰ
Ｕ通知フラグを、レジスタ制御部及び録再ＤＳＰが操作
し得るものを示したが、レジスタ制御部だけが操作でき
るようにしても良い。

【００９９】さらにまた、上記第１及び第２実施例にお
いては、ＣＰＵ及び録再ＤＳＰ間に介在するインタフェ
ース回路を示したが、本発明はこれに限定されず、ＣＰ
Ｕと他の種類のＤＳＰ間、２個のＤＳＰ間、２個のＣＰ
Ｕ間に介在するインタフェース回路に適用することがで
きる。

【０１００】

【発明の効果】以上のように、第１の本発明によれば、
第１のデジタル処理ユニットが第１のバス上に順次出力
した第１のデータ幅の１又は２以上のデータを、書込み
制御手段が、第１段目のレジスタが満配でなければ、第
１段目のレジスタの入力順番で定まる所定の領域に書込
み、第１段目のレジスタが満配状態であれば、各段のレ
ジスタに格納されている第２のデータ幅のデータが１段
大きいレジスタにシフトされた後、空き状態になった第
１段目のレジスタの所定領域に書込み、また、１段以上
のレジスタに格納された第２のデータ幅を有するデータ
を、読出し制御手段が、第２のデジタル処理ユニットか
らレジスタが特定されて指定されたときに、第２のバス
上に読出すようにしたので、一連の１回の転送動作によ
って、多くのデータをデータ幅が異なる第１及び第２の
デジタル処理ユニット間で授受でき、第１及び第２のデ
ジタル処理ユニットの処理負担を軽減できると共に、転
送効率を高めることができる。

【０１０１】また、第２の本発明によれば、書込み制御
手段が、第２のデジタル処理ユニットから指定されたレ
ジスタに、第２のバス上の第２のデータ幅のデータを書
込み、１段以上のレジスタに格納された第２のデータ幅
を有するデータを、読出し制御手段が、第１段目のレジ
スタに格納されているデータの読出し順番で定まる第１
のデータ幅のデータ部分毎に、第１のバス上に繰り返し
読出し、第１段目のレジスタが第１のデータ幅のデータ
の読出しで空き状態になると、各段のレジスタに格納さ
れている第２のデータ幅のデータを１段小さいレジスタ
にシフトされて、第１段目のレジスタからの読出しを継
続するようにしたので、一連の１回の転送動作によっ
て、多くのデータをデータ幅が異なる第１及び第２のデ
ジタル処理ユニット間で授受でき、第１及び第２のデジ
タル処理ユニットの処理負担を軽減できると共に、転送
効率を高めることができる。

【図面の簡単な説明】

【図１】第１実施例の構成を示すブロック図である。

【図２】録再ＤＳＰの留守録機能付き電話機での設置位
置を示すブロック図である。

【図３】第１実施例のモード信号の割付けを示す説明図
である。

【図４】第１実施例の各部タイミングチャート（その
１）である。

【図５】第１実施例の各部タイミングチャート（その
２）である。

【図６】第２実施例の構成を示すブロック図である。

【図７】第２実施例のモード信号の割付けを示す説明図
である。

【図８】第３実施例の構成を示すブロック図である。

【図９】第３実施例のモード信号の割付けを示す説明図
である。

【図１０】第３実施例のＤＴＭＦの認識内容のデータ割
付けを示す説明図である。

【符号の説明】

１０、１０Ａ、１０Ｂ…インタフェース回路、１１…Ｃ
ＰＵバス、１２…ＤＳＰバス、２０…入力部、２１〜２
４、３１〜３４…レジスタ、３０…出力部、３５〜３８
…セレクタ、４０…制御部、４１…レジスタ制御部、４
２…フラグレジスタ、６０…入力切替回路、６１、６２
…出力切替回路、７０…ＤＴＭＦレジスタ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 処理するデータのデータ幅が整数倍の関
   係にある第１及び第２のデジタル処理ユニット間に介在
   して、第１のデータ幅の上記第１のデジタル処理ユニッ
   トから、第１のデータ幅より大きい第２のデータ幅の上
   記第２のデジタル処理ユニットへのデジタルデータの転
   送時のインタフェース機能を担うインタフェース回路で
   あって、 上記第２のデータ幅をそれぞれ有する複数段のレジスタ
   と、 上記第１のデジタル処理ユニットに接続されている第１
   のバス上の第１のデータ幅のデータを、いずれかの上記
   レジスタに格納させるものであって、第１段目の上記レ
   ジスタが満配状態でデータが与えられると、各段のレジ
   スタに格納されている第２のデータ幅のデータを１段大
   きいレジスタにシフトさせ、空き状態になった第１段目
   の上記レジスタにデータを書込み、第１段目の上記レジ
   スタが満配でない状態でデータが与えられると、第１段
   目の上記レジスタの入力順番で定まる所定の領域にデー
   タを書込む書込み制御手段と、 上記第２のデジタル処理ユニットから指定された上記レ
   ジスタに格納されている第２のデータ幅のデータを、上
   記第２のデジタル処理ユニットに接続されている第２の
   バス上に読出す読出し制御手段と、 上記第１及び第２のデジタル処理ユニット間のハンドシ
   ェイク制御を行なうハンドシェイク制御手段とを有する
   ことを特徴としたインタフェース回路。
2. 【請求項２】 上記書込み制御手段が、２以上の種類の
   第１のデータ幅の指定されたものに応じて、第１段目の
   上記レジスタに対する書込み制御を切り替えることを特
   徴とする請求項１に記載のインタフェース回路。
3. 【請求項３】 処理するデータのデータ幅が整数倍の関
   係にある第１及び第２のデジタル処理ユニット間に介在
   して、第２のデータ幅の上記第２のデジタル処理ユニッ
   トから、第２のデータ幅より小さい第１のデータ幅の上
   記第１のデジタル処理ユニットへのデジタルデータの転
   送時のインタフェース機能を担うインタフェース回路で
   あって、 上記第２のデータ幅をそれぞれ有する複数段のレジスタ
   と、 上記第２のデジタル処理ユニットから指定された上記レ
   ジスタに、上記第２のデジタル処理ユニットに接続され
   ている第２のバス上の第２のデータ幅のデータを書込む
   書込み制御手段と、 第１段目の上記レジスタに格納されている第２のデータ
   幅のデータを、読出し順番で定まる第１のデータ幅のデ
   ータ部分毎に、上記第１のデジタル処理ユニットに接続
   されている第１のバス上に繰り返し読出すものであっ
   て、第１段目の上記レジスタが第１のデータ幅のデータ
   の読出しで空き状態になると、各段のレジスタに格納さ
   れている第２のデータ幅のデータを１段小さいレジスタ
   にシフトさせる読出し制御手段と、 上記第１及び第２のデジタル処理ユニット間のハンドシ
   ェイク制御を行なうハンドシェイク制御手段とを有する
   ことを特徴としたインタフェース回路。
4. 【請求項４】 上記読出し制御手段が、２以上の種類の
   第１のデータ幅の指定されたものに応じて、第１段目の
   上記レジスタからの読出し制御を切り替えることを特徴
   とする請求項３に記載のインタフェース回路。
5. 【請求項５】 プッシュホン信号の認識結果を格納する
   プッシュホン認識結果レジスタと、 プッシュホン信号の受信、認識機能を有する上記第２の
   デジタル処理ユニットから、プッシュホン信号の認識結
   果の格納が指示されたとき、上記第２のバス上のデータ
   を上記プッシュホン認識結果レジスタに書込むプッシュ
   ホン認識結果書込み制御手段と、 上記第１のデジタル処理ユニットから、上記プッシュホ
   ン認識結果レジスタに格納されているデータの読出しが
   指示されたとき、上記プッシュホン認識結果レジスタに
   格納されているデータの内の所定位置の第１のデータ幅
   の部分を、上記第１のバス上に読出すプッシュホン認識
   結果読出し制御手段とをさらに有することを特徴とする
   請求項３又は４に記載のインタフェース回路。