JP2015072623A - 加減算回路 - Google Patents
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Abstract
【課題】手間が掛からずに加算及び減算あるいは減算及び加算の連続演算を実行できるようにする加減算回路を提供する。【解決手段】制御装置の指令に基づいて加算及び減算を実行する加減算回路であって、加算回路と、減算回路と、第１、第２、第３のレジスタと、コントロールレジスタとを備え、前記制御装置が前記コントロールレジスタに所定の指令を発したときに、前記コントロールは、前記加算回路に第１及び第２のレジスタにセットされた値を加算させ、続いて当該加算値から前記第３のレジスタにセットされた値を減算させ、その減算値を出力する。【選択図】図１
Description
本発明は、制御装置の指令に基づいて加算及び減算を実行する加減算回路に関する。
中央処理装置（ＣＰＵ）等の制御装置の指令に基づいて加算及び減算を実行する場合の回路構成は、制御装置の外部に加算回路及び減算回路を設けておき、必要に応じて加算回路及び減算回路を使って演算を行っている。図２は、このような従来の回路を示したブロック図である。
図２の回路構成において、加算及び減算を連続して実行したい場合には、中央処理装置３８から加算回路４０の２つのレジスタ４２、４４に加算したい２つの値をセットし、加算回路４０は値がセットされたことを認識すると、セットされた２つの値について加算演算を行い、その加算結果を中央処理装置３８に転送する。次に、中央処理装置３８は、この加算結果及びこの加算結果から減算したい値を減算回路５０のレジスタ５２、５４に転送し、減算回路５０は値がセットされたことを認識すると、これらの値について減算を実行するという手順で処理が行われる。
しかしながら、加算回路及び減算回路が別々に設けられている場合には、前述のように加算回路及び減算回路のそれぞれに独立して処理を実行させなければならないため、データを転送する手間が掛かると同時に、処理を実行させるための手順を人間の手で規定する場合の手間が掛かるという問題があった。
そこで、上記のような場合に、手間が掛からずに加算及び減算あるいは減算及び加算の連続演算を実行できるようにする加減算回路を提供することを目的とする。
上記の目的を達成するための本発明は、制御装置の指令に基づいて加算及び減算を実行する加減算回路であって、加算回路と、減算回路と、第１、第２、第３のレジスタと、コントロールレジスタとを備え、前記制御装置が前記コントロールレジスタに所定の指令を発したときに、前記コントロールは、前記加算回路に第１及び第２のレジスタにセットされた値を加算させ、続いて当該加算値から前記第３のレジスタにセットされた値を減算させ、その減算値を出力することを特徴とする。
また、上記の目的を達成するための本発明は、制御装置の指令に基づいて加算及び減算を実行する加減算回路であって、加算回路と、減算回路と、第１、第２、第３のレジスタと、コントロールレジスタとを備え、前記制御装置が前記コントロールレジスタに所定の指令を発したときに、前記コントロールは、前記減算回路に第１にセットされた値ら第２のレジスタにセットされた値を減算させ、続いて当該減算値から前記第３のレジスタにセットされた値を加算させ、その加算値を出力することを特徴とする。
図１は、本発明の実施の一形態に係る加減算回路を示したブロック図である。加減算回路１０は、加算回路１２、減算回路１４、レジスタ１６、１８、２０、そして、コントロールレジスタ２２を含んでなる。また、加減算回路１０には、制御装置としての中央処理装置８が接続されており、中央処理装置８の指令に基づいて加減算回路１０は動作する。
加減算回路を動作させて加算と減算を実行させるには、まずレジスタ１６、１８、２０に加減算を行うための値をセットする。そして、中央処理装置８から加減算回路１０のコントロールレジスタ２２に加算及び減算を行う旨の指令を送る。すると、加減算回路はこの指令を解読し、まずレジスタ１８及び２０から数値を読み出し、これらの数値に対して加算を行う。続いて、レジスタ２２から数値を読み出し、これを上記加算値から差し引く減算を実行し、得られた数値を演算結果として出力する。
別の実施形態として、加減算回路１０を、減算を先に実行してから加算を実行するよう構成することもできる。
以上のように、加算及び減算を中央処理装置８からの一回の指令で連続して実行できる加減算回路１０を設けることによって、加算回路及び減算回路を別々に設けた場合に比べ、加算回路から減算回路へデータを転送するという動作を省略できる。また、一回の指令で加算と減算を連続して実行させることができるため、プログラムを作成する際の人間の手間も軽減される。さらに、例えば中央処理装置８について、そのワード長を短い８ビットとしなければならないような状況においは、加減算回路１０のワード長を中央処理装置８よりも長い３２ビットとすれば、計算の効率がより向上するという利点がある。
８ 中央処理装置
１０ 加減算回路
１２ 加算回路
１４ 減算回路
１６ レジスタ
１８ レジスタ
２０ レジスタ
２２ コントロールレジスタ
１０ 加減算回路
１２ 加算回路
１４ 減算回路
１６ レジスタ
１８ レジスタ
２０ レジスタ
２２ コントロールレジスタ
Claims (2)
- 制御装置の指令に基づいて加算及び減算を実行する加減算回路であって、
加算回路と、
減算回路と、
第１、第２、第３のレジスタと、
コントロールレジスタとを備え、
前記制御装置が前記コントロールレジスタに所定の指令を発したときに、前記コントロールは、前記加算回路に第１及び第２のレジスタにセットされた値を加算させ、続いて当該加算値から前記第３のレジスタにセットされた値を減算させ、その減算値を出力することを特徴とする加減算回路。 - 制御装置の指令に基づいて加算及び減算を実行する加減算回路であって、
加算回路と、
減算回路と、
第１、第２、第３のレジスタと、
コントロールレジスタとを備え、
前記制御装置が前記コントロールレジスタに所定の指令を発したときに、前記コントロールは、前記減算回路に第１にセットされた値ら第２のレジスタにセットされた値を減算させ、続いて当該減算値から前記第３のレジスタにセットされた値を加算させ、その加算値を出力することを特徴とする加減算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013208380A JP2015072623A (ja) | 2013-10-03 | 2013-10-03 | 加減算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013208380A JP2015072623A (ja) | 2013-10-03 | 2013-10-03 | 加減算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2015072623A true JP2015072623A (ja) | 2015-04-16 |
Family
ID=53014939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013208380A Pending JP2015072623A (ja) | 2013-10-03 | 2013-10-03 | 加減算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2015072623A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04230519A (ja) * | 1990-11-28 | 1992-08-19 | Internatl Business Mach Corp <Ibm> | ３オペランド演算論理機構におけるオーバーフローを決定する方法及び算術上のオーバーフローを検出する機構 |
| JPH0573309A (ja) * | 1990-04-04 | 1993-03-26 | Internatl Business Mach Corp <Ibm> | 複数スカラ命令の並列実行支援装置 |
| JPH08263427A (ja) * | 1995-03-20 | 1996-10-11 | Oki Electric Ind Co Ltd | インタフェース回路 |
-
2013
- 2013-10-03 JP JP2013208380A patent/JP2015072623A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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