JP2012194992A5 - データ処理装置、プログラム、データ構造、データ処理システム、パケットデータ、記録媒体、記憶装置、データ処理方法、データ通信方法および命令セット - Google Patents
データ処理装置、プログラム、データ構造、データ処理システム、パケットデータ、記録媒体、記憶装置、データ処理方法、データ通信方法および命令セット Download PDFInfo
- Publication number
- JP2012194992A5 JP2012194992A5 JP2012132973A JP2012132973A JP2012194992A5 JP 2012194992 A5 JP2012194992 A5 JP 2012194992A5 JP 2012132973 A JP2012132973 A JP 2012132973A JP 2012132973 A JP2012132973 A JP 2012132973A JP 2012194992 A5 JP2012194992 A5 JP 2012194992A5
- Authority
- JP
- Japan
- Prior art keywords
- data
- processing
- packet
- instruction
- executed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Description
本発明は、データ処理装置、プログラム、データ構造、データ処理システム、パケットデータ、記録媒体、記憶装置、データ処理方法、データ通信方法、および命令セットに関する。
前述した課題を解決する主たる本発明は、データごとに、当該データを識別する識別情報および当該データに対する1つ以上の処理命令を示す命令情報を含む拡張識別情報が付加されたパケットを処理する複数の処理部と、前記パケットの宛先情報を算出する宛先情報算出部と、を備え、前記複数の処理部は、前記パケットのうち、前記宛先情報が当該処理部を示すパケットのみを取得する入出力部と、前記入出力部によって取得された前記パケットの前記処理命令を実行する演算部と、前記パケットを記憶する記憶部と、前記入出力部によって取得された前記パケットの前記拡張識別情報と前記記憶部に記憶されている前記パケットの前記拡張識別情報とを比較して、当該取得されたパケットおよび当該記憶されているパケットから前記演算部に入力するパケットを選択する比較・選択部と、をそれぞれ有し、前記処理命令は、2つのパケットの前記データをそれぞれ左側および右側オペランドとする2項演算を行う処理命令を含み、前記比較・選択部は、前記入出力部によって取得された前記パケットの最初に実行されるべき処理命令が前記2項演算を行う処理命令である場合に、前記命令情報の所定の部分および前記識別情報が当該取得されたパケットと一致するパケットが前記記憶部に記憶されているときには、当該所定の部分および識別情報が一致する2つのパケットの前記データをそれぞれ前記左側および右側オペランドとして前記演算部に入力し、前記命令情報の前記所定の部分および前記識別情報が当該取得されたパケットと一致するパケットが前記記憶部に記憶されていないときには、当該取得されたパケットを前記記憶部に記憶させることを特徴とするデータ処理装置である。
Claims (21)
- データごとに、当該データを識別する識別情報および当該データに対する1つ以上の処理命令を示す命令情報を含む拡張識別情報が付加されたパケットを処理する複数の処理部と、
前記パケットの宛先情報を算出する宛先情報算出部と、
を備え、
前記複数の処理部は、
前記パケットのうち、前記宛先情報が当該処理部を示すパケットのみを取得する入出力部と、
前記入出力部によって取得された前記パケットの前記処理命令を実行する演算部と、
前記パケットを記憶する記憶部と、
前記入出力部によって取得された前記パケットの前記拡張識別情報と前記記憶部に記憶されている前記パケットの前記拡張識別情報とを比較して、当該取得されたパケットおよび当該記憶されているパケットから前記演算部に入力するパケットを選択する比較・選択部と、
をそれぞれ有し、
前記処理命令は、2つのパケットの前記データをそれぞれ左側および右側オペランドとする2項演算を行う処理命令を含み、
前記比較・選択部は、前記入出力部によって取得された前記パケットの最初に実行されるべき処理命令が前記2項演算を行う処理命令である場合に、
前記命令情報の所定の部分および前記識別情報が当該取得されたパケットと一致するパケットが前記記憶部に記憶されているときには、当該所定の部分および識別情報が一致する2つのパケットの前記データをそれぞれ前記左側および右側オペランドとして前記演算部に入力し、
前記命令情報の前記所定の部分および前記識別情報が当該取得されたパケットと一致するパケットが前記記憶部に記憶されていないときには、当該取得されたパケットを前記記憶部に記憶させることを特徴とするデータ処理装置。 - 前記処理命令は、前記2項演算が非可換演算である場合に前記データを前記左側または右側オペランドの何れとするかを示す左右情報を含み、
前記命令情報の前記所定の部分は、当該命令情報のうち最初に実行されるべき処理命令の前記左右情報以外の部分であることを特徴とする請求項1に記載のデータ処理装置。 - 請求項1または請求項2に記載のデータ処理装置で実行されるプログラムであって、
複数の前記パケットからなるパケット列で表現されることを特徴とするプログラム。 - 複数の処理部と、宛先情報算出部と、を備えるデータ処理装置によって処理される複数のパケットのデータ構造であって、
前記複数のパケットは、それぞれ、
データに、当該データを識別する識別情報および当該データに対する1つ以上の処理命令を示す命令情報を含む拡張識別情報を付加して構成され、
前記複数の処理部のうち、前記宛先情報算出部によって算出される宛先情報が示す処理部によって取得され、
最初に実行されるべき処理命令が、2つのパケットの前記データをそれぞれ左側および右側オペランドとする2項演算を行う処理命令である場合には、前記命令情報の所定の部分および前記識別情報が一致する2つのパケットの前記データをそれぞれ前記左側および右側オペランドとして前記2項演算が行われることを特徴とするデータ構造。 - 請求項4に記載のデータ構造を有するパケットが記録された記録媒体。
- 請求項4に記載のデータ構造を有するパケットが記憶されている記憶装置。
- 請求項4に記載のデータ構造のうち、前記識別情報の少なくとも一部が前記データ処理装置の制御部によって付加される中間パケットが記録された記録媒体。
- 請求項4に記載のデータ構造のうち、前記識別情報の少なくとも一部が前記データ処理装置の制御部によって付加される中間パケットが記憶されている記憶装置。
- 請求項6または請求項8に記載の記憶装置と、
前記データ処理装置と、
前記データを含む情報を入出力する入出力装置と、
を備えることを特徴とするデータ処理システム。 - データごとに、当該データを識別する識別情報および当該データに対する1つ以上の処理命令を示す命令情報を含む拡張識別情報が付加されたパケットを処理するデータ処理方法であって、
前記パケットの宛先情報を算出し、
複数の処理部が、それぞれ、
前記パケットのうち、前記宛先情報が当該処理部を示すパケットのみを取得し、
当該パケットの最初に実行されるべき処理命令が2つのパケットの前記データをそれぞれ左側および右側オペランドとする2項演算を行う処理命令である場合には、前記命令情報の所定の部分および前記識別情報が一致する2つのパケットの前記データをそれぞれ前記左側および右側オペランドとして、当該2項演算を行う処理命令を実行することを特徴とするデータ処理方法。 - 前記処理命令は、前記2項演算が非可換演算である場合に前記データを前記左側または右側オペランドの何れとするかを示す左右情報を含み、
前記命令情報の前記所定の部分は、当該命令情報のうち最初に実行されるべき処理命令の前記左右情報以外の部分であることを特徴とする請求項10に記載のデータ処理方法。 - 複数の処理部と、宛先情報算出部と、を備えるデータ処理装置によって処理される複数のパケットのデータ構造であって、
前記複数のパケットは、それぞれ、
データに、当該データを識別する識別情報と、実行されるべき順序に応じて配列された当該データに対する複数の処理命令と、を付加して構成され、
前記宛先情報算出部によって、少なくとも前記複数の処理命令が配列されたビット列に基づいて宛先情報が算出され、
前記複数の処理部のうち、前記宛先情報が示す処理部によって取得され、前記複数の処理命令が配列された順序に応じて実行されることを特徴とするデータ構造。 - 複数の処理部と、宛先情報算出部と、を備えるデータ処理装置によって処理される複数のパケットデータであって、
前記複数のパケットデータは、それぞれ、
データに、当該データを識別する識別情報と、実行されるべき順序に応じて配列された当該データに対する複数の処理命令と、を付加して構成され、
前記宛先情報算出部によって、少なくとも前記複数の処理命令が配列されたビット列に基づいて宛先情報が算出され、
前記複数の処理部のうち、前記宛先情報が示す処理部によって取得され、前記複数の処理命令が配列された順序に応じて実行されることを特徴とするパケットデータ。 - データごとに、当該データを識別する識別情報と、実行されるべき順序に応じて配列された当該データに対する複数の処理命令と、を付加して構成された複数のパケットからなるパケット列で表現され、複数の処理部と、宛先情報算出部と、を備えるデータ処理装置で実行されるプログラムであって、
前記宛先情報算出部に、少なくとも前記複数の処理命令が配列されたビット列に基づいて、前記複数のパケットの宛先情報をそれぞれ算出する処理を実行させ、
前記複数の処理部に、それぞれ、
前記複数のパケットのうち、前記宛先情報が当該処理部を示すパケットのみを取得する処理と、
当該取得したパケットの前記複数の処理命令を配列された順序に応じて実行する処理と、
を実行させることを特徴とするプログラム。 - 複数の処理部と、宛先情報算出部と、を備えるデータ処理装置において、前記複数の処理部の間で送受信される複数のパケットのデータ構造であって、
前記複数のパケットは、それぞれ、
データに、当該データを識別する識別情報と、実行されるべき順序に応じて配列された当該データに対する複数の処理命令と、を付加して構成され、
前記宛先情報算出部によって、少なくとも前記複数の処理命令が配列されたビット列に基づいて宛先情報が算出され、
前記複数の処理部のうち、前記宛先情報が示す処理部によって取得され、前記複数の処理命令が配列された順序に応じて実行されることを特徴とするデータ構造。 - 複数の処理部の間で複数のパケットデータを送受信するデータ通信方法であって、
データごとに、当該データを識別する識別情報と、実行されるべき順序に応じて配列された当該データに対する複数の処理命令と、を付加して前記複数のパケットデータを生成し、
少なくとも前記複数の処理命令が配列されたビット列に基づいて、前記複数のパケットデータの宛先情報をそれぞれ算出し、
前記複数の処理部が、それぞれ、
前記複数のパケットデータのうち、前記宛先情報が当該処理部を示すパケットデータを受信した場合には、前記複数の処理命令を配列された順序に応じて実行すべく、当該受信したパケットデータを取得し、
前記複数のパケットデータのうち、前記宛先情報が当該処理部を示さないパケットデータを受信した場合には、当該受信したパケットデータを他の処理部に転送することを特徴とするデータ通信方法。 - データごとに、当該データを識別する識別情報と、実行されるべき順序に応じて配列された当該データに対する複数の処理命令と、を付加して構成された複数のパケットを処理する複数の処理部と、
少なくとも前記複数の処理命令が配列されたビット列に基づいて、前記複数のパケットの宛先情報をそれぞれ算出する宛先情報算出部と、
を備え、
前記複数の処理部は、それぞれ、
前記複数のパケットのうち、前記宛先情報が当該処理部を示すパケットのみを取得し、当該取得したパケットの前記複数の処理命令を配列された順序に応じて実行し、
最初に実行されるべき処理命令が命令追加命令である第1のパケットと、最初に実行されるべき処理命令が前記命令追加命令であり、前記データが1つ以上の処理命令を示す命令列である第2のパケットと、を取得した場合には、前記命令追加命令を実行し、
当該命令追加命令を実行することにより、前記第2のパケットの前記命令列である前記データを前記第1のパケットの処理命令として追加することを特徴とするデータ処理装置。 - データごとに、当該データを識別する識別情報と、実行されるべき順序に応じて配列された当該データに対する複数の処理命令と、を付加して構成された複数のパケットを処理する複数の処理部と、
少なくとも前記複数の処理命令が配列されたビット列に基づいて、前記複数のパケットの宛先情報をそれぞれ算出する宛先情報算出部と、
を備え、
前記複数の処理部は、それぞれ、
前記複数のパケットのうち、前記宛先情報が当該処理部を示すパケットのみを取得し、当該取得したパケットの前記複数の処理命令を配列された順序に応じて実行し、
前記データが命令追加処理を行うことを示すフラグを含む第1のパケットと、前記データが1つ以上の処理命令を示す命令列である第2のパケットと、を取得した場合には、前記命令追加処理を行い、
当該命令追加処理を行うことにより、前記第2のパケットの前記命令列である前記データを前記第1のパケットの処理命令として追加することを特徴とするデータ処理装置。 - データごとに、当該データを識別する識別情報と、実行されるべき順序に応じて配列された当該データに対する複数の処理命令と、を付加して構成された複数のパケットを処理するデータ処理方法であって、
少なくとも前記複数の処理命令が配列されたビット列に基づいて、前記複数のパケットの宛先情報をそれぞれ算出し、
複数の処理部が、それぞれ、
前記複数のパケットのうち、前記宛先情報が当該処理部を示すパケットのみを取得し、当該取得したパケットの前記複数の処理命令を配列された順序に応じて実行し、
最初に実行されるべき処理命令が命令追加命令である第1のパケットと、最初に実行されるべき処理命令が前記命令追加命令であり、前記データが1つ以上の処理命令を示す命令列である第2のパケットと、を取得した場合には、前記命令追加命令を実行し、
当該命令追加命令を実行することにより、前記第2のパケットの前記命令列である前記データを前記第1のパケットの処理命令として追加することを特徴とするデータ処理方法。 - データごとに、当該データを識別する識別情報と、実行されるべき順序に応じて配列された当該データに対する複数の処理命令と、を付加して構成された複数のパケットを処理するデータ処理方法であって、
少なくとも前記複数の処理命令が配列されたビット列に基づいて、前記複数のパケットの宛先情報をそれぞれ算出し、
複数の処理部が、それぞれ、
前記複数のパケットのうち、前記宛先情報が当該処理部を示すパケットのみを取得し、当該取得したパケットの前記複数の処理命令を配列された順序に応じて実行し、
前記データが命令追加処理を行うことを示すフラグを含む第1のパケットと、前記データが1つ以上の処理命令を示す命令列である第2のパケットと、を取得した場合には、前記命令追加処理を行い、
当該命令追加処理を行うことにより、前記第2のパケットの前記命令列である前記データを前記第1のパケットの処理命令として追加することを特徴とするデータ処理方法。 - データごとに、当該データを識別する識別情報と、実行されるべき順序に応じて配列された当該データに対する複数の処理命令と、を付加して構成された複数のパケットを処理する複数の処理部と、
少なくとも前記複数の処理命令が配列されたビット列に基づいて、前記複数のパケットの宛先情報をそれぞれ算出する宛先情報算出部と、
を備えるデータ処理装置により実行可能な命令セットであって、
前記複数の処理部に、取得した第1のパケットに処理命令を追加する機能を実現させる命令追加命令を含み、
前記複数の処理部は、それぞれ、
前記複数のパケットのうち、前記宛先情報が当該処理部を示すパケットのみを取得し、当該取得したパケットの前記複数の処理命令を配列された順序に応じて実行し、
最初に実行されるべき処理命令が前記命令追加命令である前記第1のパケットと、最初に実行されるべき処理命令が前記命令追加命令であり、前記データが1つ以上の処理命令を示す命令列である第2のパケットと、を取得した場合には、前記命令追加命令を実行し、
当該命令追加命令を実行することにより、前記第2のパケットの前記命令列である前記データを前記第1のパケットの処理命令として追加することを特徴とする命令セット。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012132973A JP2012194992A (ja) | 2009-12-02 | 2012-06-12 | データ処理装置、データ処理システム、パケット、記録媒体、記憶装置およびデータ処理方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009274033 | 2009-12-02 | ||
JP2009274033 | 2009-12-02 | ||
JP2012132973A JP2012194992A (ja) | 2009-12-02 | 2012-06-12 | データ処理装置、データ処理システム、パケット、記録媒体、記憶装置およびデータ処理方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010199711A Division JP5057256B2 (ja) | 2009-12-02 | 2010-09-07 | データ処理装置、データ処理システムおよびデータ処理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012194992A JP2012194992A (ja) | 2012-10-11 |
JP2012194992A5 true JP2012194992A5 (ja) | 2013-10-17 |
Family
ID=44114874
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010199711A Active JP5057256B2 (ja) | 2009-12-02 | 2010-09-07 | データ処理装置、データ処理システムおよびデータ処理方法 |
JP2011544227A Pending JPWO2011068018A1 (ja) | 2009-12-02 | 2010-11-11 | データ処理装置、データ処理システムおよびデータ処理方法 |
JP2012132973A Pending JP2012194992A (ja) | 2009-12-02 | 2012-06-12 | データ処理装置、データ処理システム、パケット、記録媒体、記憶装置およびデータ処理方法 |
Family Applications Before (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010199711A Active JP5057256B2 (ja) | 2009-12-02 | 2010-09-07 | データ処理装置、データ処理システムおよびデータ処理方法 |
JP2011544227A Pending JPWO2011068018A1 (ja) | 2009-12-02 | 2010-11-11 | データ処理装置、データ処理システムおよびデータ処理方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US8817793B2 (ja) |
EP (2) | EP2507718A4 (ja) |
JP (3) | JP5057256B2 (ja) |
KR (1) | KR101450675B1 (ja) |
CN (1) | CN102770855B (ja) |
TW (2) | TWI533208B (ja) |
WO (1) | WO2011068018A1 (ja) |
Families Citing this family (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10698859B2 (en) | 2009-09-18 | 2020-06-30 | The Board Of Regents Of The University Of Texas System | Data multicasting with router replication and target instruction identification in a distributed multi-core processing architecture |
WO2011159309A1 (en) | 2010-06-18 | 2011-12-22 | The Board Of Regents Of The University Of Texas System | Combined branch target and predicate prediction |
TW201346749A (zh) * | 2012-02-08 | 2013-11-16 | Mush A Co Ltd | 資料處理裝置、資料處理系統、資料結構、記錄媒體、記憶裝置及資料處理方法 |
JP6353359B2 (ja) * | 2012-03-23 | 2018-07-04 | 株式会社Mush−A | データ処理装置、データ処理システム、データ構造、記録媒体、記憶装置およびデータ処理方法 |
US9792252B2 (en) | 2013-05-31 | 2017-10-17 | Microsoft Technology Licensing, Llc | Incorporating a spatial array into one or more programmable processor cores |
JP6298937B2 (ja) * | 2013-10-14 | 2018-03-20 | 武者野 満 | データ処理装置 |
US11755484B2 (en) | 2015-06-26 | 2023-09-12 | Microsoft Technology Licensing, Llc | Instruction block allocation |
US9940136B2 (en) | 2015-06-26 | 2018-04-10 | Microsoft Technology Licensing, Llc | Reuse of decoded instructions |
US10191747B2 (en) | 2015-06-26 | 2019-01-29 | Microsoft Technology Licensing, Llc | Locking operand values for groups of instructions executed atomically |
US10175988B2 (en) | 2015-06-26 | 2019-01-08 | Microsoft Technology Licensing, Llc | Explicit instruction scheduler state information for a processor |
US9952867B2 (en) | 2015-06-26 | 2018-04-24 | Microsoft Technology Licensing, Llc | Mapping instruction blocks based on block size |
US10169044B2 (en) | 2015-06-26 | 2019-01-01 | Microsoft Technology Licensing, Llc | Processing an encoding format field to interpret header information regarding a group of instructions |
US10409599B2 (en) | 2015-06-26 | 2019-09-10 | Microsoft Technology Licensing, Llc | Decoding information about a group of instructions including a size of the group of instructions |
US9720693B2 (en) | 2015-06-26 | 2017-08-01 | Microsoft Technology Licensing, Llc | Bulk allocation of instruction blocks to a processor instruction window |
US10346168B2 (en) | 2015-06-26 | 2019-07-09 | Microsoft Technology Licensing, Llc | Decoupled processor instruction window and operand buffer |
US10409606B2 (en) | 2015-06-26 | 2019-09-10 | Microsoft Technology Licensing, Llc | Verifying branch targets |
US9946548B2 (en) | 2015-06-26 | 2018-04-17 | Microsoft Technology Licensing, Llc | Age-based management of instruction blocks in a processor instruction window |
EP3335116A1 (en) * | 2015-08-11 | 2018-06-20 | AB Initio Technology LLC | Data processing graph compilation |
US10180840B2 (en) | 2015-09-19 | 2019-01-15 | Microsoft Technology Licensing, Llc | Dynamic generation of null instructions |
US11016770B2 (en) | 2015-09-19 | 2021-05-25 | Microsoft Technology Licensing, Llc | Distinct system registers for logical processors |
US10871967B2 (en) | 2015-09-19 | 2020-12-22 | Microsoft Technology Licensing, Llc | Register read/write ordering |
US10936316B2 (en) | 2015-09-19 | 2021-03-02 | Microsoft Technology Licensing, Llc | Dense read encoding for dataflow ISA |
US10095519B2 (en) | 2015-09-19 | 2018-10-09 | Microsoft Technology Licensing, Llc | Instruction block address register |
US10031756B2 (en) | 2015-09-19 | 2018-07-24 | Microsoft Technology Licensing, Llc | Multi-nullification |
US11977891B2 (en) | 2015-09-19 | 2024-05-07 | Microsoft Technology Licensing, Llc | Implicit program order |
US10452399B2 (en) | 2015-09-19 | 2019-10-22 | Microsoft Technology Licensing, Llc | Broadcast channel architectures for block-based processors |
US10061584B2 (en) | 2015-09-19 | 2018-08-28 | Microsoft Technology Licensing, Llc | Store nullification in the target field |
US10768936B2 (en) | 2015-09-19 | 2020-09-08 | Microsoft Technology Licensing, Llc | Block-based processor including topology and control registers to indicate resource sharing and size of logical processor |
US10678544B2 (en) | 2015-09-19 | 2020-06-09 | Microsoft Technology Licensing, Llc | Initiating instruction block execution using a register access instruction |
US11126433B2 (en) | 2015-09-19 | 2021-09-21 | Microsoft Technology Licensing, Llc | Block-based processor core composition register |
US10198263B2 (en) | 2015-09-19 | 2019-02-05 | Microsoft Technology Licensing, Llc | Write nullification |
US10776115B2 (en) | 2015-09-19 | 2020-09-15 | Microsoft Technology Licensing, Llc | Debug support for block-based processor |
US10719321B2 (en) | 2015-09-19 | 2020-07-21 | Microsoft Technology Licensing, Llc | Prefetching instruction blocks |
US11681531B2 (en) | 2015-09-19 | 2023-06-20 | Microsoft Technology Licensing, Llc | Generation and use of memory access instruction order encodings |
MA44821A (fr) * | 2016-02-27 | 2019-01-02 | Kinzinger Automation Gmbh | Procédé d'allocation d'une pile de registres virtuels dans une machine à pile |
US11687345B2 (en) | 2016-04-28 | 2023-06-27 | Microsoft Technology Licensing, Llc | Out-of-order block-based processors and instruction schedulers using ready state data indexed by instruction position identifiers |
US11531552B2 (en) | 2017-02-06 | 2022-12-20 | Microsoft Technology Licensing, Llc | Executing multiple programs simultaneously on a processor core |
US10963379B2 (en) | 2018-01-30 | 2021-03-30 | Microsoft Technology Licensing, Llc | Coupling wide memory interface to wide write back paths |
US10824429B2 (en) | 2018-09-19 | 2020-11-03 | Microsoft Technology Licensing, Llc | Commit logic and precise exceptions in explicit dataflow graph execution architectures |
WO2020251170A1 (ko) * | 2019-06-13 | 2020-12-17 | 엘지전자 주식회사 | 무선랜 시스템에서 무선 광통신을 통한 상향 링크 전송 기법 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5689647A (en) * | 1989-03-14 | 1997-11-18 | Sanyo Electric Co., Ltd. | Parallel computing system with processing element number setting mode and shortest route determination with matrix size information |
JP2568452B2 (ja) * | 1990-02-27 | 1997-01-08 | シャープ株式会社 | データフロー型情報処理装置 |
JP2003162514A (ja) * | 2001-11-27 | 2003-06-06 | Nec Corp | 複数プロセッサによる並列分散制御方式 |
US7590397B2 (en) * | 2003-09-10 | 2009-09-15 | Sony Corporation | Signal processing apparatus and signal processing method, program, and recording medium |
JP2005108086A (ja) * | 2003-10-01 | 2005-04-21 | Handotai Rikougaku Kenkyu Center:Kk | データ処理装置 |
JP2005198267A (ja) * | 2003-12-10 | 2005-07-21 | Japan Telecom Co Ltd | 中央演算処理装置、制御センタ装置、それらを用いたネットワークシステム、及びその通信制御方法 |
US7324605B2 (en) * | 2004-01-12 | 2008-01-29 | Intel Corporation | High-throughput multicarrier communication systems and methods for exchanging channel state information |
JP2005202873A (ja) | 2004-01-19 | 2005-07-28 | Sony Corp | 分散処理システム、分散処理制御端末、分散処理方法、及び分散処理プログラム |
JP2005259030A (ja) * | 2004-03-15 | 2005-09-22 | Sharp Corp | 性能評価装置、性能評価方法、プログラムおよびコンピュータ読取可能記録媒体 |
JP2006053662A (ja) | 2004-08-10 | 2006-02-23 | Matsushita Electric Ind Co Ltd | 多重プロセッサ |
JP4923240B2 (ja) | 2006-01-17 | 2012-04-25 | 国立大学法人東京工業大学 | プログラム処理装置、並列処理プログラム、プログラム処理方法、並列処理コンパイラ、並列処理コンパイラを格納した記録媒体およびマルチプロセッサシステム |
KR101399361B1 (ko) * | 2006-08-25 | 2014-05-26 | 삼성전자주식회사 | 무선 통신 방법 및 장치 |
US7441099B2 (en) * | 2006-10-03 | 2008-10-21 | Hong Kong Applied Science and Technology Research Institute Company Limited | Configurable SIMD processor instruction specifying index to LUT storing information for different operation and memory location for each processing unit |
JP2008130712A (ja) | 2006-11-20 | 2008-06-05 | Hitachi Maxell Ltd | 3端子型結晶シリコン素子 |
-
2010
- 2010-09-07 JP JP2010199711A patent/JP5057256B2/ja active Active
- 2010-11-10 CN CN201080055008.8A patent/CN102770855B/zh active Active
- 2010-11-10 EP EP10834352.6A patent/EP2507718A4/en not_active Withdrawn
- 2010-11-10 KR KR1020127014546A patent/KR101450675B1/ko active IP Right Grant
- 2010-11-11 EP EP10834470A patent/EP2509002A1/en not_active Withdrawn
- 2010-11-11 WO PCT/JP2010/070097 patent/WO2011068018A1/ja active Application Filing
- 2010-11-11 JP JP2011544227A patent/JPWO2011068018A1/ja active Pending
- 2010-11-15 TW TW099139208A patent/TWI533208B/zh active
- 2010-11-16 TW TW099139370A patent/TW201131381A/zh unknown
-
2012
- 2012-06-01 US US13/486,927 patent/US8817793B2/en active Active
- 2012-06-12 JP JP2012132973A patent/JP2012194992A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2012194992A5 (ja) | データ処理装置、プログラム、データ構造、データ処理システム、パケットデータ、記録媒体、記憶装置、データ処理方法、データ通信方法および命令セット | |
JP6193467B2 (ja) | 構成可能なマルチコアネットワークプロセッサ | |
GB2577017A (en) | Neural network classification | |
JP2015522196A5 (ja) | ||
JP2013175218A5 (ja) | ||
WO2016036824A4 (en) | Visually specifying subsets of components in graph-based programs through user interactions | |
JP2017535854A5 (ja) | ||
JP2016514299A5 (ja) | ||
RU2014118858A (ru) | Команда векторного типа для поиска равнозначного элемента | |
JP2014534532A5 (ja) | ||
JP2015532749A5 (ja) | ||
JP2015511737A5 (ja) | ||
WO2014133895A3 (en) | Vector register addressing and functions based on a scalar register data value | |
JP2014500546A5 (ja) | ||
JP2018505506A5 (ja) | ||
JP2015511032A5 (ja) | ソフトウエアを開発するためのコンピュータプログラム、方法、コンピュータシステム、装置及びコンピュータ | |
JP2015515052A5 (ja) | ||
JP2017532657A5 (ja) | ||
JP2014132490A5 (ja) | ||
JP2012108889A5 (ja) | ||
JP2015163119A5 (ja) | ||
JP2010039913A5 (ja) | ||
JP2016506001A5 (ja) | ||
JP2014027586A5 (ja) | ||
US10956159B2 (en) | Method and processor for implementing an instruction including encoding a stopbit in the instruction to indicate whether the instruction is executable in parallel with a current instruction, and recording medium therefor |