JP2012194992A - データ処理装置、データ処理システム、パケット、記録媒体、記憶装置およびデータ処理方法 - Google Patents
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- 238000003860 storage Methods 0.000 title claims description 50
- 238000003672 processing method Methods 0.000 title description 5
- 238000000034 method Methods 0.000 claims abstract description 36
- 238000004364 calculation method Methods 0.000 claims description 29
- 230000005540 biological transmission Effects 0.000 description 22
- 239000000872 buffer Substances 0.000 description 19
- 238000010586 diagram Methods 0.000 description 17
- 238000004891 communication Methods 0.000 description 14
- 239000000463 material Substances 0.000 description 14
- 239000011159 matrix material Substances 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 238000009827 uniform distribution Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 238000005253 cladding Methods 0.000 description 2
- 238000009429 electrical wiring Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 239000013307 optical fiber Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000002745 absorbent Effects 0.000 description 1
- 239000002250 absorbent Substances 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000012804 iterative process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 238000004148 unit process Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/82—Architectures of general purpose stored program computers data or demand driven
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
- G06F15/8023—Two dimensional arrays, e.g. mesh, torus
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/40—Transformation of program code
- G06F8/41—Compilation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3854—Instruction completion, e.g. retiring, committing or graduating
- G06F9/3858—Result writeback, i.e. updating the architectural state or memory
Abstract
【解決手段】 データごとに、当該データを識別する識別情報および当該データに対する1つ以上の処理命令を示す命令情報を含む拡張識別情報が付加されたパケットを処理する複数の処理部を備え、前記複数の処理部は、前記パケットのうち、前記拡張識別情報に応じて定まる宛先情報が当該処理部を示すパケットのみを取得する入出力部と、前記入出力部によって取得された前記パケットの前記処理命令を実行する演算部と、をそれぞれ有する。
【選択図】 図1
Description
以下、図2を参照して、データ処理装置を備えたデータ処理システム全体の構成の概略について説明する。
図2に示されているデータ処理システムは、データ処理装置1を備えた並列コンピュータシステムであり、データ処理装置1以外に、記憶装置6、入力装置7、出力装置8、およびバス9を含んで構成されている。また、データ処理装置1、記憶装置6、入力装置7、および出力装置8は、バス9を介して互いに接続されている。なお、データ処理装置1の構成についての詳細な説明は後述する。
次に、データ処理システム全体の動作の概略について説明する。
記憶装置6は、RAM(Random Access Memory)やROM(Read Only Memory)などで構成され、プログラム(実行コード)や当該プログラムの実行に用いられるデータなどを記憶している。また、データ処理装置1は、コンピュータシステムのCPUに相当し、記憶装置6に記憶されているプログラムを実行する。なお、データ処理装置1の動作についての詳細な説明は後述する。
入力装置7は、キーボードやマウスなどで構成され、データやプログラム(ソースプログラムまたは実行コード)を含む情報を外部から当該データ処理システムに入力する。一方、出力装置8は、ディスプレイやプリンタなどで構成され、情報を文字や画像などとして外部に出力する。
なお、上記データ処理装置1、記憶装置6、入力装置7、および出力装置8の分類は、固定的なものではない。例えば、ハードディスクドライブや光ディスクドライブなどの補助記憶装置は、記憶装置6として用いられるが、外部との間で情報を入出力する入力装置7および出力装置8に分類してもよい。
以下、図3を参照して、本発明の一実施形態におけるデータ処理装置の構成について説明する。
図3に示されているデータ処理装置1は、PE(Processor/Processing Element:処理要素/処理素子)100ないし115、MCE(Memory Control/Controlling Element:メモリ制御要素/メモリ制御素子)300ないし303、キャッシュメモリ400、および通信路(伝送路)500を含んで構成されている。
通信路500は、PE間やPEおよびMCE間の情報伝達媒体であり、当該情報伝達には、電気配線による電気信号の伝達以外に、光ファイバによる光信号の伝達や、自由空間における電磁波の伝達も含まれる。ここで、電磁波、特に光を用いて情報伝達を行う場合の通信路500の構成の一例を図13に示す。この場合、各PEは、発光素子を備えた少なくとも1つの送信部、および受光素子を備えた少なくとも1つの受信部を含む。また、図13において、発光素子212は情報伝達元のPEに含まれ、受光素子213は情報伝達先のPEに含まれる。
次に、図4ないし図8を適宜参照して、本実施形態におけるデータ処理装置の動作について説明する。
キャッシュメモリ400は、キャッシュを行いつつ、MCE300ないし303と記憶装置6との間の入出力を制御する。したがって、記憶装置6に記憶されているプログラムやデータなどは、キャッシュメモリ400を介してMCE300ないし303に読み込まれる。
2つのデータ(AおよびB)の加算結果(A+BまたはB+A)を出力する加算命令に対しては、記号「+」と16進表記10Hとが設定されている。一方、2つのデータ(LおよびR)の減算結果(L−R)を出力する減算命令の場合、減算は交換法則が成立しない非可換演算であるため、各データを左側または右側オペランドの何れとするかを示す左右情報(方向情報)を必要とする。そのため、減算命令に対する記号「−」には、さらに左右情報「L」または「R」が付加され、それぞれ16進表記12Hまたは13Hが設定されている。
記号「NOP」と16進表記00Hとが設定されているNOP命令は、何もしない命令である。また、記号「read」と16進表記02Hとが設定されている読み出し命令は、データ(A)が示す記憶装置6のアドレスに記憶されているデータ(*A)を読み出す命令である。なお、命令ではないが、パケットの終端を示すヌル文字として、例えば16進表記FFHが設定されている。
以下、図1を参照して、本実施形態におけるPEの構成について説明する。
図1に示されているPE100ないし115は、入出力部210、比較・選択部230、バッファメモリ240、オペランドバッファ250a、250b、およびALU(Arithmetic Logic Unit:算術論理演算部)260をそれぞれ含んで構成されている。
なお、光を用いて情報伝達を行う場合には、例えば、図13の発光素子212は、各出力ポートに設けられ、受光素子213は、各入力ポートに設けられる。
次に、図9ないし図11を適宜参照して、本実施形態におけるPEの動作について説明する。
入出力部210は、まず、宛先情報算出部211が入力されたパケットの宛先情報を算出する。宛先情報は、パケットを処理すべきPEを示す情報であり、当該パケットの拡張識別情報部分から求めることができる。ここで、図9を参照して、図8においてMCE ID=1、かつ処理ID=1である、最初の5パケットの宛先情報の算出方法について説明する。以下、図9に示すように、当該5パケットをそれぞれパケットP1ないしP5とする。
ここで、図12を参照して、図9に示したパケットP1ないしP5に対するデータ処理装置1の動作の具体例について説明する。
図7に示したパケットの構成は、処理命令部分に5個までの命令しか含むことができない。そのため、より複雑な処理を行うためには、パケットの処理命令部分に命令を追加する必要がある。
図16において、D11ないしD18はデータを示しており、Iaは、命令追加命令を示しており、I11ないしI17は命令追加命令以外の命令を示している。加算命令I16は、データD11(dp)およびデータD12(ii)を加算し、データdp+iiを出力し、加算命令I11は、データD13(sp)およびデータD14(ii)を加算し、データsp+iiを出力する。
次に、乗算命令I13は、データ*(sp+ii)にデータD16(4)を乗算し、データ*(sp+ii)*4を出力する。
次に、加算命令I14は、データ*(sp+ii)*4にデータD17(1)を加算し、データ*(sp+ii)*4+1を出力する。
次に、除算命令I15は、データ*(sp+ii)*4+1をデータD18(2)で除算し、データ[*(sp+ii)*4+1]/2を出力する。
以上のデータフローによって、配列sp[1024]の1つの要素に4を乗算したうえで1を加算し、さらに2で除算した値が配列dp[1024]に格納される。図17は、図16に示したデータフロー図に基づいて生成された基本パケット列に対して、forループを展開した後のパケット列のうち、MCE ID=1、かつ処理ID=1である、最初の8パケットP11ないしP18を示している。
図7において、データ処理装置1によって処理されるパケットの構成を示したが、これに限定されるものではない。ここで、データ処理装置1によって処理されるパケットの他の構成例を図19に示す。なお、図19においては、図17に示したパケットP11ないしP18と同じ実行結果を得られるパケットP31ないしP38が示されている。
パケットP31およびP32は、同一の宛先情報が算出されるため、当該同一の宛先情報が示すPEまで伝達され、命令数情報が示す最初に実行されるべき加算命令I16が実行される。そして、実行結果のデータdp+0に、命令数情報から1を減算した拡張識別情報が付加され、新たなパケットP39が生成される。なお、パケットP39は、命令数情報が「1」となるため、残存している加算命令I16は、宛先情報の算出に用いられない。
[請求項1]
データごとに、当該データを識別する識別情報および当該データに対する1つ以上の処理命令を示す命令情報を含む拡張識別情報が付加されたパケットを処理する複数の処理部を備え、/前記複数の処理部は、/前記パケットのうち、前記拡張識別情報に応じて定まる宛先情報が当該処理部を示すパケットのみを取得する入出力部と、/前記入出力部によって取得された前記パケットの前記処理命令を実行する演算部と、/をそれぞれ有することを特徴とするデータ処理装置。
[請求項2]
前記入出力部は、前記パケットのうち、前記拡張識別情報に応じて動的に定まる前記宛先情報が当該処理部を示すパケットのみを取得することを特徴とする請求項1に記載のデータ処理装置。
[請求項3]
前記入出力部は、前記拡張識別情報から生成される擬似乱数に応じて前記宛先情報を算出する宛先情報算出部を含むことを特徴とする請求項2に記載のデータ処理装置。
[請求項4]
前記入出力部は、前記パケットのうち前記宛先情報が当該処理部を示さないパケットを他の処理部に転送することを特徴とする請求項3に記載のデータ処理装置。
[請求項5]
前記演算部は、前記入出力部によって取得された前記パケットの前記処理命令のうち最初に実行されるべき処理命令を実行し、当該実行によって生成されるデータに、実行された前記処理命令の次に実行されるべき処理命令を最初に実行されるべき処理命令とする前記拡張識別情報が付加されたパケットを生成して前記入出力部に入力することを特徴とする請求項4に記載のデータ処理装置。
[請求項6]
前記演算部は、前記入出力部によって取得された前記パケットの前記処理命令のうち最初に実行されるべき処理命令を実行し、当該実行によって生成されるデータに、実行された前記処理命令を除く前記拡張識別情報が付加されたパケットを生成して前記入出力部に入力することを特徴とする請求項5に記載のデータ処理装置。
[請求項7]
前記処理命令は、2つのパケットの前記データをそれぞれ左側および右側オペランドとする2項演算を行う処理命令を含み、/前記複数の処理部は、/前記パケットを記憶する記憶部と、/前記入出力部によって取得された前記パケットの前記拡張識別情報と前記記憶部に記憶されている前記パケットの前記拡張識別情報とを比較して、当該取得されたパケットおよび当該記憶されているパケットから前記演算部に入力するパケットを選択する比較・選択部と、/をそれぞれさらに有し、/前記比較・選択部は、前記入出力部によって取得された前記パケットの最初に実行されるべき処理命令が前記2項演算を行う処理命令である場合に、前記拡張識別情報の所定の部分が当該取得されたパケットと一致するパケットが前記記憶部に記憶されているときには、当該所定の部分が一致する2つのパケットを組にして前記演算部に入力し、前記拡張識別情報の前記所定の部分が当該取得されたパケットと一致するパケットが前記記憶部に記憶されていないときには、当該取得されたパケットを前記記憶部に記憶させることを特徴とする請求項5または請求項6に記載のデータ処理装置。
[請求項8]
前記処理命令は、1つのパケットの前記データをオペランドとする単項演算を行う処理命令を含み、/前記比較・選択部は、前記入出力部によって取得された前記パケットの最初に実行されるべき処理命令が前記単項演算を行う処理命令である場合には、当該取得されたパケットを前記演算部に入力することを特徴とする請求項7に記載のデータ処理装置。
[請求項9]
前記処理命令は、前記2項演算が非可換演算である場合に前記データを前記左側または右側オペランドの何れとするかを示す左右情報を含み、/前記拡張識別情報の前記所定の部分は、当該拡張識別情報のうち最初に実行されるべき処理命令の前記左右情報以外の部分であることを特徴とする請求項7または請求項8に記載のデータ処理装置。
[請求項10]
前記記憶部は、前記パケットが格納されるハッシュテーブルを含み、/前記比較・選択部は、前記入出力部によって取得された前記パケットの前記拡張識別情報の前記所定の部分に基づいてハッシュ値を算出するハッシュ値算出部を含み、当該取得されたパケットを前記記憶部に記憶させる場合には、当該取得されたパケットを前記ハッシュ値と対応付けて前記ハッシュテーブルに格納することを特徴とする請求項7ないし請求項9の何れかに記載のデータ処理装置。
[請求項11]
前記宛先情報算出部は、前記拡張識別情報の前記所定の部分に基づいて前記擬似乱数を生成することを特徴とする請求項7ないし請求項10の何れかに記載のデータ処理装置。
[請求項12]
前記入出力部は、前記パケットのうち前記宛先情報が当該処理部を示さないパケットを、当該処理部に隣接する処理部に転送することを特徴とする請求項4ないし請求項11の何れかに記載のデータ処理装置。
[請求項13]
前記複数の処理部は、行列状に配置され、/前記入出力部は、前記パケットのうち前記宛先情報が当該処理部を示さないパケットを、前記宛先情報が示す処理部に近づく方向に隣接する処理部に転送することを特徴とする請求項12に記載のデータ処理装置。
[請求項14]
記憶装置に記憶されているプログラムから前記パケットを生成する制御部をさらに備えることを特徴とする請求項1ないし請求項13の何れかに記載のデータ処理装置。
[請求項15]
前記制御部は、前記識別情報が当該制御部を示す発行元情報を含む前記パケットを生成して、前記複数の処理部の何れかに発行し、/前記入出力部は、前記パケットが、処理されるべき前記処理命令を含まない場合には、当該パケットを前記発行元情報が示す制御部に戻すように転送することを特徴とする請求項14に記載のデータ処理装置。
[請求項16]
請求項14または請求項15に記載のデータ処理装置と、/前記プログラムが記憶されている前記記憶装置と、/前記データおよび前記プログラムを含む情報を入出力する入出力装置と、/を備えることを特徴とするデータ処理システム。
[請求項17]
データごとに、当該データを識別する識別情報および当該データに対する1つ以上の処理命令を示す命令情報を含む拡張識別情報が付加され、/データ処理装置の複数の処理部のうち、前記拡張識別情報に応じて定まる宛先情報が示す処理部によって取得されて前記処理命令が実行されることを特徴とするパケット。
[請求項18]
請求項17に記載のパケットが記録された記録媒体。
[請求項19]
請求項17に記載のパケットが記憶されている記憶装置。
[請求項20]
請求項17に記載のパケットのうち、前記識別情報の少なくとも一部が前記データ処理装置の制御部によって付加される中間パケットが記録された記録媒体。
[請求項21]
請求項17に記載のパケットのうち、前記識別情報の少なくとも一部が前記データ処理装置の制御部によって付加される中間パケットが記憶されている記憶装置。
[請求項22]
請求項19または請求項21に記載の記憶装置と、/前記データ処理装置と、/前記データを含む情報を入出力する入出力装置と、/を備えることを特徴とするデータ処理システム。
[請求項23]
複数の処理部が、それぞれ、/データごとに、当該データを識別する識別情報および当該データに対する1つ以上の処理命令を示す命令情報を含む拡張識別情報が付加されたパケットのうち、/前記拡張識別情報に応じて定まる宛先情報が当該処理部を示すパケットのみを取得し、当該パケットの前記処理命令を実行することを特徴とするデータ処理方法。
[請求項24]
前記複数の処理部が、それぞれ、/前記パケットのうち、/前記宛先情報が当該処理部を示さないパケットを他の処理部に転送することを特徴とする請求項23に記載のデータ処理方法。
[請求項25]
前記複数の処理部が、それぞれ、/前記宛先情報が当該処理部を示すパケットを取得した場合には、当該パケットの前記処理命令のうち最初に実行されるべき処理命令を実行するとともに、当該実行によって生成されるデータに、実行された前記処理命令の次に実行されるべき処理命令を最初に実行されるべき処理命令とする前記拡張識別情報が付加されたパケットを生成し、当該生成されたパケットの前記宛先情報に応じて当該生成されたパケットを転送または取得することを特徴とする請求項24に記載のデータ処理方法。
6 記憶装置
7 入力装置
8 出力装置
9 バス
100〜115 PE(処理要素)
210 入出力部
211 宛先情報算出部
212 発光素子
213 受光素子
214a〜214d 出力ポート
215a〜215d 入力ポート
230 比較・選択部
231 ハッシュ値算出部
240 バッファメモリ
250a、250b オペランドバッファ
260 ALU(算術論理演算部)
300〜303 MCE(メモリ制御要素)
400 キャッシュメモリ
500 通信路(伝送路)
501 透過材(コア)
502 反射材(クラッド)
503 吸収材
Claims (7)
- 複数の処理部と、宛先情報算出部と、を備えるデータ処理装置によって処理される複数のパケットのデータ構造であって、
前記複数のパケットは、データごとに、当該データを識別する識別情報および当該データに対する1つ以上の処理命令を示す命令情報を含む拡張識別情報を付加して構成され、
前記複数のパケットのうち、1つのパケットの前記データは、1つ以上の処理命令を示す命令列であり、
前記複数のパケットの前記処理命令は、命令追加命令を含み、
前記宛先情報算出部は、前記拡張識別情報の少なくとも前記命令情報のビット列に基づいて、前記複数のパケットの宛先情報をそれぞれ算出し、
前記複数の処理部は、それぞれ、
前記複数のパケットのうち、前記宛先情報が当該処理部を示すパケットのみを取得し、当該パケットの前記処理命令を実行し、
前記命令追加命令を実行する場合には、最初に実行されるべき処理命令が前記命令追加命令である2つのパケットのうち、一方のパケットの前記命令列である前記データを、他方のパケットの前記命令情報として追加することを特徴とするデータ構造。 - 複数の処理部と、宛先情報算出部と、を備えるデータ処理装置によって処理される複数のパケットのデータ構造であって、
前記複数のパケットは、データごとに、当該データを識別する識別情報および当該データに対する1つ以上の処理命令を示す命令情報を含む拡張識別情報を付加して構成され、
前記複数のパケットのうち、1つのパケットの前記データは、1つ以上の処理命令を示す命令列であり、他のパケットの前記データは、命令追加処理を行うことを示すフラグを含み、
前記宛先情報算出部は、前記拡張識別情報の少なくとも前記命令情報のビット列に基づいて、前記複数のパケットの宛先情報をそれぞれ算出し、
前記複数の処理部は、それぞれ、
前記複数のパケットのうち、前記宛先情報が当該処理部を示すパケットのみを取得し、当該パケットの前記処理命令を実行し、
前記命令追加処理を行う場合には、1つのパケットの前記命令列である前記データを、前記データが前記フラグを含む他の1つのパケットの前記命令情報として追加することを特徴とするデータ構造。 - 請求項1または請求項2に記載のデータ構造を有するパケットが記録された記録媒体。
- 請求項1または請求項2に記載のデータ構造を有するパケットが記憶されている記憶装置。
- 請求項1または請求項2に記載のデータ構造のうち、前記識別情報の少なくとも一部が前記データ処理装置の制御部によって付加される中間パケットが記録された記録媒体。
- 請求項1または請求項2に記載のデータ構造のうち、前記識別情報の少なくとも一部が前記データ処理装置の制御部によって付加される中間パケットが記憶されている記憶装置。
- 請求項4または請求項6に記載の記憶装置と、
前記データ処理装置と、
前記データを含む情報を入出力する入出力装置と、
を備えることを特徴とするデータ処理システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012132973A JP2012194992A (ja) | 2009-12-02 | 2012-06-12 | データ処理装置、データ処理システム、パケット、記録媒体、記憶装置およびデータ処理方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009274033 | 2009-12-02 | ||
JP2009274033 | 2009-12-02 | ||
JP2012132973A JP2012194992A (ja) | 2009-12-02 | 2012-06-12 | データ処理装置、データ処理システム、パケット、記録媒体、記憶装置およびデータ処理方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010199711A Division JP5057256B2 (ja) | 2009-12-02 | 2010-09-07 | データ処理装置、データ処理システムおよびデータ処理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012194992A true JP2012194992A (ja) | 2012-10-11 |
JP2012194992A5 JP2012194992A5 (ja) | 2013-10-17 |
Family
ID=44114874
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010199711A Active JP5057256B2 (ja) | 2009-12-02 | 2010-09-07 | データ処理装置、データ処理システムおよびデータ処理方法 |
JP2011544227A Pending JPWO2011068018A1 (ja) | 2009-12-02 | 2010-11-11 | データ処理装置、データ処理システムおよびデータ処理方法 |
JP2012132973A Pending JP2012194992A (ja) | 2009-12-02 | 2012-06-12 | データ処理装置、データ処理システム、パケット、記録媒体、記憶装置およびデータ処理方法 |
Family Applications Before (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010199711A Active JP5057256B2 (ja) | 2009-12-02 | 2010-09-07 | データ処理装置、データ処理システムおよびデータ処理方法 |
JP2011544227A Pending JPWO2011068018A1 (ja) | 2009-12-02 | 2010-11-11 | データ処理装置、データ処理システムおよびデータ処理方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US8817793B2 (ja) |
EP (2) | EP2507718A4 (ja) |
JP (3) | JP5057256B2 (ja) |
KR (1) | KR101450675B1 (ja) |
CN (1) | CN102770855B (ja) |
TW (2) | TWI533208B (ja) |
WO (1) | WO2011068018A1 (ja) |
Families Citing this family (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10698859B2 (en) | 2009-09-18 | 2020-06-30 | The Board Of Regents Of The University Of Texas System | Data multicasting with router replication and target instruction identification in a distributed multi-core processing architecture |
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US9792252B2 (en) | 2013-05-31 | 2017-10-17 | Microsoft Technology Licensing, Llc | Incorporating a spatial array into one or more programmable processor cores |
JP6298937B2 (ja) * | 2013-10-14 | 2018-03-20 | 武者野 満 | データ処理装置 |
US9946548B2 (en) | 2015-06-26 | 2018-04-17 | Microsoft Technology Licensing, Llc | Age-based management of instruction blocks in a processor instruction window |
US9952867B2 (en) | 2015-06-26 | 2018-04-24 | Microsoft Technology Licensing, Llc | Mapping instruction blocks based on block size |
US10191747B2 (en) | 2015-06-26 | 2019-01-29 | Microsoft Technology Licensing, Llc | Locking operand values for groups of instructions executed atomically |
US9720693B2 (en) | 2015-06-26 | 2017-08-01 | Microsoft Technology Licensing, Llc | Bulk allocation of instruction blocks to a processor instruction window |
US9940136B2 (en) | 2015-06-26 | 2018-04-10 | Microsoft Technology Licensing, Llc | Reuse of decoded instructions |
US10175988B2 (en) | 2015-06-26 | 2019-01-08 | Microsoft Technology Licensing, Llc | Explicit instruction scheduler state information for a processor |
US10409599B2 (en) | 2015-06-26 | 2019-09-10 | Microsoft Technology Licensing, Llc | Decoding information about a group of instructions including a size of the group of instructions |
US11755484B2 (en) | 2015-06-26 | 2023-09-12 | Microsoft Technology Licensing, Llc | Instruction block allocation |
US10346168B2 (en) | 2015-06-26 | 2019-07-09 | Microsoft Technology Licensing, Llc | Decoupled processor instruction window and operand buffer |
US10409606B2 (en) | 2015-06-26 | 2019-09-10 | Microsoft Technology Licensing, Llc | Verifying branch targets |
US10169044B2 (en) | 2015-06-26 | 2019-01-01 | Microsoft Technology Licensing, Llc | Processing an encoding format field to interpret header information regarding a group of instructions |
CN108139898B (zh) * | 2015-08-11 | 2021-03-23 | 起元技术有限责任公司 | 数据处理图编译 |
US10061584B2 (en) | 2015-09-19 | 2018-08-28 | Microsoft Technology Licensing, Llc | Store nullification in the target field |
US10936316B2 (en) | 2015-09-19 | 2021-03-02 | Microsoft Technology Licensing, Llc | Dense read encoding for dataflow ISA |
US10095519B2 (en) | 2015-09-19 | 2018-10-09 | Microsoft Technology Licensing, Llc | Instruction block address register |
US10198263B2 (en) | 2015-09-19 | 2019-02-05 | Microsoft Technology Licensing, Llc | Write nullification |
US11681531B2 (en) | 2015-09-19 | 2023-06-20 | Microsoft Technology Licensing, Llc | Generation and use of memory access instruction order encodings |
US10031756B2 (en) | 2015-09-19 | 2018-07-24 | Microsoft Technology Licensing, Llc | Multi-nullification |
US10871967B2 (en) | 2015-09-19 | 2020-12-22 | Microsoft Technology Licensing, Llc | Register read/write ordering |
US10452399B2 (en) | 2015-09-19 | 2019-10-22 | Microsoft Technology Licensing, Llc | Broadcast channel architectures for block-based processors |
US11016770B2 (en) | 2015-09-19 | 2021-05-25 | Microsoft Technology Licensing, Llc | Distinct system registers for logical processors |
US10768936B2 (en) | 2015-09-19 | 2020-09-08 | Microsoft Technology Licensing, Llc | Block-based processor including topology and control registers to indicate resource sharing and size of logical processor |
US11977891B2 (en) | 2015-09-19 | 2024-05-07 | Microsoft Technology Licensing, Llc | Implicit program order |
US10180840B2 (en) | 2015-09-19 | 2019-01-15 | Microsoft Technology Licensing, Llc | Dynamic generation of null instructions |
US10719321B2 (en) | 2015-09-19 | 2020-07-21 | Microsoft Technology Licensing, Llc | Prefetching instruction blocks |
US10678544B2 (en) | 2015-09-19 | 2020-06-09 | Microsoft Technology Licensing, Llc | Initiating instruction block execution using a register access instruction |
US11126433B2 (en) | 2015-09-19 | 2021-09-21 | Microsoft Technology Licensing, Llc | Block-based processor core composition register |
US10776115B2 (en) | 2015-09-19 | 2020-09-15 | Microsoft Technology Licensing, Llc | Debug support for block-based processor |
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-
2010
- 2010-09-07 JP JP2010199711A patent/JP5057256B2/ja active Active
- 2010-11-10 CN CN201080055008.8A patent/CN102770855B/zh active Active
- 2010-11-10 KR KR1020127014546A patent/KR101450675B1/ko active IP Right Grant
- 2010-11-10 EP EP10834352.6A patent/EP2507718A4/en not_active Withdrawn
- 2010-11-11 EP EP10834470A patent/EP2509002A1/en not_active Withdrawn
- 2010-11-11 JP JP2011544227A patent/JPWO2011068018A1/ja active Pending
- 2010-11-11 WO PCT/JP2010/070097 patent/WO2011068018A1/ja active Application Filing
- 2010-11-15 TW TW099139208A patent/TWI533208B/zh active
- 2010-11-16 TW TW099139370A patent/TW201131381A/zh unknown
-
2012
- 2012-06-01 US US13/486,927 patent/US8817793B2/en active Active
- 2012-06-12 JP JP2012132973A patent/JP2012194992A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003162514A (ja) * | 2001-11-27 | 2003-06-06 | Nec Corp | 複数プロセッサによる並列分散制御方式 |
Also Published As
Publication number | Publication date |
---|---|
US8817793B2 (en) | 2014-08-26 |
EP2507718A1 (en) | 2012-10-10 |
CN102770855A (zh) | 2012-11-07 |
TW201120745A (en) | 2011-06-16 |
JP2011138479A (ja) | 2011-07-14 |
JP5057256B2 (ja) | 2012-10-24 |
TWI533208B (zh) | 2016-05-11 |
CN102770855B (zh) | 2015-06-17 |
EP2507718A4 (en) | 2017-12-27 |
JPWO2011068018A1 (ja) | 2013-04-18 |
TW201131381A (en) | 2011-09-16 |
WO2011068018A1 (ja) | 2011-06-09 |
KR20120101433A (ko) | 2012-09-13 |
KR101450675B1 (ko) | 2014-10-14 |
US20130028260A1 (en) | 2013-01-31 |
EP2509002A1 (en) | 2012-10-10 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
A02 | Decision of refusal |
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