WO2013141290A1 - データ処理装置、データ処理システム、データ構造、記録媒体、記憶装置およびデータ処理方法 - Google Patents

データ処理装置、データ処理システム、データ構造、記録媒体、記憶装置およびデータ処理方法 Download PDF

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WO2013141290A1
WO2013141290A1 PCT/JP2013/058039 JP2013058039W WO2013141290A1 WO 2013141290 A1 WO2013141290 A1 WO 2013141290A1 JP 2013058039 W JP2013058039 W JP 2013058039W WO 2013141290 A1 WO2013141290 A1 WO 2013141290A1
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WO
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packet
processing
instruction
data
loop
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PCT/JP2013/058039
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English (en)
French (fr)
Inventor
武者野　満
Original Assignee
株式会社Mush-A
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/82—Architectures of general purpose stored program computers data or demand driven

Definitions

  • the present invention relates to a data processing device, a data processing system, a data structure, a recording medium, a storage device, and a data processing method.
  • a Neumann architecture As a computer architecture, a Neumann architecture is generally known in which instructions are sequentially read from a storage device (memory), fetched, decoded, and executed.
  • the Neumann architecture is an instruction-centric processing system in which the execution order of instructions is determined in advance and processing is performed while collecting operands (operation target data) each time.
  • a superscalar processor is known as a CPU (Central Processing Unit) architecture for processing a plurality of instructions in parallel.
  • the superscalar processor is capable of out-of-order processing in which instructions are issued to and executed by execution nodes in the order of arrival of operands.
  • the scheduler since the scheduler rearranges the execution results in the correct order while checking the data dependency, the increase in the number of instructions that can be executed at the same time causes the complexity of the scheduler.
  • the present applicant has proposed a parallel computer based on a new data-driven architecture (hereinafter referred to as a new data-driven computer) in order to solve the problem of the Neumann computer (Patent Document 1 and Patent Document 1). 2).
  • the new data-driven computer is intended for processing packets in which operand data and operator instructions are integrated, and the instructions included in each packet are determined by the bit string itself of the packet. It is executed on the destination PE (Processor / Processing Element). Therefore, when one instruction is executed in the current PE, a packet including a plurality of instructions moves to the next PE (including the current PE) determined by the bit string after execution and sequentially moves between the PEs. The instruction is executed.
  • the new data driven computer dynamically arranges the packets to be processed based on the bit string itself to achieve both versatility and high speed.
  • JP 2011-138479 A International Publication No. 2011/0668018
  • PEs are arranged in a matrix and, like the tile processor, only adjacent PEs are connected to each other, thereby avoiding the problem of wiring delay. It was.
  • the average moving distance of each packet (the average number of PEs passed through) increases as the total number of PEs increases. Will increase. Therefore, for each packet, the ratio of travel time to the entire processing time increases, and for each PE, the ratio of packets transferred to neighboring PEs increases with respect to packets to be acquired and processed, resulting in a large overhead. turn into. Therefore, even if the number of PEs is increased, it is not possible to improve the processing capacity of the entire apparatus commensurate with it.
  • Patent Document 1 also proposes a configuration in which each PE includes a plurality of channels for each input / output port, and the overhead is reduced by increasing the number of input / output channels included in each PE in this way. can do.
  • this method increases the circuit scale (number of gates) of the input / output units of each PE and the communication path between the PEs in the entire apparatus, and limits the number of PEs that can be mounted on the apparatus. Therefore, it is not suitable for the purpose of increasing the number of PEs and improving the processing capability.
  • the main present invention for solving the above-described problems is arranged in a matrix, and for each data, extended identification information including identification information for identifying the data and instruction information indicating one or more processing instructions for the data is added.
  • a plurality of processing units for processing the packet, the plurality of processing units, a destination information calculation unit for calculating destination information of the packet according to the extended identification information, and the destination information of the packet An input / output unit that acquires only a packet indicating a processing unit and transfers a packet whose destination information does not indicate the processing unit to a processing unit adjacent to the processing unit indicated by the destination information; and the input / output unit An operation unit that executes the processing instruction of the packet acquired by the destination information calculation unit, wherein the destination information calculation unit includes at least the identification among the extended identification information Based on the bit string of the first part including a part of the information, first destination information indicating any one of a plurality of processing unit groups obtained by dividing the plurality of processing units as a whole is calculated, and the extended identification information Among these processing units
  • the overhead associated with the movement of the packet between PEs can be reduced, and the overall processing capability can be improved.
  • PE processing element
  • MCE memory control element
  • MCE memory control element
  • FIG. 11 is a diagram illustrating an example of a developed packet sequence generated by an MCE (memory control element) in the data processing apparatus of Patent Literature 1.
  • the data processing system shown in FIG. 2 is a parallel computer system including a data processing device 1, and includes a storage device 6, an input device 7, an output device 8, and a bus 9 in addition to the data processing device 1. It is configured.
  • the data processing device 1, the storage device 6, the input device 7, and the output device 8 are connected to each other via a bus 9. A detailed description of the configuration of the data processing apparatus 1 will be given later.
  • the storage device 6 includes a RAM (Random Access Memory), a ROM (Read Only Memory), and the like, and stores a program (executable code), data used for executing the program, and the like.
  • the data processing device 1 corresponds to a CPU of a computer system and executes a program stored in the storage device 6. A detailed description of the operation of the data processing apparatus 1 will be described later.
  • the input device 7 is composed of a keyboard, a mouse, and the like, and inputs information including data and programs (source program or execution code) from the outside to the data processing system.
  • the output device 8 includes a display, a printer, and the like, and outputs information to the outside as characters, images, and the like.
  • the classification of the data processing device 1, the storage device 6, the input device 7, and the output device 8 is not fixed.
  • an auxiliary storage device such as a hard disk drive or an optical disk drive is used as the storage device 6, but may be classified into an input device 7 and an output device 8 that input / output information to / from the outside.
  • the data processing apparatus 1 shown in FIG. 3 includes PEs 100 to 163, an MCE (Memory Control / Controlling Element) 300, a cache memory 400, and a communication path (transmission path) 500. It is configured.
  • MCE Memory Control / Controlling Element
  • cache memory 400 cache memory
  • communication path 500 transmission path
  • the data processing apparatus 1 includes a plurality of PEs corresponding to processing units, and each PE is connected to each other via a communication path 500.
  • the data processing device 1 includes 64 PEs 100 to 163 arranged in a matrix of 8 rows and 8 columns.
  • PEs 100 to 163 are assumed to be connected to each other only between adjacent PEs. A detailed description of the configuration of each PE will be given later.
  • the coordinates (X, Y) of the PEs 100 to 163 are expressed as (0, 0) to (7, 7), respectively, as shown in FIG. It is possible to set an identification number having 3 bits and the Y coordinate as the lower 3 bits.
  • the identification number set in this way matches the last two digits of the three-digit code of each PE shown in FIG. For example, the identification number of PE 107 located at coordinates (0, 7) is 7 (000111 in binary notation), and the identification number of PE 156 located at coordinates (7, 0) is 56 (111000 in binary notation). It becomes.
  • the data processing apparatus 1 includes at least one MCE corresponding to a control unit, and each MCE is connected to one of the PEs 100 to 163 via the communication path 500.
  • each MCE is connected to one of the PEs 100 to 163 via the communication path 500.
  • the data processing apparatus 1 includes only one MCE 300.
  • the MCE 300 is connected to adjacent PEs 100 to 107.
  • the cache memory 400 is connected to the MCE 300.
  • the cache memory 400 is connected to the storage device 6 (not shown) outside the data processing device 1 via the bus 9 described above.
  • the cache memory 400 controls input / output between the MCE 300 and the storage device 6 while performing caching. Therefore, programs, data, and the like stored in the storage device 6 are read into the MCE 300 via the cache memory 400.
  • FIG. 4 shows, as an example of the source program PR0, a process of storing, in the array dp [1024], a value obtained by dividing each element of the array sp [1024] described in C ++ language by 2.
  • the execution code PR1 may be a program described in an assembly language that is substantially in one-to-one correspondence with the machine language, instead of the machine language program.
  • the MCE 300 generates an initial packet sequence to be described later from the read execution code PR1 based on the data flow diagram.
  • the MCE 300 does not need to generate the data flow diagram itself, but in this embodiment, for convenience of explanation, the MCE 300 first generates the data flow diagram, and then generates the initial packet sequence based on the data flow diagram.
  • each instruction is roughly classified into a 2-input / 1-output instruction, a 1-input / 1-output instruction, and a loop-related instruction.
  • the 2-input / 1-output instruction is an instruction that performs a binary operation using the two input data as the left and right operands, respectively, and the one-input / one-output instruction has one input data as the operand.
  • the loop-related instruction is an instruction added to the data processing apparatus of the present embodiment in order to expand the loop processing in each PE.
  • each instruction has a fixed length of 8 bits, for example.
  • each data is either left or right operand. It requires left and right information (direction information). Therefore, the left and right information “L” or “R” is further added to the symbol “ ⁇ ” for the subtraction instruction, and hexadecimal notation 12H or 13H is set, respectively.
  • a symbol “/” (“/ L” and “/ R”) with left and right information added, and , Hexadecimal notation 16H and 17H are set.
  • the left / right information “L” indicates data to be the left operand
  • the left / right information “R” indicates data to be the right operand.
  • the LSB (Least Significant Bit) of each instruction is assigned exclusively for left and right information. Therefore, in the following instructions (excluding the null character), the LSB of the instruction having the left / right information “L” and the instruction having no left / right information is 0, and the LSB of the instruction having the left / right information “R” is 1. . Therefore, left and right information can be easily added to an addition instruction, a multiplication instruction, or the like that performs a commutative operation that satisfies the exchange law.
  • the write command in which the symbols “write” (“writeL” and “writeR”) to which the left / right information is added and the hexadecimal notations 18H and 19H are set is stored at the address of the storage device 6 indicated by the data (L). This is an instruction to write data (R) to the data (* L) being recorded. Note that “*” is an indirect reference operator.
  • the data addition command in which the symbols “Dap” (“DapL” and “DapR”) to which the left and right information are added and the hexadecimal notations 50H and 51H are set includes a packet ( R) is a command for adding a data portion.
  • instructions added with symbols “Iap1” to “Iap4” (“Iap1L” to “Iap4L” and “Iap1R” to “Iap4R”) with left and right information added, and hexadecimal notation 60H to 67H are added.
  • Each of the instructions is an instruction for adding the data portion of the packet (R) to the processing instruction portion of the packet (L) described later.
  • the 1-input / 1-output command will be described. Note that the 1-input / 1-output instruction has only one data as an operand, and therefore has no left / right information.
  • the NOP instruction in which the symbol “NOP” and hexadecimal notation 00H are set is an instruction that does nothing.
  • the read command in which the symbol “read” and hexadecimal notation 02H are set is a command for reading data (* A) stored at the address of the storage device 6 indicated by the data (A).
  • hexadecimal notation FFH is set as a null character indicating the end of the packet, for example.
  • loop related instructions will be described. Here, only an outline will be described, and details will be described later with a specific example.
  • the pack (packing) command in which the symbols “pack” (“packL” and “packR”) with the left and right information added and the hexadecimal notations 70H and 71H are set, the data part of the packet (L) and the packet ( R) is a command that bundles the data portion with the data portion of one packet. Therefore, the pack instruction is a 2-input / 1-output instruction.
  • Duplicate (duplicate) instructions in which the symbols “dup” (“dupL” and “dupR”) with left and right information added, and hexadecimal notation 72H and 73H are set, duplicate the data portion of the packet (L). This is an instruction to distribute the data portion of two packets. At this time, the data portion of the packet (R) is added to the processing instruction portion of the packet newly generated by duplication and distribution. Therefore, the duplicate instruction is a 2-input / 2-output instruction.
  • the step command that is set with the symbols “step” (“stepL” and “stepR”) to which the left and right information is added and the hexadecimal notation 74H and 75H is set in the packet (R) and the packet (L).
  • This is an instruction for generating template information corresponding to the data portion (hereinafter referred to as S template) and registering it in a template buffer to be described later.
  • S template data portion
  • the step command is a 2-input / 0-output (however, S template is generated) command.
  • Each of the instructions is an instruction for generating template information (hereinafter referred to as R template) corresponding to the packet (R) and the data portion of the packet (L) and registering it in the template buffer. At that time, the packet (R) itself disappears. Therefore, the repeat instruction is a 2-input / 1-output (further, R template is generated) instruction.
  • the MCE 300 generates a data flow diagram using the instruction set shown in FIG.
  • FIG. 6 shows a data flow diagram generated from the execution code PR1, and corresponds to the source program PR0 shown in FIG.
  • D1 to D8 indicate data
  • I1 to I13 indicate instructions.
  • a double line represents generation of a packet group composed of a plurality of packets and processing for the generated packet group.
  • Data D2 indicates a loop ID pitch (increment of loop ID) to be described later, and is 1 in the case of a single loop or an innermost loop. Then, it is shown that 1024 packet groups in which the loop ID increases by 1 should be generated by the combination of the data D1 and D2.
  • Data D3 and D4 are pointers indicating arrays dp [1024] and sp [1024], respectively, and data D5 indicates a divisor 2 in the division within the loop.
  • Data D6 indicates an instruction to be added to the processing instruction portion of a packet newly generated by executing the duplicate instruction.
  • the data D8 indicates a step pitch (increment of data corresponding to the loop variable ii), which will be described later, and becomes “1” from “ii ++” in the source program.
  • the combination of the data D1 and D2 and the combination of the data D7 and D8 should generate a group of 1024 packets whose data is the loop variable ii in which the loop ID increases by 1 and increases from the initial value 0 by 1. It has been shown.
  • the commands I9 to I13 below the long broken line are commands for the packet group generated by the expansion of the loop processing, a detailed description thereof will be described later.
  • FIG. 7 shows an initial packet sequence generated based on the data flow diagram shown in FIG. 6 before each instruction is executed.
  • Each packet consists of a data part (data section) and an extended identification information part (extended identification information section).
  • the extended identification information part includes an identification information part (identificationidentinformationidentsection) and a processing instruction (command information) part (processing instructions section).
  • Each packet may be appropriately encoded for the purpose of encryption or compression.
  • the identification information part includes, for example, a general-purpose ID and a loop ID.
  • the general-purpose ID is used for, for example, issuer information indicating the MCE that generated the packet.
  • the processing instruction portion includes instruction number information in addition to up to eight instructions 1 to 8. Further, the instructions are arranged in the reverse order of the execution order, and the instruction to be executed first is arranged at the tail, and thereafter the null character. Furthermore, although the instruction number information indicates the number of unprocessed instructions, it may be counted each time.
  • the data part includes the data type information and extension flag of the data in addition to the data body.
  • the data type information indicates a data type such as “integer type”, “floating point type (floating)”, “pointer type (pointer)”.
  • command type (command)” is provided as a data type, and the data of the command type is added as an instruction to the processing instruction part of the packet by executing an instruction addition instruction or a duplicate instruction.
  • the extension flag is used for an instruction addition function (instruction addition processing in Patent Document 1) different from the instruction addition instruction.
  • the initial packet sequence composed of the packets P1 to P8 is obtained by reconfiguring the data flow diagram shown in FIG. 6 for each of the eight data D1 to D8.
  • the data is generated by adding identification information and a processing instruction, and issued from the MCE 300 to any of the adjacent PEs 100 to 107.
  • the packet issued from the MCE 300 is transmitted via the communication path 500 to the PE indicated by destination information described later among the PEs 100 to 163.
  • Each PE corresponds to an execution node that executes a processing instruction included in the packet. A detailed description of the operation of each PE will be described later.
  • the data processing apparatus of the present invention is not limited to a configuration including an MCE that generates a packet sequence from an execution code PR1 described in a machine language or an assembly language, as shown in the present embodiment.
  • the storage device 6 may store a program expressed by a syntax tree as an intermediate code generated at an intermediate stage when compiling from the source program PR0 to the execution code PR1.
  • the syntax tree has a tree structure in which operands are placed in leaf nodes (leaf node) and operators are placed in internal nodes (internal node). Is easily generated.
  • the storage device 6 may store initial packet sequences (initial packet sequences) generated in advance by an external device including a compiler.
  • the MCE 300 can issue each packet to the adjacent PE as it is.
  • the storage device 6 may store intermediate packet sequences (interim packet sequences) in which some or all of the identification information portion is omitted from the initial packet sequence or null characters are stored.
  • the MCE 300 issues each packet to the adjacent PE after adding the omitted identification information part.
  • a packet group generated by the expansion of the loop processing may be directly input from the external device to the data processing device.
  • the external device in this case may include other data processing devices operating in parallel.
  • FIG. 1 Another example of the relationship between the source program and the program (execution code) processed by the data processing device 1 is shown in FIG.
  • the compiler generates an initial packet sequence or an intermediate packet sequence from the source program PR0 described in a high-level language based on the data flow diagram. Further, in the storage device 6, these packet sequences are appropriately encoded and stored as an execution code PR2. Then, the execution code PR2 is read into the MCE 300.
  • PEs 100 to 163 shown in FIG. 1 include an input / output unit 210, a comparison / selection unit 230, a buffer memory 240, an instruction decoder 250, an ALU (Arithmetic Logic Unit) 260, a packet generation unit 270, and Each of them includes a template buffer 280.
  • the instruction decoder 250 and the ALU 260 correspond to the calculation unit.
  • the input / output unit 210 includes a destination information calculation unit 211, output ports 214a to 214d, and input ports 215a to 215d.
  • the input / output unit 210 receives a packet, data read from the storage device 6 and the like via each input port. Further, the input / output unit 210 outputs a packet, data to be written in the storage device 6 and the like via each output port.
  • Each input / output port (input port and output port) is connected to an adjacent PE or MCE via the communication path 500 (not shown).
  • each input / output port may include a plurality of channels, and the plurality of channels may be used to input / output packets, data, and the like between adjacent PEs or between PEs and MCEs.
  • the packet is input from the input / output unit 210 to the comparison / selection unit 230.
  • the comparison / selection unit 230 includes a hash value calculation unit 231 and inputs / outputs packets to / from the buffer memory 240 corresponding to the packet storage unit. Further, from the comparison / selection unit 230, packets having data as left and right operands are input to the ALU 260 via the instruction decoder 250. A packet newly generated by the ALU 260 is input to the input / output unit 210 again. When the destination information of the newly generated packet indicates the PE, the packet is input from the input / output unit 210 to the comparison / selection unit 230 again.
  • template information is further input to the packet generation unit 270 from the instruction decoder 250.
  • the packet generator 270 inputs and outputs template information to and from the template buffer 280 corresponding to the template storage unit. Then, the packet newly generated by the packet generation unit 270 is input to the input / output unit 210 again.
  • the input / output unit 210 first calculates the destination information of the packet input by the destination information calculation unit 211.
  • the destination information is information indicating the PE that should process the packet, and can be obtained from the extended identification information portion of the packet.
  • the calculation method of the destination information in this embodiment is demonstrated.
  • the destination information calculation unit 211 first extracts only the extended identification information portion from each packet, and masks the left and right information of the instruction to be executed first among the extended identification information.
  • the instruction to be executed first is arranged at the end of the packet (immediately before the null character), and the LSB of each instruction is assigned exclusively for left and right information. Therefore, the last bit of the extended identification information (immediately before the null character) may be masked with 0 or 1.
  • the destination information calculation unit 211 divides the masked extended identification information into an identification information part and a processing instruction part, generates a pseudo (pseudo) random number based on each part, In response, destination information is calculated.
  • a 2-bit pseudo random number Rid of 0 to 3 (00 to 11 in binary notation) is generated from the identification information part, and 0 to 15 (binary notation) is generated from the processing instruction part. 0000 to 1111) is generated as a 4-bit pseudorandom number Rcm.
  • pseudo-random numbers Rid and Rcm are generated from the identification information and the (masked) processing instruction, respectively, and in accordance with these pseudo-random numbers, coordinates in the same format as the coordinates of each PE shown in FIG. 3 (X , Y) can be calculated as destination information. Further, as described above, the identification number of each PE having the X coordinate as the upper 3 bits and the Y coordinate as the lower 3 bits may be used as the destination information.
  • the same pseudo-random numbers Rid and Rcm are generated from the packet with the same masked extended identification information, and the same destination information is calculated.
  • FIG. 10 shows the correspondence between the destination information calculated in this way and each PE.
  • the 2 bits Xi and Yi of the pseudo random number Rid are the upper 1 bit (most significant bit) of the X coordinate and the Y coordinate, respectively. Therefore, the PE (destination PE) indicated by the destination information (X, Y) is included in any of the four blocks (blocks) surrounded by the long broken lines in FIG. 10 according to the Xi and Yi. Become.
  • the calculated destination information indicates any section according to the pseudo random number Rid (first destination information) generated from the identification information, and the pseudo random number Rcm (second destination information) generated from the processing instruction. ) Indicates the position of the PE in the section.
  • the destination information calculation unit 211 may be configured to calculate the destination information with reference to a pre-generated pseudo random number table. In this case, the destination information calculation unit 211 does not need to generate a pseudo-random number for each packet, so that the destination information calculation time can be shortened.
  • LCG Linear Congruential Generator
  • LFSR Linear Feedback Shift Register
  • the calculated destination information may be added to the packet and the destination information may be reused.
  • the destination information can be used as it is in other cases by adding the destination information. . In this case, it is not necessary to calculate the destination information for the packet to which the destination information is added.
  • the input / output unit 210 determines whether or not the destination information of the packet indicates the PE.
  • the input / output unit 210 acquires the packet and inputs the packet to the comparison / selection unit 230.
  • the packet is transferred to the PE adjacent in the direction approaching the PE indicated by the destination information.
  • the input / output unit of each PE performs this operation, each packet is transmitted and acquired up to the PE indicated by the destination information.
  • each packet first moves in the y-axis direction in FIG. 10 until the PE and Y coordinates indicated by the destination information match, and then moves in the x-axis direction in FIG. 10 until the X coordinates match. .
  • the packet movement path is always the shortest.
  • the direction change during movement is once or zero, and the frequency of use of the communication path 500 between the PEs can be averaged.
  • the packet when the destination information of a packet issued from the MCE 300 to the PE 103 indicates the PE 127, the packet is transmitted to the PE 127 via the PE 111 and the PE 119. Also, as an example, when the destination information of a newly generated packet processed by PE 127 indicates PE 108, the packet is transmitted to PE 108 via PE 126, PE 125, PE 124, and PE 116.
  • the comparison / selection unit 230 selects, as a processing target (command execution target), a command that can be executed from among packets acquired by the input / output unit 210 (hereinafter referred to as an acquisition packet), and outputs a command decoder Input to 250.
  • the comparison / selection unit 230 stores a packet incapable of executing an instruction in the buffer memory 240 and reads a packet stored in the buffer memory 240 (hereinafter referred to as a storage packet).
  • the comparison / selection unit 230 inputs only the acquisition packet to the instruction decoder 250.
  • the comparison / selection unit 230 determines that the masked extended identification information is the acquisition packet. The packet that matches is searched from the stored packet. When there is a matching stored packet, the comparison / selection unit 230 selects the two matching packets as processing targets and inputs them to the instruction decoder 250. When there is no matching stored packet, the comparison / selection unit 230 stores the acquired packet in the buffer memory 240.
  • the buffer memory 240 includes a hash table in order to efficiently search for a stored packet in which the masked extended identification information matches the acquired packet.
  • the hash value calculation unit 231 calculates a hash value from the acquired packet. The hash value is calculated based on the masked extended identification information of the acquired packet, as in the case of the destination information. Then, when storing the acquired packet in the buffer memory 240, the comparison / selection unit 230 stores the acquired packet in the hash table in association with the hash value.
  • FIG. 11 shows an example of a hash table implemented in the buffer memory 240.
  • an open addressing method (open ⁇ addressing) is used as a hash collision resolution method
  • a linear search method (linear probing) is used as a rehashing procedure.
  • FIG. 11 shows, as an example, a case where packets 2 to 5 having a hash value n are stored after a packet 1 having a hash value n + 3 is stored.
  • the packet 1 is stored at the position of the element n + 3 of the route array [256], and the flag “1” and the count value “1” are set.
  • Packets 2 to 5 are stored at the positions of elements n, n + 1, n + 2, and n + 4, respectively, and a flag “1” and a count value “4” are set at the position of element n.
  • the instruction decoder 250 reads (interprets) an instruction to be executed first of one or two packets input from the comparison / selection unit 230 and inputs the packet to the ALU 260. At this time, if the instruction to be executed first is a repeat instruction or a step instruction, template information (R template or S template) is generated and input to the packet generator 270.
  • the ALU 260 performs arithmetic operation (integer operation and / or floating point operation), logical operation, etc. on the data part (operand) of one or two packets input from the instruction decoder 250, and outputs the operation result. . More specifically, the ALU 260 executes the instruction to be executed first for the input packet data, and adds the extended identification information excluding the executed instruction to the execution result data. A new packet is generated and input to the input / output unit 210 again.
  • the packet generation unit 270 first registers the template information input from the instruction decoder 250 in the template buffer 280. Further, the packet generation unit 270 generates a packet group for the number of loop repetitions for each template information based on the template information registered in the template buffer 280 and inputs the packet group to the input / output unit 210. The generation of the packet group is performed automatically (every clock) independently of the operation of each unit other than the packet generation unit 270.
  • each PE acquires only a packet whose destination information indicates the PE, and forwards a packet whose destination information does not indicate the PE to another PE. Then, the instruction to be executed first is executed on the acquired packet data, and a new packet is generated by adding the extended identification information excluding the executed instruction to the execution result data. The packet is transferred or acquired according to the destination information.
  • the destination information calculation unit 211 and the hash value calculation unit 231 each have different destination information and different values from the other cases. Calculate a hash value. That is, when the instruction to be executed first is a repeat instruction, the portion of the extended identification information used for calculating the destination information and the hash value is different from the masked extended identification information. A detailed description of the destination information and hash value calculation method in this case will be given in a specific description of a repeat instruction to be described later.
  • the first (last) instruction to be executed is the pack instruction I1, and the extended identification information is identical except for the left and right information of the pack instruction I1. Destination information is calculated. Therefore, the packets P1 and P2 are transmitted and acquired up to the same PE indicated by the calculated destination information. Then, the pack instruction I1 is executed in the ALU 260 of the PE. As a result, as shown in FIG. 12, the data D1 (1024) and the data D2 (1) are bundled in the data part, and the pack instruction I1 is excluded. A new packet P9 is generated. Similarly, the pack instruction I2 is executed for the packets P7 and P8. As a result, the data D7 (0) and the data D8 (1) are bundled in the data part, and a new packet excluding the pack instruction I2 is included. P10 is generated.
  • the pack instruction is executed for integer type data, and the integer type data is set to a fixed length of, for example, 32 bits, whereby two integer type data are converted into a data portion of one packet. Can be bundled. Further, in order to indicate that the data part is composed of two integer data, the data types of the packets P9 and P10 generated by executing the pack instruction are “packed”.
  • the first instruction to be executed is a repeat instruction I3, and in the processing instruction portion (instruction 5 of the packet P9 and instruction 3 of the packet P3) in which the instruction to be executed next is stored.
  • Instruction 5 of the packet P9 and instruction 3 of the packet P3 in which the instruction to be executed next is stored.
  • the integer is used as a down counter when executing a repeat instruction, and the repeat instruction is handled as a substantially 16-bit instruction including a down counter.
  • extended identification information P9 ′ and P3 ′ including only a 16-bit repeat instruction (I3 + “4”) to be executed first is included in the processing instruction part.
  • the destination information and the hash value are calculated using the information. Since the extended identification information P9 'and P3' are identical except for the left and right information of the repeat instruction I3, the same destination information is calculated. Therefore, the packets P9 and P3 are transmitted and acquired up to the same PE indicated by the calculated destination information.
  • the repeat instruction I3 (rep1) is executed in the ALU 260 of the PE, and as a result, a new packet P11 is generated in which the down counter of the repeat instruction I3 (rep1L) is counted down to “3” in the packet P9.
  • the instruction decoder 250 generates template information (R template) including the template packet TP1 excluding the repeat instruction I3 (rep1R) and the down counter in the packet P3, and registers the template information in the template buffer 280 via the packet generator 270.
  • R template template information
  • the template packet TP1 is not a packet actually generated, but is a part of the R template, and is reflected in a packet group generated by the packet generation unit 270.
  • the template buffer 280 can register a plurality of template information.
  • the number of templates indicates the number of template information registered in the template buffer 280, and the next template number indicates template information that the packet generation unit 270 should refer to (to be executed next).
  • template information TI1 is template information registered in accordance with the repeat instruction I3, and includes a generation condition when the packet generation unit 270 generates a packet group together with the template packet TP1.
  • the RS flag indicates whether the template information is an R template or an S template. Since the template information TI1 is an R template registered according to the repeat instruction I3, the RS flag is “R”.
  • the total number of generations indicates the total number of packets (the number of packets included in the packet group) to be generated by the packet generation unit 270 based on the template information.
  • the number of packets already generated by the packet generation unit 270 among the total generation numbers is shown.
  • the loop ID pitch indicates the increment of the loop ID when the packet generator 270 generates the packet group
  • the step pitch indicates the increment of the data when the packet generator 270 generates the packet group (the loop variable ii). Equivalent to the increment).
  • data D1 (1024) and data D2 (1) enclosed in the data portion of the packet P9 are stored in the total number of generations of the R template TI1 and the loop ID pitch, respectively.
  • the pitch is “0”.
  • the repeat instruction I4 (rep1) is executed for the packets P11 and P4.
  • the down counter of the repeat instruction I4 (rep1L) is counted down to “2” in the packet P11.
  • a new packet P12 is generated.
  • the R template TI2 including the template packet TP2 excluding the repeat instruction I4 (rep1R) and the down counter in the packet P4 is registered in the template buffer 280.
  • a repeat instruction I5 (rep1) is executed for the packets P12 and P5.
  • a new packet in which the down counter of the repeat instruction I5 (rep1L) is down-counted to “1” in the packet P12. P13 is generated.
  • the R template TI3 including the template packet TP3 excluding the repeat instruction I5 (rep1R) and the down counter in the packet P5 is registered in the template buffer 280.
  • a repeat instruction I6 (rep1) is executed for the packets P13 and P6.
  • the repeat instruction I6 (rep1L) and the down counter that is down-counted to “0” are excluded in the packet P13.
  • a new packet P14 is generated.
  • the R template TI4 including the template packet TP4 excluding the repeat instruction I6 (rep1R) and the down counter in the packet P6 is registered in the template buffer 280.
  • the packet GP1-0 generated first is the same as the template packet TP1, and the loop ID pitch of the R template TI1 is “1”, so that the loop IDs of the packets GP1-0 to GP1-1023 Are increasing one by one.
  • the packet generator 270 generates packet groups GP2-ii, GP3-ii, and GP4-ii based on the R templates TI2, TI3, and TI4, respectively.
  • the packet group is generated for each clock, and the packet generation unit 270 refers to the template buffer 280 to generate one packet for each clock.
  • the packet generation unit 270 sequentially updates the next template number in the template buffer 280 every time one packet is generated.
  • R templates TI1 to TI3 are registered as the first to third template information, respectively, and the next template number is 1, first, based on the R template TI1, one of the packets included in the packet group GP1-ii A packet is generated. The next template number is updated to 2. Next, one packet included in the packet group GP2-ii is generated based on the R template TI2, and the next template number is updated to 3. Next, one packet included in the packet group GP3-ii is generated based on the R template TI3, and the next template number is updated to 1 again.
  • a packet group can be evenly generated from all template information registered in the template buffer 280. Accordingly, packets having the same loop ID are generated as close as possible, and an increase in unprocessed packets can be suppressed.
  • the instruction to be executed first is the step instruction I7. Since they are identical except for the left and right information of the instruction I7, the same destination information is calculated. Therefore, the packets P14 and P10 are transmitted and acquired up to the same PE indicated by the calculated destination information.
  • the instruction decoder 250 leaves only the first data D7 (0) bundled in the data portion in the packet P10, and removes the step instruction I7 (stepR). Is generated and registered in the template buffer 280 via the packet generator 270.
  • the template packet TP5 is not a packet actually generated, but is a part of the S template, and is reflected in a packet group generated by the packet generation unit 270. Note that the data type of the template packet TP5 returns from “packing type” to “integer type”.
  • template information TI5 is template information registered in accordance with step command I7, and includes template packet TP5.
  • the template information TI5 is an S template registered according to the step instruction I7, the RS flag is “S”.
  • the total number of S templates TI5 generated and the loop ID pitch store data D1 (1024) and data D2 (1) included in the data portion of the packet P14, respectively.
  • the second data D8 (1) included in the data portion of the packet P10 is stored in the step pitch.
  • the packet GP5-0 generated first is the same as the template packet TP5, and the loop ID pitch of the S template TI5 is “1”, so the loop IDs of the packets GP5-0 to GP5-1023 Are increasing one by one.
  • the step pitch of the S template TI5 is “1”
  • the integer data of the packets GP5-0 to GP5-1023 sequentially increase by 1 from the initial value “0” indicated by the data D7. Therefore, each data of the packet group GP5-ii corresponds to the loop variable ii.
  • the duplicate instruction I8 is executed in the ALU 260 of the PE, and as a result, a new packet P17 excluding the duplicate instruction I8 (dupL) is generated in the packet P15. Further, a new packet P18 is generated by duplicating the data portion of the packet P15 and adding the instruction type data D6 of the packet P16 as an instruction to the processing instruction portion of the packet.
  • the packets P17 to P21 shown in FIG. 20 correspond to the processing in the for loop for an arbitrary loop variable ii in the source program.
  • the addition instruction I9 adds the data (dp) of the packet P19 and the data (ii) of the packet P17 and outputs data dp + ii
  • the addition instruction I10 receives the data (sp) of the packet P20 and the packet P18.
  • Data (ii) is added to output data sp + ii.
  • the read command I11 reads data * (sp + ii) from the storage device 6.
  • the division instruction I12 divides the data * (sp + ii) by the data (2) of the packet P21 and outputs data * (sp + ii) / 2.
  • the write instruction I5 writes the data * (sp + ii) / 2 to the data * (dp + ii) in the storage device 6.
  • the data processing apparatus executes the added loop-related instruction to expand the loop processing in each PE and generate a packet group corresponding to the number of loop repetitions. This is very different from the first data processing apparatus.
  • the 5 ⁇ 1024 packets generated by the expansion of loop processing are assigned the same partition for each set of 5 packets having the same loop ID, and are included in each set.
  • Instructions I9 to I13 are executed while 5 packets move within this partition. That is, after the loop processing is expanded, the movement of the packet is restricted within the 4 ⁇ 4 section for each loop ID. Therefore, the data processing apparatus according to the present embodiment has 64 (8 rows and 8 columns) PEs, four times as many as 16 (4 rows and 4 columns) PEs in the data processing device of Patent Document 1. However, the average moving distance of each packet does not increase, and the overhead associated with the movement of the packet between PEs does not increase.
  • each partition (PE contained in) can be used effectively, and the use efficiency of PE is also improved.
  • the allocated partition is different depending on not only the loop ID but also the general-purpose ID. Therefore, for example, by setting different general-purpose IDs in the MCE, it is possible to assign different sections to a packet that does not include a loop related instruction in the processing instruction part.
  • FIG. 21 shows a “packet sequence after decompression” generated by decompressing loop processing with MCE in the data processing apparatus of Patent Document 1.
  • the “packet sequence after expansion” is composed of 5 ⁇ 1024 packets having the same identification information for every 5 packets. Therefore, 1024 sets of the set of 5 packets shown in FIG. Similarly, a partition can be assigned according to the pseudo random number Rid.
  • the same pseudo-random number Rid is generated from these packets, and the same partition is assigned. Therefore, a packet with low parallelism that is not subjected to loop processing is processed in one partition (use partition). Therefore, in other partitions (non-use partition), the activation rate a is 0 and power is consumed. No longer. Actually, the activation rate a is not completely zero because there is a gate that switches even in an unused partition due to packet transfer in the input / output unit 210 or the like. On the other hand, since a partition with high parallelism for performing loop processing is assigned a partition according to the loop ID, it is possible to operate all the partitions and perform loop processing in parallel at high speed.
  • the MCE 300 generates a packet to which extended identification information including identification information and a processing instruction is added for each data, and is arranged in a matrix of 8 rows and 8 columns.
  • PEs 100 to 163 are divided into four sections each including 16 PEs (4 rows and 4 columns), and each PE acquires only a packet whose destination information indicates the PE, and executes an instruction of the acquired packet. And calculating first destination information indicating one of the sections according to the identification information, and calculating second destination information indicating the position of the PE in the section according to the (masked) processing instruction.
  • a partition is assigned according to a pseudorandom number Rid (first destination information) generated from the identification information, and a pseudorandom number Rcm (second) generated from a (masked) processing instruction is assigned.
  • Rid first destination information
  • Rcm second
  • the packet distribution is made closer to a uniform distribution while reducing the overhead associated with movement of the packet between PEs, and each partition (PE included in each partition) Can be used effectively, and the use efficiency of PE can be improved.
  • each PE generates a packet by executing an instruction of the acquired packet
  • each packet generator 270 independently generates a packet group based on the template information registered in the template buffer 280. Since loop processing can be developed in PE, bottlenecks in loop processing can be eliminated and loop processing can be performed in parallel at high speed. In particular, in a Doll-type loop process in which the number of loop repetitions is determined and parallel processing can be performed without synchronization, it is possible to improve the processing capacity commensurate with the increase in the number of PEs.
  • Each packet included in the generated packet group is assigned one of four sections according to the loop ID included in the identification information, and movement is limited to the section of 4 rows and 4 columns. The overhead associated with the movement between the PEs can be reduced, the overall processing capacity can be improved, and the processing capacity can be improved to meet the increase in the number of PEs.
  • the loop ID of the template packet is changed by executing a repeat instruction, generating template information (R template) including a template packet and generation conditions for generating a packet group, and registering the template information in the template buffer 280. Packet group can be generated.
  • the number of packets indicated by the total generation number is obtained by sequentially increasing the loop ID of the template packet by the loop ID pitch.
  • a packet group consisting of can be generated.
  • the repeat instruction is handled as a substantially 16-bit instruction having a down counter.
  • the repeat instruction can be reused for the number of times of down count. Therefore, the number of instructions included in the packet can be reduced, and the number of packets can be reduced.
  • the instruction to be executed first is a repeat instruction
  • the first instruction information is calculated according to the identification information, and a processing instruction part including only a 16-bit repeat instruction including a down counter is included. That is, by calculating the second destination information in accordance with “integer data + repeat instruction (excluding left and right information)”, two packets in which a repeat instruction having the same count value of the down counter is executed first. It is possible to transmit up to the same PE.
  • S template template information
  • a packet group in which (integer type data) is changed can be generated.
  • the loop ID of the template packet is sequentially increased by the loop ID pitch, and the loop variable is changed from the initial value. It is possible to generate a packet group composed of the number of packets indicated by the total number of generations that are sequentially increased by the step pitch.
  • the MCE 300 can issue a packet including a loop-related command to each PE, thereby expanding the loop processing in each PE and eliminating the bottleneck caused by the processing capability of the MCE and the communication capability between the MCE and the PE. .
  • the MCE 300 of the data processing device 1 can construct an interpreter type or compiler type parallel computer system by sequentially generating packets or reading a packet sequence generated in advance.
  • each packet is responsive to a (masked) processing instruction within the section indicated by the first destination information calculated according to the identification information. Is obtained by the PE at the position indicated by the second destination information calculated in this way, and the instruction is executed. Further, when the repeat instruction is executed and the R template is registered, the loop ID of the template packet is sequentially increased by the loop ID pitch independently from the execution of the instruction, and from the number of packets indicated by the total number of generations. A packet group can be generated. Therefore, the bottleneck in the loop processing can be eliminated and the loop processing can be performed in parallel at high speed.
  • each packet included in the generated packet group is assigned a section according to the loop ID included in the identification information, overhead associated with movement of the packet between PEs is reduced, and overall processing capability is increased. It is possible to improve the processing capacity to meet the increase in the number of PEs.
  • the loop ID of the template packet is sequentially increased by the loop ID pitch independently of the execution of the instruction, and the loop variable is set to the initial value.
  • a packet group consisting of the number of packets indicated by the total number of generations that are sequentially increased from step to step can be generated.
  • the execution code PR2 can be used in a compiler type processing system.
  • the omitted identification information portion is added to the intermediate packet sequence.
  • it can be used in a compiler type processing system.
  • each MCE can read and use the execution code PR2.
  • each MCE reads the intermediate packet sequence and omits it. It can be used after adding the identification information part.
  • the data processing device 1 can configure a compiler type parallel computer system by reading the initial packet sequence or the intermediate packet sequence stored in the storage device 6.
  • the 64 PEs 100 to 163 that are arranged in a matrix of 8 rows and 8 columns and divided into four sections each including 16 (4 rows and 4 columns) PEs are respectively identified information.
  • First destination information indicating one of the partitions is calculated in accordance with the first mask
  • second destination information indicating the position of the PE in the partition is calculated in response to the (masked) processing instruction.
  • a masked bit string of extended identification information (hereinafter, referred to as a principle use bit string) is used.
  • the masked extended identification information is obtained by removing only the left and right information of the instruction to be executed first from the entire extended identification information.
  • the instruction to be executed first is a 16-bit repeat instruction
  • only the 16-bit repeat instruction (except for left and right information) to be executed first is a processing instruction part.
  • Destination information and hash values are calculated and packets are compared using a bit string of extended identification information (hereinafter referred to as an exception use bit string).
  • an exception use bit string is not limited to this.
  • the destination information may be calculated based on this.
  • the use efficiency of the hash table and the retrieval efficiency of the stored packet are more dependent on the hash function used for the calculation than the bit string used for the calculation. Therefore, similar to the calculation of the destination information in the destination information calculation unit 211, based on at least a part of the bit string so that the same hash value is calculated from the packet having the same principle use bit string and the exception use bit string. What is necessary is just to calculate destination information.
  • the comparison / selection unit 230 needs to use the above-described principle use bit string and exception use bit string for packet comparison.
  • the destination information calculation unit 211 generates a pseudo random number Rid from the identification information part and generates a pseudo random number Rcm from the processing instruction part in the above principle use bit string and exception use bit string. It is not limited to.
  • the pseudo random number Rid is used as first destination information indicating any section obtained by dividing the entire PE 100 to 163.
  • the first destination information needs to be calculated based on a part (first part) including at least a part of the identification information in the principle use bit string and the exception use bit string. For example, if only the bit string of the loop ID in the identification information is used for the calculation of the first destination information, the same section is assigned to the packet with the same loop ID, and the movement of those packets is restricted within the assigned section. can do. Alternatively, only the necessary number of bits (for example, lower 2 bits) may be extracted from the loop ID and used as the pseudo random number Rid.
  • the pseudorandom number Rcm is used as second destination information indicating the position of the PE in the section assigned according to the first destination information. Then, the second destination information needs to be calculated based on a part (second part) including at least a part other than the first part in the principle use bit string and the exception use bit string. For example, a pseudo random number may be generated from the above principle use bit string or the entire exception use bit string and used as the second destination information.
  • the identification information portion includes a general-purpose ID and a loop ID, but is not limited to this.
  • the general-purpose ID merely indicates the MCE that generated the packet
  • the general-purpose ID cannot be used for calculation of destination information and hash value or packet comparison as a part of the above-mentioned principle use bit string or exception use bit string. It is necessary to include it in the additional information part other than those shown in FIG.
  • Data processing device 6 Storage device 7
  • Input device 8 Output device 9 Bus 100 to 163 PE (Processing element) 210 Input / Output Unit 211 Destination Information Calculation Unit 214a to 214d Output Port 215a to 215d Input Port 230 Comparison / Selection Unit 231 Hash Value Calculation Unit 240 Buffer Memory 250 Instruction Decoder 260 ALU (Arithmetic Logic Operation Unit) 270 packet generator 280 template buffer 300 MCE (memory control element) 400 cache memory 500 communication path (transmission path)

Abstract

　本発明は、パケットのＰＥ間の移動に伴うオーバーヘッドを小さくし、全体としての処理能力を向上させることを目的とし、行列状に配置された複数の処理部は、拡張識別情報に応じてパケットの宛先情報を算出する宛先情報算出部と、パケットのうち、宛先情報が当該処理部を示すパケットのみを取得し、宛先情報が当該処理部を示さないパケットを、宛先情報が示す処理部に近づく方向に隣接する処理部に転送する入出力部と、入出力部によって取得されたパケットの処理命令を実行する演算部と、をそれぞれ有し、宛先情報算出部は、拡張識別情報のうち、少なくとも識別情報の一部を含む第１の部分のビット列に基づいて、複数の処理部全体を分割した何れかの区画を示す第１の宛先情報を算出するとともに、少なくとも第１の部分以外の部分を含む第２の部分のビット列に基づいて、第１の宛先情報が示す区画内の処理部の位置を示す第２の宛先情報を算出する。

Description

データ処理装置、データ処理システム、データ構造、記録媒体、記憶装置およびデータ処理方法
　本発明は、データ処理装置、データ処理システム、データ構造、記録媒体、記憶装置、およびデータ処理方法に関する。
　コンピュータアーキテクチャとして、記憶装置（メモリ）から命令を順次読み出して（fetch）、解読し（decode）、実行する（execute）、ノイマン型アーキテクチャが一般に知られている。当該ノイマン型アーキテクチャは、命令の実行順序を予め定め、オペランド（演算対象のデータ）をその都度集めながら処理を行う、命令中心の処理体系となっている。
　また、ノイマン型コンピュータにおいて、複数の命令を並列処理するＣＰＵ（Central Processing Unit：中央処理装置）アーキテクチャとして、スーパースカラ・プロセッサが知られている。当該スーパースカラ・プロセッサは、オペランドの到着順に、実行ノードに対して命令を発行し（issue）、実行する、アウト・オブ・オーダ処理が可能となっている。しかしながら、スーパースカラ・プロセッサにおいては、スケジューラがデータ依存性を検査しながら実行結果を正しい順序に並べ替えるため、同時に実行可能な命令数の増加は、スケジューラの複雑化を招くこととなる。
　本出願人は、このようなノイマン型コンピュータの問題を解決するため、新しいデータ駆動型アーキテクチャに基づく並列コンピュータ（以下、新データ駆動型コンピュータと称する）を提案している（特許文献１および特許文献２を参照）。当該新データ駆動型コンピュータは、オペランドとなるデータとオペレータ（演算子）となる命令とが一体となったパケットを処理対象としており、各パケットに含まれる命令は、そのパケットのビット列自体によって決定される宛先のＰＥ（Processor/Processing Element：処理要素／処理素子）で実行される。したがって、複数の命令を含むパケットは、現在のＰＥで１つの命令が実行されると、実行後のビット列によって決定される次のＰＥ（現在のＰＥを含む）に移動し、順次ＰＥ間を移動しながら命令が実行される。
　このようにして、新データ駆動型コンピュータでは、処理対象のパケットをそのビット列自体に基づいて動的に配置し、汎用性と高速性との両立を図っている。
特開２０１１－１３８４７９号公報 国際公開第２０１１／０６８０１８号
　特許文献１の新データ駆動型コンピュータ（データ処理装置）では、タイルプロセッサと同様に、ＰＥを行列状に配置し、隣接するＰＥ間のみを互いに接続することによって、配線遅延の問題を回避していた。しかしながら、このような行列状の配置および接続では、パケットが常に最短の経路を移動する場合であっても、全体のＰＥ数が増加するほど、各パケットの平均移動距離（経由する平均ＰＥ数）が増加することとなる。したがって、各パケットにとっては、処理時間全体に占める移動時間の割合が増加し、各ＰＥにとっては、取得して処理するパケットに対して隣接するＰＥに転送するパケットの割合が増加し、オーバーヘッドが大きくなってしまう。そのため、ＰＥ数を増加させても、それに見合う装置全体の処理能力の向上を図ることができない。
　また、特許文献１では、各ＰＥが入出力ポートごとに複数のチャネルを備える構成も提案されており、上記のオーバーヘッドは、このように各ＰＥが備える入出力チャネル数を増加させることによって、小さくすることができる。しかしながら、この方法では、装置全体に占める各ＰＥの入出力部やＰＥ間の通信路の回路規模（ゲート数）が大きくなり、装置に実装可能なＰＥ数が制限されることとなる。そのため、ＰＥ数を増加させて処理能力の向上を図る目的には適さない。
　前述した課題を解決する主たる本発明は、行列状に配置され、データごとに、当該データを識別する識別情報および当該データに対する１つ以上の処理命令を示す命令情報を含む拡張識別情報が付加されたパケットを処理する複数の処理部を備え、前記複数の処理部は、前記拡張識別情報に応じて前記パケットの宛先情報を算出する宛先情報算出部と、前記パケットのうち、前記宛先情報が当該処理部を示すパケットのみを取得し、前記宛先情報が当該処理部を示さないパケットを、前記宛先情報が示す処理部に近づく方向に隣接する処理部に転送する入出力部と、前記入出力部によって取得された前記パケットの前記処理命令を実行する演算部と、をそれぞれ有し、前記宛先情報算出部は、前記拡張識別情報のうち、少なくとも前記識別情報の一部を含む第１の部分のビット列に基づいて、前記複数の処理部全体を分割した複数の処理部群の何れかを示す第１の宛先情報を算出するとともに、前記拡張識別情報のうち、少なくとも前記第１の部分以外の部分を含む第２の部分のビット列に基づいて、前記複数の処理部群のうち前記第１の宛先情報が示す処理部群に含まれる何れかの処理部を示す第２の宛先情報を算出することを特徴とするデータ処理装置である。
　本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。
＜関連出願の相互参照＞
　この出願は、２０１２年３月２３日に出願された日本特許出願第２０１２－６７８５４号に基づく優先権を主張し、その内容を本願に援用する。
　本発明によれば、新データ駆動型コンピュータにおいて、パケットのＰＥ間の移動に伴うオーバーヘッドを小さくし、全体としての処理能力を向上させることができる。
本発明の一実施形態におけるＰＥ（処理要素）の構成を示すブロック図である。 データ処理装置を備えたデータ処理システム全体の構成の概略を示すブロック図である。 本発明の一実施形態におけるデータ処理装置の構成を示すブロック図である。 ソースプログラムとデータ処理装置で処理されるプログラム（実行コード）との関係の一例を示す図である。 データ処理装置で用いられる命令セットの一例を示す図である。 ＭＣＥ（メモリ制御要素）によって生成されるデータフロー図の一例を示す図である。 ＭＣＥ（メモリ制御要素）によって生成される初期パケット列の一例を示す図である。 ソースプログラムとデータ処理装置で処理されるプログラム（実行コード）との関係の他の例を示す図である。 本発明の一実施形態における宛先情報の算出方法を説明する図である。 宛先情報と各ＰＥ（処理要素）との対応関係を示す図である。 バッファメモリに実装されるハッシュテーブルの一例を示す図である。 パック（梱包）命令の実行によるデータ処理装置の動作を説明する図である。 リピート（繰り返し）命令の実行によるデータ処理装置の動作を説明する図である。 リピート（繰り返し）命令の実行によるデータ処理装置の他の動作を説明する図である。 テンプレートバッファに登録されるテンプレート情報の一例を示す図である。 リピート（繰り返し）命令に従って登録されたテンプレート情報に基づいて生成されるパケット群の一例を示す図である。 ステップ（段階）命令の実行によるデータ処理装置の動作を説明する図である。 ステップ（段階）命令に従って登録されたテンプレート情報に基づいて生成されるパケット群の一例を示す図である。 デュプリケート（複製）命令の実行によるデータ処理装置の動作を説明する図である。 図７に示した初期パケット列から、ループ関連命令の実行によって生成されるパケット群を示す図である。 特許文献１のデータ処理装置において、ＭＣＥ（メモリ制御要素）によって生成される展開後のパケット列の一例を示す図である。
　本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
＝＝＝データ処理システム全体の構成の概略＝＝＝
　以下、図２を参照して、データ処理装置を備えたデータ処理システム全体の構成の概略について説明する。
　図２に示されているデータ処理システムは、データ処理装置１を備えた並列コンピュータシステムであり、データ処理装置１以外に、記憶装置６、入力装置７、出力装置８、およびバス９を含んで構成されている。また、データ処理装置１、記憶装置６、入力装置７、および出力装置８は、バス９を介して互いに接続されている。なお、データ処理装置１の構成についての詳細な説明は後述する。
＝＝＝データ処理システム全体の動作の概略＝＝＝
　次に、データ処理システム全体の動作の概略について説明する。
　記憶装置６は、ＲＡＭ（Random Access Memory）やＲＯＭ（Read Only Memory）などで構成され、プログラム（実行コード）や当該プログラムの実行に用いられるデータなどを記憶している。また、データ処理装置１は、コンピュータシステムのＣＰＵに相当し、記憶装置６に記憶されているプログラムを実行する。なお、データ処理装置１の動作についての詳細な説明は後述する。
　入力装置７は、キーボードやマウスなどで構成され、データやプログラム（ソースプログラムまたは実行コード）を含む情報を外部から当該データ処理システムに入力する。一方、出力装置８は、ディスプレイやプリンタなどで構成され、情報を文字や画像などとして外部に出力する。
　なお、上記データ処理装置１、記憶装置６、入力装置７、および出力装置８の分類は、固定的なものではない。例えば、ハードディスクドライブや光ディスクドライブなどの補助記憶装置は、記憶装置６として用いられるが、外部との間で情報を入出力する入力装置７および出力装置８に分類してもよい。
＝＝＝データ処理装置の構成＝＝＝
　以下、図３を参照して、本発明の一実施形態におけるデータ処理装置の構成について説明する。
　図３に示されているデータ処理装置１は、ＰＥ１００ないし１６３、ＭＣＥ（Memory Control/Controlling Element：メモリ制御要素／メモリ制御素子）３００、キャッシュメモリ４００、および通信路（伝送路）５００を含んで構成されている。
　データ処理装置１は、処理部に相当するＰＥを複数備え、各ＰＥが通信路５００を介して互いに接続されている。本実施形態では、一例として、データ処理装置１は、８行８列の行列状に配置された６４個のＰＥ１００ないし１６３を備えているものとする。また、ＰＥ１００ないし１６３は、隣接するＰＥ間のみが互いに接続されているものとする。なお、各ＰＥの構成についての詳細な説明は後述する。
　ここで、ＰＥ１００ないし１６３の座標（Ｘ，Ｙ）を、図３に示すように、それぞれ（０，０）ないし（７，７）と表すこととすると、各ＰＥに対して、Ｘ座標を上位３ビット、Ｙ座標を下位３ビットとする識別番号を設定することができる。また、このように設定された識別番号は、図３に示されている各ＰＥの３桁の符号の下２桁と一致している。例えば、座標（０，７）に位置するＰＥ１０７の識別番号は、７（２進表記で０００１１１）となり、座標（７，０）に位置するＰＥ１５６の識別番号は、５６（２進表記で１１１０００）となる。
　データ処理装置１は、制御部に相当するＭＣＥを少なくとも１つ備え、各ＭＣＥが通信路５００を介してＰＥ１００ないし１６３の何れかと接続されている。本実施形態では、一例として、データ処理装置１は、１個のＭＣＥ３００のみを備えているものとする。また、図３に示すように、ＭＣＥ３００は、隣接するＰＥ１００ないし１０７と接続されているものとする。
　キャッシュメモリ４００は、ＭＣＥ３００と接続されている。また、キャッシュメモリ４００は、前述したバス９を介して、データ処理装置１外の記憶装置６（不図示）と接続されている。
＝＝＝データ処理装置の動作＝＝＝
　次に、図４ないし図８を適宜参照して、本実施形態におけるデータ処理装置の動作について説明する。
　キャッシュメモリ４００は、キャッシュを行いつつ、ＭＣＥ３００と記憶装置６との間の入出力を制御する。したがって、記憶装置６に記憶されているプログラムやデータなどは、キャッシュメモリ４００を介してＭＣＥ３００に読み込まれる。
　ここで、ソースプログラムとデータ処理装置１で処理されるプログラム（実行コード）との関係の一例を図４に示す。高級言語で記述されたソースプログラムＰＲ０は、実行コードＰＲ１に予めコンパイルされたうえで記憶装置６に記憶されており、ＭＣＥ３００には、実行コードＰＲ１が読み込まれる。なお、図４においては、ソースプログラムＰＲ０の一例として、Ｃ＋＋言語で記述された、配列ｓｐ［１０２４］の各要素を２で除算した値を配列ｄｐ［１０２４］に格納する処理が示されている。また、実行コードＰＲ１は、機械語プログラムではなく、機械語と略１対１に対応するアセンブリ言語で記述されたプログラムとしてもよい。
　ＭＣＥ３００は、読み込まれた実行コードＰＲ１から、データフロー図に基づいて、後述する初期パケット列を生成する。なお、ＭＣＥ３００は、データフロー図自体を生成する必要はないが、本実施形態においては、説明の便宜上、まずデータフロー図を生成し、次にデータフロー図に基づいて初期パケット列を生成するものとする。
　ここで、データ処理装置１で用いられる命令セットの一例を図５に示す。図５において、各命令は、２入力・１出力命令、１入力・１出力命令、およびループ関連命令に大別されている。これらのうち、２入力・１出力命令は、入力された２つのデータをそれぞれ左側および右側オペランドとして２項演算を行う命令であり、１入力・１出力命令は、入力された１つのデータをオペランドとして単項演算を行う命令である。一方、ループ関連命令は、ループ処理を各ＰＥにおいて展開するため、本実施形態のデータ処理装置に対して追加された命令である。
　また、図５に示すように、各命令に対して、オペレータ（演算子）に相当する記号と機械語における１６進表記とが設定されており、これらはデータフロー図やパケット列についての説明で適宜用いられる。本実施形態では、各命令は、例えば８ビットの固定長となっている。
　まず、２入力・１出力命令について説明する。
　２つのデータ（ＡおよびＢ）の加算結果（Ａ＋Ｂ）を出力する加算命令に対しては、記号「＋」と１６進表記１０Ｈとが設定されている。また、２つのデータ（ＡおよびＢ）の乗算結果（Ａ×Ｂ）を出力する乗算命令に対しては、記号「×」と１６進表記１４Ｈとが設定されている。
　２つのデータ（ＬおよびＲ）の減算結果（Ｌ－Ｒ）を出力する減算命令の場合、減算は交換法則が成立しない非可換演算であるため、各データを左側または右側オペランドの何れとするかを示す左右情報（方向情報）を必要とする。そのため、減算命令に対する記号「－」には、さらに左右情報「Ｌ」または「Ｒ」が付加され、それぞれ１６進表記１２Ｈまたは１３Ｈが設定されている。また、２つのデータ（ＬおよびＲ）の除算結果（Ｌ／Ｒ）を出力する除算命令に対しては、左右情報が付加された記号「／」（「／Ｌ」および「／Ｒ」）と、１６進表記１６Ｈおよび１７Ｈとが設定されている。
　なお、左右情報「Ｌ」は、左側オペランドとなるデータを示し、左右情報「Ｒ」は、右側オペランドとなるデータを示している。また、当該命令セットにおいては、各命令のＬＳＢ（Least Significant Bit：最下位ビット）が左右情報専用に割り当てられている。したがって、以下の命令（ヌル文字を除く）においても、左右情報「Ｌ」を有する命令および左右情報を有しない命令のＬＳＢは０、左右情報「Ｒ」を有する命令のＬＳＢは１となっている。そのため、交換法則が成立する可換演算を行う加算命令や乗算命令などに対しても、容易に左右情報を付加することができる。
　左右情報が付加された記号「ｗｒｉｔｅ」（「ｗｒｉｔｅＬ」および「ｗｒｉｔｅＲ」）と、１６進表記１８Ｈおよび１９Ｈとが設定されている書き込み命令は、データ（Ｌ）が示す記憶装置６のアドレスに記憶されているデータ（＊Ｌ）にデータ（Ｒ）を書き込む命令である。なお、「＊」は間接参照演算子である。
　左右情報が付加された記号「Ｄａｐ」（「ＤａｐＬ」および「ＤａｐＲ」）と、１６進表記５０Ｈおよび５１Ｈとが設定されているデータ追加命令は、後述するパケット（Ｌ）のデータ部分にパケット（Ｒ）のデータ部分を追加する命令である。また、左右情報が付加された記号「Ｉａｐ１」ないし「Ｉａｐ４」（「Ｉａｐ１Ｌ」ないし「Ｉａｐ４Ｌ」、および「Ｉａｐ１Ｒ」ないし「Ｉａｐ４Ｒ」）と、１６進表記６０Ｈないし６７Ｈとが設定されている命令追加命令は、いずれも、後述するパケット（Ｌ）の処理命令部分にパケット（Ｒ）のデータ部分を追加する命令である。
　次に、１入力・１出力命令について説明する。なお、１入力・１出力命令は、１つのデータのみをオペランドとするため、いずれも左右情報を有しない。
　記号「ＮＯＰ」と１６進表記００Ｈとが設定されているＮＯＰ命令は、何もしない命令である。また、記号「ｒｅａｄ」と１６進表記０２Ｈとが設定されている読み出し命令は、データ（Ａ）が示す記憶装置６のアドレスに記憶されているデータ（＊Ａ）を読み出す命令である。なお、命令ではないが、パケットの終端を示すヌル文字として、例えば１６進表記ＦＦＨが設定されている。
　次に、ループ関連命令について説明する。なお、ここでは概略についてのみ説明し、詳細については具体例を挙げて後述する。
　左右情報が付加された記号「ｐａｃｋ」（「ｐａｃｋＬ」および「ｐａｃｋＲ」）と、１６進表記７０Ｈおよび７１Ｈとが設定されているパック（梱包）命令は、パケット（Ｌ）のデータ部分とパケット（Ｒ）のデータ部分とを１つのパケットのデータ部分に同梱する命令である。したがって、パック命令は、２入力・１出力命令となる。
　左右情報が付加された記号「ｄｕｐ」（「ｄｕｐＬ」および「ｄｕｐＲ」）と、１６進表記７２Ｈおよび７３Ｈとが設定されているデュプリケート（複製）命令は、パケット（Ｌ）のデータ部分を複製して、２つのパケットのデータ部分に分配する命令である。その際、複製および分配によって新たに生成されたパケットの処理命令部分には、パケット（Ｒ）のデータ部分が追加される。したがって、デュプリケート命令は、２入力・２出力命令となる。
　左右情報が付加された記号「ｓｔｅｐ」（「ｓｔｅｐＬ」および「ｓｔｅｐＲ」）と、１６進表記７４Ｈおよび７５Ｈとが設定されているステップ（段階）命令は、パケット（Ｒ）とパケット（Ｌ）のデータ部分とに応じたテンプレート情報（以下、Ｓテンプレートと称する）を生成し、後述するテンプレートバッファに登録する命令である。その際、パケット（Ｒ）およびパケット（Ｌ）自体は消滅する。したがって、ステップ命令は、２入力・０出力（ただし、Ｓテンプレートを生成）命令となる。
　左右情報が付加された記号「ｒｅｐ１」ないし「ｒｅｐ４」（「ｒｅｐ１Ｌ」ないし「ｒｅｐ４Ｌ」、および「ｒｅｐ１Ｒ」ないし「ｒｅｐ４Ｒ」）と、１６進表記８０Ｈないし８７Ｈとが設定されているリピート（繰り返し）命令は、いずれも、パケット（Ｒ）とパケット（Ｌ）のデータ部分とに応じたテンプレート情報（以下、Ｒテンプレートと称する）を生成し、テンプレートバッファに登録する命令である。その際、パケット（Ｒ）自体は消滅する。したがって、リピート命令は、２入力・１出力（さらに、Ｒテンプレートを生成）命令となる。
　ＭＣＥ３００は、図５に示した命令セットを用いて、データフロー図を生成する。図６は、実行コードＰＲ１から生成されたデータフロー図を示しており、図４に示したソースプログラムＰＲ０に対応している。また、図６において、Ｄ１ないしＤ８はデータを示しており、Ｉ１ないしＩ１３は命令を示している。なお、図６において、２重線は、複数のパケットからなるパケット群の生成、および生成されたパケット群に対する処理を表している。
　データＤ１は、ループの全繰り返し数を示し、ソースプログラムにおける「ｉｉ＝０；ｉｉ＜１０２４」から、１０２４となる。また、データＤ２は、後述するループＩＤピッチ（ループＩＤの増分）を示し、１重ループや最内ループの場合には、１となる。そして、データＤ１およびＤ２の組み合わせによって、ループＩＤが１ずつ増加する１０２４個のパケット群を生成すべきことが示されている。
　データＤ３およびＤ４は、それぞれ配列ｄｐ［１０２４］およびｓｐ［１０２４］を示すポインタであり、データＤ５はループ内の除算における除数２を示している。また、データＤ６は、デュプリケート命令の実行によって新たに生成されるパケットの処理命令部分に追加される命令を示している。
　データＤ７は、ループ内で使用するループ変数（カウンタ変数）ｉｉの初期値を示し、ソースプログラムにおける「ｉｉ＝０」から、０となる。また、データＤ８は、後述するステップピッチ（ループ変数ｉｉに相当するデータの増分）を示し、ソースプログラムにおける「ｉｉ＋＋」から、１となる。そして、データＤ１およびＤ２の組み合わせとデータＤ７およびＤ８の組み合わせとによって、ループＩＤが１ずつ増加し、初期値０から１ずつ増加するループ変数ｉｉをデータとする１０２４個のパケット群を生成すべきことが示されている。
　図６において、長破線より上側にある命令Ｉ１ないしＩ８は、いずれもループ関連命令であり、これらの命令が実行されることによって、ループ処理が展開され、ループ変数ｉｉ＝０からｉｉ＝１０２３までの繰り返し処理に相当するパケット群が生成される。なお、当該ループ処理の展開についての詳細な説明は、後述する各ループ関連命令についての具体的な説明において行うこととする。また、長破線より下側にある命令Ｉ９ないしＩ１３は、ループ処理の展開によって生成されたパケット群に対する命令であるため、これらについての詳細な説明も後述する。
　図７は、図６に示したデータフロー図に基づいて生成される、各命令が実行される前の初期パケット列を示している。
　各パケットは、データ部分（data section）と拡張識別情報部分（extended identification information section）とからなる。また、拡張識別情報部分は、識別情報部分（identification information section）と処理命令（命令情報）部分（processing instructions section）とからなる。なお、各パケットは、暗号化や圧縮などの目的で適宜符号化されていてもよい。
　識別情報部分は、例えば汎用ＩＤおよびループＩＤを含む。これらのうち、汎用ＩＤは、例えば、当該パケットを生成したＭＣＥを示す発行元情報などに用いられる。一方、ループＩＤは、ループ処理におけるループの繰り返しごとに設定される識別番号であり、例えば、ループ変数ｉｉ＝０からｉｉ＝１０２３までの繰り返し処理に対応して、０から１０２３まで設定される。
　本実施形態では、一例として、処理命令部分は、８個までの命令１ないし８のほか、命令数情報を含む。また、各命令は、実行順序とは逆順に配列されており、最初に実行されるべき命令が最後尾に配置され、以降はヌル文字となっている。さらに、命令数情報は、未処理の命令数を示すが、その都度計数するようにしてもよい。
　データ部分は、データ本体のほか、当該データのデータタイプ情報および延長フラグを含む。また、データタイプ情報は、例えば「整数型（integer）」、「浮動小数点型(floating)」、「ポインタ型（pointer）」などのデータタイプを示す。さらに、データタイプとして「命令型（command）」を備えており、当該命令型のデータは、命令追加命令やデュプリケート命令の実行によって、パケットの処理命令部分に命令として追加される。本実施形態では、データ本体を例えば６４ビットの固定長とすることによって、命令型のデータとして、それぞれ８ビットの命令を８個まで格納することができる。なお、延長フラグは、命令追加命令とは異なる命令の追加機能（特許文献１における命令追加処理）に用いられる。
　図７から明らかなように、パケットＰ１ないしＰ８で構成される初期パケット列は、図６に示したデータフロー図を８個のデータＤ１ないしＤ８ごとに再構成したものであり、各パケットは、当該データに識別情報および処理命令を付加して生成され、ＭＣＥ３００から隣接するＰＥ１００ないし１０７の何れかに発行される。
　ＭＣＥ３００から発行されたパケットは、ＰＥ１００ないし１６３のうち、後述する宛先情報が示すＰＥまで、通信路５００を介して伝達される。また、各ＰＥは、パケットに含まれる処理命令を実行する実行ノードに相当する。なお、各ＰＥの動作についての詳細な説明は後述する。
　なお、本発明のデータ処理装置は、本実施形態に示したように、機械語やアセンブリ言語で記述された実行コードＰＲ１からパケット列を生成するＭＣＥを備える構成に限定されるものではない。
　例えば、記憶装置６には、ソースプログラムＰＲ０から実行コードＰＲ１にコンパイルする際の中間の段階で生成される中間コードとして、構文木（syntax tree）で表現されたプログラムが記憶されていてもよい。構文木では、オペランドが葉ノード（leaf node）に配置され、オペレータが内部ノード（internal node）に配置された木構造となっているため、機械語やアセンブリ言語の場合に比べて、データフロー図の生成が容易となる。
　また、例えば、記憶装置６には、コンパイラを備える外部装置によって予め生成された初期パケット列（initial packet sequences）が記憶されていてもよい。この場合には、ＭＣＥ３００は、各パケットをそのまま隣接するＰＥに発行することができる。
　また、例えば、記憶装置６には、初期パケット列のうち、識別情報部分の一部または全部を省略した、またはヌル文字とした中間パケット列（interim packet sequences）が記憶されていてもよい。この場合には、ＭＣＥ３００は、省略された識別情報部分を付加したうえで、各パケットを隣接するＰＥに発行する。
　さらに、例えば、ループ処理の展開によって生成されたパケット群が外部装置からデータ処理装置に直接入力されてもよい。この場合の外部装置には、並列に動作している他のデータ処理装置も含まれ得る。
　ここで、ソースプログラムとデータ処理装置１で処理されるプログラム（実行コード）との関係の他の例を図８に示す。この場合、コンパイラは、高級言語で記述されたソースプログラムＰＲ０から、データフロー図に基づいて初期パケット列または中間パケット列を生成する。また、記憶装置６には、これらのパケット列が適宜符号化されたうえで、実行コードＰＲ２として記憶される。そして、ＭＣＥ３００には、実行コードＰＲ２が読み込まれる。
＝＝＝ＰＥ（処理要素）の構成＝＝＝
　以下、図１を参照して、本実施形態におけるＰＥの構成について説明する。
　図１に示されているＰＥ１００ないし１６３は、入出力部２１０、比較・選択部２３０、バッファメモリ２４０、命令デコーダ２５０、ＡＬＵ（Arithmetic Logic Unit：算術論理演算部）２６０、パケット生成部２７０、およびテンプレートバッファ２８０をそれぞれ含んで構成されている。なお、本実施形態では、命令デコーダ２５０およびＡＬＵ２６０が演算部に相当する。
　入出力部２１０は、宛先情報算出部２１１、出力ポート２１４ａないし２１４ｄ、および入力ポート２１５ａないし２１５ｄを含む。また、入出力部２１０には、各入力ポートを介して、パケットや、記憶装置６から読み出されたデータなどが入力されている。さらに、入出力部２１０からは、各出力ポートを介して、パケットや、記憶装置６に書き込まれるデータなどが出力されている。そして、各入出力ポート（入力ポートおよび出力ポート）は、前述した通信路５００（不図示）を介して、隣接するＰＥやＭＣＥと接続されている。
　例えば、図３のＰＥ１１０の場合、４組の入出力ポートは、それぞれＰＥ１０９、１０２、１１１、および１１８と接続されている。また、例えばＰＥ１００の場合、２組の入出力ポートは、それぞれＰＥ１０１および１０８と接続され、１組の入出力ポートは、ＭＣＥ３００と接続され、そして、１組の入出力ポートは、使用されない。また、各入出力ポートが複数のチャネルを備え、当該複数のチャネルを使用して、隣接するＰＥ間やＰＥおよびＭＣＥ間でパケットやデータなどを入出力する構成としてもよい。
　比較・選択部２３０には、入出力部２１０からパケットが入力されている。また、比較・選択部２３０は、ハッシュ値算出部２３１を含み、パケット記憶部に相当するバッファメモリ２４０との間でパケットを入出力している。さらに、比較・選択部２３０からは、命令デコーダ２５０を介して、それぞれ左側および右側オペランドとなるデータを有するパケットがＡＬＵ２６０に入力されている。そして、ＡＬＵ２６０によって新たに生成されたパケットは、再び入出力部２１０に入力されている。なお、新たに生成されたパケットの宛先情報が当該ＰＥを示している場合には、当該パケットは、入出力部２１０から再び比較・選択部２３０に入力されることとなる。
　本実施形態では、命令デコーダ２５０からは、さらにテンプレート情報がパケット生成部２７０に入力されている。また、パケット生成部２７０は、テンプレート記憶部に相当するテンプレートバッファ２８０との間でテンプレート情報を入出力している。そして、パケット生成部２７０によって新たに生成されたパケットは、再び入出力部２１０に入力されている。
＝＝＝ＰＥ（処理要素）の動作＝＝＝
　次に、図９ないし図１１を適宜参照して、本実施形態におけるＰＥの動作について説明する。
　入出力部２１０は、まず、宛先情報算出部２１１が入力されたパケットの宛先情報を算出する。宛先情報は、パケットを処理すべきＰＥを示す情報であり、当該パケットの拡張識別情報部分から求めることができる。ここで、図９および図１０を参照して、本実施形態における宛先情報の算出方法について説明する。
　宛先情報算出部２１１は、まず、各パケットから拡張識別情報部分のみを抽出し、各拡張識別情報のうち、最初に実行されるべき命令の左右情報をマスクする。前述したように、本実施形態では、最初に実行されるべき命令がパケットの最後尾（ヌル文字の直前）に配置され、各命令のＬＳＢが左右情報専用に割り当てられている。したがって、拡張識別情報の最後（ヌル文字の直前）の１ビットを０または１でマスクすればよい。
　宛先情報算出部２１１は、次に、上記のマスクされた拡張識別情報を識別情報部分と処理命令部分とに分割し、それぞれの部分に基づいて擬似（疑似）乱数を生成し、当該擬似乱数に応じて、宛先情報を算出する。本実施形態では、図９に示すように、識別情報部分から０ないし３（２進表記で００ないし１１）の２ビットの擬似乱数Ｒｉｄを生成し、処理命令部分から０ないし１５（２進表記で００００ないし１１１１）の４ビットの擬似乱数Ｒｃｍを生成する。そして、擬似乱数Ｒｉｄの上位１ビットＸｉと擬似乱数Ｒｃｍの上位２ビットＸｃとからなる３ビットの値をＸ座標（Ｘ＝４Ｘｉ＋Ｘｃ）とし、擬似乱数Ｒｉｄの下位１ビットＹｉと擬似乱数Ｒｃｍの下位２ビットＹｃとからなる３ビットの値をＹ座標（Ｙ＝４Ｙｉ＋Ｙｃ）として算出する。
　このようにして、識別情報および（マスクされた）処理命令からそれぞれ擬似乱数ＲｉｄおよびＲｃｍを生成し、これらの擬似乱数に応じて、図３に示した各ＰＥの座標と同じ形式の座標（Ｘ，Ｙ）を宛先情報として算出することができる。また、前述したように、Ｘ座標を上位３ビット、Ｙ座標を下位３ビットとする各ＰＥの識別番号を宛先情報としてもよい。ここで、擬似乱数は、物理乱数と異なり、再現性があるため、マスクされた拡張識別情報が同一のパケットからは同一の擬似乱数ＲｉｄおよびＲｃｍが生成され、同一の宛先情報が算出される。
　図１０は、このように算出された宛先情報と各ＰＥとの対応関係を示している。ここで、擬似乱数Ｒｉｄの２ビットＸｉおよびＹｉは、それぞれＸ座標およびＹ座標の上位１ビット（最上位ビット）となっている。そのため、宛先情報（Ｘ，Ｙ）が示すＰＥ（宛先のＰＥ）は、当該ＸｉおよびＹｉに応じて、図１０において長破線で囲まれた４つの区画（block）の何れかに含まれることとなる。
　このことは、６４個（８行８列）のＰＥ１００ないし１６３全体を擬似乱数Ｒｉｄの２ビットの値に対応する４つの区画に分割したことに相当する。そして、算出された宛先情報は、識別情報から生成される擬似乱数Ｒｉｄ（第１の宛先情報）に応じて何れかの区画を示し、処理命令から生成される擬似乱数Ｒｃｍ（第２の宛先情報）に応じて区画内のＰＥの位置を示すこととなる。
　図１０に示されているように、各区画は１６個（４行４列）のＰＥを含むＰＥ群（処理部群）であり、Ｒｉｄ＝０（Ｘｉ＝Ｙｉ＝０）に対応する区画には、０≦Ｘ≦３かつ０≦Ｙ≦３の範囲のＰＥが含まれている。また、Ｒｉｄ＝１（Ｘｉ＝０、Ｙｉ＝１）に対応する区画には、０≦Ｘ≦３かつ４≦Ｙ≦７の範囲のＰＥが含まれている。また、Ｒｉｄ＝２（Ｘｉ＝１、Ｙｉ＝０）に対応する区画には、４≦Ｘ≦７かつ０≦Ｙ≦３の範囲のＰＥが含まれている。また、Ｒｉｄ＝３（Ｘｉ＝Ｙｉ＝１）に対応する区画には、４≦Ｘ≦７かつ４≦Ｙ≦７の範囲のＰＥが含まれている。そして、識別情報が同一のパケットからは同一の擬似乱数Ｒｉｄが生成されるため、それらのパケットの宛先のＰＥは、同一の区画に含まれることとなる。
　なお、擬似乱数の生成には、公知の方法を用いることができる。宛先情報の算出時間の観点からは、ＬＣＧ（Linear Congruential Generator：線形合同法）やＬＦＳＲ（Linear Feedback Shift Register：線形帰還シフトレジスタ）など、高速な生成方法を用いることが望ましい。また、宛先情報算出部２１１は、予め生成された擬似乱数テーブルを参照して宛先情報を算出する構成としてもよい。この場合、宛先情報算出部２１１は、パケットごとに擬似乱数を生成する必要がないため、宛先情報の算出時間を短縮することができる。
　一方、ＰＥの使用効率の観点からは、パケット分布が一様となるよう、擬似乱数が一様分布に近いほど望ましい。また、確率変数族が予測不可能であることは、一様分布であることと等価であるので、ＣＳＰＲＮＧ（Cryptographically Secure Pseudo-Random Number Generator：暗号論的擬似乱数生成器）を用いることによって、ＰＥの使用効率の向上を図ることができる。しかしながら、命令によっても各パケットの処理時間は異なるため、実際には、擬似乱数が一様分布であっても、パケット分布が一様とはならないこともある。そのため、宛先情報の算出時間が長くなり過ぎない程度で、一様分布に近い擬似乱数を用いることが望ましい。
　さらに、パケットが入力される度に各ＰＥが宛先情報を算出する代わりに、算出した宛先情報をパケットに付加し、当該宛先情報を再利用してもよい。例えば、ＭＣＥがパケットをＰＥに発行する場合、およびＰＥが新たなパケットを生成する場合に宛先情報を付加することによって、それ以外の場合には付加されている宛先情報をそのまま利用することができる。この場合、宛先情報が付加されているパケットに対して宛先情報を算出する必要はない。
　入出力部２１０は、次に、パケットの宛先情報が当該ＰＥを示しているか否かを判定し、当該ＰＥを示している場合には、当該パケットを取得して比較・選択部２３０に入力する。一方、パケットの宛先情報が当該ＰＥを示していない場合には、宛先情報が示すＰＥに近づく方向に隣接するＰＥに当該パケットを転送する。そして、当該動作を各ＰＥの入出力部が行うことによって、各パケットは宛先情報が示すＰＥまで伝達され、取得される。
　例えば、各パケットは、まず、宛先情報が示すＰＥとＹ座標が一致するまで、図１０のｙ軸方向に移動し、次に、Ｘ座標が一致するまで、図１０のｘ軸方向に移動する。このような移動規則を採用することによって、パケットの移動経路は常に最短となる。また、移動中の方向転換は１回または０回となり、各ＰＥ間における通信路５００の使用頻度を平均化することができる。
　一例として、図３において、ＭＣＥ３００からＰＥ１０３に発行されたパケットの宛先情報がＰＥ１２７を示す場合には、当該パケットは、ＰＥ１１１およびＰＥ１１９を経由して、ＰＥ１２７まで伝達される。また、一例として、ＰＥ１２７によって処理され、新たに生成されたパケットの宛先情報がＰＥ１０８を示す場合には、当該パケットは、ＰＥ１２６、ＰＥ１２５、ＰＥ１２４、およびＰＥ１１６を経由して、ＰＥ１０８まで伝達される。
　比較・選択部２３０は、入出力部２１０によって取得されたパケット（以下、取得パケットと称する）のうち、命令の実行が可能なものを処理対象（命令の実行対象）として選択して、命令デコーダ２５０に入力する。また、比較・選択部２３０は、命令の実行が可能でないパケットをバッファメモリ２４０に記憶させるとともに、バッファメモリ２４０に記憶されているパケット（以下、記憶パケットと称する）の読み出しを行う。
　より具体的には、取得パケットの最初に実行されるべき（最後尾の）命令が１入力・１出力命令である場合、比較・選択部２３０は、取得パケットのみを命令デコーダ２５０に入力する。一方、取得パケットの最初に実行されるべき（最後尾の）命令がループ関連命令または２入力・１出力命令である場合、比較・選択部２３０は、上記のマスクされた拡張識別情報が取得パケットと一致するパケットを、記憶パケットから検索する。そして、一致する記憶パケットが存在するときには、比較・選択部２３０は、当該一致する２つのパケットを処理対象として選択して、命令デコーダ２５０に入力する。また、一致する記憶パケットが存在しないときには、比較・選択部２３０は、取得パケットをバッファメモリ２４０に記憶させる。
　なお、マスクされた拡張識別情報が取得パケットと一致する記憶パケットの検索を効率よく行うため、本実施形態では、バッファメモリ２４０は、ハッシュテーブルを含む。また、比較・選択部２３０は、まず、ハッシュ値算出部２３１が、取得パケットからハッシュ値を算出する。当該ハッシュ値は、宛先情報の場合と同様に、取得パケットのマスクされた拡張識別情報に基づいて算出される。そして、比較・選択部２３０は、取得パケットをバッファメモリ２４０に記憶させる場合には、取得パケットをそのハッシュ値と対応付けてハッシュテーブルに格納する。
　なお、ハッシュテーブルには、公知の実装方法を用いることができる。図１１は、バッファメモリ２４０に実装されるハッシュテーブルの一例を示している。当該ハッシュテーブルでは、ハッシュ衝突の解決方法として、オープンアドレス法（open addressing）を用い、再ハッシュ手順として、線形探索法（linear probing）を用いている。
　図１１においては、一例として、ハッシュ値がｎ＋３となるパケット１が格納された後に、ハッシュ値がｎとなるパケット２ないし５が格納された場合を示している。パケット１は、ルート配列［２５６］の要素ｎ＋３の位置に格納され、フラグ「１」およびカウント値「１」が設定されている。また、パケット２ないし５は、それぞれ要素ｎ、ｎ＋１、ｎ＋２、ｎ＋４の位置に格納され、要素ｎの位置にフラグ「１」およびカウント値「４」が設定されている。
　命令デコーダ２５０は、比較・選択部２３０から入力される１つまたは２つのパケットの最初に実行されるべき命令を読解（解釈）したうえで、当該パケットをＡＬＵ２６０に入力する。また、その際、最初に実行されるべき命令がリピート命令またはステップ命令である場合には、テンプレート情報（ＲテンプレートまたはＳテンプレート）を生成し、パケット生成部２７０に入力する。
　ＡＬＵ２６０は、命令デコーダ２５０から入力される１つまたは２つのパケットのデータ部分（オペランド）に対して、算術演算（整数演算および／または浮動小数点演算）や論理演算などを行い、演算結果を出力する。より具体的には、ＡＬＵ２６０は、入力されたパケットのデータに対して、最初に実行されるべき命令を実行し、実行結果のデータに、実行された命令を除いた拡張識別情報を付加して新たなパケットを生成し、再び入出力部２１０に入力する。
　パケット生成部２７０は、まず、命令デコーダ２５０から入力されるテンプレート情報をテンプレートバッファ２８０に登録する。また、パケット生成部２７０は、テンプレートバッファ２８０に登録されているテンプレート情報に基づいて、テンプレート情報ごとにループ繰り返し数分のパケット群を生成し、入出力部２１０に入力する。なお、当該パケット群の生成は、パケット生成部２７０以外の各部の動作とは独立して、自動的に（クロックごとに）行われる。
　このようにして、各ＰＥは、宛先情報が当該ＰＥを示すパケットのみを取得し、宛先情報が当該ＰＥを示さないパケットを他のＰＥに転送する。そして、取得パケットのデータに対して最初に実行されるべき命令を実行するとともに、実行結果のデータに実行された命令を除いた拡張識別情報を付加して新たなパケットを生成し、生成されたパケットをその宛先情報に応じて転送または取得する。
　なお、本実施形態では、最初に実行されるべき命令がリピート命令である場合には、宛先情報算出部２１１およびハッシュ値算出部２３１は、それぞれ、それ以外の場合とは異なる方法で宛先情報およびハッシュ値を算出する。すなわち、最初に実行されるべき命令がリピート命令である場合には、宛先情報およびハッシュ値の算出に用いられる拡張識別情報の部分が、上記のマスクされた拡張識別情報とは異なる。この場合における宛先情報およびハッシュ値の算出方法についての詳細な説明は、後述するリピート命令についての具体的な説明において行うこととする。
＝＝＝データ処理装置の動作の具体例＝＝＝
　ここで、図１２ないし図２０を適宜参照しつつ、図６に示したデータフロー図および図７に示した初期パケット列を用いて、データ処理装置１の動作の具体例について説明する。
　パケットＰ１およびＰ２は、最初に実行されるべき（最後尾の）命令がいずれもパック命令Ｉ１であり、これらの拡張識別情報は、パック命令Ｉ１の左右情報を除いて一致しているため、同一の宛先情報が算出される。したがって、パケットＰ１およびＰ２は、算出された宛先情報が示す同一のＰＥまで伝達され、取得される。そして、当該ＰＥのＡＬＵ２６０においてパック命令Ｉ１が実行され、その結果、図１２に示すように、データＤ１（１０２４）とデータＤ２（１）とをデータ部分に同梱し、パック命令Ｉ１を除いた新たなパケットＰ９が生成される。同様に、パケットＰ７およびＰ８に対して、パック命令Ｉ２が実行され、その結果、データＤ７（０）とデータＤ８（１）とをデータ部分に同梱し、パック命令Ｉ２を除いた新たなパケットＰ１０が生成される。
　なお、本実施形態では、パック命令は、整数型のデータに対して実行され、整数型のデータを例えば３２ビットの固定長とすることによって、２つの整数型のデータを１つのパケットのデータ部分に同梱することができる。また、データ部分が２つの整数型のデータからなることを示すため、パック命令の実行によって生成されたパケットＰ９およびＰ１０のデータタイプは、「梱包型（packed）」となっている。
　パケットＰ９およびＰ３は、最初に実行されるべき命令がいずれもリピート命令Ｉ３であり、次に実行されるべき命令が格納される処理命令部分（パケットＰ９の命令５およびパケットＰ３の命令３）には、命令ではなく同一の整数「４」が格納されている。当該整数は、リピート命令の実行の際にダウンカウンタとして用いられ、リピート命令は、ダウンカウンタを備えた実質的に１６ビットの命令として取り扱われる。
　また、これらのパケットに対しては、図１３に示すように、最初に実行される実質１６ビットのリピート命令（Ｉ３＋「４」）のみを処理命令部分に含む拡張識別情報Ｐ９’およびＰ３’を用いて、宛先情報およびハッシュ値の算出が行われる。拡張識別情報Ｐ９’およびＰ３’は、リピート命令Ｉ３の左右情報を除いて一致しているため、同一の宛先情報が算出される。したがって、パケットＰ９およびＰ３は、算出された宛先情報が示す同一のＰＥまで伝達され、取得される。そして、当該ＰＥのＡＬＵ２６０においてリピート命令Ｉ３（ｒｅｐ１）が実行され、その結果、パケットＰ９においてリピート命令Ｉ３（ｒｅｐ１Ｌ）のダウンカウンタが「３」にダウンカウントされた新たなパケットＰ１１が生成される。
　一方、命令デコーダ２５０は、パケットＰ３においてリピート命令Ｉ３（ｒｅｐ１Ｒ）およびダウンカウンタを除いたテンプレートパケットＴＰ１を含むテンプレート情報（Ｒテンプレート）を生成し、パケット生成部２７０を介してテンプレートバッファ２８０に登録する。ここで、テンプレートパケットＴＰ１は、実際に生成されるパケットではなく、Ｒテンプレートの一部となり、パケット生成部２７０によって生成されるパケット群に反映される。
　ここで、テンプレートバッファ２８０の構成例を図１５に示す。図１５に示すように、テンプレートバッファ２８０は、複数のテンプレート情報を登録することができる。また、テンプレート数は、テンプレートバッファ２８０に登録されているテンプレート情報の数を示し、次テンプレート番号は、パケット生成部２７０が参照すべき（次に実行すべき）テンプレート情報を示す。
　図１５において、テンプレート情報ＴＩ１は、リピート命令Ｉ３に従って登録されたテンプレート情報であり、テンプレートパケットＴＰ１とともに、パケット生成部２７０がパケット群を生成する際の生成条件を含んでいる。ここで、ＲＳフラグは、テンプレート情報がＲテンプレートであるかＳテンプレートであるかを示している。テンプレート情報ＴＩ１は、リピート命令Ｉ３に従って登録されたＲテンプレートであるため、ＲＳフラグは、「Ｒ」となっている。
　また、全生成数（ループの全繰り返し数に相当）は、当該テンプレート情報に基づいてパケット生成部２７０が生成すべき全パケット数（パケット群に含まれるパケットの個数）を示し、生成済数は、全生成数のうち、パケット生成部２７０によって既に生成されたパケット数を示している。さらに、ループＩＤピッチは、パケット生成部２７０がパケット群を生成する際のループＩＤの増分を示し、ステップピッチは、パケット生成部２７０がパケット群を生成する際のデータの増分（ループ変数ｉｉの増分に相当）を示している。そして、図１５に示すように、ＲテンプレートＴＩ１の全生成数およびループＩＤピッチには、それぞれパケットＰ９のデータ部分に同梱されたデータＤ１（１０２４）およびデータＤ２（１）が格納され、ステップピッチは、「０」となる。
　同様に、図１４に示すように、パケットＰ１１およびＰ４に対して、リピート命令Ｉ４（ｒｅｐ１）が実行され、その結果、パケットＰ１１においてリピート命令Ｉ４（ｒｅｐ１Ｌ）のダウンカウンタが「２」にダウンカウントされた新たなパケットＰ１２が生成される。一方、パケットＰ４においてリピート命令Ｉ４（ｒｅｐ１Ｒ）およびダウンカウンタを除いたテンプレートパケットＴＰ２を含むＲテンプレートＴＩ２がテンプレートバッファ２８０に登録される。
　また、同様に、パケットＰ１２およびＰ５に対して、リピート命令Ｉ５（ｒｅｐ１）が実行され、その結果、パケットＰ１２においてリピート命令Ｉ５（ｒｅｐ１Ｌ）のダウンカウンタが「１」にダウンカウントされた新たなパケットＰ１３が生成される。一方、パケットＰ５においてリピート命令Ｉ５（ｒｅｐ１Ｒ）およびダウンカウンタを除いたテンプレートパケットＴＰ３を含むＲテンプレートＴＩ３がテンプレートバッファ２８０に登録される。
　さらに、同様に、パケットＰ１３およびＰ６に対して、リピート命令Ｉ６（ｒｅｐ１）が実行され、その結果、パケットＰ１３において、リピート命令Ｉ６（ｒｅｐ１Ｌ）および「０」にダウンカウントされたダウンカウンタを除いた新たなパケットＰ１４が生成される。一方、パケットＰ６においてリピート命令Ｉ６（ｒｅｐ１Ｒ）およびダウンカウンタを除いたテンプレートパケットＴＰ４を含むＲテンプレートＴＩ４がテンプレートバッファ２８０に登録される。
　図１６に示すように、パケット生成部２７０は、テンプレートバッファ２８０に登録されたＲテンプレートＴＩ１に基づいて、ループ変数ｉｉ＝０からｉｉ＝１０２３までの繰り返し処理に相当する１０２４個のパケット群ＧＰ１－ｉｉを生成する。ここで、最初に生成されるパケットＧＰ１－０は、テンプレートパケットＴＰ１と同一であり、さらに、ＲテンプレートＴＩ１のループＩＤピッチが「１」であるため、パケットＧＰ１－０ないしＧＰ１－１０２３のループＩＤは、順次１ずつ増加している。また、同様に、パケット生成部２７０は、ＲテンプレートＴＩ２、ＴＩ３、およびＴＩ４に基づいて、それぞれパケット群ＧＰ２－ｉｉ、ＧＰ３－ｉｉ、およびＧＰ４－ｉｉを生成する。
　なお、前述したように、パケット群の生成はクロックごとに行われ、パケット生成部２７０は、テンプレートバッファ２８０を参照して、クロックごとに１つずつパケットを生成する。また、１つのＰＥにおけるテンプレートバッファ２８０に複数のテンプレート情報が登録されている場合には、パケット生成部２７０は、パケットを１つ生成する度にテンプレートバッファ２８０の次テンプレート番号を順次更新する。
　例えば、ＲテンプレートＴＩ１ないしＴＩ３がそれぞれ１番目ないし３番目のテンプレート情報として登録され、次テンプレート番号が１の場合には、まず、ＲテンプレートＴＩ１に基づいて、パケット群ＧＰ１－ｉｉに含まれる１つのパケットが生成される。また、次テンプレート番号は、更新されて２となる。次に、ＲテンプレートＴＩ２に基づいて、パケット群ＧＰ２－ｉｉに含まれる１つのパケットが生成され、次テンプレート番号は、更新されて３となる。次に、ＲテンプレートＴＩ３に基づいて、パケット群ＧＰ３－ｉｉに含まれる１つのパケットが生成され、次テンプレート番号は、更新されて再び１となる。
　以上の動作を繰り返すことによって、テンプレートバッファ２８０に登録されているすべてのテンプレート情報から均等にパケット群を生成することができる。したがって、同一のループＩＤを有するパケットができるだけ近いタイミングで生成されることとなり、未処理のパケットが増大するのを抑制することができる。
　リピート命令Ｉ６の実行によって生成されたパケットＰ１４、およびパック命令Ｉ２の実行によって生成されたパケットＰ１０は、最初に実行されるべき命令がいずれもステップ命令Ｉ７であり、これらの拡張識別情報は、ステップ命令Ｉ７の左右情報を除いて一致しているため、同一の宛先情報が算出される。したがって、パケットＰ１４およびＰ１０は、算出された宛先情報が示す同一のＰＥまで伝達され、取得される。
　そして、命令デコーダ２５０は、図１７に示すように、パケットＰ１０において、データ部分に同梱されている１番目のデータＤ７（０）のみを残し、ステップ命令Ｉ７（ｓｔｅｐＲ）を除いたテンプレートパケットＴＰ５を含むテンプレート情報（Ｓテンプレート）を生成し、パケット生成部２７０を介してテンプレートバッファ２８０に登録する。ここで、テンプレートパケットＴＰ５は、実際に生成されるパケットではなく、Ｓテンプレートの一部となり、パケット生成部２７０によって生成されるパケット群に反映される。なお、テンプレートパケットＴＰ５のデータタイプは、「梱包型」から「整数型」に戻っている。
　図１５において、テンプレート情報ＴＩ５は、ステップ命令Ｉ７に従って登録されたテンプレート情報であり、テンプレートパケットＴＰ５を含んでいる。ここで、テンプレート情報ＴＩ５は、ステップ命令Ｉ７に従って登録されたＳテンプレートであるため、ＲＳフラグは、「Ｓ」となっている。また、図１５に示すように、ＳテンプレートＴＩ５の全生成数およびループＩＤピッチには、それぞれパケットＰ１４のデータ部分に同梱されていたデータＤ１（１０２４）およびデータＤ２（１）が格納される。一方、ステップピッチには、パケットＰ１０のデータ部分に同梱されていた２番目のデータＤ８（１）が格納される。
　図１８に示すように、パケット生成部２７０は、テンプレートバッファ２８０に登録されたＳテンプレートＴＩ５に基づいて、ループ変数ｉｉ＝０からｉｉ＝１０２３までの繰り返し処理に相当する１０２４個のパケット群ＧＰ５－ｉｉを生成する。ここで、最初に生成されるパケットＧＰ５－０は、テンプレートパケットＴＰ５と同一であり、さらに、ＳテンプレートＴＩ５のループＩＤピッチが「１」であるため、パケットＧＰ５－０ないしＧＰ５－１０２３のループＩＤは、順次１ずつ増加している。また、ＳテンプレートＴＩ５のステップピッチが「１」であるため、パケットＧＰ５－０ないしＧＰ５－１０２３の整数型のデータは、データＤ７が示す初期値「０」から順次１ずつ増加している。したがって、パケット群ＧＰ５－ｉｉの各データは、ループ変数ｉｉに相当する。
　図１９に示すように、パケット群ＧＰ５－ｉｉおよびＧＰ４－ｉｉに含まれるパケットのうち、それぞれ任意のループＩＤ＝ｉｉを有するパケットＰ１５およびＰ１６は、最初に実行されるべき命令がいずれもデュプリケート命令Ｉ８であり、これらの拡張識別情報は、デュプリケート命令Ｉ８の左右情報を除いて一致しているため、同一の宛先情報が算出される。したがって、パケットＰ１５およびＰ１６は、算出された宛先情報が示す同一のＰＥまで伝達され、取得される。
　そして、当該ＰＥのＡＬＵ２６０においてデュプリケート命令Ｉ８が実行され、その結果、パケットＰ１５においてデュプリケート命令Ｉ８（ｄｕｐＬ）を除いた新たなパケットＰ１７が生成される。さらに、パケットＰ１５のデータ部分を複製して、パケットＰ１６の命令型のデータＤ６をパケットの処理命令部分に命令として追加した新たなパケットＰ１８も生成される。
　このようにして、ループ関連命令Ｉ１ないしＩ８が実行されることによって、ループ処理が展開され、図２０に示すように、ループ変数ｉｉ＝０からｉｉ＝１０２３までの繰り返し処理に相当するパケット群が生成される。図２０において、パケットＰ１９ないしＰ２１は、それぞれパケット群ＧＰ１－ｉｉないしＧＰ３－ｉｉに含まれるパケットのうち、任意のループＩＤ＝ｉｉを有するパケットである。そして、図２０に示されているパケットＰ１７ないしＰ２１は、ソースプログラムにおける、任意のループ変数ｉｉについてのｆｏｒループ内の処理に対応している。
　図６において、加算命令Ｉ９は、パケットＰ１９のデータ（ｄｐ）とパケットＰ１７のデータ（ｉｉ）とを加算してデータｄｐ＋ｉｉを出力し、加算命令Ｉ１０は、パケットＰ２０のデータ（ｓｐ）とパケットＰ１８のデータ（ｉｉ）とを加算してデータｓｐ＋ｉｉを出力する。また、読み出し命令Ｉ１１は、記憶装置６からデータ＊（ｓｐ＋ｉｉ）を読み出す。さらに、除算命令Ｉ１２は、データ＊（ｓｐ＋ｉｉ）をパケットＰ２１のデータ（２）で除算してデータ＊（ｓｐ＋ｉｉ）／２を出力する。そして、書き込み命令Ｉ５は、記憶装置６のデータ＊（ｄｐ＋ｉｉ）にデータ＊（ｓｐ＋ｉｉ）／２を書き込む。
　以上のデータフローによって、配列ｓｐ［１０２４］の１つの要素を２で除算した値が配列ｄｐ［１０２４］に格納される。
　以上のように、本実施形態のデータ処理装置は、追加されたループ関連命令を実行することによって、各ＰＥにおいてループ処理を展開し、ループ繰り返し数分のパケット群を生成する点で、特許文献１のデータ処理装置と大きく異なっている。
　ここで、図２０に示した５個のパケットＰ１７ないしＰ２１を１セットとすると、当該５パケットのセットは、ループ変数ｉｉ＝０からｉｉ＝１０２３までの繰り返し処理に対応して１０２４セット生成されている。そして、各セットに含まれる５パケットは、ループＩＤ（＝ｉｉ）が同一であるため、識別情報が同一となり、それらの宛先のＰＥは、いずれも同一の区画に含まれることとなる。さらに、命令Ｉ９ないしＩ１２の実行によって生成されるパケットのループＩＤは変更されないため、当該５パケットから生成されるパケットの宛先のＰＥも、同一の区画に含まれることとなる。
　したがって、ループ処理の展開（ループ関連命令Ｉ１ないしＩ８の実行）によって生成された５×１０２４パケットには、ループＩＤが同一の５パケットのセットごとに同一の区画が割り当てられ、各セットに含まれる５パケットは、この区画内で移動しつつ、命令Ｉ９ないしＩ１３が実行される。すなわち、ループ処理を展開した後には、パケットの移動がループＩＤごとに４行４列の区画内に制限される。そのため、本実施形態のデータ処理装置は、特許文献１のデータ処理装置において１６個（４行４列）のＰＥを備えた場合に比べて、４倍の６４個（８行８列）のＰＥを備えるものの、各パケットの平均移動距離は増加せず、パケットのＰＥ間の移動に伴うオーバーヘッドが大きくならない。
　一方、各５パケットのセットは、互いにループＩＤが異なるため、それらに含まれるパケットには、ループＩＤごとに４つの区画の何れかが割り当てられることとなる。そのため、それぞれの区画（に含まれるＰＥ）を有効に使用することができ、ＰＥの使用効率の向上も図られている。
　なお、各パケットに対する区画の割り当ては、識別情報から生成される擬似乱数Ｒｉｄに応じて行われるため、ループＩＤだけでなく汎用ＩＤによっても割り当てられる区画が異なる。したがって、例えばＭＣＥにおいて異なる汎用ＩＤを設定することによって、処理命令部分にループ関連命令を含まないパケットに対しても、異なる区画の割り当てを行うことができる。
　また、このような区画の割り当ては、ＰＥでループ処理を展開する場合だけでなく、ＭＣＥでループ処理を展開する場合であっても同様の効果を奏する。図２１は、特許文献１のデータ処理装置において、ＭＣＥでループ処理を展開して生成された「展開後のパケット列」を示している。図２１に示されているように、「展開後のパケット列」は、５パケットごとに識別情報が同一の５×１０２４パケットからなるため、図２０に示した５パケットのセットの１０２４セット分と同様に、擬似乱数Ｒｉｄに応じた区画の割り当てを行うことができる。
　さらに、このように区画の割り当てを行うことによって、省電力効果も得られる。論理回路の１つのゲートのスイッチングに伴う消費電力（動的消費電力）Ｐは、
Ｐ＝ａ×（ＣＶ２ｆ／２）
と表される。ここで、ａは活性化率、Ｃは負荷容量、Ｖは電源電圧、ｆは動作周波数である。
　例えば、ループ処理を行わないパケットの識別情報を固定した場合、それらのパケットからは同一の擬似乱数Ｒｉｄが生成され、同一の区画が割り当てられることとなる。したがって、ループ処理を行わない並列性の低いパケットは、１つの区画（使用区画）内で処理されるため、それ以外の区画（不使用区画）では、活性化率ａが０となり、電力を消費しなくなる。なお、実際には、入出力部２１０におけるパケットの転送などにより、不使用区画内であってもスイッチングするゲートがあるため、活性化率ａが完全には０とならない。一方、ループ処理を行う並列性の高いパケットには、ループＩＤに応じて区画が割り当てられるため、すべての区画を動作させて、ループ処理を高速に並列処理することができる。
　前述したように、データ処理装置１において、ＭＣＥ３００は、データごとに、識別情報および処理命令を含む拡張識別情報が付加されたパケットを生成し、８行８列の行列状に配置された６４個のＰＥ１００ないし１６３は、１６個（４行４列）のＰＥをそれぞれ含む４つの区画に分割され、各ＰＥは、宛先情報が当該ＰＥを示すパケットのみを取得し、取得パケットの命令を実行するとともに、識別情報に応じて何れかの区画を示す第１の宛先情報を算出し、（マスクされた）処理命令に応じて区画内のＰＥの位置を示す第２の宛先情報を算出することによって、ループ処理の展開によって生成されたパケットの移動が４行４列の区画内に制限されるため、全体のＰＥ数を増加させても各パケットの平均移動距離が増加せず、パケットのＰＥ間の移動に伴うオーバーヘッドを小さくし、全体としての処理能力を向上させ、ＰＥ数の増加に見合う処理能力の向上を図ることができる。
　また、各パケットに対して、識別情報から生成される擬似乱数Ｒｉｄ（第１の宛先情報）に応じて区画の割り当てを行い、（マスクされた）処理命令から生成される擬似乱数Ｒｃｍ（第２の宛先情報）に応じて区画内のＰＥの割り当てを行うことによって、パケットのＰＥ間の移動に伴うオーバーヘッドを小さくしつつ、パケット分布を一様分布に近づけ、それぞれの区画（に含まれるＰＥ）を有効に使用することができ、ＰＥの使用効率の向上を図ることができる。
　また、各ＰＥは、取得パケットの命令を実行してパケットを生成するとともに、テンプレートバッファ２８０に登録されたテンプレート情報に基づいて、パケット生成部２７０が独立してパケット群を生成することによって、各ＰＥにおいてループ処理を展開することができるため、ループ処理におけるボトルネックを解消し、ループ処理を高速に並列処理することができる。特に、ループ繰り返し数が確定し、同期なしに並列処理を行うことができるＤｏａｌｌ型ループ処理において、ＰＥ数の増加に見合う処理能力の向上を図ることができる。そして、生成されたパケット群に含まれる各パケットは、識別情報に含まれるループＩＤに応じて４つの区画の何れかが割り当てられ、移動が４行４列の区画内に制限されるため、パケットのＰＥ間の移動に伴うオーバーヘッドを小さくして、全体としての処理能力を向上させ、ＰＥ数の増加に見合う処理能力の向上を図ることができる。
　また、リピート命令を実行し、テンプレートパケットとパケット群を生成する際の生成条件とを含むテンプレート情報（Ｒテンプレート）を生成してテンプレートバッファ２８０に登録することによって、テンプレートパケットのループＩＤを変化させたパケット群を生成することができる。
　また、パケット群の生成条件として、全生成数とループＩＤピッチとをテンプレートバッファ２８０に登録することによって、テンプレートパケットのループＩＤをループＩＤピッチずつ順次増加させた、全生成数が示す個数のパケットからなるパケット群を生成することができる。
　また、リピート命令の次に実行されるべき命令が格納される処理命令部分に、命令ではなく整数データを格納することによって、リピート命令を、ダウンカウンタを備えた実質的に１６ビットの命令として取り扱うことができ、ダウンカウントの回数分リピート命令を再利用することができる。そのため、パケットに含まれる命令数を削減することができ、パケット数の削減も図ることができる。そして、最初に実行されるべき命令がリピート命令である場合には、識別情報に応じて第１の宛先情報を算出するとともに、ダウンカウンタを含めた実質１６ビットのリピート命令のみを含む処理命令部分、すなわち、「整数データ＋リピート命令（左右情報を除く）」に応じて第２の宛先情報を算出することによって、ダウンカウンタのカウント値が同一のリピート命令が最初に実行される２つのパケットを同一のＰＥまで伝達することができる。
　また、ステップ命令を実行し、テンプレートパケットとパケット群を生成する際の生成条件とを含むテンプレート情報（Ｓテンプレート）を生成してテンプレートバッファ２８０に登録することによって、テンプレートパケットのループＩＤおよびループ変数（整数型のデータ）を変化させたパケット群を生成することができる。
　また、パケット群の生成条件として、全生成数とループＩＤピッチとステップピッチとをテンプレートバッファ２８０に登録することによって、テンプレートパケットのループＩＤをループＩＤピッチずつ順次増加させ、ループ変数を初期値からステップピッチずつ順次増加させた、全生成数が示す個数のパケットからなるパケット群を生成することができる。
　また、ＭＣＥ３００は、ループ関連命令を含むパケットを各ＰＥに発行することによって、各ＰＥにおいてループ処理を展開し、ＭＣＥの処理能力やＭＣＥ・ＰＥ間の通信能力によるボトルネックを解消することができる。
　また、データ処理システムにおいて、データ処理装置１のＭＣＥ３００が、パケットを逐次生成する、または予め生成されたパケット列を読み込むことによって、インタプリタ型またはコンパイラ型の並列コンピュータシステムを構成することができる。
　また、前述したように、図７に示したパケットのデータ構造において、各パケットは、識別情報に応じて算出される第１の宛先情報が示す区画内において、（マスクされた）処理命令に応じて算出される第２の宛先情報が示す位置のＰＥによって取得されて、命令が実行される。さらに、リピート命令が実行されてＲテンプレートが登録されることによって、命令の実行とは独立して、テンプレートパケットのループＩＤをループＩＤピッチずつ順次増加させた、全生成数が示す個数のパケットからなるパケット群を生成することができる。そのため、ループ処理におけるボトルネックを解消し、ループ処理を高速に並列処理することができる。そして、生成されたパケット群に含まれる各パケットは、識別情報に含まれるループＩＤに応じて区画が割り当てられるため、パケットのＰＥ間の移動に伴うオーバーヘッドを小さくして、全体としての処理能力を向上させ、ＰＥ数の増加に見合う処理能力の向上を図ることができる。
　また、前述したように、ステップ命令が実行されてＳテンプレートが登録されることによって、命令の実行とは独立して、テンプレートパケットのループＩＤをループＩＤピッチずつ順次増加させ、ループ変数を初期値からステップピッチずつ順次増加させた、全生成数が示す個数のパケットからなるパケット群を生成することができる。
　また、ソースプログラムＰＲ０から予め生成された初期パケット列を実行コードＰＲ２として記録媒体に記録することによって、当該実行コードＰＲ２をコンパイラ型の処理系において利用することができる。
　また、初期パケット列のうち、識別情報部分の少なくとも一部を省略した、またはヌル文字とした中間パケット列を記録媒体に記録することによって、当該中間パケット列に省略された識別情報部分を付加したうえで、コンパイラ型の処理系において利用することができる。
　また、ソースプログラムＰＲ０から予め生成された初期パケット列を実行コードＰＲ２として記憶装置６に記憶させることによって、各ＭＣＥは、当該実行コードＰＲ２を読み込んで利用することができる。
　また、初期パケット列のうち、識別情報部分の少なくとも一部を省略した、またはヌル文字とした中間パケット列を記憶装置６に記憶させることによって、各ＭＣＥは、当該中間パケット列を読み込んで、省略された識別情報部分を付加したうえで利用することができる。
　また、データ処理システムにおいて、データ処理装置１が記憶装置６に記憶された初期パケット列または中間パケット列を読み込むことによって、コンパイラ型の並列コンピュータシステムを構成することができる。
　また、前述したように、８行８列の行列状に配置され、１６個（４行４列）のＰＥをそれぞれ含む４つの区画に分割された６４個のＰＥ１００ないし１６３は、それぞれ、識別情報に応じて何れかの区画を示す第１の宛先情報を算出し、（マスクされた）処理命令に応じて区画内のＰＥの位置を示す第２の宛先情報を算出するとともに、第１および第２の宛先情報が当該ＰＥを示すパケットのみを取得し、取得パケットの命令を実行することによって、パケットのＰＥ間の移動に伴うオーバーヘッドを小さくして、全体としての処理能力を向上させ、ＰＥ数の増加に見合う処理能力の向上を図ることができる。
　なお、上記実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るとともに、本発明にはその等価物も含まれる。
　上記実施形態では、原則として、宛先情報算出部２１１における（第１および第２の）宛先情報の算出、ハッシュ値算出部２３１におけるハッシュ値の算出、および比較・選択部２３０におけるパケットの比較（処理対象の２つのパケットの選択）には、いずれもマスクされた拡張識別情報のビット列（以下、原則使用ビット列と称する）が用いられている。ここで、マスクされた拡張識別情報は、拡張識別情報全体から、最初に実行されるべき命令の左右情報のみを除いたものである。また、例外として、最初に実行されるべき命令が実質１６ビットのリピート命令である場合には、当該最初に実行される実質１６ビットのリピート命令（ただし、左右情報を除く）のみを処理命令部分に含む拡張識別情報のビット列（以下、例外使用ビット列と称する）を用いて、宛先情報およびハッシュ値の算出やパケットの比較が行われている。しかしながら、これに限定されるものではない。
　宛先情報算出部２１１における宛先情報の算出では、パケットの分散性が良い（パケット分布が一様に近い）ほど、ＰＥの使用効率が向上するものの、パケットの分散性は、算出に用いるビット列よりも、算出に用いる擬似乱数に大きく依存している。そのため、上記の原則使用ビット列や例外使用ビット列のすべてを宛先情報の算出に用いる必要はなく、それらのビット列が同一のパケットから同一の宛先情報が算出されるよう、少なくともそれらのビット列の一部に基づいて宛先情報を算出すればよい。
　また、ハッシュ値算出部２３１におけるハッシュ値の算出でも、ハッシュテーブルの使用効率や記憶パケットの検索効率は、算出に用いるビット列よりも、算出に用いるハッシュ関数に大きく依存している。そのため、宛先情報算出部２１１における宛先情報の算出と同様に、上記の原則使用ビット列や例外使用ビット列が同一のパケットから同一のハッシュ値が算出されるよう、少なくともそれらのビット列の一部に基づいて宛先情報を算出すればよい。
　したがって、例えば、識別情報のビット列のみを宛先情報やハッシュ値の算出に用いると、最初に実行されるべき命令の左右情報をマスクしたり、拡張識別情報のビット列のうち算出に用いる部分を最初に実行されるべき命令によって変更したりする必要がない。一方、比較・選択部２３０におけるパケットの比較には、上記の原則使用ビット列や例外使用ビット列を用いる必要がある。
　上記実施形態では、宛先情報算出部２１１は、上記の原則使用ビット列や例外使用ビット列のうち、識別情報部分から擬似乱数Ｒｉｄを生成し、処理命令部分から擬似乱数Ｒｃｍを生成しているが、これに限定されるものではない。
　擬似乱数Ｒｉｄは、ＰＥ１００ないし１６３全体を分割した何れかの区画を示す第１の宛先情報として用いられる。そして、当該第１の宛先情報は、上記の原則使用ビット列や例外使用ビット列のうち、少なくとも識別情報の一部を含む部分（第１の部分）に基づいて算出される必要がある。例えば、識別情報のうちループＩＤのビット列のみを第１の宛先情報の算出に用いると、ループＩＤが同一のパケットには同一の区画が割り当てられ、それらのパケットの移動を割り当てた区画内に制限することができる。また、ループＩＤから必要なビット数分（例えば下位２ビット）だけ抽出して、これを擬似乱数Ｒｉｄとして用いてもよい。
　擬似乱数Ｒｃｍは、第１の宛先情報に応じて割り当てられた区画内のＰＥの位置を示す第２の宛先情報として用いられる。そして、当該第２の宛先情報は、上記の原則使用ビット列や例外使用ビット列のうち、少なくとも第１の部分以外の部分を含む部分（第２の部分）に基づいて算出される必要がある。例えば、上記の原則使用ビット列や例外使用ビット列全体から疑似乱数を生成し、これを第２の宛先情報として用いてもよい。
　なお、図７においては、識別情報部分は、汎用ＩＤおよびループＩＤを含んでいるが、これに限定されるものではない。例えば、汎用ＩＤが単にパケットを生成したＭＣＥを示しているに過ぎない場合には、処理対象として選択すべき２つのパケットが異なるＭＣＥで生成されており、異なる汎用ＩＤを有している場合もあり得る。このような場合、上記の原則使用ビット列や例外使用ビット列の一部として、汎用ＩＤを宛先情報およびハッシュ値の算出やパケットの比較に用いることはできないため、汎用ＩＤをデータ部分に含めたり、図７に示した以外の追加情報部分に含めたりする必要がある。
　　１　　　　　データ処理装置
　　６　　　　　記憶装置
　　７　　　　　入力装置
　　８　　　　　出力装置
　　９　　　　　バス
　　１００～１６３　ＰＥ（処理要素）
　　２１０　　　入出力部
　　２１１　　　宛先情報算出部
　　２１４ａ～２１４ｄ　出力ポート
　　２１５ａ～２１５ｄ　入力ポート
　　２３０　　　比較・選択部
　　２３１　　　ハッシュ値算出部
　　２４０　　　バッファメモリ
　　２５０　　　命令デコーダ
　　２６０　　　ＡＬＵ（算術論理演算部）
　　２７０　　　パケット生成部
　　２８０　　　テンプレートバッファ
　　３００　　　ＭＣＥ（メモリ制御要素）
　　４００　　　キャッシュメモリ
　　５００　　　通信路（伝送路）

Claims (18)

  1. 　行列状に配置され、データごとに、当該データを識別する識別情報および当該データに対する１つ以上の処理命令を示す命令情報を含む拡張識別情報が付加されたパケットを処理する複数の処理部を備え、
    　前記複数の処理部は、
    　前記拡張識別情報に応じて前記パケットの宛先情報を算出する宛先情報算出部と、
    　前記パケットのうち、前記宛先情報が当該処理部を示すパケットのみを取得し、前記宛先情報が当該処理部を示さないパケットを、前記宛先情報が示す処理部に近づく方向に隣接する処理部に転送する入出力部と、
    　前記入出力部によって取得された前記パケットの前記処理命令を実行する演算部と、
    　をそれぞれ有し、
    　前記宛先情報算出部は、
    　前記拡張識別情報のうち、少なくとも前記識別情報の一部を含む第１の部分のビット列に基づいて、前記複数の処理部全体を分割した複数の処理部群の何れかを示す第１の宛先情報を算出するとともに、
    　前記拡張識別情報のうち、少なくとも前記第１の部分以外の部分を含む第２の部分のビット列に基づいて、前記複数の処理部群のうち前記第１の宛先情報が示す処理部群に含まれる何れかの処理部を示す第２の宛先情報を算出することを特徴とするデータ処理装置。
  2. 　前記宛先情報算出部は、
    　前記第１の部分のビット列から生成される擬似乱数に応じて前記第１の宛先情報を算出するとともに、
    　前記第２の部分のビット列から生成される擬似乱数に応じて前記第２の宛先情報を算出することを特徴とする請求項１に記載のデータ処理装置。
  3. 　前記識別情報は、ループ処理におけるループの繰り返しごとに設定される識別番号であるループＩＤを含み、
    　前記演算部は、前記入出力部によって取得された前記パケットの前記処理命令のうち最初に実行されるべき処理命令を実行し、当該実行によって生成されるデータに、実行された前記処理命令の次に実行されるべき処理命令を最初に実行されるべき処理命令とする前記拡張識別情報が付加されたパケットを生成して前記入出力部に入力し、
    　前記複数の処理部は、
    　前記入出力部によって取得された前記パケットの最初に実行されるべき処理命令が、前記ループＩＤが異なる複数のパケットからなるパケット群を生成する処理命令である場合に、前記パケット群を生成するためのテンプレート情報が登録されるテンプレート記憶部と、
    　前記テンプレート記憶部に登録されている前記テンプレート情報に基づいて前記パケット群を生成して前記入出力部に入力するパケット生成部と、
    　をそれぞれさらに有することを特徴とする請求項１または請求項２に記載のデータ処理装置。
  4. 　前記パケット群を生成する処理命令は、前記ループＩＤのみが異なる複数のパケットからなる前記パケット群を生成するリピート命令を含み、
    　前記入出力部によって取得された２つのパケットの最初に実行されるべき処理命令が前記リピート命令である場合には、前記テンプレート記憶部に登録される前記テンプレート情報は、当該取得された２つのパケットのうちの一方のパケットにおいて前記リピート命令を除いたテンプレートパケットと、当該取得された２つのパケットのうちの他方のパケットの前記データに応じた前記パケット群の生成条件とを含み、
    　前記パケット生成部は、前記生成条件に基づいて前記テンプレートパケットの前記ループＩＤを変化させた複数のパケットからなる前記パケット群を生成することを特徴とする請求項３に記載のデータ処理装置。
  5. 　前記入出力部によって取得された２つのパケットの最初に実行されるべき処理命令が前記リピート命令である場合には、前記生成条件は、生成される前記パケット群に含まれるパケットの個数を示す全生成数と、前記ループＩＤの増分を示すループＩＤピッチとを含み、
    　前記パケット生成部は、前記テンプレートパケットの前記ループＩＤを前記ループＩＤピッチずつ順次増加させた、前記全生成数が示す個数のパケットからなる前記パケット群を生成することを特徴とする請求項４に記載のデータ処理装置。
  6. 　前記パケットの前記命令情報は、前記処理命令として前記リピート命令が格納されている場合には、当該リピート命令に隣接して整数データが格納され、
    　前記演算部は、前記入出力部によって取得された２つのパケットの最初に実行されるべき処理命令が前記リピート命令である場合には、当該取得された２つのパケットのうちの前記他方のパケットにおいて前記整数データをダウンカウントしたパケットを生成し、
    　前記宛先情報算出部は、前記パケットの最初に実行されるべき処理命令が前記リピート命令である場合には、前記リピート命令および前記整数データのみを前記命令情報に格納した前記拡張識別情報のうち、
    　少なくとも前記識別情報の一部を含む前記第１の部分のビット列に基づいて前記第１の宛先情報を算出するとともに、
    　少なくとも前記第１の部分以外の部分を含む前記第２の部分のビット列に基づいて前記第２の宛先情報を算出することを特徴とする請求項４または請求項５に記載のデータ処理装置。
  7. 　前記パケット群を生成する処理命令は、前記ループ処理におけるループ内で使用するループ変数を前記データとする複数のパケットからなる前記パケット群を生成するステップ命令を含み、
    　前記入出力部によって取得された２つのパケットの最初に実行されるべき処理命令が前記ステップ命令である場合には、前記テンプレート記憶部に登録される前記テンプレート情報は、当該取得された２つのパケットのうちの一方のパケットにおいて前記ループ変数の初期値を前記データとし、前記ステップ命令を除いたテンプレートパケットと、当該取得された２つのパケットの前記データに応じた前記パケット群の生成条件とを含み、
    　前記パケット生成部は、前記生成条件に基づいて前記テンプレートパケットの前記ループＩＤおよび前記データを変化させた複数のパケットからなる前記パケット群を生成することを特徴とする請求項３に記載のデータ処理装置。
  8. 　前記入出力部によって取得された２つのパケットの最初に実行されるべき処理命令が前記ステップ命令である場合には、前記生成条件は、生成される前記パケット群に含まれるパケットの個数を示す全生成数と、前記ループＩＤの増分を示すループＩＤピッチと、前記ループ変数の増分を示すステップピッチとを含み、
    　前記パケット生成部は、前記テンプレートパケットの前記ループＩＤを前記ループＩＤピッチずつ順次増加させ、前記データを前記ループ変数の初期値から前記ステップピッチずつ順次増加させた、前記全生成数が示す個数のパケットからなる前記パケット群を生成することを特徴とする請求項７に記載のデータ処理装置。
  9. 　前記パケットを前記複数の処理部の何れかに発行する制御部をさらに備えることを特徴とする請求項１ないし請求項８の何れかに記載のデータ処理装置。
  10. 　請求項９に記載のデータ処理装置と、
    　前記制御部によって前記パケットに変換されるプログラム、前記パケットのうち前記識別情報の少なくとも一部が前記制御部によって付加される中間パケット、または前記パケットが記憶されている記憶装置と、
    　前記データを含み、前記プログラム、前記中間パケット、または前記パケットをさらに含む情報を入出力する入出力装置と、
    　を備えることを特徴とするデータ処理システム。
  11. 　行列状に配置された複数の処理部を備えるデータ処理装置によって処理される複数のパケットのデータ構造であって、
    　前記複数のパケットは、データごとに、当該データを識別する識別情報および当該データに対する１つ以上の処理命令を示す命令情報を含む拡張識別情報を付加して構成され、
    　前記識別情報は、ループ処理におけるループの繰り返しごとに設定される識別番号であるループＩＤを含み、
    　前記複数のパケットの前記処理命令は、前記ループＩＤのみが異なる複数のパケットからなるパケット群を生成するリピート命令を含み、
    　前記複数の処理部は、それぞれ、
    　前記拡張識別情報のうち、少なくとも前記識別情報の一部を含む第１の部分のビット列に基づいて、前記複数の処理部全体を分割した複数の処理部群の何れかを示す第１の宛先情報を算出し、
    　前記拡張識別情報のうち、少なくとも前記第１の部分以外の部分を含む第２の部分のビット列に基づいて、前記複数の処理部群のうち前記第１の宛先情報が示す処理部群に含まれる何れかの処理部を示す第２の宛先情報を算出し、
    　前記複数のパケットのうち、前記第１および第２の宛先情報が当該処理部を示すパケットのみを取得し、当該パケットの前記処理命令を実行し、
    　前記リピート命令を実行する場合には、最初に実行されるべき処理命令が前記リピート命令である２つのパケットのうちの一方のパケットにおいて前記リピート命令を除いたテンプレートパケットと、生成される前記パケット群に含まれるパケットの個数を示す全生成数と、前記ループＩＤの増分を示すループＩＤピッチとを登録し、
    　前記処理命令の実行とは独立して、前記テンプレートパケットの前記ループＩＤを前記ループＩＤピッチずつ順次増加させた、前記全生成数が示す個数のパケットからなる前記パケット群を生成することを特徴とするデータ構造。
  12. 　行列状に配置された複数の処理部を備えるデータ処理装置によって処理される複数のパケットのデータ構造であって、
    　前記複数のパケットは、データごとに、当該データを識別する識別情報および当該データに対する１つ以上の処理命令を示す命令情報を含む拡張識別情報を付加して構成され、
    　前記識別情報は、ループ処理におけるループの繰り返しごとに設定される識別番号であるループＩＤを含み、
    　前記複数のパケットの前記処理命令は、前記ループ処理におけるループ内で使用するループ変数を前記データとする複数のパケットからなるパケット群を生成するステップ命令を含み、
    　前記複数の処理部は、それぞれ、
    　前記拡張識別情報のうち、少なくとも前記識別情報の一部を含む第１の部分のビット列に基づいて、前記複数の処理部全体を分割した複数の処理部群の何れかを示す第１の宛先情報を算出し、
    　前記拡張識別情報のうち、少なくとも前記第１の部分以外の部分を含む第２の部分のビット列に基づいて、前記複数の処理部群のうち前記第１の宛先情報が示す処理部群に含まれる何れかの処理部を示す第２の宛先情報を算出し、
    　前記複数のパケットのうち、前記第１および第２の宛先情報が当該処理部を示すパケットのみを取得し、当該パケットの前記処理命令を実行し、
    　前記ステップ命令を実行する場合には、最初に実行されるべき処理命令が前記ステップ命令である２つのパケットのうちの一方のパケットにおいて前記ループ変数の初期値を前記データとし、前記ステップ命令を除いたテンプレートパケットと、生成される前記パケット群に含まれるパケットの個数を示す全生成数と、前記ループＩＤの増分を示すループＩＤピッチと、前記ループ変数の増分を示すステップピッチとを登録し、
    　前記処理命令の実行とは独立して、前記テンプレートパケットの前記ループＩＤを前記ループＩＤピッチずつ順次増加させ、前記データを前記ループ変数の初期値から前記ステップピッチずつ順次増加させた、前記全生成数が示す個数のパケットからなる前記パケット群を生成することを特徴とするデータ構造。
  13. 　請求項１１または請求項１２に記載のデータ構造を有するパケットが記録された記録媒体。
  14. 　請求項１１または請求項１２に記載のデータ構造のうち、前記識別情報の少なくとも一部が前記データ処理装置の制御部によって付加される中間パケットが記録された記録媒体。
  15. 　請求項１１または請求項１２に記載のデータ構造を有するパケットが記憶されている記憶装置。
  16. 　請求項１１または請求項１２に記載のデータ構造のうち、前記識別情報の少なくとも一部が前記データ処理装置の制御部によって付加される中間パケットが記憶されている記憶装置。
  17. 　請求項１５または請求項１６に記載の記憶装置と、
    　前記データ処理装置と、
    　前記データを含む情報を入出力する入出力装置と、
    　を備えることを特徴とするデータ処理システム。
  18. 　データごとに、当該データを識別する識別情報および当該データに対する１つ以上の処理命令を示す命令情報を含む拡張識別情報が付加されたパケットを処理するデータ処理方法であって、
    　行列状に配置された複数の処理部が、それぞれ、
    　前記拡張識別情報のうち、少なくとも前記識別情報の一部を含む第１の部分のビット列に基づいて、前記複数の処理部全体を分割した複数の処理部群の何れかを示す第１の宛先情報を算出し、
    　前記拡張識別情報のうち、少なくとも前記第１の部分以外の部分を含む第２の部分のビット列に基づいて、前記複数の処理部群のうち前記第１の宛先情報が示す処理部群に含まれる何れかの処理部を示す第２の宛先情報を算出し、
    　前記パケットのうち、前記第１および第２の宛先情報が当該処理部を示すパケットのみを取得し、当該パケットの前記処理命令を実行し、
    　前記パケットのうち、前記第１および第２の宛先情報が当該処理部を示さないパケットを、前記第１および第２の宛先情報が示す処理部に近づく方向に隣接する処理部に転送することを特徴とするデータ処理方法。
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