KR100658588B1 - 메모리 공유 시스템 및 그 방법 - Google Patents

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KR100658588B1
KR100658588B1 KR1020050109417A KR20050109417A KR100658588B1 KR 100658588 B1 KR100658588 B1 KR 100658588B1 KR 1020050109417 A KR1020050109417 A KR 1020050109417A KR 20050109417 A KR20050109417 A KR 20050109417A KR 100658588 B1 KR100658588 B1 KR 100658588B1
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Abstract

메인 프로세서와, 둘 이상의 포트를 구비하고, 저장 영역이 n(자연수)개의 분할 영역으로 분할된 메모리부를 가지는 제1 부가 프로세서와, 그리고 하나 이상의 제2 부가 프로세서를 포함하되, 상기 메인 프로세서, 상기 제1 부가 프로세서와 상기 제2 부가 프로세서는 각각 할당된 포트를 통해서 임의의 분할 영역에 억세스하여 데이터 기록 또는 독출을 수행하고, 상기 제1 부가 프로세서와 상기 제2 부가 프로세서는 상기 메인 프로세서의 처리 지시에 상응하여 임의의 분할 영역에 기록된 데이터를 처리하며, 상기 제2 부가 프로세서는 상기 제1 부가 프로세서에 의해 상기 메모리부와 바이패스(bypass) 연결되는 것을 특징으로 하는 메모리 공유 시스템 및 그 방법에 관한 것이다. 시스템 상에 부가 프로세서가 추가되어 연결되었을 때 추가된 부가 프로세서는 메모리를 가지지 않으면서도 메인 프로세서와 효율적으로 데이터 전송이 가능하도록 한다.
메모리, 프로세서, 바이패스, 공유

Description

메모리 공유 시스템 및 그 방법{Memory sharing system and method thereof}
도 1은 종래의 카메라 기능을 구비한 이동 통신 단말기의 블록 구성도.
도 2 내지 도 3은 종래 기술에 따른 시스템을 구성하는 메인 프로세서 및 부가 프로세서 간의 연결관계를 나타낸 도면.
도 4는 종래 기술에 따른 듀얼 포트 메모리를 사용하는 시스템의 구성도.
도 5는 본 발명의 바람직한 일 실시예에 따른 메모리 공유 시스템의 구조를 나타낸 도면.
도 6은 본 발명에 따른 메모리부의 저장 영역의 분할 상태를 나타낸 도면.
도 7a는 본 발명의 바람직한 일 실시예에 따른 메인 프로세서와 제1 부가 프로세서 간의 데이터 전송 방법을 나타낸 도면.
도 7b는 본 발명의 바람직한 일 실시예에 다른 메인 프로세서와 제2 부가 프로세서 간의 데이터 전송 방법을 나타낸 도면.
도 8은 본 발명의 바람직한 일 실시예에 따른 메인 프로세서와 부가 프로세서 간의 데이터 전송 방법을 나타낸 순서도.
도 9는 본 발명의 바람직한 다른 실시예에 따른 메인 프로세서와 부가 프로 세서 간의 데이터 전송 방법을 나타낸 순서도.
<도면의 주요부분에 대한 부호의 설명>
510 : 메인 프로세서
520 : 제1 부가 프로세서
530 : 제2 부가 프로세서
522 : 메모리부
524 : 제어부
552 : 내부 메모리 버스
553 : 외부 메모리 버스
560 : 내부 바이패스 통로
본 발명은 메모리(저장 장치)의 공유에 관한 것으로, 보다 상세하게는 전기/전자 장치(디지털 처리 장치)에 구비된 복수의 시스템이 하나의 메모리를 공유하는 방법 및 그 장치에 관한 것이다.
휴대형 단말기는 게임, 이동 통신 등의 기능을 수행하기 위하여 작은 크기로 형성되어 사용자의 휴대를 용이하게 한 전자 장치를 의미한다. 휴대형 단말기에 는 이동 통신 단말기, 개인 휴대 단말기(PDA : Personal Digital Assistant), 휴대형 멀티미디어 단말기(PMP : Portable Multimedia Player) 등이 있을 수 있다.
이중, 이동 통신 단말기는 본질적으로 이동중인 사용자가 원격지의 수신자와 전화 통화를 가능하도록 구현된 장치이다. 그러나, 과학 기술의 발전으로 인해, 최근의 이동 통신 단말기는 전화 통화 기능, 단문 메시지 송수신 기능, 주소록 관리 기능 등의 본질적 기능 외에 카메라 기능, 멀티미디어 데이터 재생 기능 등의 부가적 기능을 더 구비하고 있다.
도 1은 종래의 카메라 기능을 구비한 이동 통신 단말기의 블록 구성도이다.
도 1을 참조하면, 카메라 기능을 구비한 이동 통신 단말기(100)는 고주파 처리부(110), A/D 변환부(115), D/A 변환부(120), 제어부(125), 전원부(130), 키 입력부(135), 메인 메모리(140), 표시부(145), 카메라(150), 영상 처리부(155) 및 보조 메모리(160)를 포함하여 구성된다.
고주파 처리부(110)는 안테나를 통해 수신되거나 안테나를 통해 송신되는 고주파 신호를 처리한다.
A/D 변환부(115)는 고주파 처리부(110)로부터 출력되는 아날로그 신호를 디지털 신호로 변환하여 제어부(125)로 전송한다.
D/A 변환부(120)는 제어부(125)로부터 출력되는 디지털 신호를 아날로그 신호로 변환하여 고주파 처리부(110)로 전송한다.
제어부(125)는 이동 통신 단말기(100)의 전반적인 동작을 제어한다. 제어부(125)는 CPU(Central Processing Unit) 또는 마이크로 컨트롤러(Micro-Controller) 를 포함할 수 있다.
전원부(130)는 이동 통신 단말기(100)가 동작하는데 필요한 전원을 공급한다. 전원부(130)는 외부 전원 소스(source)와 결합되거나 배터리(battery) 등과 결합될 수 있다.
키 입력부(135)는 이동 통신 단말기(100)의 각종 기능 설정, 기능 제어, 다이얼링 등을 수행하기 위한 키 데이터를 생성하여 제어부(125)로 전달한다.
메인 메모리(140)는 이동 통신 단말기(100)의 운용 프로그램, 각종 데이터 등을 저장한다. 메인 메모리(140)는 플래시 메모리(Flash Memory) 또는 EEPROM(Electrically Erasable Programmable Read Only Memory) 등으로 구성될 수 있다.
표시부(145)는 이동 통신 단말기(100)의 동작 상태, 카메라(150)를 통해 촬영된 외부 영상 등을 표시한다.
카메라(150)는 외부 영상(피사체)을 촬영하고, 영상 처리부(155)는 카메라(150)에 의해 촬영된 외부 영상을 처리한다. 영상 처리부(155)는 색 보간, 감마 보정, 화질 보정, JPEG 부호화 등의 기능을 수행한다. 보조 메모리(160)는 영상 처리부(155)에 의해 처리된 외부 영상 등을 저장한다.
상술한 바와 같이, 카메라 기능을 구비한 이동 통신 단말기(100)는 복수의 프로세서(즉, 메인 프로세서와 부가 기능 수행을 위한 하나 이상의 부가 프로세서)를 구비한다. 즉, 도 1에 도시된 바와 같이 이동 통신 단말기(100)의 전체적인 기능을 제어하기 위한 제어부(125)와 카메라 기능을 제어하기 위한 영상 처리부(155) 는 프로세서들일 수 있다. 또한, 각각의 프로세서는 각각 독립된 메모리와 결합되도록 구성된다.
부가 프로세서는 휴대형 단말기가 어떤 부가 기능을 구비되는지에 따라 상이할 수 있다. 예를 들어, 카메라 기능 수행을 위한 부가 프로세서는 JPEG 부호화(encoding), JPEG 복호화(decoding) 등의 기능을 수행할 수 있다. 동영상 재생 기능을 수행하기 위한 부가 프로세서는 비디오 파일(예를 들어, MPEG4, DIVX, H.264)의 부호화, 복호화 등을 수행할 수 있다. 음악 파일 재생 기능을 수행하기 위한 부가 프로세서는 음악 파일의 부호화, 복호화 등을 수행할 수 있다. 물론, 상술한 다양한 기능을 통합적으로 수행할 수 있는 부가 프로세서도 존재할 수 있다. 이러한 프로세서들 각각에는 프로세서에 의해 처리된 데이터를 저장하기 위한 메모리가 개별적으로 구비된다. 따라서, 종래 기술에 의하면 휴대형 단말기의 기능이 다기능화될수록 프로세서의 수량이 증가되고, 이에 비례하여 메모리의 수량도 증대되어야 하는 문제점이 있다.
도 2 내지 도 3은 종래 기술에 따른 시스템을 구성하는 메인 프로세서 및 부가 프로세서 간의 연결관계를 나타낸 도면이다. 대부분의 시스템을 구성할 때 여러 종류의 칩들을 조합하여 이루어지며 하나의 메인 프로세서와 다수의 부가 프로세서로 이루어 진다.
도 2를 참조하면, 메인 프로세서(210)는 메인 메모리(215)를, 제1 부가 프로세서(220)는 제1 부가 메모리(225)를, 제2 부가 프로세서(230)는 제2 부가 메모리(235)를 각각 가지고 있다. 따라서, 메인 프로세서(210)가 다수의 부가 프로세서 (220 또는 230)와 데이터 전송을 각자 한다면, 각 프로세서(210, 220, 230)의 제어부는 자신의 메모리(215, 225, 235)를 칩 내부에 가지고 있어야 한다. 또한, 이를 제어하기 위하여 각 부가 프로세서(220, 230)는 메인 프로세서(210)로부터 제어 버스와 데이터 버스가 모두 연결되어야 하므로 메모리 사용의 효율성과 제어 버스 사용의 효율성이 무척 떨어지게 된다. 그리고 각각의 프로세서마다 각자의 메모리를 가지도록 설계되어 각자의 메모리를 다른 프로세서에서 공유할 수 있는 방법이 없다. 여기서, 버스(Bus)는 컴퓨터 등에서 제어부와 주기억장치, 입출력 장치 간에 정보를 전송하는 데 사용되는 공용 목적의 전기적 통로를 의미한다. 버스는 각 장치(device)의 주소나 기억장치의 위치를 나타내는 정보들을 위한 선과 수행될 다양한 데이터 전송동작을 구별하기 위한 선을 포함한다.
일반적으로 메인 프로세서(210)와 부가 프로세서(220, 230) 간에 통신하는 데이터의 양이 많을 때, 자체 데이터 전송보다는 데이터 전송을 위한 기본동작인 메모리 억세스 시간 또는 제어 시간을 컨트롤하는데 많은 시간이 지체된다. 이는 프로세서 서로 간의 통신이 많아 질수록 데이터 전달의 병목현상을 일으키는 주요한 원인이 된다.
도 3을 참조하면, 서로 다른 프로세서가 하나의 메모리(350)를 공유하여 데이터 전송이 이루어질 때, 하나 이상의 메인 프로세서(310)가 버스 콘트롤러(340)를 가지고 있어야 하며, 각 부가 프로세서(320, 330)로 해당 부가 프로세서(320 또는 330)가 메모리(350)에 연결된다는 신호를 알려줘야 한다. 이를 위하여 메인 프로세서(310)와 부가 프로세서(320, 330) 간에는 메모리(350)의 사용과 관련된 명령 외에 또다른 명령 인터페이스(즉, 부가 프로세서 제어 로직)가 존재해야 하며, 버스 컨트롤러(340)가 복잡해지게 된다.
도 2 내지 도 3에 도시된 시스템의 비효율성을 극복하기 위해서 듀얼 포트 메모리를 사용한 시스템의 구성이 도 4에 도시되어 있다.
도 4는 종래 기술에 따른 듀얼 포트 메모리를 사용하는 시스템의 구성도이다.
메인 프로세서 하나에 대하여 부가 프로세서 하나가 일대일로 대응하고 있는경우 듀얼 포트 메모리를 사용하여 데이터 전송을 위한 기본 동작들을 제어하는데 많은 시간을 요하지 않는다. 즉, 메인 프로세서와 부가 프로세서가 일대일 대응을 하고 있는 경우에는 듀얼 포트 메모리를 이용하는 것이 매우 효율적인 구성이 될 수 있다. 하지만, 실제 시스템 내에서는 상술한 바와 같이 부가 프로세서가 둘 이상의 복수개로 구성되는 경우가 대부분이다.
도 4를 참조하면, 복수개의 부가 프로세서(420, 430)으로 구성되는 시스템을 나타낸다. 각각의 부가 프로세서(420, 430)는 내부에 듀얼 포트 메모리(422, 432)를 각각 하나씩 가지고 있다. 제어 버스를 통해 각 부가 프로세서(420, 430)의 제어부(424, 434)가 동작하도록 하고, 데이터 버스를 통해 각 듀얼 포트 메모리(422, 432)에 억세스하게 된다. 이때 메인 프로세서(410)와 각각의 부가 프로세서(420, 430) 간에는 제어 버스 및 데이터 버스가 항상 연결되어 있어야 한다. 이로 인해 시스템이 복잡해지는 문제점이 있다. 또한, 다수의 메모리를 칩 내부에 가지고 있게 됨에 따라 칩 면적의 효율성이 낮아지고, 제어구조가 복잡해지는 문제점이 있다.
따라서, 본 발명은 듀얼 포트 메모리를 사용함으로써 메인 프로세서와 부가 프로세서 간에 데이터 전송이 이루어질 때 발생하는 데이터 전송의 병목 현상을 줄일 수 있는 메모리 공유 시스템 및 그 방법을 제공한다.
또한, 본 발명은 복수의 부가 프로세서로 구성되는 시스템에서 각 부가 프로세서가 각자의 메모리를 가지지 않고 메모리를 가지는 하나의 부가 프로세서가 바이패스(bypass) 기능을 함으로써 메인 프로세서와 복수의 부가 프로세서가 직접 메모리에 연결되는 효과를 나타내어 제어 버스 및 데이터 버스로 인한 시스템의 복잡도를 줄이고 하드웨어의 증가를 막을 수 있는 메모리 공유 시스템 및 그 방법을 제공한다.
또한, 본 발명은 시스템 상에 부가 프로세서가 추가되어 연결되었을 때 추가된 부가 프로세서는 메모리를 가지지 않으면서도 메인 프로세서와 효율적으로 데이터 전송이 가능하도록 하는 메모리 공유 시스템 및 그 방법을 제공한다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
상기한 목적들을 달성하기 위하여, 본 발명의 일 측면에 따르면 메인 프로 세서; 둘 이상의 포트를 구비하고, 저장 영역이 n(자연수)개의 분할 영역으로 분할된 메모리부를 가지는 제1 부가 프로세서; 및 하나 이상의 제2 부가 프로세서를 포함하되, 상기 메인 프로세서, 상기 제1 부가 프로세서와 상기 제2 부가 프로세서는 각각 할당된 포트를 통해서 임의의 분할 영역에 억세스하여 데이터 기록 또는 독출을 수행하고, 상기 제1 부가 프로세서와 상기 제2 부가 프로세서는 상기 메인 프로세서의 처리 지시에 상응하여 임의의 분할 영역에 기록된 데이터를 처리하며, 상기 제2 부가 프로세서는 상기 제1 부가 프로세서에 의해 상기 메모리부와 바이패스(bypass) 연결되는 것을 특징으로 하는 메모리 공유 시스템이 제공될 수 있다.
바람직하게는, 상기 제1 부가 프로세서와 상기 제2 부가 프로세서는 외부 메모리 버스를 통해 연결될 수 있다.
여기서, 상기 제1 부가 프로세서는 상기 메모리부에 억세스 가능한 내부 메모리 버스를 포함할 수 있다.
또한, 상기 제1 부가 프로세서는 상기 처리 지시에 상응하여 상기 내부 메모리 버스를 상기 제2 부가 프로세서에 바이패스 연결시킬 수 있다.
또는 상기 제1 부가 프로세서는 상기 내부 메모리 버스를 상기 제2 부가 프로세서에 바이패스 연결시키고, 인터럽트 신호를 생성하여 상기 메인 프로세서에 전송할 수 있다.
또한 바람직하게는, 임의의 시각에 상기 제1 부가 프로세서 및 상기 제2 부가 프로세서 중 어느 하나만이 상기 메인 프로세서와 함께 상기 메모리부에 억세스 가능하다.
그리고 상기 처리 지시는 상기 제1 부가 프로세서 또는 상기 제2 부가 프로세서 중에서 상기 메모리부에의 억세스가 허용되는 부가 프로세서의 정보를 포함할 수 있다.
상기한 목적들을 달성하기 위하여, 본 발명의 다른 측면에 따르면 둘 이상의 포트를 구비하고, 저장 영역이 n(자연수)개의 분할 영역으로 분할된 메모리부를 가지는 제1 부가 프로세서와, 메인 프로세서와, 하나 이상의 제2 부가 프로세서 간의 메모리 공유 방법에 있어서, (a) 상기 제1 부가 프로세서가 상기 메모리부에 억세스 가능한 내부 메모리 버스를 상기 제2 부가 프로세서에 바이패스 연결시키는 단계; (b) 상기 메인 프로세서가 상기 제2 부가 프로세서로 처리 지시를 전송하는 단계; 및 (c) 상기 제2 부가 프로세서는 상기 바이패스 연결된 내부 메모리 버스를 통해 상기 메모리부에 억세스하여 임의의 분할 영역에 기록된 데이터를 처리하는 단계를 포함하되, 상기 메인 프로세서, 상기 제1 부가 프로세서와 상기 제2 부가 프로세서는 각각 할당된 포트를 통해서 임의의 분할 영역에 억세스하여 데이터 기록 또는 독출을 수행하고, 상기 제1 부가 프로세서와 상기 제2 부가 프로세서는 상기 메인 프로세서의 처리 지시에 상응하여 임의의 분할 영역에 기록된 데이터를 처리하는 것을 특징으로 하는 메모리 공유 방법이 제공될 수 있다.
바람직하게는, 상기 단계 (a)는 상기 메인 프로세서의 처리 지시에 상응하여 상기 내부 메모리 버스를 상기 제2 부가 프로세서에 바이패스 연결시킬 수 있다.
또는 상기 단계 (a) 이후에 (a-1) 바이패스 연결되었음을 알리는 인터럽트 신호를 생성하여 상기 메인 프로세서에 전송하는 단계를 더 포함할 수 있다.
그리고 임의의 시각에 상기 제1 부가 프로세서 및 상기 제2 부가 프로세서 중 어느 하나만이 상기 메인 프로세서와 함께 상기 메모리부에 억세스 가능하다.
또한, 상기 처리 지시는 상기 제1 부가 프로세서 또는 상기 제2 부가 프로세서 중에서 상기 메모리부에의 억세스가 허용되는 부가 프로세서의 정보를 포함할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1, 제2 등)는 동일 또는 유사한 개체를 순차적으로 구분하기 위한 식별 기호에 불과하다.
또한, 본 발명에 따른 메모리 공유 시스템 및 그 방법은 영상 데이터를 촬영하거나 표시할 수 있는 디지털 처리 장치 또는 시스템(예를 들어, 카메라가 구비된 이동 통신 단말기, PDA, PMP(Portable Multimedia Player), 디지털 카메라, 디지털 텔레비전 등과 같이 휴대형 단말기 및/또는 가정 내에 구비되는 가정용 디지털 기기 등)에 동일하게 적용할 수 있음은 물론이나, 이하에서는 설명 및 이해의 편의를 위해 휴대형 단말기를 중심으로 설명하기로 한다.
도 5는 본 발명의 바람직한 일 실시예에 따른 메모리 공유 시스템의 구조를 나타낸 도면이고, 도 6은 본 발명에 따른 메모리부의 저장 영역의 분할 상태를 나 타낸 도면이다. 여기서, 메모리 공유 시스템은 휴대형 단말기 내에 포함된다.
도 5를 참조하면, 메모리 공유 시스템은 메인 프로세서(510), 제1 부가 프로세서(520), 제2 부가 프로세서(530)를 포함한다. 제1 부가 프로세서(520)는 메모리부(522)와 제어부(524)를 포함한다. 그리고 메인 프로세서(510) 및 제2 부가 프로세서(530)는 제어부(미도시)를 포함한다.
각 제어부는 메모리부(522)에 기록된 데이터를 독출하고 해당 부가 프로세서(520 또는 530)의 기능에 따라 독출한 데이터를 처리, 가공하며, 메모리부(522)에 기록한다. 본 발명에서 제2 부가 프로세서(530)는 별도의 메모리부를 가지지 않고, 제1 부가 프로세서(520)에 포함된 메모리부(522)를 활용한다.
메인 프로세서(510)와 메모리부(522)는 데이터 버스(DataBus; 551)를 통해 데이터를 송수신한다.
메인 프로세서(510)와 제1 부가 프로세서(522)의 제어부(524)는 제어 버스(ControlBus; 540, 541)를 통해 제1 제어 신호를 송수신한다. 제1 제어 신호는 처리 명령, 상태 정보, 제어 명령, 응답 신호(ACK), 처리 완료 응답, 타 프로세서의 동작 상태/설정 상태 확인 정보, 인터럽트 신호 등의 처리 지시를 포함한다. 제1 제어 신호에 따라 제1 부가 프로세서(520)는 데이터를 처리/가공하게 된다. 예를 들어, 카메라 기능 수행을 위한 부가 프로세서는 JPEG 부호화, JPEG 복호화 등의 기능을 수행할 수 있다. 동영상 재생 기능을 수행하기 위한 부가 프로세서는 비디오 파일(예를 들어, MPEG4, DIVX, H.264)의 부호화, 복호화 등을 수행할 수 있다. 음악 파일 재생 기능을 수행하기 위한 부가 프로세서는 음악 파일의 부호화, 복호 화 등을 수행할 수 있다.
제1 부가 프로세서(522) 내부에서 제어부(524)는 내부 메모리 버스(552)를 통해 메모리부(522)에 연결되어 데이터를 송수신한다. 제1 부가 프로세서(522)는 하나의 칩(Chip)으로 구성되며, 제어부(524)와 메모리부(522)는 하나의 칩 상에 구현될 수 있다.
메인 프로세서(510)와 제2 부가 프로세서(530)는 다른 제어 버스(540, 542)를 통해 제2 제어 신호를 송수신한다. 제2 제어 신호는 제1 신호와 마찬가지로 처리 명령, 상태 정보, 제어 명령, 응답 신호(ACK), 처리 완료 응답, 타 프로세서의 동작 상태/설정 상태 확인 정보, 인터럽트 신호 등의 처리 지시를 포함한다. 제2 제어 신호에 따라 제2 부가 프로세서(530)는 데이터를 처리/가공하게 된다.
제1 부가 프로세서(520)과 제2 부가 프로세서(530)는 외부 메모리 버스(553)를 통해 연결되며, 보다 상세하게는 제1 부가 프로세서(520)의 제어부(524)와 제2 부가 프로세서(530)의 제어부가 연결되어 있다. 제1 부가 프로세서(520)의 제어부(524)는 제1 부가 프로세서(520)가 상응하는 처리 동작을 하지 않고 있는 경우에는 제2 부가 프로세서(530)와 메모리부(522) 간의 바이패스(Bypass) 연결을 위한 통로의 역할을 한다. 즉, 제어부(524)의 내부에 내부 바이패스 통로(560)를 가지고 있어 내부 메모리 버스(552)와 메모리 버스(553)를 연결시키고, 메모리부(522)와 제2 부가 프로세서(530) 간에 데이터의 송수신이 가능하도록 한다.
메인 프로세서(510)는 휴대형 단말기의 전반적인 동작을 제어하는 프로세서일 수 있다. 또한, 제1 부가 프로세서(520) 또는 제2 부가 프로세서(530)는 MPEG4, 3D 그래픽, 카메라 기능, MP3 파일 재생, 일정관리 등을 처리하기 위한 전용의 프로세서일 수 있다. 제1 부가 프로세서(520) 또는 제2 부가 프로세서(530)의 후단에는 표시부(미도시) 또는 음향 출력부(미도시)와 같은 주변 장치가 결합될 수 있다. 표시부 또는 음향 출력부를 통해 어떤 데이터가 출력되도록 할 것인지 여부는 메인 프로세서(510), 제1 또는 제2 부가 프로세서(520 또는 530)에 의해 제어될 수 있다. 여기서, 제2 부가 프로세서(530)는 하나 이상일 수 있다.
제1 부가 프로세서(520)에 포함되는 메모리부(522)는 결합되는 복수의 제어부에 의해 사용되는 구조로서, 메모리부(522)를 공유하는 제어부의 수량에 상응하는 억세스 포트(Access Port)를 구비하여야 한다. 본 발명에서 메모리부(522)는 메인 프로세서(510) 및 제1 부가 프로세서(520)의 제어부(524)와 공통적으로 결합된 구조이므로, 둘 이상의 억세스 포트를 구비하여야 한다.
도 6을 참조하면, 2개의 억세스 포트는 제1 포트(610), 제2 포트(620)로 구분되어 제1 포트(610)는 메인 프로세서(510)와 연결되도록 하고, 제2 포트(620)는 제1 부가 프로세서(520)의 제어부(524)와 연결되도록 설정된다. 메인 프로세서(510)와 제1 부가 프로세서(520)의 제어부(524)는 각각 독립적인 클럭(Clock)을 사용할 수 있다. 도시된 Addr은 어드레스 신호(Address signal)를 의미하고, Data는 데이터 버스를 의미하며, Ctrl은 제어 신호(Control signal)을 의미한다. 제어 신호에는 클럭, 기록 가능(Write Enable), 독출 가능(Read Enable), 칩 셀렉트(Chip Select), 바이패스 연결(Bypass Connect) 등이 포함될 수 있다.
또한, 메모리부(522)의 저장 영역은 결합된 제어부의 수량에 상응하는 분할 영역들로 분할될 수 있다. 이는 각 제어부들이 각각의 분할 영역에 동시에 접속하여 데이터 기록 또는 독출을 수행할 수 있도록 하기 위함이다. 예를 들어, 제1 저장 영역(640) 및 제2 저장 영역(650)으로 분할되고, 각 저장 영역(640 또는 650)에 메인 프로세서(510)와 제1 부가 프로세서(520)의 제어부(524)가 다른 시점에 억세스하여 데이터의 기록 또는 독출을 할 수 있다. 어느 한 쪽의 처리가 완료된 후에 다음 처리 과정이 진행되도록 설정함으로써 데이터의 시간적인 정합성을 연속적으로 유지한다. 또한, 메모리(522)는 각 제어부에 전용되도록 할당된 전용 영역을 포함할 수 있다. 각 프로세서는 할당된 포트를 통해 전용되도록 할당된 전용 영역에 억세스하여 데이터의 기록/독출이 가능하다.
메모리부(522)의 각 분할 영역(즉, 제1 저장 영역(640) 및 제2 저장 영역(650))의 크기는 디폴트(default)로 미리 지정되어 있거나, 메인 프로세서(510), 제1 및/또는 제2 부가 프로세서(520, 530)에 의해 임의의 크기들로 분할되거나, 필요 시점(예를 들어, 기록하고자 하는 데이터가 기록 가능 영역의 크기 이상인 경우)마다 메인 프로세서(510), 제1 및/또는 제2 부가 프로세서(520, 530)에 의해 가변되도록 설정될 수 있다. 즉, 메모리부(522)의 저장 영역 중 분할된 저장 영역에 대한 주소(Address) 정보는 메인 프로세서(510)에 의해 설정되고 관리될 수 있으며, 메인 프로세서(510)에 의해 설정된 주소 정보는 제1 또는 제2 부가 프로세서(520, 530)에 제공되어 공유된다. 물론, 주소 정보에 대한 설정 및 관리는 제1 또는 제2 부가 프로세서(520, 530)에 의해서도 수행될 수 있으며, 필요에 따라서는 각 제어부가 주소 정보의 설정 권한을 가지고 타 제어부로 설정된 주소 정보를 제 공함으로써 주소 정보의 공유가 가능해진다. 이때 메모리부(522)의 분할된 저장 영역에 대한 정보는 휴대형 단말기의 부팅(booting) 과정에서 각 프로세서의 제어부에 의해 인식될 수 있다.
또한, 만일 메모리부(522)가 SDRAM인 경우에는 뱅크(Bank) 단위로 영역이 구분될 수도 있다. 일반적인 SDRAM은 RAS address, CAS address 및 Bank address를 포함하며, 통상 뱅크는 4개로 구성된다.
상술한 바와 같이, 제1 저장 영역(640) 또는 제2 저장 영역(650)에는 어느 시점이건 최대한 하나의 프로세서만이 억세스 가능하도록 제한되므로 메인 프로세서(510) 및 제1 또는 제2 부가 프로세서(520 또는 530)는 제1 또는 제2 저장 영역(640 또는 650)의 억세스 여부에 관한 정보를 타 프로세서로 제공하여야 한다.
메모리부(522)는 하나의 메모리 제어부(630)를 구비할 수 있고, 메모리 제어부(630)는 어드레스 디코딩, 프로세서로부터 수신되는 제어 신호에 상응해서 공유 메모리가 동작할 수 있도록 제어 기능 등을 수행한다.
이하에서는, 하나의 메모리부(522)를 이용하여 제1 부가 프로세서(520) 이외에도 하나 이상의 제2 부가 프로세서(530)가 메인 프로세서(510)와 데이터 송수신을 하는 방법을 예를 들어 설명한다.
도 7a는 본 발명의 바람직한 일 실시예에 따른 메인 프로세서(510)와 제1 부가 프로세서(520) 간의 데이터 전송 방법을 나타낸 도면이다.
도 7a를 참조하면, 메인 프로세서(510)가 데이터 버스(551)를 통해 제1 부가 프로세서(520)의 메모리부(522)에 억세스하게 되고, 제1 부가 프로세서(520)의 제어부(524)가 내부 메모리 버스(552)를 통해 메모리부(522)에 억세스하게 된다. 도 6에 도시된 제1 억세스 포트(610) 및 제2 억세스 포트(620)를 통해 분할된 제1 저장 영역(640) 또는 제2 저장 영역(650)에 대하여 각각 다른 시점에 억세스하여 데이터의 기록 또는 독출을 수행한다.
먼저, 메인 프로세서(510)가 제1 저장 영역(640)에 대하여 억세스하고자 할 때, 제1 제어 버스(540, 541)를 통해 제1 부가 프로세서(520)로 이를 알려주어야 한다. 이를 위해 제1 부가 프로세서(520) 내에는 이에 상응하는 정보를 기록하기 위한 레지스터(register)가 미리 구비되어야 한다.
즉, 메인 프로세서(510)는 제1 저장 영역(640)에 접속하고자 할 때, 제1 제어 버스(540, 541)를 통해 제1 제어 신호를 전송함으로써 제1 부가 프로세서(520) 내의 해당 레지스터의 값을 미리 지정된 제1 값(예를 들어, "1")으로 갱신한다. 그리고 메인 프로세서(510)는 제1 부가 프로세서(520)가 제1 저장 영역(640)에 접속하지 않은 상태라면 제1 저장 영역(640)에 억세스를 시도한다. 이 경우 제1 부가 프로세서(520)는 메인 프로세서(510)가 제1 저장 영역(640)에 접속할 것임을 미리 통지하였으므로 메인 프로세서(510)가 제1 저장 영역(640)의 억세스를 종료할 때까지 제1 저장 영역(640)으로의 억세스를 시도하지 않는다. 대신에 메인 프로세서(510)가 억세스하지 않고 있는 제2 저장 영역(650)으로의 억세스는 가능하다. 즉, 메인 프로세서(510)가 제1 저장 영역(640)에 억세스하는 시점과 같은 시점에 제1 부가 프로세서(520)는 제2 저장 영역(650)에 억세스를 하여 데이터의 기록/독출 동작을 수행할 수 있다. 이후 메인 프로세서(510)는 제1 저장 영역(640)에의 억세스 를 종료한 후 다시 제1 제어 신호를 전송하여 해당 레지스터의 값을 미리 저장된 제2 값(예를 들어, "0")으로 갱신한다.
다음으로 제1 부가 프로세서(520)가 제1 저장 영역(640)에 접속하고자 할 때, 제1 제어 버스(540, 541)를 통해 메인 프로세서(510)로 이를 알려주어야 한다. 즉, 제1 부가 프로세서(520)는 제1 저장 영역(640)에 접속하고자 할 때, 제1 제어 버스(540, 541)를 통해 메인 프로세서(510)로 인터럽트 신호(interrupt signal)를 전송한다. 이어서, 제1 부가 프로세서(520)는 메인 프로세서(510)가 제1 저장 영역(640)에 접속하지 않은 상태라면 제1 저장 영역(640)에 억세스를 시도한다. 이 경우, 메인 프로세서(510)는 제1 부가 프로세서(520)가 제1 저장 영역(640)에 접속할 것임을 미리 통지하였으므로 제1 부가 프로세서(520)가 제1 저장 영역(640)의 억세스를 종료할 때가지 제1 저장 영역(640)으로의 억세스를 시도하지 않는다. 대신에 제1 부가 프로세서(520)가 억세스하지 않고 있는 제2 저장 영역(650)으로의 억세스는 가능하다. 즉, 제1 부가 프로세서(520)가 제1 저장 영역(640)에 억세스하는 시점과 같은 시점에 메인 프로세서(510)는 제2 저장 영역(650)에 억세스를 하여 데이터의 기록/독출 동작을 수행할 수 있다. 이후 제1 부가 프로세서(520)는 제1 저장 영역(640)의 억세스를 종료한 후 제1 제어 버스(540, 541)를 통해 억세스 종료 신호를 전송한다.
상술한 내용에 대해서는 제1 저장 영역(640) 이외에도 제2 저장 영역(650)에 대해서도 동일하게 적용가능하다. 어느 하나의 프로세서가 제1 저장 영역(640)으로의 억세스를 요청한 상태에서 타 프로세서가 아직 제1 저장 영역(640)에 억세 스하지 않았다면 억세스를 요청한 프로세서가 우선권을 가지는 경우를 중심으로 설명하였다. 그러나, 어느 하나의 프로세서가 억세스를 요청하였으나 억세스를 시도하지 않은 상태에서 타 프로세서가 우선 순위가 높은 동작의 수행을 위해 억세스를 요청한 프로세서로 억세스 중지 요청을 전송함으로써 우선 순위가 높은 동작이 먼저 수행되도록 할 수도 있음은 자명하다. 이 경우, 먼저 억세스를 요청한 프로세서일지라도 우선 순위가 높은 동작의 수행이 완료될 때까지 제1 저장 영역(640)으로의 억세스가 중지된다. 동작의 우선 순위는 미리 결정되어, 각 프로세서에서 인식하도록 하거나 메인 프로세서(510)가 제어하도록 할 수도 있다. 이외에도 다양한 방법들이 더 이용될 수 있을 것이다.
도 7b는 본 발명의 바람직한 일 실시예에 다른 메인 프로세서(510)와 제2 부가 프로세서(520) 간의 데이터 전송 방법을 나타낸 도면이다.
도 7a를 참조하면, 부가 프로세서 중에서 제1 부가 프로세서(520) 만이 메모리부(522)를 가지고 있다. 시스템 내에 추가되는 하나 이상의 제2 부가 프로세서(530)는 다른 메모리부를 필요로 하지 않으며, 메인 프로세서(510)와 직접 연결되지 않고 메모리부(522)를 가지는 제1 부가 프로세서(520)와 외부 메모리 버스(553)를 통해 연결된다.
기본적으로 데이터 전송은 메인 프로세서(510)와 일대일로 이루어지기 때문에 둘 이상의 부가 프로세서가 동시에 동작하지는 않는다. 따라서, 제1 부가 프로세서(520)는 메인 프로세서(530)와 데이터를 송수신할 때 내부에 포함된 메모리부(522)를 내부 메모리 버스(552)를 통하게 된다. 즉, 제1 부가 프로세서(520)의 제 어부(524)는 데이터 처리/가공을 하는 대신에 내부 바이패스 통로(560)의 역할을 담당하게 된다.
메인 프로세서(510) 및 제2 부가 프로세서(530)는 전술한 바와 마찬가지로 제1 부가 프로세서(520)에 포함된 메모리부(522)에 각각 억세스하여 데이터를 송수신한다. 이하에서는 차이가 나는 부분을 중심으로 설명한다.
메인 프로세서(510)는 억세스하고자 하는 저장 영역에 대한 정보를 제2 부가 프로세서(530)에 알려주어야 한다. 이 경우 제2 부가 프로세서(530)는 상기 정보를 기록하기 위한 레지스터를 구비하여야 한다. 메인 프로세서(510)는 제2 제어 버스(540, 542)를 통해 제2 제어 신호를 전송함으로써 제2 부가 프로세서(530) 내의 해당 레지스터의 값을 미리 저장된 제1 값(예를 들어, "1")으로 갱신한다.
또한, 메인 프로세서(510)는 현재 제2 부가 프로세서(530)와 메모리부(522)를 통한 데이터의 송수신을 하고 있는 바 제1 부가 프로세서(520)의 제어부(524)가 내부 바이패스 통로 역할을 할 수 있도록 해야 한다. 메인 프로세서(510)가 제1 제어 버스(540, 541)를 통해 제어 신호를 전송하고, 제1 부가 프로세서(520)의 제어부(524)가 내부 바이패스 통로의 역할을 하도록 한다. 또는 제1 부가 프로세서(520)의 제어부(524)가 앞서 상술한 메모리부(522)에의 억세스 및 메인 프로세서(510)와의 데이터 송수신을 종료한 후 내부 바이패스 통로 역할을 할 수 있는 모드로 전환되면서, 인터럽트 신호를 생성하여 제1 제어 버스(540, 541)를 통해 메인 프로세서(510)로 전달한다. 이를 통해 메인 프로세서(510)는 제1 부가 프로세서(520)의 제어부(524)가 내부 바이패스 통로 모드로 전환되었음을 알게 되고, 메모 리부(522)를 이용하여 제2 부가 프로세서(530)와 데이터 송수신을 하게 된다.
제2 부가 프로세서(530)는 외부 메모리 버스(553), 내부 바이패스 통로(560) 및 내부 메모리 버스(552)를 통해 메모리부(522)와 연결됨으로써, 직접 연결된 것과 같은 효과를 나타내게 되며, 메인 프로세서(510)는 전술한 바와 같은 방법으로 제2 부가 프로세서(530)와도 데이터 송수신을 하게 된다.
도 8은 본 발명의 바람직한 일 실시예에 따른 메인 프로세서(510)와 부가 프로세서 간의 데이터 전송 방법을 나타낸 순서도이고, 도 9는 본 발명의 바람직한 다른 실시예에 따른 메인 프로세서(510)와 부가 프로세서 간의 데이터 전송 방법을 나타낸 순서도이다. 도 8은 제1 부가 프로세서(520)가 인터럽트 신호를 전송함으로써 메인 프로세서(510)가 제1 부가 프로세서(520)의 제어부(524)의 바이패스 모드로의 전환을 인지하는 방법을 도시하고 있고, 도 9는 메인 프로세서(510)가 제1 부가 프로세서(520)로 제어 신호를 전송하여 바이패스 모드로 전환시키는 방법을 도시하고 있다.
도 8을 참조하면, 단계 S805에서 메인 프로세서(510)는 제1 제어 버스(540, 541)를 통해 제1 부가 프로세서(520)로 제1 제어 신호를 전송한다. 제1 제어 신호에는 메인 프로세서(510)가 억세스하는 저장 영역에 대한 정보, 제1 부가 프로세서(520)가 억세스 가능한 저장 영역에 대한 정보, 각 저장 영역에서의 기록/독출 가능 정보를 포함한다.
단계 S810 및 S815에서 메인 프로세서(510)와 제1 부가 프로세서(520)는 각각 다른 저장 영역에 억세스하여 기록/독출 동작을 수행한 후, 억세스하는 저장 영 역을 교번하여 다시 기록/독출 동작을 수행할 수 있다. 이 과정을 반복함으로써 메인 프로세서(510)와 제1 부가 프로세서(520) 간의 데이터 송수신 및 데이터 처리는 종료된다(단계 S820).
단계 S825에서 제1 부가 프로세서(520)는 해당 데이터의 처리를 종료하고 메인 프로세서(510)와의 데이터 송수신을 완료한 경우, 제어부(524) 내의 내부 바이패스 통로(560)를 연결시킴으로써 제어부(524)를 바이패스(Bypass) 모드로 전환한다.
단계 S830에서 제1 부가 프로세서(520)는 제어부(524)가 바이패스 모드로 전환되었음을 알리는 인터럽트 신호를 제1 제어 버스(540, 541)를 통해 메인 프로세서(510)로 전송한다.
메인 프로세서(510)는 인터럽트 신호를 수신함으로써 제1 부가 프로세서(520)의 제어부(524)가 바이패스 모드로 전환되었음을 알게 되고, 제2 부가 프로세서(530)와의 데이터 송수신을 시작한다.
단계 S835에서 메인 프로세서(510)는 제2 제어 버스(540, 542)를 통해 제2 부가 프로세서(530)로 제2 제어 신호를 전송한다. 제2 제어 신호에는 메인 프로세서(510)가 억세스하는 저장 영역에 대한 정보, 제2 부가 프로세서(530)가 억세스 가능한 저장 영역에 대한 정보, 각 저장 영역에서의 기록/독출 가능 정보를 포함한다.
단계 S840 내지 S845에서 메인 프로세서(510) 및 제2 부가 프로세서(530)는 전술한 바와 같이 메모리부(522)의 각 저장 영역에 억세스하여 데이터의 기록/독출 동작을 수행함으로써 데이터의 송수신이 이루어지게 된다.
제2 부가 프로세서(530)는 외부 메모리 버스(553), 제1 부가 프로세서(520)의 제어부(524)의 내부 바이패스 통로(560), 내부 메모리 버스(552)를 통해 메모리부(522)에 연결되고, 데이터의 송수신이 가능하다.
도 9를 참조하면, 단계 S905 내지 S920는 도 8에 도시된 단계 S805 내지 S820과 동일하다.
단계 S925에서 메인 프로세서(510)는 제1 부가 프로세서(520)와의 데이터 송수신이 완료되었음을 알고, 이후 제1 부가 프로세서(520)의 제어부(524)가 내부 바이패스 통로(560)를 개방하고, 바이패스 모드로 전환하도록 하는 제어 신호를 제1 제어 버스(540, 541)를 통해 전송한다. 제1 부가 레지스터(520)의 해당 레지스터를 미리 지정된 값으로 갱신함으로써 바이패스 모드로의 전환이 이루어질 수 있다.
단계 S930 내지 S945는 도 8에 도시된 단계 S830 내지 S845와 동일한 바 설명은 생략한다.
상술한 바와 같이, 본 발명에 따른 메모리 공유 시스템 및 그 방법은 듀얼 포트 메모리를 사용함으로써 메인 프로세서와 부가 프로세서 간에 데이터 전송이 이루어질 때 발생하는 데이터 전송의 병목 현상을 줄일 수 있다.
또한, 복수의 부가 프로세서로 구성되는 시스템에서 각 부가 프로세서가 각자의 메모리를 가지지 않고 메모리를 가지는 하나의 부가 프로세서가 바이패스 (bypass) 기능을 함으로써 메인 프로세서와 복수의 부가 프로세서가 직접 메모리에 연결되는 효과를 나타내어 제어 버스 및 데이터 버스로 인한 시스템의 복잡도를 줄이고 하드웨어의 증가를 막을 수 있다.
또한, 시스템 상에 부가 프로세서가 추가되어 연결되었을 때 추가된 부가 프로세서는 메모리를 가지지 않으면서도 메인 프로세서와 효율적으로 데이터 전송이 가능하도록 한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. 메인 프로세서;
    둘 이상의 포트를 구비하고 저장 영역이 둘 이상의 분할 영역으로 분할된 메모리부와 상기 메모리부에 억세스 가능한 내부 메모리 버스를 포함하는 제1 부가 프로세서; 및
    하나 이상의 제2 부가 프로세서를 포함하되,
    상기 제2 부가 프로세서는 상기 내부 메모리 버스를 통해 상기 메모리부와 바이패스(bypass) 연결되며, 상기 메인 프로세서와 상기 제1 및 제2 부가 프로세서 중 어느 하나는 각각 할당된 포트를 통해서 임의의 분할 영역에 억세스하여 데이터 기록 또는 독출을 수행하며, 상기 제1 부가 프로세서와 상기 제2 부가 프로세서는 상기 메인 프로세서의 처리 지시에 상응하여 임의의 분할 영역에 기록된 데이터를 처리하는 것을 특징으로 하는 메모리 공유 시스템.
  2. 제1항에 있어서,
    상기 제1 부가 프로세서와 상기 제2 부가 프로세서는 외부 메모리 버스를 통해 연결되는 것을 특징으로 하는 메모리 공유 시스템.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 부가 프로세서는 상기 메인 프로세서의 처리 지시에 상응하여 상기 내부 메모리 버스를 상기 제2 부가 프로세서에 바이패스 연결시키는 것을 특징으로 하는 메모리 공유 시스템.
  5. 제1항에 있어서,
    상기 제1 부가 프로세서는 상기 내부 메모리 버스를 상기 제2 부가 프로세서에 바이패스 연결시키고, 인터럽트 신호를 생성하여 상기 메인 프로세서에 전송하는 것을 특징으로 하는 메모리 공유 시스템.
  6. 제1항에 있어서,
    임의의 시각에 상기 제1 부가 프로세서 및 상기 제2 부가 프로세서 중 어느 하나만이 상기 메인 프로세서와 함께 상기 메모리부에 억세스 가능한 것을 특징으로 하는 메모리 공유 시스템.
  7. 제1항에 있어서,
    상기 처리 지시는 상기 제1 부가 프로세서 또는 상기 제2 부가 프로세서 중에서 상기 메모리부에의 억세스가 허용되는 부가 프로세서의 정보를 포함하는 것을 특징으로 하는 메모리 공유 시스템.
  8. 둘 이상의 포트를 구비하고, 저장 영역이 둘 이상의 분할 영역으로 분할된 메모리부를 가지는 제1 부가 프로세서와, 메인 프로세서와, 하나 이상의 제2 부가 프로세서 간의 메모리 공유 방법에 있어서,
    (a) 상기 제1 부가 프로세서가 상기 메모리부에 억세스 가능한 내부 메모리 버스를 상기 제2 부가 프로세서에 바이패스 연결시키는 단계;
    (b) 상기 메인 프로세서가 상기 제2 부가 프로세서로 처리 지시를 전송하는 단계; 및
    (c) 상기 제2 부가 프로세서는 상기 바이패스 연결된 내부 메모리 버스를 통해 상기 메모리부에 억세스하여 임의의 분할 영역에 기록된 데이터를 처리하는 단계를 포함하는 것을 특징으로 하는 메모리 공유 방법.
  9. 제8항에 있어서,
    상기 단계 (a)는 상기 메인 프로세서의 처리 지시에 상응하여 상기 내부 메모리 버스를 상기 제2 부가 프로세서에 바이패스 연결시키는 것을 특징으로 하는 메모리 공유 방법.
  10. 제8항에 있어서,
    상기 단계 (a) 이후에
    (a-1) 바이패스 연결되었음을 알리는 인터럽트 신호를 생성하여 상기 메인 프로세서에 전송하는 단계를 더 포함하는 메모리 공유 방법.
  11. 제8항에 있어서,
    임의의 시각에 상기 제1 부가 프로세서 및 상기 제2 부가 프로세서 중 어느 하나만이 상기 메인 프로세서와 함께 상기 메모리부에 억세스 가능한 것을 특징으 로 하는 메모리 공유 방법.
  12. 제8항에 있어서,
    상기 처리 지시는 상기 제1 부가 프로세서 또는 상기 제2 부가 프로세서 중에서 상기 메모리부에의 억세스가 허용되는 부가 프로세서의 정보를 포함하는 것을 특징으로 하는 메모리 공유 방법.
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