JPH1124948A - マルチプロセッサシステムの割込み制御方式および装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明は複数のプロセッサと、複数の入出力装
置からなるマルチプロセッサシステムにおける割込み制
御方式に関し、マルチプロセッサシステムのプロセッサ
数が増えた場合でも、構成が簡単で、コストの低い割込
み制御方式を実現することを目的とする。 【解決手段】割込み制御装置が受信した複数の入出力装
置からの割込み要求をホストプロセッサ装置経由で受信
し、該割込み要求にしたがって割込み対象のプロセッサ
の制御を行なう割込み制御レジスタ装置を設け、割込み
制御装置は、複数の入出力装置からの割込み要求を受信
し、ホストプロセッサ装置に送信し、該ホストプロセッ
サは割込み制御レジスタ装置に制御条件を設定し、割込
み制御レジスタ装置が制御対象のプロセッサに割込みを
行なうように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のプロセッサ
と、複数の入出力装置からなるマルチプロセッサシステ
ムにおける割込み制御方式に関する。

【０００２】各種の情報処理装置、通信装置等で処理す
る情報量は増加の一途を辿っており、処理速度の向上が
望まれている。かかる処理速度の向上のための方式とし
てマルチプロセッサ構成によるマルチプロセッシングシ
ステム（以下マルチプロセッサシステムと称する）が採
用されている。この方式は主記憶装置、ディスク装置、
ネットワークインタフェース装置等のシステムリソース
を共用することが可能であり、経済的にも優れているこ
とから、広く採用されている。

【０００３】かかるマルチプロセッサシステムにおい
て、入出力装置からのプロセッサへの状態変化の通知は
割込み処理により行なわれる。この状態変化とは、例え
ば、プロセッサからのＬＡＮコントローラへの動作指示
に対する動作終結通知を割込み処理で実行する場合等で
ある。

【０００４】かかるマルチプロセッサシステムへの入出
力装置からの割込み処理を行なうときに使用される割込
み制御装置を小型で、経済的にも安価に構成することが
要求されている。

【０００５】

【従来の技術】図９は従来例を説明する図（その１）を
示す。図中の１０１はプロセッサ（Processor Unit）、
２００は割込み制御装置（Interruption Controller
）、４００は主記憶装置(Main Memory）、５００はバ
スインタフェーサ(Bus Interfacer、図中バスＩＮＦと
示す) 、６００はワークステーション(Work Station 、
図中ＷＳと示す) 、６１０はランコントローラ(Lan Con
troller 、図中ＬＡＮＣと示す) 、７００はハードディ
スク装置(Hard Disc、図中ＨＤと示す) 、７１０はスカ
ジーコントローラ(SCSI Controller、図中ＳＣＣと示
す) 、８００はスイッチ(Switch 、図中ＳＷと示す) 、
８１０はスイッチインタフェーサ(Switch Interfacer、
図中ＳＷＩと示す) 、Ｂ１はチップバス(Chip Bus)、Ｂ
２はシステムバス(System Bus)、Ｌ１は割込み要求通知
線、Ｌ２はベクタリード線、Ｌ１１〜Ｌ１３は個別入出
力装置（ワークステーション６００、ハードディスク装
置７００、スイッチ８００を入出力装置と総称する）か
らの個別割込み線である。

【０００６】図により、１台のプロセッサ１０１と複数
の入出力装置から構成されたシングルプロセッサシステ
ムの割込み処理を説明する。それぞれの入出力装置から
の割込み要求通知が、入出力装置ごとの個別割込み線Ｌ
１１〜Ｌ１３により割込み制御装置２００に通知される
と、割込み制御装置２００内で、各入出力装置からの割
込み要求に対して優先度の判定を行ない、その中で優先
度が最大の割込み要求を受け付けたものとして、予め割
込み制御装置２００に設定されたレベルをプロセッサ１
０１に対して、割込み要求通知線Ｌ１（ＩＲＱ〔０：
３〕）により通知する。

【０００７】割込み通知を認識したプロセッサ１０１は
実行中のプログラムを中断し、指定の割込み処理へジャ
ンプするためのジャンプ先アドレス情報であるベクタを
収集するために、割込み制御装置２００に対してベクタ
リードサイクルを実行する。そのベクタから自主記憶装
置４００内に予め作成し、準備してあるベクタテーブル
（図示省略）を参照して、ジャンプ先アドレスを得て、
そのアドレスにジャンプすることにより割込み処理を開
始する。割込み処理の最後には、処理の中断点に戻るた
めのジャンプ命令であるリターン命令により、割込み処
理前に実行していたプログラムに復帰する。

【０００８】図１０は従来例を説明する図（その２）を
示す。図は図９がプロセッサ１０１がすべての入出力装
置からの割込み要求を受け付け、割込み処理を制御する
のに対して、図１０ではプロセッサ１０１の他にプロセ
ッサ１０２を設けてマルチプロセッサシステム構成とし
ており、ワークステーション６００、ハードディスク装
置７００からの割込み要求を割込み制御装置２００経由
でプロセッサ１０１が処理し、スイッチ８００、スイッ
チ８０１からの割込み要求を割込み制御装置２０１経由
でプロセッサ１０２が処理するように構成したものであ
る。図中のＬ１′は割込み要求通知線、Ｌ２′はベクタ
リード線、Ｌ１３′は個別割込み線である。

【０００９】

【発明が解決しようとする課題】このように、従来例の
マルチプロセッサシステム構成においては、プロセッサ
対応に割込み制御装置を設けることが必要であり、プロ
セッサの数を増加させると、割込み制御装置の数も、そ
れに応じて増加させることが必要となり、マルチプロセ
ッサシステムとしての構成が複雑となり、コストがかさ
むと言う問題点が生ずる。

【００１０】本発明は、マルチプロセッサシステムの割
込み制御において、プロセッサ数が増えた場合でも、構
成が簡単で、コストの低い割込み制御方式を実現しよう
とする。

【００１１】

【課題を解決するための手段】図１は本発明の原理を説
明する図である。図中の１０００は、複数のプロセッサ
１０１〜１０ｎと、複数の入出力装置（図示省略）と、
割込み制御装置２００と、主記憶装置４００、およびバ
スインタフェース５００からなるマルチプロセッサシス
テムである。

【００１２】本発明では、割込み制御装置２００が受信
した複数の入出力装置からの割込み要求をホストプロセ
ッサ装置（プロセッサ１０１〜１０ｎの中の１つをホス
トプロセッサとする、ここではプロセッサ１０１をホス
トプロセッサ装置とする）経由で受信し、該割込み要求
にしたがって割込み対象のプロセッサの制御を行なう割
込み制御レジスタ装置３００を設けて構成している。

【００１３】ここで、割込み制御装置２００は、複数の
入出力装置からの割込み要求を受信し、ホストプロセッ
サ装置、ここでは、プロセッサ１０１に送信し、該ホス
トプロセッサ装置は割込み制御レジスタ装置３００に制
御条件を設定し、割込み制御レジスタ装置３００が制御
対象のプロセッサ、ここではプロセッサ１０２に割込み
制御を行なう。

【００１４】このように、複数のプロセッサ１０１〜１
０ｎから構成されるマルチプロセッサシステムにおい
て、割込み制御レジスタ装置３００により、すべてのプ
ロセッサ１０１〜１０ｎに対する割込み要求を制御する
ことにより、プロセッサ１０１〜１０ｎ対応に割込み制
御装置２００を設ける必要がなくなり、マルチプロセッ
サシステムの構成を単純化し、コストの低減を図ること
が可能となる。

【００１５】

【発明の実施の形態】図２は本発明の実施の形態を説明
する図である。図は原理図の構成のプロセッサ１０１〜
１０ｎを２台のプロセッサ１０１、１０２で構成し、割
込み制御レジスタ３００にリード／ライト（図中Ｒ／Ｗ
と示す）コントローラ３１０と、割込みレベル値（図中
レベルと示す、ＩＲＱ〔０：３〕と示す）とジャンプ先
アドレスを示すベクタを格納する割込み制御領域を備え
た割込みレジスタ３２０を設けて構成している。

【００１６】図に示す構成で、プロセッサ１０１、１０
２はそれぞれ主記憶装置４００上のプログラムを実行
し、バスインタフェース５００を介して、図示省略のＬ
ＡＮＣ６１０、ＳＣＣ７１０、ＳＷＩ８１０経由で回線
交換部であるスイッチ８００に接続指示を出し、交換処
理を実行する。ＬＡＮＣ６１０等に送出した指示の集結
通知としては割込み処理により処理が行なわれる。

【００１７】ホストプロセッサ装置としてのプロセッサ
１０１が、複数の入出力装置からの割込み要求を割込み
制御装置２００経由で受け付け、図示省略の割込み条件
設定部によりその割込みレベルとベクタをチップバスプ
ロトコルで書き込むことにより、割込み制御レジスタ装
置３００内の割込みレジスタ３２０の割込みレベル領域
とベクタ領域に割込みレベルとベクタが書き込まれ、そ
の内容がプロセッサ１０２に通知される。

【００１８】図３は本発明の実施の形態のタイムチャー
トを示す。（Ａ）はチップバスライトのタイムチャート
であり、アドレスストローブ信号ＡＤＳにより、アドレ
ス値を確定し、データストローブ信号ＤＳによりデータ
を確定してチップバスに書込みを行なう。

【００１９】（Ｂ）はチップバスリードのタイムチャー
トであり、アドレスストローブ信号ＡＤＳにより、アド
レス値を確定し、データストローブ信号ＤＳによりデー
タを確定してチップバスからプロセッサ１０２がデータ
を取り込む。

【００２０】タイムチャート中における「＊」はロウア
クティブの信号であることを示す。（図７、図８におい
ても同じ） 図４は本発明の割込みレジスタのビットフィールドを示
す。

【００２１】ベクタ領域としては０〜７ビットの８ビッ
トを使用し、割込みレベル領域としては２８〜３１ビッ
トの４ビットを使用しており、本発明では０００１〜１
１１１の１５段階の割込み優先度を設定できる。

【００２２】８〜２７ビットは本発明では使用していな
い。図５は本発明の動作シーケンスを示す。図はＬＡＮ
Ｃ６１０等のインタフェース（図中外部インタフェース
と示す。）、割込み制御装置２００、プロセッサ１０
１、１０２（図中ＭＰＵ１、ＭＰＵ２と示す）、割込み
制御レジスタ装置３００との間の信号のやり取りを示す
ものであり、図中の丸付き数字は図２の丸付き数字のポ
イントと同じポイントを示す。

【００２３】図６は本発明の割込み処理のフローチャー
トを示す。以下フローチャートの処理ステップ（図中Ｓ
と示す）にしたがって動作を説明する。フローチャート
中に付与した丸付き数字は図２の丸付き数字のポイント
と同じポイントを示す。

【００２４】Ｓ１；ＬＡＮＣ６１０等の入出力装置（図
中Ｉ／Ｏ装置と示す）から割込み制御装置（図中ＩＲＣ
と示す）２００へ割込み要求が発生する。すべての割込
み要求は個別線経由で割込み制御装置２００へ取り込ま
れる。（） Ｓ２；割込み制御装置２００は取り込んだ割込み要求の
優先度を判定して最も優先度の高い割込み要求をプロセ
ッサ１０１（図中ＭＰＵ１と示す）にＩＲＱ〔０：３〕
で通知する。ここではプロセッサ１０１が最初に割込み
通知を受けてその内容を判定し、割込み制御レジスタ３
２０を経由して、他のプロセッサ１０２（図中ＭＰＵ２
と示す）に割込みを通知するものでありホストプロセッ
サと称する。（） Ｓ３；ホストプロセッサとしてのプロセッサ１０１は割
込み要求検出後、割込み制御装置２００に対してベクタ
を取得するためのリード動作を実行しベクタを得る。
（） Ｓ４；リードしたベクタを元に、プロセッサ１０１は割
込み先のプロセッサを判定し、割込み先が自プロセッサ
１０１でない場合はＳ５へ進む。

【００２５】Ｓ５；割込み先がホストプロセッサ１０１
以外の場合（ここではプロセッサ１０２）、ホストプロ
セッサ１０１は割込み制御レジスタ装置３００の割込み
レジスタ（図中Ｍ１ｉＲＲと示す）３２０に、割込み制
御装置２００から得た割込み優先度レベルとベクタ情報
をチップバスプロトコルで書き込む。（） Ｓ６；Ｓ５で書き込まれた情報により、プロセッサ１０
２に対して割込みをＩＲＱ〔０：３〕で通知する。
（） Ｓ７；割込み通知を受けたプロセッサ１０２は割込みレ
ジスタ３２０からベクタをチップバスＢ１経由で読み出
す。（） Ｓ８；プロセッサ１０２は割込み処理を実行する。

【００２６】Ｓ９；割込み処理完了後、割込みレジスタ
３２０をクリアして終了する。 Ｓ１０；Ｓ４で割込み先が自プロセッサ１０１の場合、
プロセッサ１０１で処理を実行し、処理が完了後Ｓ９へ
進み割込みレジスタ３２０をクリアして終了する。

【００２７】かかる処理により、プロセッサ１０１が最
初に全ての割込み通知を受け、割込み制御レジスタ装置
３００にその情報を書き込むことにより、他のプロセッ
サ１０２への割込み制御を指示するので、マルチプロセ
ッサシステムの割込み制御装置２００を１台で構成する
ことが可能となる。

【００２８】図７は本発明の割込み制御レジスタ装置の
構成を説明する図である。図においてプロセッサ１０
１、１０２、割込み制御装置２００は図２で説明したと
同一構成物である。

【００２９】図に示す割込み制御レジスタ装置３００に
は、リード／ライト（図中Ｒ／Ｗと示す）コントローラ
３１０と制御レジスタ３２０を構成する１２個のフリッ
プフロップ回路（以下ＦＦ回路と称する）Ｆ１〜Ｆ１２
が設けられている。１２個のＦＦ回路Ｆ１〜Ｆ１２の
内、ＦＦ回路Ｆ１〜Ｆ４をＩＲＱ出力用としており、Ｆ
Ｆ回路Ｆ５〜Ｆ１２をベクタ出力用としており、ベクタ
幅は８ビット、割込みレベルは４ビットとしている。

【００３０】リード／ライトコントローラ３１０の中の
アドレス／データ（図中Ａ／Ｄと示す）分離部３１１は
チップバス上のアドレス／データ多重信号をアドレスス
トローブ信号ＡＤＳ、データストローブ信号ＤＳでサン
プリングしてアドレス情報ＡＤＤ、データ情報ＤＡＴＡ
を分離するものであり、アドレスデコーダ３１２は分離
されたアドレス情報ＡＤＤからチップセレクト信号ＣＳ
を生成するとともに、チップバスＢ１上のリード／ライ
ト信号から割込みレジスタ３２０のＦＦ回路Ｆ１〜Ｆ１
２へデータの書き込みを行なう書込み信号ＷＥ、ＦＦ回
路Ｆ１〜Ｆ１２からの出力をチップバスＢ１に出力する
ためのゲートを開閉する信号ＲＤを生成するものであ
る。

【００３１】図８は本発明の割込み制御レジスタ装置の
動作タイムチャートを示す。（Ａ）はデータライトタイ
ミングを示し、ＡＤＤ／ＤＡＴＡはチップバスＢ１上の
アドレス／データ多重データを示し、アドレスストロー
ブ信号ＡＤＳ＝Ｌ（ロウ）でアドレス確定タイミングと
なり、この信号でアドレスデコーダ３１２はプロセッサ
へアクセスするアドレスを認識し、この信号をラッチす
る。

【００３２】次に、データストローブ信号ＤＳ＝Ｌがラ
イトデータ確定タイミングであり、この信号でプロセッ
サ１０１のライトデータを認識しラッチする。ラッチし
たアドレスからアドレスデコーダ３１２は指定のアドレ
ス対象回路に対するチップセレクト信号を生成し、プロ
セッサ１０１からのリード／ライト信号Ｒ／Ｗとアドレ
スストローブ信号ＡＤＳから、ＦＦ回路Ｆ１〜Ｆ１２へ
の書込み信号ＷＥを生成し、ＦＦ回路Ｆ１〜Ｆ１２へ書
き込んだデータのラッチを行なう。

【００３３】（Ｂ）はデータリードタイミングを示し、
ＡＤＤ／ＤＡＴＡはチップバスＢ１上のアドレス／デー
タ多重データを示し、アドレスストローブ信号ＡＤＳ＝
Ｌ（ロウ）でアドレス確定タイミングとなり、この信号
でアドレスデコーダ３１２はプロセッサへアクセスする
アドレスを認識し、この信号をラッチする。

【００３４】次に、データストローブ信号ＤＳ＝Ｌがラ
イトリード確定タイミングであり、この信号でリードデ
ータを認識しラッチする。ラッチしたアドレスからアド
レスデコーダ３１２は指定のアドレス対象回路に対する
チップセレクト信号を生成し、プロセッサ１０１からの
リード／ライト信号Ｒ／Ｗとアドレスストローブ信号Ａ
ＤＳから、ＦＦ回路Ｆ１〜Ｆ１２への読出し信号ＲＤを
生成し、ゲートを開きＦＦ回路Ｆ１〜Ｆ１２の出力を取
り出す。

【００３５】このように構成することにより、マルチプ
ロセッサシステムにおいても、割込みを制御する割込み
制御装置は１台で構成することが可能となる。

【００３６】

【発明の効果】本発明によれば、マルチプロセッサシス
テムにおいて、プロセッサの数が増加しても、割込み要
求は、割込み制御装置経由でホストプロセッサが一括し
て受け付け、割込み条件を割込み制御レジスタ装置に設
定して、割込み制御を行なうことで、マルチプロセッサ
システムの構成を簡単にし、コストも安価にすることが
可能となる。

【図面の簡単な説明】

【図１】 本発明の原理を説明する図

【図２】 本発明の実施の形態を説明する図

【図３】 本発明の実施の形態のタイムチャート

【図４】 本発明の割込みレジスタのビットフィールド

【図５】 本発明の動作シーケンス

【図６】 本発明の割込み処理のフローチャート

【図７】 本発明の割込み制御レジスタ装置の構成を説
明する図

【図８】 本発明の割込み制御レジスタ装置の動作タイ
ムチャート

【図９】 従来例を説明する図（その１）

【図１０】 従来例を説明する図（その２）

【符号の説明】

１０００ マルチプロセッサシステム １０１〜１０ｎ プロセッサ ２００ 割込み制御装置 ３００ 割込み制御レジスタ装置 ３１０ リード／ライトコントローラ ３１１ アドレス／データ分離部 ３１２ アドレスデコーダ ３２０ 割込みレジスタ ４００ 主記憶装置 ５００ バスインタフェース ６００ ワークステーション ６１０ ＬＡＮコントローラ ７００ ハードディスク装置 ７１０ スカジーコントローラ ８００、８０１ スイッチ ８１０、８１１ スイッチインタフェーサ Ｂ１ チップバス Ｂ２ システムバス Ｆ１〜Ｆ１２ ＦＦ回路 Ｌ１、Ｌ１′ 割込み要求通知線 Ｌ２、Ｌ２′ ベクタリード線 Ｌ１１〜Ｌ１３、Ｌ１３′ 個別割込み線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 賢司 福岡県福岡市早良区百道浜２丁目２番１号 富士通九州通信システム株式会社内 (72)発明者 植村 和紀 福岡県福岡市早良区百道浜２丁目２番１号 富士通九州通信システム株式会社内 (72)発明者 中川 喜代志 福岡県福岡市早良区百道浜２丁目２番１号 富士通九州通信システム株式会社内 (72)発明者 山口 邦男 福岡県福岡市早良区百道浜２丁目２番１号 富士通九州通信システム株式会社内 (72)発明者 河崎 直樹 福岡県福岡市早良区百道浜２丁目２番１号 富士通九州通信システム株式会社内 (72)発明者 井木 洋三 福岡県福岡市早良区百道浜２丁目２番１号 富士通九州通信システム株式会社内 (72)発明者 田平 文明 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 石川 康博 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のプロセッサと、複数の入出力装置
   と、割込み制御装置からなるマルチプロセッサシステム
   において、 前記割込み制御装置が受信した複数の前記入出力装置か
   らの割込み要求をホストプロセッサ装置経由で受信し、
   該割込み要求にしたがって割込み対象のプロセッサの制
   御を行なう割込み制御レジスタ装置を設け、 前記割込み制御装置は、複数の前記入出力装置からの割
   込み要求を受信し、ホストプロセッサ装置に送信し、該
   ホストプロセッサは前記割込み制御レジスタ装置に制御
   条件を設定し、前記割込み制御レジスタ装置が制御対象
   のプロセッサに割込みを行なうことを特徴とするマルチ
   プロセッサシステムの割込み制御方式。
2. 【請求項２】 マルチプロセッサシステムの割込み制御
   を行なう割込み制御レジスタ装置であって、 前記割込み制御装置が受信した複数の前記入出力装置か
   らの割込み要求をホストプロセッサ装置経由で受信し、
   該割込み要求の割込みレベルとベクタを設定する割込み
   制御領域を備え、 前記割込み制御領域に登録した割込みレベルとベクタに
   より、制御対象のプロセッサに割込みを行なうことを特
   徴とする割込み制御レジスタ装置。
3. 【請求項３】 マルチプロセッサシステムの割込み制御
   を行なうホストプロセッサ装置であって、 割込み制御装置が受信した複数の前記入出力装置からの
   割込み要求を受信し、該割込み要求の割込みレベルとベ
   クタを前記割込み制御レジスタ装置に設定する割込み条
   件設定部を備えたことを特徴とするホストプロセッサ装
   置。