JPS6135578B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、マイクロプログラム制御装置、特に
データ処理装置における高速処理を必要とする割
込割出機能を有するマイクロプログラム制御装置
に関する。

従来のマイクロプログラム制御装置は、高速処
理部および準高速処理部とが一体として処理され
る高速処理要求と低速処理要求とに割出され複数
の装置から供給される装置外処理要求ならびに装
置内処理要求を処理し、装置処理要求の最終マイ
クロステツプに終了コマンドがコーデイングされ
ているマイクロプログラムを記憶する制御記憶
と、装置内処理要求に対しては装置外処理要求を
優先して処理させ低速処理要求に対しては高速処
理要求を優先して処理させ、終了コマンド発生時
に次の装置外処理要求の処理を行い、該要求がな
ければ装置内処理要求の処理を行わせる割込割出
制御回路とを含んで構成されていた。

次に、従来例について図面を参照して説明す
る。本例では高速処理要求としてレベルＡ、低速
処理要求としてレベルＢのチエインコマンド処理
要求を発生する複数個のチヤネルを制御するマイ
クロプログラム制御装置をとりあげている。

第１図は従来の一例の動作を説明するタイミン
グ図である。いま、マイクロプログラム制御装置
は、タイミング０で任意のチヤネルから発生した
レベルＢ処理要求ｕによりレベルＢ処理１００を
実行していたとし、タイミング１でチヤネル２０
のレベルＡ処理要求１１が発生したとする。この
時マイクロプログラム制御装置はタイミング１で
割込みを受けつけレベルＢ処理１００を中断して
レベルＡ処理１１０を開始する。次にレベルＡ処
理１１０を実行中にチヤネル２０以外のチヤネル
たとえばチヤネル２１がタイミング２でレベルＡ
処理要求１２発生したとするとこの要求はチヤネ
ル２０のレベルＡ処理１１０が終了するタイミン
グ４まで待たされ終了コマンドＲ１が発生した後
〓〓〓〓
に処理が実行される。つまりレベルＡのチエイン
コマンド処理のような高速処理を要求するものの
間では例において示されたような（タイミング４
−タイミング２）の待ちが必要となることがわか
る。

ここでレベルＡの高速処理のなかには真に高速
処理を必要とする高速処理部と真には高速処理を
必要としない準高速処理部が含まれる。レベルＡ
のチエインコマンド処理においては入出力制御装
置との応答を処理する入出力応答処理部１１１が
高速処理部に、次のコマンドの先取りをする先取
り処理部１１２が準高速処理部にそれぞれ対応す
る。しかしながらレベルＡ処理要求１２は前記両
処理部分の境界タイミング３で着手されることな
く、次コマンドの先取り処理部１１２の間は待た
されるのである。

このように、従来のマイクロプログラム制御装
置は、高速処理を実行中に他の高速処理要求が発
生すると前者が終了しない間は後者は着手され
ず、したがつて高速処理要求に対して早く応答で
きないという欠点があつた。

本発明の目的は、高速処理を要求する要求源に
対し準高速処理部分だけ早く応答できるようにし
たマイクロプログラム制御装置を提供することに
ある。

本発明のマイクロプログラム制御装置は、最終
マイクロステツプに処理同期コマンドがコーデイ
ングされている高速処理部および少なくとも１レ
ベルの準高速処理部から成り複数の装置から供給
される高速処理要求を含む処理要求を処理するた
めのマイクロプログラムを記憶する制御記憶と、 処理同期コマンド発生時までに他の高速処理要
求があればこの処理同期コマンド対応の準高速処
理部を実行するために必要な情報が処理同期コマ
ンド発生時に格納されるスタツクセルと、 処理同期コマンド発生時には他の高速処理要求
の有無とスタツクセルが格納する情報とに基づき
この処理同期コマンド対応の準高速処理部または
スタツクセルが格納する情報対応の準高速処理部
または他の高速処理要求対応の高速処理部を実行
させるように動作する割込割出制御回路とを含む
ことを特徴とする。

次に、本発明の実施例について図面を参照して
詳細に説明する。

第２図は本発明の一実施例を含むブロツク図
で、本発明のマイクロプログラム制御装置１０
は、複数個のチヤネル２０，２１………，２ｎ
（ｎ＞１）の処理要求を受けつけるチヤネル優先
順位決定回路３０と、マイクロプログラム制御装
置内のマイクロプログラム処理要求を発生する装
置内要求回路３３と、高速処理のなかの先取り処
理部をスタツクするスタツクセル３１と、割込割
出制御回路３２と、マイクロプログラムアドレス
レジスタ３４と、制御記憶３５と、マイクロコマ
ンド解読回路３６とから構成されている。スタツ
クセル３１が格納する情報は第３図に示すように
要求レベルとチヤネル番号とで構成されている。

次に第２図、第４図および第５図を参照しなが
ら動作を説明する。

いまマイクロプログラム制御装置１０はタイミ
ング０でチヤネルから発生したレベルＢ処理要求
ｕによりレベルＢ処理１００を実行しているとす
る。タイミング１でチヤネル２０がレベルＡ処理
要求１１を発生し、信号線４０をつうじてチヤネ
ル優先順位決定回路３０に通知すると、チヤネル
優先順位決定回路３０はその他のチヤネルからは
レベルＡ処理要求がきていないのでレベルＡ処理
要求１１に優先権を与え、その要求を信号線６０
をつうじて割込割出制御回路３２に通知する。割
込割出制御回路３２はその通知を受けると現状態
が低優先順位のレベルＢ処理１００を実行してい
るのを検知して該処理に対してレベルＡ処理１１
０を割込ませる。すなわちまず、マイクロプログ
ラムアドレスレジスタ３４をレベルＡ処理要求１
１のレベルＡ処理１１０に対するマイクロプログ
ラムの先頭番地に信号線７０をつうじて切り換え
る。次に制御記憶３５の該番地を信号線７１をつ
うじてアクセスし、その記憶内容を信号線７２に
よつてマイクロコマンド解読回路３６に読出して
レベルＡ処理１１０を実行する。レベルＡ処理１
１０のマイクロステツプは上記と同じ手順で次次
に進行されていくか、やがて入出力応答処理部１
１１から先取り処理部１１２へ移ることを示す処
理同期コマンドＳ１をタイミング３で発生する。

処理同期コマンドＳ１が発生すると第５図に示
すように割込割出制御回路３２においてまず処理
ステツプａの処理が行われる。処理ステツプａで
はチヤネル要求の有無が調べられ、この例ではタ
〓〓〓〓
イミング２で他のチヤネル２１がレベルＡ処理要
求１２を発生しているので次に処理ステツプｂの
処理が行われる。処理ステツプｂではチヤネル要
求がレベルＡ処理要求なのか、レベルＢ処理要求
なのかが調べられる。この例ではレベルＡ処理要
求なので次に処理ステツプｃに進み、そこでスタ
ツクセル３１に情報が登録されているか否かが信
号線８０をつうじて調べられる。この時点ではス
タツクセル３１は空なので処理ステツプｄ，ｅに
進み、それぞれの処理ステツプでレベルＡ処理要
求１２の入出力応答処理部１２１を実行し、レベ
ルＡ処理要求１１の先取り処理部１１２をスタツ
クセル３１へ信号線８０をつうじて格納する。

次に、入出力応答処理部１２１から先取り処理
部１２２への実行を移すとき入出力応答処理部１
２１の最終マイクロコマンドは処理同期コマンド
Ｓ２をタイミング５で発生し、ふたたび第５図の
処理ステツプａの処理が行われる。このとき他の
チヤネルのチエインコマンド処理要求がなければ
処理ステツプｈへ進み、割込割出制御回路３２は
信号線８０をつうじてスタツクセル３１の情報の
有無を調べる。スタツクセル３１にはこの例では
上記のように先取り処理部１１２がスタツクされ
ているので処理ステツプｇに進み、割込割出制御
回路３２は信号線をつうじて該先取り処理部１１
２をスタツクセル３１よりとり出し実行をはじめ
るとともに処理ステツプｅに進んでチヤネル２１
の先取り処理部１２２をスタツクセル３１にスタ
ツクする。

しかし、仮にスタツクセル３１が空であれば処
理ステツプｈから処理ステツプｉに進み、チヤネ
ル２１の先取り処理部１２２が実行される。

上の説明では処理同期コマンドＳ２が発生する
タイミング５の時点までに他のチエインコマンド
処理要求が発生していない場合をとりあげたが、
本例では第４図に示すように、タイミング５以前
にレベルＡ処理要求１３，１４が発生している。
この場合には、チヤネル優先順位決定回路３２に
おいて、レベルＡ処理要求１３，１４を発生した
チヤネルの優先順位が比較され処理ステツプａ，
ｂ，ｃと進む。スタツクセル３１にはチヤネル２
０の先取り処理部１１２が格納されているので処
理ステツプｆへ進み、優先順位をとつたチヤネル
番号とスタツクセル３１に格納されているチヤネ
ル番号２０とが比較される。もし一致すれば処理
ステツプｇへ進み、スタツクセル３１側の処理で
あるチヤネル２０の先取り処理部１１２を先に、
一致しなければ処理ステツプｄへ進み、チヤネル
側の処理であるレベルＡ処理要求１３または１４
の入出力応答処理部を先に実行するように割込割
出制御３２が制御する。これは、割込みの場合を
除いては必ず先取り処理部を実行してから入出力
応答処理部を実行することと、スタツクセルの要
求処理を先入先出法により処理することによつて
制御する簡易化を図るためである。

本実施例による効果は、従来のマイクロプログ
ラム制御装置が第１図においてチヤネル２１のレ
ベルＡ処理１２０が（タイミング４−タイミング
２）待たされたのに対して、（タイミング３−タ
イミング２）の待ちでよく、（タイミング４−タ
イミング３）だけ応答時間が短縮された点であ
る。

本発明のマイクロプログラム制御装置は、高速
処理のコーデイングされているコマンドステツプ
で制御記憶が処理同期コマンドを出力し、割込割
出制御回路はその時点で発生している装置外処理
要求の情報とスタツクセル格納情報とにより処理
させるべき処理要求を決定し、必要に応じて準高
速処理部はスタツクセルに格納させ、他の高速処
理要求の高速処理部に対してより早い処理機会を
与えるように構成することにより、高速処理要求
に速時に応答できるという効果がある。

【図面の簡単な説明】

第１図は従来の一例の動作を説明するタイミン
グ図、第２図は本発明の一実施例を含むブロツク
図、第３図は第２図に示すスタツクセルの格納状
況を示すブロツク図、第４図は第２図に示す実施
例の動作を説明するタイミング図、第５図は第２
図に示す実施例の動作を説明するためのフローチ
ヤートである。 １０……マイクロプログラム制御装置、２０，
２０，………，２ｎ……チヤネル、３０……チヤ
ネル優先順位決定回路、３１……スタツクセル、
３２……割込割出制御回路、３３……装置内処理
要求回路、３４……マイクロプログラムアドレス
レジスタ、３５……制御記憶、３６……マイクロ
コマンド解読回路、SC０，SC１，………SCn…
…スタツクセル情報、ｔ……時間軸、０，１，
〓〓〓〓
２，３，４，５，６，７……タイミング、ｕ……
レベルＢ処理要求、１００，１００′……レベル
Ｂ処理、１１，１２，１３，１４……レベルＡ処
理要求、Ｓ１，Ｓ２……処理同期コマンド、Ｒ
１，Ｒ２……終了コマンド、１１０，１２０……
レベルＡ処理、１１１，１２１……入出力応答処
理部、１１２，１２２……先取り処理部、ａ，
ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，ｉ……処理ステツ
プ、４０，４１，………，４ｎ，５０，６０，７
０，７１，７２，７３，８０……信号線。 〓〓〓〓

Claims (1)

1. 【特許請求の範囲】 １ 最終マイクロステツプに処理同期コマンドが
   コーデイングされている高速処理部および少なく
   とも１レベルの準高速処理部から成り複数の装置
   から供給される高速処理要求を含む処理要求を処
   理するためのマイクロプログラムを記憶する制御
   記憶と、 前記処理同期コマンド発生時までに他の前記高
   速処理要求があれば該処理同期コマンド対応の準
   高速処理部を実行するために必要な情報が前記処
   理同期コマンド発生時に格納されるスタツクセル
   と、 前記処理同期コマンド発生時には他の前記高速
   処理要求の有無と前記情報とに基づき該処理同期
   コマンド対応の準高速処理部または前記情報対応
   の準高速処理部または前記他の高速処理要求対応
   の高速処理部を実行させるように動作する割込割
   出制御回路とを含むことを特徴とするマイクロプ
   ログラム制御装置。