TWI333628B - On-chip data transmission control apparatus and method - Google Patents

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TWI333628B
TWI333628B TW094142302A TW94142302A TWI333628B TW I333628 B TWI333628 B TW I333628B TW 094142302 A TW094142302 A TW 094142302A TW 94142302 A TW94142302 A TW 94142302A TW I333628 B TWI333628 B TW I333628B
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Hyung-Dong Lee
Eun-Jung Jang
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Hynix Semiconductor Inc
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    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/38Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40Transmitting circuits; Receiving circuits
    • H04L25/49Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4906Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
    • H04L25/4915Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using pattern inversion or substitution
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Description

1333628 九、發明說明: 【發明所屬之技術領域】 本發明係關於-種晶片上之資料傳送;且特定言之係關 於-種晶片上之資料傳送控制裝置及能夠藉由抑制晶片上 生來改良晶片器件之操作特徵的方法。若在感測 :由資科匿流排輸出之資料中之相位轉變之資料位元之 =量("轉變數量’’)之後’轉變之資料率(„轉變率")高於預定 【::反轉待傳送之資料及降低轉變率來達成。 圖 圓1為展示習知之晶片上資料輸出裝置之组態的電路 體言之,圖1描繪了使用一個外部輸入/輸出端及 :=T預插線(。~ 出裝置的組態。在此結構中’與外部通信大 :/〇數量為一個,且記憶體核心1〇之操作速度 ^時敎操作頻率。為與外料鐘同步輸出資料, -通用B曰片上資料輸出裝置使用4個内部ι/〇驅動 稱為"職"m,藉由單次存取(singleaccess) ^中己 =核心10輸出4個内部1/0資料。隨後,經由及 ^出^線將輸出之4個内部1/0資料暫存於管線或暫存 二:庠且接下來藉由以給定方式(例如,使用存取位址) 將其排序而經由1/0驅動器16將其串行輪出至外部。 =前技術之資料輸线置中,第―資料之存 >又有應用預插線之實例相同,但是因為第二至第四資料僅 102727.doc I333628 文到置於輸出側上之管線或暫存器l4 核心之限制,所以第二資料至第…而不受記憶體 高。 冑料至第四資料之存取速率較 =操作狀態下’若待傳送之資料數量隨預插線 :增加,則由單次存取所轉變之資料數量增加。舉例而 具有⑽外部1/0之器件採用4個位元之㈣線, 貧料數量為128。因此,若資料报多,則瞬時 導致晶片故障。 …丨起-片上之雜訊且又 【發明内容】 因此’本發明之主要目的在於提供一種晶片上之資料傳 运控制裝置,及能夠藉由用現存晶片上資料輸出裝置之結 構改良來將歸因於被傳送之資料之轉變的雜訊之發生減至 最少而改良晶片器件之操作特徵的方法。 【實施方式】 根據本發明之-態樣,提供—種晶片上之資料傳送控制 裝置’該裝置包含:-資料比較單元,其用於比較當前資 :與?前資料,且若相位轉變之資料位元之數量大於一預 定數量,則發佈一反轉旗標;一第一資料反轉單元,其用 於當該反轉旗標被啟動時反轉當前資料之相位且將經反轉 之資料提供至-資料匯流排上;及一第二資料反轉單元, ^用於當反轉旗標被啟動時反轉經由該資料匯流排傳送之 責料的相位且輸出經反轉之資料。 根據本發明之另一態樣,提供一種晶片上之資料傳送控 102727.doc 1333628 制裝置,該裝置包含:-資料比較單元,·其心比較當前 資料與先前資料,且若相位轉變之資料位元之數量大=2 預定數量,則發佈一反轉旗標;一資料反轉單元,其用於 當該反轉旗標被啟動時反轉當前資料之相位且將經^轉之 資料提供至-資料匯流排上;—輸人及輸出⑽驅動写, 其用於臨時儲存經由該資料匯流排傳送之資料且將所儲存 至資料提供至-外部10線上;及一旗標1〇驅動器,其用於 臨時儲存該反轉旗標及向外部輸出所儲存之資料。 、 根據本發明之又一態樣,提供一種晶片上之資料傳送控 制方法,其包含下述步驟:⑷比較當前資料與先前資料, :若相位轉變之資料位元之數量大於一預定數量,則發佈 —反轉旗標;(b)當該反轉旗標被啟動時,反轉當前資料之 相位,且將經反轉之資料發送至—資料匯流排上;及⑷冬 该反轉旗標被啟動時,反轉經由該資料匯流排發送之當前 資料之相位,且輸出經反轉之資料。 田 根據本發明之又一態樣,提 ^ ^ 種日日片上之資料傳送控 二法’其包含下述步驟:⑷比較當前資料與先前資料, 且右相位轉變之資料位元之數量 一 預定數量,則發佈 :反轉旗標;及⑻當該反轉旗標被啟動時反轉當前資料之 立且將經反轉之資料及該反轉旗標輸出至外部。 下文將參看隨附圖式詳細解釋本 圖2為展示根據本發明之晶片二貫施例。 -組態的電路圖。 a片上之貝料傳送控制裝置之 在圖2中,執行與圖1中相同之功能的版合元件使用相同 102727.doc 的多考數子,且為簡便起見,此處省略其矣田節。 片上之 > 料傳送控制裝置包含資料比較單元 20及第—及第二資料反轉單元30及40。 :欠具體言之’ f料比較單元較當前資料之狀態與先前 貝料之狀態,該等資料由i〇sa 12提供,且若相位轉變之 資料率大於預定率,則輸出-反轉旗標IF。換言之,資料 比較單元20臨時儲存先前輸出之資料(下文中稱為"第㈣ 個資料”),且接著比較先前輸出之資料與當前輸出之資料 ·(下文中稱為第n個資料")。舉例而言,若具有不同狀態 (即,不同相位)之資料位元的數量大於預定數量,則其產 生反轉旗標IF。 當反轉旗標IF被啟動時’第—反轉單元3()反轉來自i〇sa 12之第n個資料的相位’且將經反轉之第n個資料輸出至 GIO線上。 當反轉旗標IF被啟動時’第二反轉單元4〇再次反轉經由 GIO線而傳送的經反轉之第n個資料的相位,以提供與來自 拳記憶體核心1 〇之資料具有相同相位的第η個原始資料至管 線或暫存器14。 圖3展示了表示圖2中之資料比較單元2〇之詳細組態的電 路圖。 圖3之資料比較單元2〇包括第一及第二暫存器22及24、 狀態改變感測器2 6及轉變率計算2 8。 具體5之,第一暫存器22回應移位時脈訊號shift—以山 及初始化訊號init而臨時儲存且接著輸出來自I〇SA u之第 102727.doc 1333628 (n-l)個資料。 . · 第二暫存器24回應移位時脈訊號Shift_ctrl2而臨時儲存 來自IOSA 12之第η個資料。 狀態改變感測器26比較儲存於第一暫存器22中之第(η-1) 個資料與儲存於第二暫存器24中之第η個資料。在比較 時,若第η個資料之相位不同於第(η_1)個資料之相位,則 狀態改變感測器26啟動對應於處於高位準之每一相位改變
之資料位元的相位感測訊號,且將其提供至轉變率計算器 28 ;且若該等兩個相位相同,則狀,態改變感測器26啟動對 應於處於低位準之具有相同相位之每一資料位元的狀態感 測訊號,且將其提供至轉變率計算器28。該狀態改變感測 器26包括複數個(例如4個)互斥或閘(exchisive 〇r 其具有對應於經由GIO線傳送之資料 用於逐個輸入來自第一及第二暫存器 gate)X〇Ri 至 x〇r4, 位元之數量的數量,
號 22及24之"位元;且若對應之兩個資料位元之狀態彼此 不同’則輸出對應於彼等資料位元之高位準之狀態感測訊 此後,轉變率計算器28基於來自狀態改變感測器%之另 態感測訊號來檢查是否發生了任何内部資料位元之相位, 變。在檢查過程中’若相位轉變之資料位元的數量大於予 定數量,t即’若轉變率高於預定率,則轉變率_2 產生反轉旗標IF。 ^ ° 圖4為更詳細地展示 m,“ 圖3中之第—暫存器22之結構的組髮 圖且圖5提供圖4中描繪之每一 曰心母D-F/F的絆細電路圖。 102727.doc 1333628 首先第一暫存器22回應移位時脈訊號shift—ctrU而鎖 存並輸出内部資料10<〇>至1〇<3>。更特定言之,第一暫 存器22具備具有如圖5料之鎖存結構的四個d正反器d_ 剛至D_F/F4;且回應移位時脈訊號Shift—etrll,第-暫
存器22經由其用於内部資料之鎖存及暫存(registrati〇n)之D 埠而輪入來自GI0線之内部資料1〇<〇>至1〇<3>,且同時經 由Q蟑來輸出資料。ut<G>至。ut<3>e此時,初始化訊號⑽ 初始化每一 D-F/F。
圖6為更具體地展示圖3中描繪之第二暫存器24之結構的 態圖,且圖7為圖6中之每一 D_F/F的詳細電路圖。 第-暫存盗24回應移位時脈訊號Shm—咖2而鎖存並輸 出内部資料1〇<〇>至IO<3>。具體言之,第二暫存器叫 備具有圖7所*之鎖存結構的四個D正反器d侧至d_ F/F8 ;且回應移位時脈訊號处出―价12,第二暫存器μ經 由其用於㈣諸之鎖存騎存的叫輸人來自⑽線的
内部資料!〇<0>謂<3>,且經由Q璋同時輸㈣料。加<〇> 至 out<3>。 圖8為圖3中描繪之轉變率計算器28的詳細電路圖。 如圖8所示,轉變率計算器28包括三個單元移位器 irnm至UNIT3、三個或閘0R i至〇R3,及兩個及閘⑽ζ gate)ADl 及 AD2。 第一單元移位器ϋΝΙΤΙ接收第一及第二狀
狀態感測訊號A 及B,以識別其狀態;且若訊號八與]3之狀態不同,則其移 位並輸出高位準訊號至第—輸出埠MajQr而輸出低料訊 102727.doc 1333628 號至第一輸出i阜Minor。 . 第一單7G移位器UNIT2接收第三及第四狀態感測訊號c 及D以鉍別其狀態;且若訊號匸與D之狀態不同,則其移 位並輸出〶位準訊號至第—輸出痒Μ咖而輸出低位準訊 號至第一輸出i阜]yjinor。 第一或閘〇m以邏輯方式合計來自第一單元移位器 UNIT1之第一輸出埠Maj〇r的訊號與來自第二單元移位器 UNIT2之第一輸出埠Major的訊號〇 第一或閘0R2將來自第一單元移位器UNIT1之第二輸出 埠Mm〇r的訊號以邏輯方式加至來自第二單元移位器 UNIT2之第二輸出埠Min〇r的訊號,且將或加法(〇R addition)之結果輸出至第三單元移位器UNIT3。 第一及閘AD1將來自第一單元移位器UNm之第一輸出 埠Major的訊號以邏輯方式乘以來自第二單元移位器 UNIT2之第一輸出埠Maj〇r的訊號,且將邏輯乘法之乘積 輸出至第三單元移位器UNIT3。 第一及閘AD2將來自第一單元移位器UNIT1之第二輪出 埠Minor的訊號以邏輯方式乘以來自第二單元移位器 UNIT2之第二輸出槔Min〇r的訊號,且將邏輯乘法之乘積 輸出至第三或閘〇R3。 第三單元移位器UNIT3輸入來自第二或閘〇们之輸出訊 號及來自第一及閘AD 1之輸出訊號,以識別其狀態;且若 兩個訊號之狀態不同,則其移位並輸出低位準訊號至輸出 璋 Minor 〇 102727.doc -12- 第一或閑0R3以邏輯方式合計來自第.三單元移位器 3之第一輪出埠]^丨11〇1>的訊號與來自第二及閘AD2之訊 號,且產生反轉旗標IF。 圖9為表不圖8中描繪之單元移位器UNIT1至UNIT3之每 者的詳細組態之圖。該等單元移位器UNIT1至UNIT3具 有相同t合I件;且因& ’下文將僅詳細解釋其一,例如 UNIT1 〇 具體言之,第一單元移位器UNIT1包括一或閘0R4,其 用於輸入第一及第二狀態感測訊號A及b並對該等訊號執 行邏輯加法運算’及一第三及閘AD3,其用於對上述兩個 訊號進行邏輯乘法運算。意即,若兩個狀態感測訊號A及 B之狀態彼此不同,則第—單元移位器UNITl向第一輸出 埠Major提供尚位準訊號且向第二輸出埠Min〇r提供低位準 訊號,如圖9之真值表所給出。且若兩個狀態感測訊號八及 B之狀態相同,則第一單元移位器umTi將具有與施加至 其的訊號位準相同之位準的訊號輸出至第一及第二輸出埠 Major及Minor。在圖8中,應注意,因為來自第二輸出埠 Minor之輸出訊號被用於第三單元移位器UNIT3*,所以 僅標示該蟑。 現將參看圖8及圖9簡單描述圖8中之轉變率計算器28的 操作。 若輸入第一及第一單元移位器UNI丁丨及UNIT2之第一輸 出埠Major的訊號之至少一者處於高位準(意即,若該等輪 入之至少一者的狀態被轉變),則來自第一及第二單元移 102727.doc 位器UNIT1及UNIT2之第一輸出埠Major的輪出為高位準訊 \ 且;&所有輸入第一輸出槔Minor之訊號均處於高位準 (思即’若所有該等輸入之狀態均被轉變),則來自第二輸 出埠Minor之輸出為高位準訊號。 因此’若自第一及第二單元移位器UNIT1及UNIT2之第 二輸出埠Minor施加至第二或閘〇R2的訊號之至少一者處 於向位準,則第二或閘〇R2之輸出訊號具有高位準。此 時’僅當輸入至第一及第二單元移位器UNIT1及UNIT2之 第二輸出埠Minor之所有訊號均為高位準時,來自第一及 第二單元移位器UNIT1及UNIT2之第二輸出埠Min〇r的訊號 才具有尚位準。因此,若對應於兩個狀態感測訊號八及b 之至少所有兩個第n個資料均被轉變,對應於兩個第η個狀 態感測訊號C及D之至少所有兩個資料均被轉變,或上述 所有四個第η個資料均被轉變,則來自或閘〇112之輸出訊 號具有高位準。 此後,若對應於兩個狀態感測訊號α&β之兩個第η個資 料之至少一者被轉變且對應於兩個狀態感測訊號c及D之 兩個第η個資料之至少一者被轉變,則來自第一及閘ad】 之輸出訊號變為邏輯高訊號。 因此,如較早提及,若來自第二或閘〇R2之輸出為邏輯 高訊號及來自第一及閘AD1之輸出為邏輯高訊號(意即,上 述四個第η個資料之至少三個資料被轉變),則來自第三單 元移位器UNIT3之輸出訊號為邏輯高訊號。 此外,若來自第一及第二單元移位器UNIT1& UNIT2之 102727.doc 14 1333628 第二輸出埠Minor的訊號均為高位準(.意即·,若四個第η個 資料均被轉變)’則來自第二及閘AD2之輸出訊號處於高位 準。 因此’若上述四個第η個資料之至少三個資料被轉變, 則將反轉旗標IF啟動為邏輯高狀態。 圖10為展示將圖8中描繪之轉變率計算器28擴展至8位元 之實例之電路組態的電路圖。 圖1〇亦使用與圖8相同之操作原理,其中在圖1〇中,其 • 被設計成若8個第η個資料之至少五個資料被轉變,則將反 轉旗標IF啟動為邏輯高狀態。 圖11為更明確展示圖2中描繪之第一資料反轉單元3〇與 第二資料反轉單元40之間關係的組態圖。 第一資料反轉單元30經由IOSA 12接收來自記憶體核心 10之資料的差異資料(differential data)IO及IOB,且回應反 轉旗標IF及一資料輸出訊號iosa-〇ut而選擇性地將兩個資 料IO及IOB中之一者輸出至GI〇線上。換言之,在其中資 ® 料輸出訊號10sa-0ut被啟動之狀態下,若反轉旗標被啟動 為邏輯低,則第一資料反轉單元3〇將資料1〇按原樣輸出至 GIO線上,且右反轉旗標被啟動為邏輯高,則將資料JOB 輸出至GIO線上,藉此輸出反轉之資料。 反轉器IV1及IV2緩衝GIO線上之資料一段時間,且接著 再次將其輸出至GIO線上;且反轉器IV3反轉GI〇線上之資 料並輸出經反轉之資料至第二資料反轉單元4〇。 第二資料反轉單元40回應反轉旗標11?及資料輸出訊號 I02727.doc 。a-〇Ut而、擇性輸出來自第—資料反轉單S3G之輸出訊 ,或:自反轉态IV3之輸出訊號,以便可藉由恢復來自由 第資料反轉單凡3〇進行相位反轉之資料的原始相位,而 將來自-己隐體核心1〇之原始資料暫存於管線或暫存器Μ 中。 當資料自IOSA 12傳送至GI0線時,延遲電路5〇延遲反 轉旗私IF及資料輸出訊號i〇sa_〇ut 一時間&,以補償傳輸 期間的延遲。接著將如此延遲之反轉旗標ιρ及資料輸出訊 • 號i〇Sa-〇Ut傳遞至第二資料反轉單元4(^ 〇 圖12為更詳細展示圖中描繪之第-及S二資料反轉單 元3 0及4〇之每一者的組態之電路圖。 第一及第二資料反轉單元3〇及4〇之每一者由兩輸入端 (two-mput)多工器Μυχ組成,該多工器用於根據反轉旗標 IF及資料輸出訊號i〇sa—〇ut而選擇性輸出差異資料ι〇及沁β 之一0 圖13為展示在傳送8位元資料之情況下,藉由本發明之 籲資料傳送控制裝置將内部資料輸出至GIO線上的操作之運 算真值表(operational truth table)。 在圖13所示之真值表中,若第(η_υ個資料與第n個資料 相比較,相位改變之資料的數量小於5,則將第„個資料按 原樣輸出至GIO線上。同時’若相位改變之資料的數量大 於5’則啟動反轉旗標IF ’且藉由第一資料反轉單元%來 反轉第π個資料之相位’並將其輸出至gi〇線上。 此後,在第一資料反轉單元30反轉相位之後,在第二資 I02727.doc )6 1333628 料反轉單元40中再次反轉經由GI〇線傳送之資料的相位。 結果,在經由GIO線之資料傳送過程中,可按原樣輸出來 自記憶體核心1〇之資料,同時減少正被反轉之資料的數 量。 圖14為表示具有上述結構之本發明之資料傳送控制裝置 之操作的時序圖,其中將參看圖14在下文簡要解釋其操 作0 首先’若晶片選擇訊號cs被啟動,則選通訊號 籲 iosa一stb、資料輸出訊號i〇sa—〇ut,及移位時脈訊號
Shift_ctrll及Shift_ctrl2被啟動。回應晶片選擇訊號cs,自 s己憶體核心10選擇單元資料(意即,第(11_丨)個資料)且經由 GI0線將其傳送至T〇SA I2 ;且l〇SA 12與選通訊號iosa_stb 同步輸出第η個資料10及1〇3。藉由與晶片選擇訊號cs同步 之移位時脈訊號Shift一ctrll將第(n-1)個資料暫存於第一暫 存器22中’並接著將其驅動至狀態改變感測器26。 接下來’亦藉由晶片選擇訊號cs自記憶體核心丨〇選擇單 _ 兀貝料(意即’第η個資料)並經由局部(locai)輸入及輸出 (LIO)線將其發送至I〇SA 12 ;且I〇SA 12與選通訊號 1〇Sa-Stb同步輸出第η個資料1〇及IOB。藉由與晶片選擇訊 號cs同步之移位時脈訊號Shift_ctri2將第^個資料暫存於第 一暫存器24中,並接著將其驅動至狀態改變感測器26。 狀態改變感測器26比較經由第一暫存器22驅動至其的訊 號(n-l)reg與經由第二暫存器24驅動至其的訊號(n)reg,並 輸出對應於每一資料的狀態感測訊號至轉變率計算器28。 102727.doc 17 1333628 轉變率計算器28以與上述相同之方式移妆該狀態感測訊 號;且若全部待傳送之資料中被轉變之資料大於預定數 量’則其啟動反轉旗標IF。 若反轉旗標1F被啟動,則藉由第一資料反轉單元30反轉 第η個資料之相位且將其發送至GI〇線上;且在第二資料反 轉單元40中再次反轉經由GI〇線傳送之第n個資料,從而允 許來自記憶體核心10之原始資料暫存於管線或暫存器14 中。 鲁圖15為表示根據本發明之第二實施例之晶片上資料傳送 控制裝置之組態的電路圖。 在此實施例中,雖然其展示資料比較單元2〇僅由轉變率 計算器28所建構,但是應注意,其它組合元件與圖2中之 組合元件相同。 在此實施例之情況下,雖然不會比較當前資料與先前資 料,但是若當前資料中之高位準資料的數量大於預定數 里’則啟動反轉旗標IF。在此情況下’因為高位準資料與 •低位準資料之轉變數量變得相等,所以晶片上之雜訊相比 先前技術而言可減少至低於1 /2。此係因為對gi〇線充電之 電源電壓VDD之消耗或將GIO線放電至接地位準之接地電 壓vss之放電總是僅招致低於總資料數量之1/2。 圖16為表示根據本發明之晶片上之資料傳送控制裝置之 組態的電路圖。 在此實施例中’該襞置包含一暫存器60及一用於儲存及 輸出反轉旗標IF之旗標驅動器70,而移除了圖11 +之第二 102727.doc -18· 資料反轉單元40。意、即,為減少在内部GI.0線上轉變之資 料的數夏以及在外部GI〇線(未圖示)上轉變之資料的數 里,將在第一資料反轉單元3〇中被反轉之資料立即輸出至 外。卩10線’而不在資料傳送控制裝置中進行額外反轉。 圖17為展示其中將本發明之資料傳送方法應用於資料輸 入器件之實施例的電路圖。 根據本發明之傳送資料轉變方法亦可應用於—將經由1〇 缓衝器80接收到之資料儲存在記憶體核心1〇中的實例。意 :,如圖2中所示,在資料比較單元2〇中比較待輸入之當 刖:料與先前資料的狀態,以瞭解相位轉變之當前資料的 里且若相位轉變之當前資料的數量大於預定數量,則 啟動反轉旗標IF1反轉旗標1?1被啟動,則第—資料反轉 單元3〇反轉經由⑴緩衝請提供之當前輸人資料並經由 ⑽線發送經反轉之㈣反轉單元刊再 次反轉經由G⑽傳送之輸人資料並將經反轉之資料發送 ,如上述第二實施例中那樣’ #由僅使 ==構資料比較器,當具有特定相位(例如,高: 丰)之資料數量大於預定數量時,可藉由發佈反轉旗 及第,4反轉單元3°及4。— 斤述在使用夕階預插線結構來改良記憶體 插作速度的情況下,本發明之晶片上之資料傳送控制裝置 可猎由減少經由⑽線輸人及輸出之資料的轉變數量^ 102727.doc •19- 少主要於待傳送之資料數量增加時發生的W上雜訊。 本申請案含有與2_年12㈣日向韓國專利局(Korean
Patent 〇ffice)申請之韓專 寻J甲δ月案第2004-116669號相關 之標的物,該案以全文引用的方式併入本文中。 ^然已參看特定實施例及圖式來描述本發明,熟習此項 =者將«解,可在Μ離下述巾請專㈣該界定之 本發明之精神及範嘴的悟 可的匱况下進行與變化及修改。 【圖式簡單說明】 圖1為展示習知之晶ΰ 片上負料輸出裝置之組態的電路 圖; 圖2為表示根據本發 1次知月之第一實施例之晶片上之資料傳 貝料控制裝置的組態之電路圖; 料比較單元之一組態的詳細電 圖3為展示圖2中描繪之資 路圖; 組態的詳細電路 圖4為展示圖3 Φ h ^ 圆干描繪之第一暫存器之 圖; 圖5為展示圖4中之每—& 圖6為展示圖3中 F/F之組態的詳細電路圖; 圖; 描繪之第二暫存器之組態的詳細電路 圖7為展示圖6中夕左_ 母—D-F/F之組態的詳細電路圖; 變率計算器之組態的詳細電路 圖8為展示圖3中描繪之轉 圖; 單元移位器(shifter)之組態的詳 圖9為展示圖8中之每 細電路圖; 102727.doc 133362» •為展示將圖8中描繪之轉變率計,算器擴展至8位元之 實例之組態的詳細電路圖; 圖11為更明確展示圖2中之第-資料反轉單元與第二資 料反轉單元之間關係的圖; 圖1„2為展不圖11中描繪之第—資料反轉單元及第二資料 早7〇之每—者之組態的詳細電路圖;
^ 13為展示在傳送8個位元之資料的情況下藉由本發明 =料傳送控制裝置將内部資料輸出請〇線上的運算真 圖14為表示具有上述結構 的操作之時序圖; 之本發明之資料傳送控制裝
^句衣不根據本發明 〜日日5上貢料傳送 控制裝置之組態的電路圖; 圖16為表示根據本發明 ““ 第一實施例之晶片上資料傳送 控制裝置之組態的電路圓,·及 '
圖17為展示其中將本發明之資料傳送方 入器件之實施例的電路圖。 w ;貝料輸 【主要元件符號說明】 10 記憶體核心 12 内部I/O驅動器 14 管線/暫存器 16 I/O驅動器 20 資料比較單元 22 第一暫存器 I02727.doc -2J · 1333628 24 第二暫存器 26 狀態改變感測器 28 轉變率計算器 30 1 第一資料反轉單元 40 第二資料反轉單元 60 暫存器 70 旗標驅動器 80 I/O緩衝器 102727.doc •21 ·

Claims (1)

1333628 第094142302號專利申請案 中文申請專利範圍替換本07年7月) 一_〜—一 —_ 十、申請專利範圍: .??年加丨嗦辦替換1 1. 種晶片上之資料傳送控制裝置,其包含: —資料比較單元’其用於比較當前資料與先前資料, — 且右相位轉變之資料位元之數量大於-預定數量,則發 佈一反轉旗標; 第貝料反轉單元,其用於當該反轉旗標被啟動 時’反轉6亥當前資料之一相位,藉此將經反轉之資料提 供至一資料匯流排上;及 第一貝料反轉單元,其用於當該反轉旗標被啟動 • 時,再反轉經由該資料匯流排傳送之該經反轉之資料的 相位以藉此輸出該經再反轉之資料, 其中該資料比較單元包括: -第-暫存器,其用於回應第一及第二控制訊號而 鎖存該先前資料; 第一暫存器,其用於回應一第三控制訊號而鎖存 該當前資料; 一狀態改變感測器,其用於比較鎖存於該第一暫存 盗及該第二暫存器中之該等兩個資料,且當該等兩個 資料之相位彼此不同時啟動一狀態感測訊號;及 轉變率什算器,其用於基於該狀態感測訊號來計 异相位改變之資料的數量,且若該計算出之數量大於 該預定數量,則發佈該反轉旗標。 2. 如叫求項1之裝置,其進一步包含一延遲電路,該延遲 電路用於延遲該反轉旗標一預定時間,且將一經延遲之 102727-97071I.doc 1333628 反轉旗標傳輪至該
第 二資料反轉單元,以補償由該第一 資料比較單元及該第一資料反轉單元中之操作所引起之 一資料傳送延遲。 3.如請求項1之裝置,其中該狀態改變感測器包括複數個 互斥或閘’其用於輸入該當前資料及該先前資料,且若 該等兩個資料之該等相位彼此不同,則啟動該狀態感測 訊號。 4.如请求項1之裝置,其中該第一資料反轉單元輸入該當 則資料之差異資料且基於該反轉旗標是否被啟動而選擇 性地輸出該等差異資料之一。 月长項1之裝置,其中該第二資料反轉單元根據該反 轉旗標是否被啟動而選擇性地輪出經由該資料匯流排傳 送之該等資料及該等反轉之資料中之一者。 6. 如咕求項2之裝置,其中該資料比較單元計算該當前資 料中:有—特定相位之資料位元之數量,且若該計算出 之數f大於該預定數量,則發佈該反轉旗標。 7. 一種晶片上之資料傳送控制裝置,其包含: “貝料比較單兀’其用於比較當前資料與先前資料, 且若相位轉變之資料/开 Μ之貝枓位兀之數量大於一預定數量,則發 佈一反轉旗標; 一資料反轉單元, 該當前資料之一相位 匯流排上; 其用於當該反轉旗標被啟動時反轉 ,且將經反轉之資料提供至一資料 輸入及輸出(10)驅動器, 其用於臨時儲存經由該資 102727-970711.doc ”年7月/丨修(¾正替換頁 料匯流排傳送之資料,且將該所儲存^資&是供至一外 邹10線上;及 旗‘ 10驅動器,其用於臨時儲存該反轉旗標並輸出 该所儲存之資料至外部, 其中該資料比較單元包括: 一第一暫存器,其用於回應—第一及一第二控制訊 號而鎖存該先前資料; 一第二暫存器,其用於回應一第三控制訊號而鎖存 該當前資料; 一狀態改變感測器,其用於比較鎖存於該第一暫存 器及該第二暫存器中之該等兩個資料,且當該等兩個 >料之相位不同時啟動一狀態感測訊號;及 一轉變率計算器,其用於基於該狀態感測訊號來計 算相位改變之資料的數量,且若該計算出之數量大於 該預定數量,則發佈該反轉旗標。 8 •如請求項7之裝置’其中該狀態改變感測器包括複數個 互斥或閘,其用於輸入該當前資料及該先前資料,且若 該等兩個資料之該等相位彼此不同,則啟動該狀態感測 訊號。 9·如請求項7之裝置’其中該資料反轉單元輸入該當前資 料之差異資料’且基於該反轉旗標是否被啟動而選擇性 地輸出該等差異資料中之一者。 10·如請求項7之裝置’其中該資料比較單元計算在該當前 資料中具有一特定相位之資料位元的數量,且若該計算 102727-970711.do, 1333628 7月"日修(笨)正替換頁 11. 出之數量大於該預定數量,則發佈該反轉旗標。 —種晶片上之資料傳送控制方法,其包含: 比較當前資料與先前資料,且若相位轉變之資料位元 之數量大於一預定數量,則發佈一反轉旗標; 當該反轉旗標被啟動時’反轉該當前資料之一相位, 且將經反轉之資料發送至一資料匯流排上;及 當該反轉旗標被啟動時,再反轉經由該資料匯流排發 送之該經反轉之資料之一相位,且輸出經再反轉之資 料, 其中該比較當前資料與先前資料包括: 回應第一及第二控制訊號而鎖存該先前資料; 回應一第二控制訊號而鎖存該當前資料; 比較該等兩個鎖存資料,且當該等兩個資料之相位 不同時啟動一狀態感測訊號;及 基於該狀態感測訊號來計算轉變的數量,且若咳計 算出之數量大於該預定數量’則發佈該反轉旗標。 12. 如請求項11之方法,其中該反轉該當前資料之該相位基 於該反轉旗標是否被啟動而選擇性地輸出該當前資料之 差異資料之一》 13. 如請求項11之方法,其中該再反轉該經反轉之資料之該 相位根據該反轉旗標是否被啟動而選擇性地提供經由咳 資料匯流排發送之該等資料及該等經反轉之資料中之一 者。 14. 一種晶片上之資料傳送控制方法,其包含: 102727-970711.doc I333628 比救I刖貝科與先前資 -------— 之數量大於一預定數量, 貝枓位几 里則發佈一反轉旗標;及 當該反轉旗標被啟動時, 久轉孩〶則貧料之一相位, 且輸出經反轉之資料及該反轉旗標至外部 其中該比較當前資料與先前資料包括: 回應第一及第二控制訊號而鎖存該先前資料; 回應一第三控制訊號而鎖存該當前資料; 比較該等兩個鎖存資料,且當該等兩個資料之相位 不同時啟動一狀態感測訊號;及 基於該狀態感測訊號來計算轉變的數量,且若該計 算出之數量大於該預定數量,則發佈該反轉旗標。 102727-970711.doc
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI574161B (zh) * 2015-11-05 2017-03-11 凌陽科技股份有限公司 資料傳收系統

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7523238B2 (en) * 2005-06-30 2009-04-21 Teradyne, Inc. Device and method to reduce simultaneous switching noise
KR100877680B1 (ko) 2006-04-04 2009-01-09 삼성전자주식회사 반도체 장치 사이의 단일형 병렬데이터 인터페이스 방법,기록매체 및 반도체 장치
KR100837812B1 (ko) 2006-12-07 2008-06-13 주식회사 하이닉스반도체 반도체 집적 회로의 dbi 신호 생성 장치 및 방법
JP5077806B2 (ja) * 2006-12-19 2012-11-21 横河電機株式会社 メモリ試験装置
KR20090059838A (ko) * 2007-12-07 2009-06-11 삼성전자주식회사 반도체 장치에서 데이터를 전송하는 방법, 장치 및 시스템
EP2294770B1 (en) * 2008-06-20 2013-08-07 Rambus, Inc. Frequency responsive bus coding
KR100974223B1 (ko) 2008-11-13 2010-08-06 주식회사 하이닉스반도체 데이터 버스 인버전 기능을 갖는 반도체 집적회로
JP5314612B2 (ja) * 2010-02-04 2013-10-16 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR101145317B1 (ko) 2010-04-29 2012-05-14 에스케이하이닉스 주식회사 데이터 전송회로 및 데이터 전송방법, 데이터 송/수신 시스템
US8364913B2 (en) 2010-04-29 2013-01-29 SK Hynix Inc. Semiconductor memory apparatus and data input and output method thereof
US9343037B2 (en) * 2010-12-02 2016-05-17 Sharp Kabushiki Kaisha Data transmission method and display device
US9237003B1 (en) * 2011-08-05 2016-01-12 Juniper Networks, Inc. Digital bit insertion for clock recovery
KR102123524B1 (ko) * 2013-09-09 2020-06-16 에스케이하이닉스 주식회사 반도체 장치
KR20180057028A (ko) * 2016-11-21 2018-05-30 에스케이하이닉스 주식회사 데이터 반전 회로
KR20190029227A (ko) * 2017-09-12 2019-03-20 에스케이하이닉스 주식회사 데이터 전송 회로, 이를 이용하는 반도체 장치 및 반도체 시스템
TWI784120B (zh) * 2019-01-17 2022-11-21 韓商愛思開海力士有限公司 用於儲存裝置之記憶體控制器、儲存裝置、儲存裝置之控制方法以及記錄媒體
US11626147B2 (en) 2021-03-26 2023-04-11 Changxin Memory Technologies, Inc. Transmission circuit, transmission method, storage apparatus, and storage medium
CN115129231A (zh) * 2021-03-26 2022-09-30 长鑫存储技术有限公司 传输电路、方法、存储装置及存储介质

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05334206A (ja) * 1992-05-29 1993-12-17 Toshiba Corp インターフェース制御装置
JPH0870290A (ja) * 1994-08-29 1996-03-12 Fujitsu Ltd 伝送装置の障害監視装置
JPH098671A (ja) * 1995-06-23 1997-01-10 Nec Eng Ltd バス伝送システム
JPH09204293A (ja) * 1996-01-29 1997-08-05 Fujitsu Ltd 並列データ伝送方式及び過半数判定回路
US6243779B1 (en) * 1996-11-21 2001-06-05 Integrated Device Technology, Inc. Noise reduction system and method for reducing switching noise in an interface to a large width bus
KR100219285B1 (ko) * 1996-12-06 1999-09-01 서평원 클럭 시스템의 데이터 전달장치
US6055660A (en) * 1997-10-02 2000-04-25 International Business Machines Corporation Method for identifying SMP bus transfer errors
JP3492268B2 (ja) * 2000-01-18 2004-02-03 日本電気株式会社 半導体記憶装置
GB0024226D0 (en) * 2000-10-04 2000-11-15 Lsi Logic Corp Improvements in or relating to the reduction of simultaneous switching noise in integrated circuits
TW507128B (en) * 2001-07-12 2002-10-21 Via Tech Inc Data memory controller supporting the data bus invert
KR100468728B1 (ko) * 2002-04-19 2005-01-29 삼성전자주식회사 반도체 집적회로의 온-칩 터미네이터, 그 제어 회로 및 그제어 방법
CN2544343Y (zh) * 2002-05-22 2003-04-09 威盛电子股份有限公司 支持数据总线反相的数据存储控制装置
JP2004080553A (ja) * 2002-08-21 2004-03-11 Nec Corp データ出力回路及びデータ出力方法
US6992506B2 (en) * 2003-03-26 2006-01-31 Samsung Electronics Co., Ltd. Integrated circuit devices having data inversion circuits therein with multi-bit prefetch structures and methods of operating same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI574161B (zh) * 2015-11-05 2017-03-11 凌陽科技股份有限公司 資料傳收系統

Also Published As

Publication number Publication date
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