CN1426627A - 降低功率损耗的分频器、基于该分频器的装置以及高功率效率分频器的方法 - Google Patents

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Abstract

包括分频单元(42)的装置，所述分频单元具有：预定标器逻辑电路、周期结束逻辑电路、用于接收频率为fn的输入时钟(CKin)的时钟输入端、提供频率为fm的输出时钟(CKout)至后面单元(43)的时钟输出端、用于从后面单元(43)接收模式控制输入(MDin)信号的模式控制输入端以及提供模式控制输出(MDout)信号给前面单元(41)的模式控制输出端。分频单元(42)的所述周期结束逻辑电路具有可开关尾电流源。所述可开关尾电流源允许断开所述周期结束逻辑电路的偏压电流以节约功率。

Description

降低功率损耗的分频器、基于该分频器 的装置以及高功率效率分频器的方法
本发明涉及分频器、装置及分频方法，更具体地说，本发明涉及分频器结构、电路技术及基于拉链式分频器结构的方法。
近年来，在射频(RF)设计中朝使用标准互补金属氧化半导体(CMOS)单片收发器做出了不少努力。特别是分频器和频率合成器(收发器中的关键构件之一)的CMOS实现方案受到了许多关注。这方面最值得注意的趋势是链式分频器结构和所谓的电流开关逻辑电路(CML)。
已知的链式分频器包括一连串具有相同电路的2/3分频单元。
图1中示出传统的2/3分频单元10，它具有五个端子11-15：时钟输入端(CKin)11、分频后时钟输出端(CKout)12、模式控制输入端(MDin)13、模式控制输出端(MDout)14以及编程输入端(P)15。每个2/3分频单元10都由两个电路块组成：用2或3分频的预定标器逻辑块16，它由称为周期结束逻辑17的另一块所产生的吞并(swallow)信号(SW)所控制。
当在编程输入端15施加编程位P＝0(MDin＝1或MDin＝0)时，则单元10用2分频，而当P＝1并且MDin＝1时，它用3分频。
2/3分频单元通常在CML中实现。基本CML逻辑电路包括几个堆叠的差动对、两个电阻式或有源负载以及一个尾(tail)电流源。取决于输入逻辑状态，让尾电流在CML逻辑电路内的改道使得两个负载上的电压下降准确地表示所需的逻辑功能。在这样的电路操作中，每个差动对中的金属氧化半导体(MOS)晶体管仅作为开关工作。CML逻辑电路的电流消耗由尾电流所决定，与输入频率无关，也不受输入信号是否存在的影响。
已知的包括一连串六个2/3分频单元21-26的分频器20的示例描绘在图2A中。分频器20能够以GHz范围内的输入时钟频率(CK1)工作。图2B显示分频器20的终端信号。时钟输入和时钟输出信号描绘在图2B左侧的曲线中，而模式控制信号描述在右侧。因分频器20是在CML中实现的，所以本例中时钟输入和时钟输出信号的幅度范围在-500mV和+500mV之间(正负峰值之间)。在本示例中，在大部分时间内，单元21-26用2来分频其时钟输入。若分频比为3，则脉宽较宽，如图2B左边可见。举例来说，对于信号CK3，在时间t1和t2，分频比为3。这是因为二进制字P＝111111加到编程输入端。若编程输入总是逻辑＂1＂，单个单元21-26的分频比仅由后一单元向前一单元发出的模式控制信号(MD)来决定。
如图右侧所示，这些模式控制信号(MD)通常在状态30，代表逻辑＂0＂。仅在很短的时段中，所述模式控制信号采取代表逻辑＂1＂的状态31。对于一连串单元中前几个单元来说尤其如此。
美国专利5581214中说明了另一个分频器。此分频器基于传统的分频器结构，它不同于链式分频器结构，当不需要时可以断开。将分频器接通和断开严格地将其应用限制于时分应用或诸如此类的应用中。若该美国专利中所提的分频器保持接通，则达不到节电目的。若将该分频器电路断开，则将减少功率消耗，但分频器同时也停止工作。该分频器的另外特征在于整个预定标器逻辑可在接通和断开之间切换。该分频器由外部的接通/断开信号所控制。据估计，美国专利中所提的该分频器仅可节约百分之几的功率。
许多系统和装置(如移动电话、个人数字助理、掌上电脑等)因它们依赖电池这一事实而具有很有限的功率。
工作在GHz或更高频率的分频器不可避免地要消耗许多功率，通常是几毫安。因此，分频器的功率消耗是一项重要的性能参数，若想要在有限资源的系统和设备中利用它们的话。
因此，本发明的一个目的是提供大大降低功率消耗和提高功率效率的分频器。
本文提供一种新颖的分频器结构及新颖的电路技术和方法，它允许节约功率。此新颖的结构和技术基于已知的链式分频器结构，并结合电流开关逻辑(CML)。
本文提供的分频器结构允许减少功率达50％甚至更多。该创造性概念的优选的实现方案确保任何时候都进行正确的逻辑操作，即，无论尾电流是接通还是断开。
根据本发明，该分频器仅有一些分电路在接通和断开之间切换。
根据本发明，接通时间是参考周期的一小部分。
接通/断开周期是固定的并且等于分频器的输出频率周期。
根据本发明，接通/断开信号由分频器自身产生。
本发明的一个优点是不管分频器是处在接通模式或断开模式，它们都仍然是可操作的。
按照本发明，节电可以达到50％、甚至超过50％。因此显著地提高了功率效率。
有关本发明的更加完整说明，以及其中的另外目的和优点，请结合附图参考以下描述，附图中：
图1是传统的2/3分频单元，它包括两个逻辑块。
图2A是传统的链式分频器结构，它包括六个2/3分频单元。
图2B描绘图2A的传统链式分频器结构的时钟信号和模式控制信号。
图3是根据本发明的装置的原理图。
图4A是根据本发明的图3的装置构件的原理图。
图4B是描绘各种信号波形的波形图。
图5A是根据本发明的用于给图3中装置的某些分频单元加偏压的构件的原理图。
图5B描绘漏极电流I1、I2和I3以及信号Cbs。
图6A是根据本发明的分频单元的原理图。
图6B定义电压VH和VL。
图6C是根据本发明的多路复用器示意图，它可以用于图6A的分频单元中。
为简单起见，在各个图中以单端信号线的形式表示各信号线。事实上，所有信号都是差动的，这意味着实际上有两根信号线。
如图2B所示，预定标器块16的输出比周期结束逻辑17更经常地改变其逻辑状态，后者在一个输出周期32内仅改变一次。在一个输出周期32内的多半时间内，模式控制信号(MD)保持为逻辑0，仅在每个周期结束时的一小部分时间改变为逻辑1。
每个单元中的预定标器块16和周期结束逻辑块17包括在CML中实现的锁存器。这些锁存器由该单元10的相同输入时钟(CKin)触发，因此具有相同的开关动作。
这番观察引出了本发明的基本思想，即用可切换的电流来代替周期结束逻辑17中的恒定尾电流，方法是在输出周期32中的大部分时间断开那些尾电流，而仅在需要它们为前一单元产生模式控制信号(脉冲)并且为相同单元中预定标器逻辑16产生吞并信号(SW)时才接通。为使操作正确，当断开尾电流时，必须维持这些信号的状态。这样做可以将周期结束块17的电流消耗在大分频比的情况下减少到几乎为零。
当沿着所述链每个单元之后的输入频率以至少2的因子减少(取决于编程输入端15和模式控制输入端13的状态)时，尾电流通常也大致沿着所述链一个单元接一个单元地以相同因子递减。这意味着最大的节电潜力来自于最前面的单元(即图2A中左边的单元)，那儿的尾电流最高。
为进行比较，此处所提的改进分频器结构40将用也包含总共六个分频单元41-46的设计实例加以说明。如图3中所详述，此新颖的分频器40包括控制块47、开关偏压块48、在前端的三个改进的2/3分频单元41、42和43以及在后端的三个传统的2/3分频单元44、45和46(如图2A)。改进的单元41、42和43允许断开周期结束逻辑电路的偏压电流、同时确保维持正确的逻辑状态。
在图3中，三个信号来自CK4和MD4并馈送到控制块47以控制前三个单元41、42和43的工作。在本示例中，第一个分频单元41接收4GHz的时钟输入(CK1)，第二个分频单元42接收大致为2GHz的时钟输入(CK2)，而第三个分频单元43接收大致为1GHz的时钟输入(CK3)。当然，这些信号也可由其他端子信号(经250MHz单元后)或许多端子信号的组合产生。一般地，最好不要用太接近最后单元46的那些单元的端子产生的信号，以取得最大可能的电源节省。这将会在最后面更加清楚。本实施例中的控制块47产生三个控制信号，用Cbs、Cmx及 Cmx表示。Cbs专用来控制对前三个分频单元41、42及43中周期结束块施加偏压的电流。应当指出，这三个信号是干线至干线信号，它具有0V和源电压VDD值之间的幅度。当Cbs为“低”(即接近0V)时，前三个单元41-43中每一个的周期结束块的偏压电流将断开，而当Cbs为“高”(即接近VDD)时，偏压电流接通。因此，在Cbs＝1的期间，图3的新电路40工作方式与图2A的传统电路20的方式完全相同。
这样组合前三个单元41-43中每一个的周期结束块、使得图3的新分频器40工作方式也与图2A的工作方式相同，虽然断开了尾电流。 Cmx是Cmx的反向信号。
图4A显示了许多可能的电路方案之一的非常健壮的控制电路47，它将功率和面积方面的开销维持在最小值。控制分频单元41-43的控制信号来自于差动模式控制信号MD4、 MD4及时钟信号CK4、 CK4，它经由两个CML至R2R(干线至干线)变换器70、71(也称为差动至单端变换器)，随后经传统的逻辑部件。本实施例中的该传统逻辑部件包括两个D触发器(DFF)72、73、反相器74、两个“或”栅极75、76及“与”栅极77，如图4A所描绘。工作原理很直接，在图4B的左边显示波形。并且，在图4B的右边是信号MD0-MD2，正好位于Cmx脉宽的中间。另外，吞并信号SW1-SW3(图4B中未显示)被Cmx和 Cmx很好地覆盖。
通常利用电流反射镜来实现CML电路的电流偏压，其中输入偏压电流通过二极管连接的MOS晶体管产生偏置电压。
通过将相同类型的另一个晶体管的栅极连接至输入晶体管的公共栅极和漏极结点，可以通过选择两个晶体管的适当纵横比来产生精确的偏压电流。在报告的一些分频器中，在每个分频单元中设置电流反射镜，因此在每个这样的单元中都需要输入偏压电流。在其他一些分频器中使用了多输出电流反射镜，其中整个分频器仅需一个输入偏压电流，因而产生较高的功率效率。
控制电路47所产生的信号Cbs是否必须加到每个分频单元显然取决于实际的偏压方案。
图3显示通常的偏压方案。这儿的开关偏压块48包括多输出电流反射镜(在本实施例中是三个输出49、50、51)，以便为前三个分频单元41-43的周期结束块传递各自的尾电流。应当指出，为简单起见，前三个分频单元41-43的预定标器逻辑块的偏压以及其他三个单元44-46的未显示于图3中。
若偏压在每个分频单元中本地进行，则必须在每个单元中实现开关偏压。然后信号Cbs直接加到每个分频单元，如在图3中的虚线所示。
图5A中图解说明开关偏压块48的实现示例。在正常工作中，PU(加电)为0，因此该块48是可工作的。晶体管P5和N5形成CMOS开关。当端子60处的信号Cbs＝0时，CMOS开关处于接通状态，并且晶体管N6接通。没有电流流经晶体管N1-N3及线路49、50和51进入分频单元41、42和43。
但是，当端子60处的信号Cbs转为1时，CMOS开关断开，并且晶体管N6断开。如图5B所示，晶体管N1-N3的漏极电流I1、I2和I3很快达到其最后值63、64和65，因为结点62处的电压实际上由电容器C维持不变。
图2B清楚地显示所有分频单元的预定标器逻辑块一直进行输入时钟频率(CK1-CK7)的分频(互相参照图2B的左边)，而来自周期结束块的信号(MD1-MD6)在一个周期32期间改变状态一次。当Cbs＝0的时间中，在前三个分频单元41-43中没有周期结束块CML电路的偏压电流。为此，若不采取特别预防措施，这些分频单元41-43中的预定标器逻辑块将不会正确工作。
在图6A中给出了根据本发明的、确保任何时候都能正常工作的新分频单元80。
从图2B看出，在分频单元中，仅当其模式控制输入(MDin)变为逻辑1时，其模式控制输出(MDout)才转变为逻辑1，而在几乎所有时间都保持逻辑0。这种观察结果使得能够开发出图6A的新分频单元80，后者用以保证所有时间都能正确发挥功能。偏压管理在之前已详细地做了讨论，因此为简单起见，在图6A中未显示它。周期结束逻辑81包括两个“与”锁存器82和83。第一个“与，锁存器82在端子84处为分频单元80产生模式控制输出(MDout)信号，第二个“与”锁存器83产生吞并信号(SW)。此信号SW用以决定预定标器逻辑块85是否吞并另外一个脉冲。添加了两个多路复用器(MUX1和MUX2)，“与”锁存器82后的MUX1及“与”锁存器83后的MUX2。当端子86处MDin＝0时，“与”锁存器82的输出Q也将为0，同样MDout＝0。但是，“与”锁存器83的Q输出将为逻辑1，意味着将不吞并附加脉冲。为确保Cbs＝0的时候正确工作，MUX1中的开关Sp和Sn被切换到2号电极。完全确定的直流电压VL和VH连接到电极2，如图6A所示。一般情况下，这些电压VL和VH可以非常容易地由电源和电阻器提供。
在传统的分频器中，所有输入信号(CKin)和输出信号(MDout)都具有相同的补偿和振幅，如图6B所示，其中也显示了VH和VL的定义。注意：VH＝Vdd。
在为分频单元链中的前面单元产生MDout之前，Cbs转为1，因而再次接通偏压电流。当Crux设为逻辑1时，每个多路复用器MUX1和MUX2中的两个开关都切换到1号电极。在此模式下，图3中显示的分频单元的详细连接与图2A中的那些完全相同，因而确保了相同的功能。
图6C中作为示例显示了合适的多路复用器90。此多路复用器90可以作为MUX1和/或MUX2使用。多路复用器90包括两个pMOS晶体管对91和92。
根据以上所述，前三个分频单元41-43中周期结束逻辑块基本上具有偏压电流接通和断开的两种工作方式。这两种方式之间的转换必须要小心管理，以保证所有时间都能正确工作。这由Cbs和Cmx控制信号的定时来保证。这些信号的定时和行为在图4B中描绘。Cmx的脉宽(PWx)必须大致与MD3(PW3，参照图2B)的脉宽同样宽，以覆盖MD1和MD2，并有一些重叠，并且Cbs(PWb)的脉宽也必须覆盖Cmx和 Cmx，并有足够的重叠，以便考虑到开关延迟和尾电流稳定时间。
可以使用仿真以确认图3的整个分频电路40与图4B中显示的控制信号一起工作良好。
归功于新分频单元中尾电流的开关特性，其功率消耗有了很大减少。假设每个分频单元中的尾电流相同，并且没有缓冲器，并进而忽略控制块47的功率开销，则节电或功率降低的百分比在37.5％至43.7％的范围内。当分频比变得非常大时，最大节电可达50％。
在某些分频器电路中，“与”锁存器比普通锁存器需要更高的尾电流。在这种情况下，节电可很容易地超过50％。
必须指出的是，该提出的结构可以没有例外地被应用于任何数量单元的分频器。
本发明很适合于在收发器中使用。本发明尤其很适合于在单片CMOS收发器中使用。
根据本发明的分频器可以与其他电路相结合，以便实现收发器、射频(RF)集成电路(IC)、GSM解决方案、DECT设备、PCS以及蓝牙解决方案的节电实施方案。
应当指出，本发明的各种特性(为求简洁，在单独实施例的上下文中描述)也可结合在单个实施例中提供。相反地，本发明的各种特性(为求简洁，在单个实施例的上下文中描述)也可单独提供或以任何合适的子组合方式提供。
在附图和说明书中提出了本发明的优选实施例，虽然使用了特定术语，但这样给出的描述使用的术语仅是类属和描述意义上的，而不是为了限制目的。

Claims (26)

1.一种包括分频单元(42)的装置，它具有：
预定标器逻辑电路；
周期结束逻辑电路；
用于接收具有频率fn的输入时钟(CKin)的时钟输入端；
用于提供具有频率fm的输出时钟(CKout)给后续单元(43)的时钟输出端；
用于接收来自所述后续单元(43)的模式控制输入信号(MDin)的模式控制输入端；以及
用于向前面单元(41)提供模式控制输出信号(MDout)的模式控制输出端；
其中，所述周期结束逻辑电路具有可开关的尾电流源，它允许断开所述周期结束逻辑电路的偏压电流。
2.如权利要求1所述的装置，其特征在于包括分频单元(41-46)的链(40)。
3.如权利要求2所述的装置，其特征在于：待分频的时钟信号(CK1)可以加到所述链的一个分频单元(41)的时钟输入端，所述链(40)的一个分频单元(41)的时钟输出端(CK2)连接到所述链(40)的后续分频单元(42)的时钟输入端，所述链(40)的一个分频单元(41)的所述模式控制输入端(MD1)连接到所述链(40)的后续分频单元(42)的所述模式控制输出端。
4.如权利要求3所述的装置，其特征在于：所述待分频的时钟信号(CK1)的频率fn大于所述链(40)的一个分频单元(41)的所述时钟输出端(CK2)的频率fm。
5.如权利要求1、2、3或4所述的装置，其特征在于：所述分频单元是2/3分频单元，其中的分频比(fn/fm)可以在2和3之间切换。
6.如权利要求1、2或3所述的装置，其特征在于：所述预定标器逻辑电路和所述周期结束逻辑电路包括在电流开关逻辑电路(CML)中实现的锁存器。
7.如权利要求6所述的装置，其特征在于：所述预定标器逻辑电路和所述周期结束逻辑电路的锁存器由加到所述时钟输入端的相同的输入时钟(CKin)触发。
8.如上述权利要求之一所述的装置，其特征在于：所述可开关尾电流源在周期的大部分时间被断开。
9.如权利要求1-7之一所述的装置，其特征在于：需要时接通所述可开关尾电流源，以便为前面的单元产生模式控制输出信号(MDout)。
10.如权利要求1-7之一所述的装置，其特征在于：需要时接通所述可开关尾电流源，以便产生由所述周期结束逻辑电路提供给所述预定标器逻辑电路的吞并信号(SW)。
11.如权利要求10所述的装置，其特征在于：需要时接通所述可开关尾电流源，以便产生所述吞并信号。
12.如上述权利要求之一所述的装置，其特征在于包括当所述可开关尾电流源断开时、允许维持所述模式控制输出信号的状态和所述吞并信号的状态的装置。
13.如权利要求2所述的装置，其特征在于：所述分频单元链的若干分频单元包括可开关尾电流源，那些分频单元最好位于所述分频单元链的最前端。
14.如上述权利要求之一所述的装置，其特征在于包括公共控制块和公共开关偏压块，它们允许断开多个分频单元的所述周期结束逻辑电路的所述偏压电流。
15.如权利要求14所述的装置，其特征在于：控制块产生用来控制所述偏压电流的第一控制信号(Cbs)、第二控制信号(Cmx)和作为所述第二控制信号(Cmx)的反相信号的第三控制信号( Cmx)。
16.如权利要求15所述的装置，其特征在于：所述第一控制信号(Cbs)、所述第二控制信号(Cmx)和所述第三控制信号( Cmx)是干线至干线信号。
17.如权利要求14所述的装置，其特征在于：所述开关偏压块包括多输出电流反射镜，它为要断开的多个分频单元的所述周期结束逻辑电路输送所述偏压电流。
18.如权利要求2-13之一所述的装置，其特征在于：待断开的所述每个分频单元包括开关偏压块，后者允许断开相应的分频单元的所述周期结束逻辑电路的所述编压电流，并且其中所述装置还包括公共控制块。
19.如权利要求14或18所述的装置，其特征在于：所述公共控制块处理所述分频单元链内不同端子处提供的信号。
20.如权利要求2所述的装置，其特征在于：所述分频单元链的每一个分频单元包括用于施加二进制代码字(P)的编程输入端，允许切换所述模式控制输入信号(MDin)以及所述分频单元的分频比fn/fm。
21.如上述权利要求之一所述的装置，其特征在于：所述待切换的分频单元包括第一多路复用器(MUX1)和第二多路复用器(MUX2)。
22.如权利要求21所述的装置，其特征在于：所述第一多路复用器(MUX1)和所述第二多路复用器(MUX2)包括pMOS晶体管。
23.一种包括根据上述权利要求之一的装置的收发器、特别是CMOS收发器。
24.一种带有限功率资源的装置，它包括根据权利要求1-22之一的装置。
25.一种用以降低包括分频单元(80)的装置的功率消耗的方法，所述分频单元(80)具有：
-预定标器逻辑电路；
-周期结束逻辑电路，它具有可开关的尾电流源，后者允许断开所述周期结束逻辑电路的偏压电流；
-用于接收具有频率fn的输入时钟(CKin)的时钟输入端；
-用于提供具有频率fm的输出时钟(CKout)给后续单元(43)的时钟输出端；
-用于接收来自所述后续单元(43)的模式控制输入信号(MDin)的模式控制输入端；以及
-用于向前面单元(41)提供模式控制输出信号(MDout)的模式控制输出端；
所述方法包括步骤：
在所述装置输出信号周期的一小部分时间内，断开所述周期结束逻辑电路的所述偏压电流。
26.如权利要求25所述的方法，其特征在于：所述分频器自身产生接通/断开信号，所述接通/断开信号被用来将所述偏压电流接通和断开。
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