CN1387322A - 奇数因子分频器和根据分频器输出信号操作的90度分相器 - Google Patents

奇数因子分频器和根据分频器输出信号操作的90度分相器 Download PDF

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Abstract

本发明揭示一种产生占空率为1/2的最终输出信号的奇数因子分频器,它由多个级联的MSD－FF组成,根据一公共时钟信号操作,运用单个或非门(3)获得一信号,该信号表示主辅D型锁存器各自Q端逻辑输出的逻辑非和,所述主辅D型锁存器构成多个级联MSD－FF的末级MSD－FF(MSD－FF(n－1)),或非门的输出信号加到首级MSD－FF(MSD－FF1)的D输入端,同时将它作为分频器的最终输出信号提供给输出端(1)。由于使用了数量最少的电路单元,所以整个电路规模很小,耗电省。

Description

奇数因子分频器和根据分频器输出信号操作的90度分相器
技术领域
本发明涉及一种按奇数除法因子操作的分频器，尤其涉及一种产生占空率为1/2的分频输出信号的奇数因子分频器，并且涉及一种按这种分频器产生的输出信号工作的90°分相器。
背景技术
在已有技术中，奇数因子分频器类型是众所周知的，多个主辅D型触发器(下称MSD-FF)能级联在一起以公共时钟信号操作，产生的最后输出信号的频率等于时钟信号频率除以某一奇数。
首先简单说明一下MSD-FF操作。图6A示出主D型锁存器9和辅D型锁存器10，二者级联构成MSD-FF。图6B是该MSD-FF操作的时序图，图6C、6D分别为主、辅D型锁存器9与10的真值表。如图6C的真值表所示，在主D型锁存器9的/G端处于L电平时，D端输入信号呈现为Q端输出，即为信号MQ。当主D型锁存器/G端处于H电平时，Q端输出保持不变(本文中用/符号表示逻辑非符号)。在辅D型锁存器如图6D真值表所示的情况下，当G端为H电平时，加到D输入端的信号电平呈现在Q输出端，而当G端为L电平时，Q端输出电平不变。结果，在主辅D型锁存器级联构成MSD-FF的情况下，当时钟信号(CK)上升沿出现时，加到触发器D输入端的输入信号电平就出现在触发器Q输出端，而当时钟信号后继的上升沿出现时，Q输出端电平不变。
图7示出除法因子为(2n+1)的已有技术奇数因子分频器的结构，其中n为自然数。如图所示，(n-1)级MSD-FF级联，对各级加同样的时钟信号。得到的D端输入信号与末级MSD-FF的Q端输出信号的逻辑非和作为或非门11的输出信号，把它作为输入信号加给始级MSD-FF的D端。末级MSD-FF的Q端输出构成分频器的最后输出信号。
下面把一分频电路称为“因子N分频器”，该分频电路的输出信号的频率为作为时钟信号提供的信号频率的1/N，N为自然数。
下面描述这种已有技术奇数因子分频器的操作情况，为简化起见，假定n为1(N＝2n+1)，即作1/3分频。这种情况的电路结构如图8所示，有两级MSD-FF1和MSD-FF2，结合在一起的或非门导出这些触发器Q端输出信号的逻辑非和。为便于同下述的电路结构作比较，图示各MSD-FF由主辅D型锁存器构成。
利用图9的时序图描述操作，假定起初各MSD-FF的Q输出端均为L电平，故或非门输出信号处于H电平。在该状态中，当时钟信号CK接着由H变为L电平时，MSD-FF1第一级的输出信号M1就变为H电平。然后，当时钟信号CK由L变为H电平时，MSD-FF1第二级的输出信号S1则变为H电平，故或非门输出变为L电平。此时，MSD-FF1的主D型锁存器处于这种状态，因而Q输出端状态保持存贮，信号M1保持H电平。接下来，当时钟信号CK返回L电平时，维持信号S1的H电平状态，信号M2(MSD-FF2第一级输出)变为H电平。当时钟信号CK再变H电平时，信号S1变为L电平，而输出信号OUT(MSD-FF2第二级产生)变为H电平。在下一次时钟信号CK变L电平时，就返回上述的初始状态。以后，重复执行上述一系列操作。输出信号OUT的占空率为1/3。在图7所示1/(2n+1)分频器中，输出信号OUT的占空率为n/(2n+1)。
在有些场合中，在移动无线电设备中用于调制与解调的本振信号，通过对频率合成器等信号源产生的信号分频而得到。在作正交调制与正交解调时，不用单一的本振信号，必须使用一对相位差为90度的信号。为简化描述，下面把一高频信号称为本振信号，该高频信号通过分频与移相操作，得到一对在无线电设备中用于正交调制与解调的信号。
图10A示出一例由主D型锁存器12与13构成的因子2分频器，它被用作分相电路产生这样一对相位差90度的信号，而图10B是图10A电路工作的时序图。相位差90°的输出信号分别定为MQ与SQ。从时序图可知，为保证信号MQ、SQ正确地相差90°，输入信号CK(即在上述移动无线电设备情况下，为本振信号)的占空率必须为1/2。
例如，假定本振信号的频率是调制频率的6倍，为获得施加给图10A分相电路合适的时钟信号频率，应把本振信号频率除以3。利用已有技术类型的因子3分频器，输出信号的占空率为1/3，若要把该输出信号应用于图10A形式的90°分相电路，就无法得到一对相位差正确地为90°的输出信号。
再者，若本振信号的频率为调制频率的2×(2n+1)倍，而且准备使用已有技术类型的1/(2n+1)因子分频器，则得到的输出信号的占空率为n/(2n+1)，这样，若把这种信号提供起分相电路作用的因子2分频电路，无法得到成对相位差正确地为90°的输出信号。
从以上情况可知，由于已有技术类型的奇数因子分频器产生的输出信号的占空率不是1/2，所以不能直接在分相电路的因子2分频器中使用这种输出信号。若要求使用这种输出信号，则必须用某种方法补偿该信号的占空率，或以某种方式对分相电路产生的输出信号作相位补偿。如果这样做了，则由于移动无线电设备中执行调制与解调的频率一般在几百兆赫兹范围内，将大大提高设备的功耗。还有，电路规模将变大，当电路用IC(集成电路)实现时，制造成本会增大。
为避免以上问题，日本专利No.平6-216761中提出了一种方案，其提出的奇数因子分频器可产生占空率为1/2的输出信号。图11示出该已有技术电路的结构。如图所示，它与图7的已有技术电路的区别在于，该电路配有附加的或门14，可得到末级MSD-FF(n-1)主D型锁存器Q端输出信号与该MSD-FF辅D型锁存器Q端输出信号的逻辑和。或门14的输出信号构成该奇数因子分频器的最终输出信号。
以下对n为1，即因子3分频器描述这种修改型奇数因子分频器的操作，结构如图12所示。这里由或门得到MSD-FF2主D型锁存器Q端输出信号M2与MSD-FF2辅D型锁存器Q端输出信号S2的逻辑和，或门14产生的输出信号构成该分频器的最终输出信号。可以理解，附加的或门14是与图8所示已有技术分频电路不同的唯一特征。
参照图13的时序图描述操作状况。假定各MSD-FF的每个Q端输出信号为L电平，或非门输出将处于H电平。当输入时钟信号CK接着从H变为L电平时，MSD-FF1第一级的输出信号M1变为H电平，而当信号CK再变为H电平时，MSD-FF1第二级的输出信号S1就变为H电平，结果，或非门输出变为L电平。在该状态中，MSD-FF1主D型锁存器处于这样的模式，即当时钟信号出现L到H转换时，其Q端输出电平保持不变，使信号M1保持为H电平。在信号CK下一次作H到L电平转换时，信号S1保持H电平，信号M2变为H电平。当信号CK接着返回H电平时，信号S2变成H电平。下一次信号CK变为H电平，恢复初始状态，以后就重复上述的操作。由于或门得到相位上与输入时钟信号CK相差1/2周期的信号的逻辑和，所以输出信号OUT的占空率为1/2。同样地，在图11的(2n+1)因子分频器中，输出信号的占空率也是1/2。
然而，上述类型的已有技术奇数因子分频器虽能产生占空率为1/2的输出信号，但由于逻辑门数量大，若将这种电路用于对移动无线电设备的本振信号操作，即用于向分相电路提供输入信号而获得上述正交调制与解调使用的输出信号，就会出现耗电过量、电路规模增大和制造成本增加等问题。再者，由于应用这种分频器的移动无线电设备增大了功耗，将出现设备用于交谈模式或等待模式的时间缩短的问题。
发明内容
本发明的目的在于克服上述已有技术存在的问题，通过提供一种其输出信号具有1/2占空率的奇数因子分频器，可以使分频器的电路规模做得很小，耗电很少。
为实现上述目的，本发明提供的奇数因子分频器由多个级联的以同一时钟信号操作的MSD-FF组成，各MSD-FF由级联的主辅D型锁存器构成，主D型锁存器与时钟信号同步，而辅D型锁存器与反相的时钟信号同步。该分频器还包括一个产生输出信号的或非门，输出信号代表多个级联的MSD-FF末级主D型锁存器Q端输出与末级MFD-FF辅D型锁存器Q端输出的逻辑非和，或非门输出信号加到多个级联MSD-FF始级MSD-FF主D型锁存器的D输入端。或非门产生的输出信号构成该分频器的最终输出信号。这种电路可以构成一种电路规模小、耗电省的奇数因子分频器，同时能提供占空率为1/2的输出信号。
附图说明
图1是奇数因子分频器第一实施例的电路图；
图2是构成因子3分频器的第一实施例的电路图；
图3是图2因子3分频器的操作时序图；
图4是第二实施例电路图，这是一种分相电路，用图2分频器产生的分频本振信号操作；
图5是描述图4电路操作的时序图；
图6A是MSD-FF结构的电路图，图6B是相应的时序图，图6C、6D分别是构成图6A中MSD-FF的主辅D型锁存器的真值表；
图7是一例已有技术(2n+1)因子分频器的电路图；
图8是图7中构成因子3分频器的分频器的电路图；
图9是表示图8中已有技术因子3分频器操作的时序图；
图10A是构成为因子2分频器的分相电路的电路图，图10B是对应的时序图；
图11是一例已有技术因子(2n+1)分频器的电路图，能产生占空率为1/2的输出信号；
图12是构成因子3分频器的图11分频器的电路图；和
图13是表示图12中已有技术因子3分频器操作的时序图。
具体实施方式
下面参照图1-5描述本发明诸实施例。
第一实施例
第一实施例是一个奇数因子分频器，产生的输出信号表示一连串级联的MSD-FF中末级MSD-FF主辅D型锁存各自Q端输出信号的或非功能(即逻辑非和)，输出信号加到首级MSD-FF的D输入端，同时还构成该分频器的最终输出信号。
图1是表示第一实施例(因子(2n+1)分频器)电路结构的框图。图1中，MSD-FF1和MSD-FF(n-1)分别是多个级联的MSD-FF的首级与末级。该电路对外部源提供给输入端2的时钟信号CK作分频，在输出端1得到最终输出信号OUT。标号3指或非门。该奇数因子分频器与图7中已有技术奇数因子分频器两个不同的基本特征如下：
(a)利用该实施例，或非门3得到一个表示末级MSD-FF主D型锁存器Q端输出信号与末级MSD-FF辅D型锁存器Q端输出的或非功能的信号，并把它加到多个级联MSD-FF首级D输入端(即加到首级MSD-FF主D型锁存器D输入端)，和
(b)把或非门3的输出信号加到输出端1，构成分频器的最终输出信号OUT。
图2示出第一实施例构成为因子3分频器时的结构，它与图8中已有技术因子3分频器的差别在于，或非门3得到的表示第二级MSD-FF2主D型锁存器的Q端输出信号与MSD-FF2辅D型锁存器的Q端输出的或非功能的信号，而且或非门3的输出信号构成因子3分频器的最终输出信号。
图3是描述该因子3分频器操作的时序图。
参照图3，操作情况如下，信号标记M1、M2、S1分别具有上述图8中已有技术例子中同样的含义。S2指MSD-FF2辅D型锁存器的Q输出信号。首先，假定这两个MSD-FF各自的Q端输出起初都处于L电平，于是在该状态中，构成最终输出信号OUT的或非门3的输出为H电平。接着，在时钟信号CK从H到L电平的第一次转换时，信号M1变成H电平，而在信号CK从L到H电平的后继转换时，信号S1变成H电平。当信号CK再变成L电平时，信号S1保持H电平，而信号M2变为H电平，结果输出信号OUT变成L电平。在信号CK接着变为H电平时，信号S1变成L电平，同时信号S2变成H电平。当信号CK然后变成L电平又变成H电平时，则返回上述的初始状态，信号OUT处于H电平。以后反复作上述的操作顺序。由图3可知，输出信号OUT的占空率为1/2。
以同样的方法，在图1的因子(2n+1)分频器场合中，输出信号OUT的占空率也为1/2。
这样，运用上述的第一实施例，得到的信号表示末级MSD-FF主D型锁存器Q端输出信号和末级MSD-FF辅D型锁存器Q端输出信号的逻辑非和，并把得到的该信号加到首级MSD-FF的D输入端。此外，该得到的信号构成分频器的最终输出信号。因此，除了MSD-FF外，由于只需要配用单个逻辑门，电路规模很小，可以减少分频器的总耗电量。这样，当例如以移动无线电设备中供调制与解调使用的本振信号使这种奇数因子分频器操作时，该设备的电池使用寿命能得以延长，即可以延长该设备进行电话通话或保持呼叫等待状态的持续时间。
第二实施例
本发明的第二实施例，把奇数因子分频器的输出信号作为时钟信号加到90°分相电路，后者构成单个MSD-FF，辅D型锁存器的反相Q输出加到主D型锁存器的D输入端，如以上参照图10A所描述的那样。该MSD-FF的主辅D型锁存器各自的Q端输出信号构成分相电路的两个最终输出信号。
图4示出第二实施例的结构，为了简化描述，假设使用了本发明第一实施例的因子3分频器。假定该电路应用于移动无线电设备等无线电设备，而且加到因子3分频器的时钟信号是本振信号，即频率为两个相位相差90°的正交调制/解调信号中每个信号所需频率三倍的信号。如图所示，从因子3分频器得到的输出信号加到分相电路，后者用主辅D型锁存器8与7组成的MSD-FF6构成。辅D型锁存器7的反相(/Q)输出加到主D型锁存器8的D输入端，而主辅D型锁存器8与7的Q端的输出信号MQ、SQ作为相位差为90°的所需成对信号分别加到输出端4、5。
图5是图4电路的操作时序图。由图5可知，由于提供给90°分相电路的时钟信号(即或非门3的输出信号)的占空率为1/2，所以该90°分相电路的两个输出信号在相位上相互正好相差90°。因此，不必用附加的电路元件来校正提供给分相电路的时钟信号的占空率，或对分相电路的输出信号作相位校正，所以电路规模很小，并且减小了耗电量。这样，在必须更换电池之前，利用这种电路获得正交调制与解调信号的移动无线电设备，可以延长使用持续时间。
虽然以上对应用因子3分频器的情况作了描述，但是对利用本振信号操作的因子(2n+1)分频器通常能取得同样的结果，其中n为自然数。

Claims (4)

1.一种奇数因子分频器，其特征在于包括：
多个级联连接、以同一时钟信号操作的主辅D型触发器，每个主辅D型触发器由级联的主D型锁存器和辅D型锁存器构成，所述主D型锁存器与时钟信号同步，所述辅D型锁存器与反相时钟信号同步；
产生输出信号的或非门，所述输出信号表示所述级联的多个主辅D型触发器中末级主D型锁存器Q端输出与所述末级辅D型锁存器Q端输出的逻辑非和；
把所述或非门输出信号提供给所述级联的多个主辅D型触发器中初始级主辅D型触发器的主D型锁存器D输入端的装置；和
将所述或非门输出信号作为所述分频器最终输出信号输出的装置。
2.一种90°分相电路，其特征在于包括：
主辅D型触发器，它根据权利要求1所述的奇数因子分频器产生的最终输出信号构成的时钟信号工作；
把所述主辅D型触发器中辅D型锁存器的反相Q端输出接至其主D型锁存器D输入端的装置；
把所述主辅D型锁存器各自的Q端输出信号作为所述90°分相电路最终输出信号而输出的装置。
3.一种分频器方法，其特征在于包括下述步骤：
执行分频操作，即把外部得到的信号作为时钟信号提供给由多个级联的主辅D型触发器组成的电路，每个主辅D型触发器与该时钟信号同步，每个主辅D型触发器由级联的主辅D型锁存器构成，主D型锁存器与时钟信号同步，辅D型锁存器与反相时钟信号同步；
通过下述获取逻辑非和信号，即对或非门输入所述级联的多个主辅D型触发器中末级主辅D型锁存器的Q端输出；和
把所述逻辑非和信号加到所述级联的多个主辅D型触发器中初始级的主辅D型触发器的主D型锁存器D输入端，并把所述逻辑非和信号作为最终输出信号加以输出。
4.一种移动无线电设备，其特征在于包含如权利要求2所述的90°分相器。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1320763C (zh) * 2003-10-20 2007-06-06 扬智科技股份有限公司 具有非整数分频倍率的分频方法及相关信号电路
CN101006645B (zh) * 2004-08-06 2010-06-23 Nxp股份有限公司 分频器
CN101378258B (zh) * 2007-08-29 2010-09-29 中国科学院电子学研究所 一种模块化分频单元及分频器
CN102427363A (zh) * 2011-12-23 2012-04-25 上海贝岭股份有限公司 一种小分频系数的多相多模分频电路
CN103684425A (zh) * 2012-09-12 2014-03-26 比亚迪股份有限公司 双模分频器电路
CN103731142A (zh) * 2012-10-15 2014-04-16 成一电子股份有限公司 多模分频器
CN103731143A (zh) * 2012-10-15 2014-04-16 成一电子股份有限公司 分频器及具有该分频器的频率合成电路
CN113364449A (zh) * 2020-03-04 2021-09-07 川土微电子(深圳)有限公司 一种自校准分频器

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005064764A (ja) * 2003-08-08 2005-03-10 Alps Electric Co Ltd ダイレクトコンバージョンチューナ
US7379723B2 (en) * 2004-07-29 2008-05-27 Silicon Laboratories Inc. Local oscillator and mixer for transceiver
US20060045202A1 (en) * 2004-08-31 2006-03-02 Aslam Rafi Matching I and Q portions of a device
DE102005028119A1 (de) * 2005-06-10 2006-12-14 Atmel Germany Gmbh Frequenzteilerschaltung mit einem rückgekoppelten Schieberegister
JP5654196B2 (ja) * 2008-05-22 2015-01-14 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． Ｄｌｌ回路ユニット及び半導体メモリ
TWI456493B (zh) * 2010-12-29 2014-10-11 Silicon Motion Inc 除法方法及除法裝置
JP2014135550A (ja) * 2013-01-08 2014-07-24 New Japan Radio Co Ltd クロック生成回路
US20160079985A1 (en) * 2014-09-16 2016-03-17 Qualcomm Incorporated Quadrature local oscillator phase synthesis and architecture for divide-by-odd-number frequency dividers
JP2018164151A (ja) 2017-03-24 2018-10-18 東芝メモリ株式会社 分周回路
CN117176140B (zh) * 2023-08-18 2024-03-19 上海奎芯集成电路设计有限公司 一种同步七分频电路和七分频信号生成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5375258A (en) * 1992-12-07 1994-12-20 Motorola, Inc. Circuit for generating signals in phase quadrature and associated method therefor
DE4340966C1 (de) * 1993-12-01 1995-01-19 Siemens Ag Schaltungsanordnung zur Erzeugung gerader Tastverhältnisse

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1320763C (zh) * 2003-10-20 2007-06-06 扬智科技股份有限公司 具有非整数分频倍率的分频方法及相关信号电路
CN101006645B (zh) * 2004-08-06 2010-06-23 Nxp股份有限公司 分频器
CN101378258B (zh) * 2007-08-29 2010-09-29 中国科学院电子学研究所 一种模块化分频单元及分频器
CN102427363A (zh) * 2011-12-23 2012-04-25 上海贝岭股份有限公司 一种小分频系数的多相多模分频电路
CN102427363B (zh) * 2011-12-23 2015-02-04 上海贝岭股份有限公司 一种小分频系数的多相多模分频电路
CN103684425A (zh) * 2012-09-12 2014-03-26 比亚迪股份有限公司 双模分频器电路
CN103731142A (zh) * 2012-10-15 2014-04-16 成一电子股份有限公司 多模分频器
CN103731143A (zh) * 2012-10-15 2014-04-16 成一电子股份有限公司 分频器及具有该分频器的频率合成电路
CN113364449A (zh) * 2020-03-04 2021-09-07 川土微电子(深圳)有限公司 一种自校准分频器

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Publication number Publication date
US20020171458A1 (en) 2002-11-21
JP2002344308A (ja) 2002-11-29
EP1267493A2 (en) 2002-12-18
EP1267493A3 (en) 2003-11-26

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