CN1455585A - 快闪电荷放大结构焦平面读出电路及其读出方法 - Google Patents

Abstract

本发明提供了一种快闪电荷放大结构的焦平面读出电路及其读出方法。在电路结构上，像素单元的列数为N，将N列像素单元电路的输出进行分组，最大的一组包括q_max列，列读出级有q_max个单元电路，像素单元电路的输出分别通过一个转移开关和一个列读出电路单元连接，同一组的像素单元电路输出连接不同的列读出电路单元。本发明的电路结构，实现了列读出级单元电路的复用减少了列读出单元的数目从而降低了功耗。在功耗不变的条件下，可以增加读出精度或提高读出速度。同时各列的转移时间可以完全相同，从而消除了由于建立时间不一致引入的输出不一致性。

Description

快闪电荷放大结构焦平面读出电路及其读出方法

技术领域：

本发明属于微电子及光电子领域成像系统读出电路中的读出结构技术领域。

背景技术：

红外热成像系统在军事、医学、工农业、天文等许多领域有重要应用，其核心技术是红外焦平面组件。该组件由红外探测器阵列和读出电路(ROIC：Read-Out CKintegrated Circuits)组成。ROIC是影响组件性能与功能的主要因素。

常见的ROIC电路包括单元电路、列读出级、视频输出级、控制信号产生等几个部分。目前常见的ROIC单元电路注入结构有直接注入型(DI：DirectInjection)、缓冲直接注入型(BDI：Buffered Direct Injection)、栅调制注入型(GMI：Gate Modulation Injection)等；读出结构有开关源跟随、列线分离、像素外积分、快闪电荷放大等。

上世纪90年代初，大多数CMOS ROIC采用开关源跟随结构，但当像素尺寸越来越小时，这种结构带来了很多问题，如增益一致性差、列线寄生电容引起信号失真等。像素外积分虽然单元电路结构简单，但是由于积分置于列线位置，无法实现快闪成像。采用电荷转移机制的快闪电荷放大结构，以电荷放大器为列读出级，有效抑制了列线寄生电容对信号电荷的分享；单元电路与列线通过MOS管相连，该MOS起行选控制的作用。与源跟随结构相比，快闪电荷放大结构的信号一致性好，电功耗低，适合开发新型的大规模ROIC。

现有快闪电荷放大结构的ROIC的整体框图如图1所示，其电路包括以下几个部分：M×N(M、N均为正整数，图中M＝N＝130)规模的像素单元阵列、控制信号产生电路、行选信号产电路、列选信号产生电路、列电荷读出级线阵、输出缓冲级。其中像素单元电路完成复位、光电信号的积分；在行选信号的控制下，像素单元中的信号(电荷)逐行转移到列读出级；在列选信号的控制下，信号通过视频输出级串行输出。控制信号产生电路用于产生内部需要的控制信号。图2给出了其单元电路和读出级的连接。图3给出了其列读出级的具体结构图。图4给出其读出方式的一帧时序图。图5给出了其一帧中某一行的时序图。

M×N规模的ROIC芯片，至少需要两个时钟信号：主时钟MCLK、积分控制时钟INT。设主时钟MCLK的周期为T1，积分控制时钟的周期为Tframe。Tframe也被称作帧周期，从本次积分的开始点到下一次积分的开始点之间的时间，看成一帧。

正常工作时，帧周期Tframe包括几个部分：积分时间Tint、积分完成到读出开始的间隔Tsep、读出总时间T3、像素单元电路复位完成到下一帧的积分开始的间隔时间Tfloat。Tframe＝Tint+Tsep+T3+Tfloat。T3又由M个行读出时间组成。每个行读出时间为Tr，包括：最小建立时间Tsettling、各列读出时间Tc、读出到复位的间隔Tx1、列读出单元的复位时间Treset、复位到下一个周期的间隔Tx2。

设某一帧的起始时刻T0，则该帧的信号积分时段为T0～(T0+Tint)。光信号通过探测器(i，j)转成电流信号Iphoto(i，j)，在信号积分期间，注入级在INT控制下开启，光电流信号Iphoto(i，j)注入到积分节点Vs(i.j)。若电流注入效率为η，则积分点Vs(i.j)注入的电荷总量Q_int(i，j)＝η·Iphoto(i，j)·T_int，因此Vs(i.j)的电压变化为 $\mathrm{\δVs}(i,j)=\frac{\mathrm{\η}\·\mathrm{Iphoto}(i,j)\·T_{\mathrm{int}}}{C_{\mathrm{int}}},$ 其中C_int是Vs(i.j)的积分电容。

若积分前积分节点的起始电压为V_R(i，j)，则积分后积分节点电压变为 $\mathrm{Vs}(i,j)=V_R(i,j)+\frac{\mathrm{\η}\·\mathrm{Iphoto}(i,j)\·T_{\mathrm{int}}}{C_{\mathrm{int}}}.$ 一般不同单元电路的V_R(i，j)是一样的，可以表示成V_R，所以积分节点电压可表示为 $\mathrm{Vs}(i,j)=V_R+\frac{\mathrm{\η}\·\mathrm{Iphoto}(i,j)\·T_{\mathrm{int}}}{C_{\mathrm{int}}}.$

当第i行的行选信号RSel(i)有效时，该行各列积分电容C_int与列电荷放大器的反馈电容C_a同时并行进行电荷再分配，由电荷放大器实现电荷到电压的转换。由于列电荷放大器在工作时，列运放的放大倍数足够大，每条列总线的电压始终为V_ref，因此列线上的寄生电容C_bus不参与电荷的再分配，消除了列总线寄生电容对电路性能的影响。

每读出一行信号，需要对所有的列电荷放大器的输出点同时进行复位，复位电压为列电荷放大器的参考电平V_ref。

电荷转移前，列电荷放大器的电压为V_ref，积分点电压为 $V_R+\frac{\mathrm{\η}\·\mathrm{Iphoto}(i,j)\·T_{\mathrm{int}}}{C_{\mathrm{int}}};$ 电荷转移后，列电荷放大器的电压为V_a(j)，积分点电压为V_ref。根据电荷守恒原理，可知： $(V_R+\frac{\mathrm{\η}\·\mathrm{Iphoto}(i,j)\·T_{\mathrm{int}}}{C_{\mathrm{int}}})\·C_{\mathrm{int}}=(V_{\mathrm{ref}}-V_a\left(j\right))\·C_a+V_{\mathrm{ref}}\·C_{\mathrm{int}}.$ 得： $V_a\left(j\right)=V_{\mathrm{ref}}+(V_{\mathrm{ref}}-V_R)\·\frac{C_{\mathrm{int}}}{C_a}-\frac{\mathrm{\η}\·\mathrm{Iphoto}(i,j)\·T_{\mathrm{int}}}{C_a}$

当列选信号CSel(j)有效时，第j列的电荷放大器的输出信号V_a(j)被选择输出。一帧的所有信号(M×N个)在视频输出级信号读出时段(T0+Tint+Tsep)～(T0+Tint+Tsep+T3)内输出。

在一帧信号全部输出后，开始为下一帧积分准备，需要完成对单元电路中积分点的复位，复位电平为V_R。

基于这种结构设计的ROIC芯片具有以后优点：(1)基于电荷放大器作为列读出级，可有效抑制列线寄生电容对信号电荷的分享，提高了信噪比；(2)相邻四个像素可以共享阱(well)，节省了芯片面积，提高了电荷存储能力；(3)单元电路中有积分电容，实现了快闪成像功能，并可实现开窗跟踪目标的功能。

法国Sofradir公司等业界领先的ROIC设计公司在近几年推出的若干系列的面阵型ROIC芯片，普遍采用快闪电荷放大结构。申请人在1999年完成的芯片也采用了这种结构设计。

发明人对这种结构的电路进行了深入研究，通过HSPICE仿真和芯片测试，发现这种结构存在如下缺陷：

1.在电荷从单元电路转移到列读出电路的过程中，各列均需要一个运算放大器，当阵列规模增大时，功耗随之增加。从电路的工作原理看，运算放大器的数目等于N(列数目)，运算放大器的功耗与读出精度相关，当精度保持不变时，阵列的规模越大，该部分电路的功耗越大。整个的电路的功耗等于控制信号产生部分功耗加单元电路功耗加列读出级功耗加输出级功耗。其中列读出电路功耗占较大比重，如一种128×128的读出电路中，总功耗10mW，列读出级功耗约6mW，输出级功耗约4mW，其他部分功耗较小相比可以忽略。如果仍然沿用这种设计，当阵列规模增大时，输出级功耗不变，读出级功耗随N成正比，则读出级功耗在总功耗中占的比例将继续增加。

2.在电荷从单元电路转移到列读出电路的过程中，各列的建立时间不一致，因此存在最短建立时间和电路功耗的矛盾。建立时间定义为电荷从像素单元转移到列读出电路达到所需精度需要的时间。这是由于对电容充放电需要一定的电流引起的，它与运算放大器的压摆率和增益带宽积成正比。压摆率和增益带宽积又和运算放大器的偏置电流成正比。同时建立时间也和需要的精度有关，精度越高，需要的建立时间越长。为了消除建立时间的不一致性，一般设计时使最短建立时间(即第一列的建立时间)足够长，精度足够高，从而各列的精度差异不会严重影响到输出结构，但是这就产生一个建立时间和列运算放大器设计之间的矛盾。建立时间越长，对运算放大器的要求就越低，但帧周期加大，降低了工作频率。建立时间越短，为了达到规定的精度，对运算放大器的要求就越高，但增加了功耗。

3.由于各列的建立时间不一致，就存在了各列输出的不一致性。在为了考虑功耗牺牲性能的情况下，这种不一致性会增加。从这种结构的工作原理可以看出，同一行的各列单元电路中的电荷同时开始转移，这一过程一直持续到各列信号被读出。由于各列读出有先后，因此各列的建立时间各不相同，第一个被读出的列建立时间最短，最后一个被读出的列建立时间最长。由建立时间和精度的关系可以知道，各列信号的精度就有所不同，是各列不一致性的一个来源。当阵列规模增大，这种差异就会增加。

综上所述，整个阵列同一行同时向列读出级转移电荷这种列读出方式影响了读出的功耗。特别是当阵列规模增加后，其影响将更加明显。

发明内容：

本发明的目的是提供一种快闪电荷放大结构的ROIC，其列读出级采用多列复用结构，从而在稍微增加读出电路控制复杂度的程度上大大改善功耗。进一步，通过对工作时序及相应结构的优化，还可以大大改善读出精度。

本发明的另一目的是提供上述ROIC的列读出级读出方法。

本发明的技术方案如下：

快闪电荷放大结构的ROIC，整个电路包括如下几个部分：

M×N的像素单元电路阵列，完成光电信号的转换、积分，M、N为正整数；

行选择信号产生电路，产生行选信号，在行选信号的控制下，像素单元中的信号(电荷)逐行转移到列读出级；

列选择信号产生电路，产生列选信号，在列选信号的控制下，信号通过输出缓冲级串行输出；

时钟控制信号产生电路，其输入为主时钟Mclk与积分控制信号INT，并基于这两个时钟，产生电路工作必需的内部控制信号；

列读出级，即列电荷放大器线阵，实现象素信号向列读出级输出信号的转换；

输出缓冲级，即输出缓冲运放，把列读出级的输出信号依次串行输出；

所述N列像素单元电路的输出被分为L组，最大的一组包括q_max列，最小的一组包括q_min列，q_max＞1；列读出级有q_max个单元电路。组数L、每组包括的像素单元数目q均为正整数。像素单元电路的输出分别通过一个转移开关S_ij(1≤i≤L，1≤j≤q_max)和一个列读出电路单元连接。同一组的像素单元电路输出连接不同的列读出电路单元。

所述的快闪电荷放大结构的焦平面读出电路，当q_max＝q_min时，即为将N列像素单元电路的输出进行均分，即N＝L×q_max＝L×q_min°此时，N列像素单元电路的输出被分为L组，每组包括相同列数，假设为q列，则第一组包括第一列到第q列，第二组包括第q+1列到第2×q列，以此类推。列读出级只有q个读出单元。像素单元电路各列的输出分别通过一个转移开关S_ij(1≤i≤L，1≤j≤q)和列读出电路单元连接，S_ij连接了第(i-1)×q+j列像素单元电路的输出和第j个列读出电路单元的输入，不同行同一列的开关公用。

另外一种比较常用的情况是N＝q_max×(L-1)+q_min，即N列像素单元电路的输出按照每组为q_max进行均分但尚有余数q_min。

所述的快闪电荷放大结构的焦平面读出电路，为了使电路设计简化，不同行同一列的像素单元对应的转移开关公用。

上述的快闪电荷放大结构的焦平面读出电路的读出方法，其电路工作时序设定如下：

电路以一个帧作为重复的工作周期，一帧包括：单元阵列中M×N个像素单元的积分、第一行至第M行的依次选通。在一帧周期内：先对单元阵列中M×N个像素单元进行积分；积分结束后，第1行至第M行的行选信号依次有效。在一帧的每一行的行选信号有效期间，所述各组之间和各组之内像素单元内的电荷信号按照以下顺序开始转移到列读出单元中并由输出缓冲级读出：

每个列读出单元将一个像素单元中电荷信号转移并读出的过程包括电荷信号的转移、列读出单元的复位、转移和复位之间的间隔、复位和下一次转移之间的间隔四部分；

在该行行选信号有效的开始阶段，第一组的各像素单元的转移开关S_ij导通，像素单元向各自对应的列读出单元转移电荷信号；在电荷信号转移的末期，列选择开关Csel(j)逐个导通，输出缓冲级将各个列读出单元的信号读出；每个列读出单元在自己的信号被读出后，对应的转移开关S_ij断开，对应的列读出单元的复位开关CRst(j)导通，该读出单元被复位；每个列读出单元在复位结束后，复位开关CRst(j)断开，下一组连接到该读出单元的像素单元对应的转移开关S_ij导通，开始新的转移读出过程。

所述的读出方法，定义每个列读出单元将一个像素单元中电荷信号转移并读出的周期为Ts，该周期Ts包括：电荷信号的转移时间Tsettling，列读出单元的复位时间Treset、转移和复位之间的间隔时间Tx1、复位和下一次转移之间的间隔时间Tx2四部分，即Ts＝Tsettling+Tx1+Treset+Tx2。为了方便各个控制信号的产生，充分利用列读出单元，采用如下的时间设定：

对于所有的列读出单元，每个列读出单元转移并读出的周期Ts＝q_max×Td，Td为同一组像素单元内的Ts依次延迟的延迟时间；每个列读出单元的Tsettling均相同；每个列读出单元Treset均相同；每个列读出单元的Tx1均相同；每个列读出单元的Tx2均相同；每个列读出单元的Tc均相同；转移时间Tsettling中包含了该列读出单元所转移的一个像素单元的电荷被输出缓冲级读出的时间Tc，Tc≤Tsettling，且每个列读出单元的Tc在Tsettling中的位置均相同。

采用上述的时间设定，对于组内像素单元列数小于q_max的情况，当其组内其他像素单元的电荷转移并读出时，无对应像素单元的列读出级相当于被转移的电荷为零，其输出为一固定电压，电路的时序安排不受影响。主要思路就是把这种不存在真正像素的转移过程当作有一个虚拟的像素在转移，电路的时序照常。

鉴于上述时间设定，此时可以按照如下方式产生各个转移开关的控制信号、各个列读出单元的复位开关CRst的控制信号、各个列选通开关Csel的控制信号，从而可以使得电路设计简化：

各个转移开关S_ij的控制信号采用串联的D触发器实现，每个D触发器的输入是上一级D触发器的输出，D触发器的输出同时用于控制对应的转移开关，每个D触发器的时钟使用同一个时钟信号，时钟信号的周期等于Td；时钟控制信号产生电路，其输入为主时钟Mclk与积分控制信号INT，并基于这两个时钟，产生启动信号并成为第一级D触发器的输入，该启动信号是第一列转移开关的控制信号提前Td的结果。

各个列读出单元的复位开关CRst的控制信号采用串联的D触发器实现，每个D触发器的输入是上一级D触发器的输出，D触发器的输出同时用于控制对应的复位开关，每个D触发器的时钟使用同一个时钟信号，时钟信号的周期等于Td；时钟控制信号产生电路，其输入为主时钟Mclk与积分控制信号INT，并基于这两个时钟，产生启动信号并成为第一级D触发器的输入，该启动信号是第一个复位开关的控制信号提前Td的结果。

各个列选通开关Csel的控制信号采用串联的D触发器实现，每个D触发器的输入是上一级D触发器的输出，D触发器的输出同时用于控制对应的选通开关，每个D触发器的时钟使用同一个时钟信号，时钟信号的周期等于Td；时钟控制信号产生电路，其输入为主时钟Mclk与积分控制信号INT，并基于这两个时钟，产生启动信号并成为第一级D触发器的输入。该启动信号是第一个选通开关的控制信号提前Td的结果。

采用上述方式产生控制信号的原理在于，根据所述的时间设定，各个转移开关的控制信号相邻的两个总是延迟相同的时间，各个列读出单元的复位开关CRst的控制信号、各个列选通开关Csel的控制信号也有相同的特点。D触发器的输入和输出信号也具有相同的特点，所以可以采用串联的D触发器方式产生需要的控制信号。这种方法电路规整，连线简单，避免了大量的并行连线，有利于在版图层次实现。采用上述方式产生控制信号，对于组内像素单元列数小于q_max的情况，对于不存在的Sij，用于产生控制信号的D触发器还是需要的，以产生必须的延迟。

本发明的优点和积极效果：本发明的电路结构及其读出方法，将列读出级分组，组内各像素单元的信号按先后顺序转移到读出级单元中。当转移、读出和复位动作完成后，该列读出电路的单元马上用于转移下一组对应列的信号，从而实现了列读出级单元电路的复用。与原有的同时转移方案相比，在相同单元电路设计条件下，大大减少了列读出单元的数目从而降低了功耗。在功耗不变的条件下，可以增加读出精度或提高读出速度。同时各列的转移时间可以完全相同，从而消除了由于建立时间不一致引入的输出不一致性。

附图说明：

图1为现有快闪电荷放大结构的ROIC的整体框图。

图2为现有快闪电荷放大结构的ROIC的单元电路及体系结构

图3为现有快闪电荷放大结构的ROIC的读出级结构。

图4为现有快闪电荷放大结构的ROIC的一帧时序图。

图5为现有快闪电荷放大结构的ROIC的一行时序图。

图6为本发明的列读出级多列复用的ROIC的整体框图。

图7为本发明的列读出级多列复用的ROIC的读出级及体系结构。

图8为本发明的列读出级多列复用的ROIC的某一行的周期时序图。

图9为本发明中所采用的单个D触发器输入输出信号关系示意图。

具体实施方式：

下面给出本发明的一个优选的实施方式。

采用列读出级多列复用的ROIC电路，其整体框图如图6所示。采用双硅双铝的标准混合信号CMOS工艺设计，像素单元的大小为50微米×50微米，像素阵列规模为130×130，即取M＝N＝130。

整个电路包括如下几个部分：130×130规模的像素单元电路阵列、1×13列电荷放大器阵列、各控制信号产生电路、输出缓冲运放。

像素单元电路阵列接收光信号，完成光电信号的转换、积分；在行选信号和其他控制信号配合控制下，像素单元中的信号(电荷)逐行转移到列读出级；在列选信号的控制下，信号通过视频输出级串行输出；时钟控制产生电路的输入为主时钟Mclk与积分控制信号INT，并基于这两个时钟，产生电路工作必需的内部时钟控制信号。

Tsettling设计为3μs，Tx1与Tx2均为500ns，Treset为2.5μs，Tc为500ns，则L＝10，q＝13，即将130列像素单元的输出分为10组，每组包括13列输出，共需要13个列读出单元，相当于现有结构列读出单元数目的1/10。参照图7，为上述ROIC的读出级及体系结构。其中第1，2，3......12，13列像素单元的输出为第一组，第14，15......25，26列像素单元的输出为第二组，依次类推。则第1，14，27，...，118列像素单元的输出分别通过开关S_i1(i＝1，2，3，...，10)连接到列读出单元Opa(1)；第2，15，28......119列像素单元的输出分别通过开关S_i2(i＝1，2，3，...，10)连接到列读出单元Opa(2)，其余依次类推，不同行同一列的像素单元对应的转移开关公用。每个列读出单元Opa(j)有自己的复位开关CRst(j)和选通开关Csel(j)

上述列读出级多列复用的ROIC的读出方法如下：

一帧的周期时序如下：先对单元阵列中130×130个像素单元进行积分；积分结束后，第1行至第130行的行选择信号依次有效。一帧的周期时序与现有结构的ROIC相同，可以参见图4。

图8示出了某一行的周期时序图。每一行的时序如下：每一行的行选择信号RSel(n)有效期间，在转移开关S_ij信号控制下，各列的信号有顺序转移到列读出电路单元中。每个读出级单元将依次完成对10列信号的转移并不发生冲突。列读出级单元复位在CRst控制下被放置于前一个单元读出之后和后一个单元读出之前。在Csel信号控制下，各列的信号被依次读出到输出缓冲级，每个的读出时间为Tc。每个S_ij开关持续导通Tsettling＝3μs，后一个S_ij开关比前一个S_ij开关延迟Td＝500ns导通。CRst(j)在对应的S_ij开关开始关断后Tx1＝500ns开始导通，并持续Treset＝2.5μs。在CRst(j)开始关断后Tx2＝500ns，开始下一个转移读出周期。CSel(j)在对应的S_ij开关导通的最后500ns开始导通并持续Tc＝500ns。在这种时序安排使得CRst(j+1)总是比CRst(j+1)延迟了500ns，CSel(j+1)也总是比CSel(j)延迟500ns。同一行的信号是通过Csel的导通顺序无冲突的被读出，中间没有间隔时间，成为Out信号。信号产生电路用于产生所需要的启动信号。

上述各个转移开关的控制信号、各个列读出单元的复位开关CRst的控制信号、各个列选通开关Csel的控制信号，均采用串联的D触发器产生，即：

各个转移开关S_ij的控制信号采用串联的D触发器实现，每个D触发器的输入D(i)是上一级D触发器的输出Q(i-1)，D触发器的输出同时用于控制对应的转移开关，每个D触发器的时钟使用同一个时钟信号，时钟信号的周期等于Td＝500ns；时钟控制信号产生电路，其输入为主时钟Mclk与积分控制信号INT，并基于这两个时钟，产生启动信号并成为第一级D触发器的输入，该启动信号是第一列转移开关的控制信号提前Td的结果。

各个列读出单元的复位开关CRst的控制信号采用串联的D触发器实现，每个D触发器的输入是上一级D触发器的输出，D触发器的输出同时用于控制对应的复位开关，每个D触发器的时钟使用同一个时钟信号，时钟信号的周期等于Td＝500ns；时钟控制信号产生电路，其输入为主时钟Mclk与积分控制信号INT，并基于这两个时钟，产生启动信号并成为第一级D触发器的输入，该启动信号是第一个复位开关的控制信号提前Td的结果。

各个列选通开关Csel的控制信号采用串联的D触发器实现，每个D触发器的输入是上一级D触发器的输出，D触发器的输出同时用于控制对应的选通开关，每个D触发器的时钟使用同一个时钟信号，时钟信号的周期等于Td＝500ns；时钟控制信号产生电路，其输入为主时钟Mclk与积分控制信号INT，并基于这两个时钟，产生启动信号并成为第一级D触发器的输入。该启动信号是第一个选通开关的控制信号提前Td的结果。

图9示出了单个D触发器的输入输出信号关系示意图。

Claims (7)

1.快闪电荷放大结构焦平面读出电路，包括：

M×N的像素单元电路阵列，完成光电信号的转换、积分，M、N为正整数；

行选择信号产生电路，产生行选信号，在行选信号的控制下，像素单元中的信号(电荷)逐行转移到列读出级；

列选择信号产生电路，产生列选信号，在列选信号的控制下，信号通过输出缓冲级串行输出；

时钟控制信号产生电路，其输入为主时钟Mclk与积分控制信号INT，并基于这两个时钟，产生电路工作必需的内部控制信号；

列读出级，即列电荷放大器线阵，实现象素信号向列读出级输出信号的转换；

输出缓冲级，即输出缓冲运放，把列读出级的输出信号依次串行输出；

其特征在于：

N列像素单元电路的输出被分为L组，最大的一组包括q_max列，最小的一组包括q_min列，q_max＞1；列读出级有q_max个单元电路；组数L、每组包括的像素单元数目q均为正整数；像素单元电路的输出分别通过一个转移开关Sij(1≤i≤L，1≤j≤q_max)和一个列读出电路单元连接；同一组的像素单元电路输出连接不同的列读出电路单元。

2.如权利要求1所述的快闪电荷放大结构的焦平面读出电路，其特征在于q_max＝q_min。

3.如权利要求1所述的快闪电荷放大结构的焦平面读出电路，其特征在于N＝q_max×(L-1)+q_min°

4.如权利要求1所述的快闪电荷放大结构的焦平面读出电路，其特征在于，不同行同一列的像素单元对应的转移开关公用。

5.权利要求1或2或3或4所述的快闪电荷放大结构的焦平面读出电路的读出方法，其特征在于，所述焦平面读出电路工作时序如下：

电路以一个帧作为重复的工作周期，一帧包括：单元阵列中M×N个像素单元的积分、第一行至第M行的依次选通；

在一帧周期内：先对单元阵列中M×N个像素单元进行积分；积分结束后，第1行至第M行的行选信号依次有效；

在一帧的每一行的行选信号有效期间，所述各组之间和各组之内像素单元内的电荷信号按照以下顺序开始转移到列读出单元中并由输出缓冲级读出：

每个列读出单元将一个像素单元中电荷信号转移并读出的过程包括电荷信号的转移、列读出单元的复位、转移和复位之间的间隔、复位和下一次转移之间的间隔四部分；

在该行行选信号有效的开始阶段，第一组的各像素单元的转移开关S_ij导通，像素单元向各自对应的列读出单元转移电荷信号；在电荷信号转移的末期，列选择开关Csel(j)逐个导通，输出缓冲级将各个列读出单元的信号读出；每个列读出单元在自己的信号被读出后，对应的转移开关S_ij断开，对应的列读出单元的复位开关CRst(j)导通，该读出单元被复位；每个列读出单元在复位结束后，复位开关CRst(j)断开，下一组连接到该读出单元的像素单元对应的转移开关S_ij导通，开始新的转移读出过程。

6.如权利要求5所述的快闪电荷放大结构的焦平面读出电路的读出方法，定义每个列读出单元将一个像素单元中电荷信号转移并读出的周期为Ts，该周期Ts包括：电荷信号的转移时间Tsettling，列读出单元的复位时间Treset、转移和复位之间的间隔时间Tx1、复位和下一次转移之间的间隔时间Tx2四部分，即Ts＝Tsettling+Tx1+Treset+Tx2

其特征在于：

对于所有的列读出单元，每个列读出单元转移并读出的周期Ts＝q_max×Td，Td为同一组像素单元内的Ts依次延迟的延迟时间；每个列读出单元的Tsettling均相同；每个列读出单元Treset均相同；每个列读出单元的Tx1均相同；每个列读出单元的Tx2均相同；每个列读出单元的Tc均相同；转移时间Tsettling中包含了该列读出单元所转移的一个像素单元的电荷被输出缓冲级读出的时间Tc，Tc≤Tsettling，且每个列读出单元的Tc在Tsettling中的位置均相同。

7.如权利要求6所述的读出方法，其特征在于：

各个转移开关S_ij的控制信号采用串联的D触发器实现，每个D触发器的输入是上一级D触发器的输出，D触发器的输出同时用于控制对应的转移开关，每个D触发器的时钟使用同一个时钟信号，时钟信号的周期等于Td；时钟控制信号产生电路，其输入为主时钟Mclk与积分控制信号INT，并基于这两个时钟，产生启动信号并成为第一级D触发器的输入，该启动信号是第一列转移开关的控制信号提前Td的结果；

各个列读出单元的复位开关CRst的控制信号采用串联的D触发器实现，每个D触发器的输入是上一级D触发器的输出，D触发器的输出同时用于控制对应的复位开关，每个D触发器的时钟使用同一个时钟信号，时钟信号的周期等于Td；时钟控制信号产生电路，其输入为主时钟Mclk与积分控制信号INT，并基于这两个时钟，产生启动信号并成为第一级D触发器的输入，该启动信号是第一个复位开关的控制信号提前Td的结果；

各个列选通开关Csel的控制信号采用串联的D触发器实现，每个D触发器的输入是上一级D触发器的输出，D触发器的输出同时用于控制对应的选通开关，每个D触发器的时钟使用同一个时钟信号，时钟信号的周期等于Td；时钟控制信号产生电路，其输入为主时钟Mclk与积分控制信号INT，并基于这两个时钟，产生启动信号并成为第一级D触发器的输入，该启动信号是第一个选通开关的控制信号提前Td的结果。

Images