CN111540759B - 基于复合介质栅双晶体管光敏探测器的积分泄放电路 - Google Patents
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Abstract
本发明公开了一种基于复合介质栅光敏探测器的积分泄放电路。其中，复合介质栅光敏探测器包括MOS‑C部分和MOSFET部分，积分泄放电路包括依次相连的积分电路、脉冲产生电路和泄放电路，积分电路的输入端连接MOSFET部分的N型源极区；积分电路对输入信号电荷做线性或非线性积分，当积分电路中存储的电荷超过某固定阈值后，通过脉冲产生电路生成同步或异步的脉冲信号，并利用泄放电路将所述积分电路中的电荷泄放至某固定值。本发明仅利用一个比较器和若干CMOS器件就实现了积分泄放的功能，相较于传统的利用多个运算放大器实现的大面积、高功耗的积分泄放电路，其能效更高，更利于小型化系统的使用。
Description
技术领域
本发明涉及一种基于复合介质栅双晶体管光敏探测器的积分泄放电路，属于集成电路领域。
背景技术
CCD和CMOS-APS作为当前最常见的两种成像器件，都具有各自的局限。CCD因其复杂的控制时序和电压要求，导致工作速度较慢，且不易集成；CMOS-APS因其采用感光二极管，且结构复杂，导致填充系数低，满阱电荷小。
在已有多个专利如CN201210442007中，一种双晶体管光敏探测器被提出，该传感器的特点是单个半导体器件即可实现完整的复位、感光以及读出的功能，从而构成一个完整的像素，可以极大的提高像素的填充因子。复合介质栅双晶体管光敏探测器作为新一代的成像器件，具有更快的工作速度、更大的填充系数、更多的满阱电荷且能和CMOS工艺集成，使其与CCD和CMOS-APS相比具有先天优势。
在研究过程中发现，复合介质栅双晶体管光敏探测器不仅能够用于光敏探测，还可用于脉冲神经网络的运算，且具有极高的精度。而积分泄放电路作为脉冲神经网络中最为关键的组成部分，得到了极大地重视。现有的积分泄放电路大多采用多个运算放大器级联的方式实现，功耗大、面积大，不利于芯片的小型化。
发明内容
针对以上技术中存在的缺陷，本发明的目的在于提供一种基于复合介质栅双晶体管光敏探测器的积分泄放电路。
本发明的技术方案如下：
基于复合介质栅双晶体管光敏探测器的积分泄放电路，所述复合介质栅双晶体管光敏探测器的MOS-C部分包括在P型半导体衬底上方依次叠设的第一层介质层、电荷耦合层、第一顶层介质层和第一控制栅极；所述复合介质栅双晶体管光敏探测器的MOSFET部分包括N型源极区、N型漏极区以及在所述P型半导体衬底上方依次叠设的第二层介质层、所述电荷耦合层、第二顶层介质层和第二控制栅极；所述积分泄放电路包括依次相连的积分电路、脉冲产生电路和泄放电路，积分电路的输入端连接所述N型源极区；所述积分电路对输入信号电荷做线性或非线性积分，当所述积分电路中存储的电荷超过某固定阈值后，通过所述脉冲产生电路生成同步或异步的脉冲信号，并利用所述泄放电路将所述积分电路中的电荷泄放至某固定值。
进一步地，多个所述复合介质栅双晶体管光敏探测器构成阵列时，阵列中每列的源线作为所述积分电路的输入信号。
进一步地，所述积分泄放电路还包括预处理电路，预处理电路与积分电路相连；所述预处理电路的输入端连接N型源极区。
进一步地，所述积分泄放电路的具体结构为：预处理输入信号I1与晶体管M1的漏端和栅端、晶体管M2的栅端相连，预处理输入信号I2与晶体管M2的漏端、晶体管M5的漏端和栅端、晶体管M6的栅端相连；晶体管M1的源端和晶体管M3的漏端和栅端、晶体管M4的栅端相连，晶体管M2的源端与晶体管M4的漏端相连；晶体管M5的源端与晶体管M7的漏端和栅端、晶体管M8的栅端相连，晶体管M6的源端与晶体管M8的漏端相连；晶体管M6的漏端与晶体管M9的源端、电容C1的正端、比较器CMP的正相输入端相连，晶体管M9的漏端与晶体管M9的栅端、晶体管M10的漏端、电源相连；比较器CMP的反相输入端与阈值信号VTH相连；比较器CMP的输出端与锁存器LAT的数据端相连，锁存器LAT的时钟端与时钟信号CLK相连，锁存器LAT的输出端与晶体管M10的栅端相连；晶体管M3、M4、M7、M8、M10的源端与电容C1的负端相连。
进一步地，多个所述复合介质栅双晶体管光敏探测器构成阵列时，阵列中每列的源线作为所述预处理电路的输入信号。
进一步地，多个所述复合介质栅双晶体管光敏探测器组成的阵列，包括用于表示正数的复合介质栅双晶体管光敏探测器正阵列和用于表示负数的复合介质栅双晶体管光敏探测器负阵列，其中，正阵列的源线与负阵列对应的源线各自通过所述预处理电路做减法运算后，再送入所述积分电路。
本发明的积分泄放电路利用电流镜结构实现预处理电路，并采用对电容直接充电的方式进行积分，仅利用一个比较器和若干CMOS器件就实现了积分泄放的功能，相较于传统的利用多个运算放大器实现的大面积、高功耗的积分泄放电路，本发明减少了运算放大器的使用，有效的降低了芯片的功耗与面积，有利于后续小型化系统的设计。
附图说明
图1是复合介质栅双晶体管光敏探测器的结构示意图；
图2是基于复合介质栅双晶体管光敏探测器的积分泄放电路框图；
图3是基于复合介质栅双晶体管光敏探测器的积分泄放电路图；
图4是用于驱动复合介质栅双晶体管光敏探测器正负阵列的积分泄放电路框图。
具体实施方式
本实施例采用的复合介质栅双晶体管光敏探测器的结构示意图如图1所示，复合介质栅双晶体管光敏探测器MOS-C部分包括在P型半导体衬底上方依次叠设的底层介质层、电荷耦合层、顶层介质层和控制栅极；复合介质栅双晶体管光敏探测器MOSFET部分包括在P型半导体衬底上方依次叠设的底层介质层、电荷耦合层、顶层介质层和控制栅极，其中，在P型半导体衬底中且靠近底层介质层的一侧设有N型源极区和N型漏极区，在P型半导体衬底中且底层介质层的下方设有阈值调节注入区。本实施例中MOS-C部分和MOSFET部分的底层介质层、电荷耦合层、顶层介质层和控制栅极是共用的，当然也可以分开设置，然后再将两部分的各叠层相连为一整体(详细的描述可参见专利CN201210442007.X)。
本实施例提供用于上述复合介质栅双晶体管光敏探测器的积分泄放电路，包括预处理电路、积分电路、脉冲产生电路和泄放电路，如图2所示。其中，预处理电路可以用于实现信号的差分运算、滤波等一系列预处理操作；此外，当信号无需额外的预处理时，也可以省略该预处理电路。
预处理电路包括若干个模拟输入信号和一个模拟输出信号。若干个模拟输入信号为预处理输入信号I1、I2、I3……IN，一个模拟输出信号为预处理输出信号IPO。预处理电路对预处理输入信号I1、I2、I3……IN做数值运算、信号处理等预处理后，得到预处理输出信号IPO。
积分电路包括一个模拟输入信号、一个数字输入信号和一个模拟输出信号。一个模拟输入信号为预处理输入信号I1、I2、I3……IN(当不包括预处理电路时)或预处理输出信号IPO(当包括预处理电路时)，一个数字输入信号为下述泄放输出信号VLO，一个模拟输出信号为积分输出信号VIO。积分电路对预处理输入信号I1、I2、I3……IN或预处理输出信号IPO做电荷累积，得到积分输出信号VIO。
脉冲产生电路包括两个模拟输入信号和一个数字输出信号。两个模拟输入信号分别为积分输出信号VIO和阈值信号VTH，一个数字输出信号为脉冲产生输出信号VPO。脉冲产生电路根据积分输出信号VIO与阈值信号VTH的大小关系，产生脉冲产生输出信号VPO，作为积分泄放电路的输出。
泄放电路包括一个数字输入信号和一个数字输出信号。一个数字输入信号为脉冲产生输出信号VPO，一个数字输出信号为泄放输出信号VLO。泄放电路根据脉冲产生输出信号VPO，产生一时长可调的泄放输出信号VLO。
工作时，复合介质栅光敏探测器MOSFET部分的N型源极区与预处理电路(当不包括预处理电路)或积分电路(当包括预处理电路时)的输入端相连。
实施例1
本实施例中，介绍了一种基于复合介质栅双晶体管光敏探测器的线性积分同步泄放的积分泄放电路，如图3所示。其中M1～M9构成预处理电路，预处理输出信号IPO为预处理输入信号I1、I2之差。电容C1构成积分电路，完成线性积分操作。CMP和LAT构成脉冲产生电路，完成脉冲产生输出信号VPO的产生。M10构成泄放电路，完成积分电路的电荷泄放功能。具体电路如下：预处理输入信号I1与晶体管M1的漏端和栅端、晶体管M2的栅端相连，预处理输入信号I2与晶体管M2的漏端、晶体管M5的漏端和栅端、晶体管M6的栅端相连；晶体管M1的源端和晶体管M3的漏端和栅端、晶体管M4的栅端相连，晶体管M2的源端与晶体管M4的漏端相连；晶体管M5的源端与晶体管M7的漏端和栅端、晶体管M8的栅端相连，晶体管M6的源端与晶体管M8的漏端相连；晶体管M6的漏端与晶体管M9的源端、电容C1的正端、比较器CMP的正相输入端相连，晶体管M9的漏端与晶体管M9的栅端、晶体管M10的漏端、电源相连；比较器CMP的反相输入端与阈值信号VTH相连；比较器CMP的输出端与锁存器LAT的数据端相连，锁存器LAT的时钟端与时钟信号CLK相连，锁存器LAT的输出端与晶体管M10的栅端相连；晶体管M3、M4、M7、M8、M10的源端与电容C1的负端相连。
首先，当预处理输入信号I1、I2进入预处理电路时，预处理输出信号IPO＝I1-I2。接着，预处理输出信号IPO在积分电路上积分，并通过C1转换为积分输出信号VIO。然后，脉冲信号产生电路将积分输出信号VIO与阈值信号VTH比较，若其大于阈值信号VTH则通过LAT在下一个上升沿在脉冲产生输出信号VPO上输出高电平。最后，脉冲产生输出信号VPO将开启M10，并释放C1内的所有电荷，完成泄放操作。
实施例2
本实施例中，介绍了用于复合介质栅双晶体管光敏探测器正负阵列的积分泄放电路，如图4所示。C1、C2和M0构成了复合介质栅双晶体管光敏探测器，左侧灰色部分为2×2的表示正数的复合介质栅双晶体管光敏探测器阵列构成正阵列，右侧灰色部分为2×2的表示负数的复合介质栅双晶体管光敏探测器阵列构成负阵列。积分泄放电路采用实施例1的电路。正阵列与负阵列每列复合介质栅双晶体管光敏探测器的源端相连构成源线(其余接口未给出)。积分泄放电路#1用于运算复合介质栅双晶体管光敏探测器正阵列第一条源线与复合介质栅双晶体管光敏探测器负阵列第一条源线；积分泄放电路#2用于运算复合介质栅双晶体管光敏探测器正阵列第二条源线与复合介质栅双晶体管光敏探测器负阵列第二条源线。两组源线各自通过预处理电路做减法运算后，再送入后续电路。
Claims (6)
1.基于复合介质栅双晶体管光敏探测器的积分泄放电路，所述复合介质栅双晶体管光敏探测器的MOS-C部分包括在P型半导体衬底上方依次叠设的第一层介质层、电荷耦合层、第一顶层介质层和第一控制栅极；所述复合介质栅双晶体管光敏探测器的MOSFET部分包括N型源极区、N型漏极区以及在所述P型半导体衬底上方依次叠设的第二层介质层、所述电荷耦合层、第二顶层介质层和第二控制栅极，其特征在于，所述积分泄放电路包括依次相连的积分电路、脉冲产生电路和泄放电路，积分电路的输入端连接所述N型源极区；所述积分电路对输入信号电荷做线性或非线性积分，当所述积分电路中存储的电荷超过某固定阈值后，通过所述脉冲产生电路生成同步或异步的脉冲信号，并利用所述泄放电路将所述积分电路中的电荷泄放至某固定值。
2.根据权利要求1所述的基于复合介质栅双晶体管光敏探测器的积分泄放电路，其特征在于，多个所述复合介质栅双晶体管光敏探测器构成阵列时，阵列中每列的源线作为所述积分电路的输入信号。
3.根据权利要求1所述的基于复合介质栅双晶体管光敏探测器的积分泄放电路，其特征在于，所述积分泄放电路还包括预处理电路，预处理电路与积分电路相连；所述预处理电路的输入端连接N型源极区。
4.根据权利要求3所述的基于复合介质栅双晶体管光敏探测器的积分泄放电路，其特征在于，所述积分泄放电路的具体结构为：预处理输入信号I1与晶体管M1的漏端和栅端、晶体管M2的栅端相连，预处理输入信号I2与晶体管M2的漏端、晶体管M5的漏端和栅端、晶体管M6的栅端相连；晶体管M1的源端和晶体管M3的漏端和栅端、晶体管M4的栅端相连，晶体管M2的源端与晶体管M4的漏端相连；晶体管M5的源端与晶体管M7的漏端和栅端、晶体管M8的栅端相连，晶体管M6的源端与晶体管M8的漏端相连；晶体管M6的漏端与晶体管M9的源端、电容C1的正端、比较器CMP的正相输入端相连，晶体管M9的漏端与晶体管M9的栅端、晶体管M10的漏端、电源相连；比较器CMP的反相输入端与阈值信号VTH相连；比较器CMP的输出端与锁存器LAT的数据端相连，锁存器LAT的时钟端与时钟信号CLK相连，锁存器LAT的输出端与晶体管M10的栅端相连；晶体管M3、M4、M7、M8、M10的源端与电容C1的负端相连。
5.根据权利要求3所述的基于复合介质栅双晶体管光敏探测器的积分泄放电路，其特征在于，多个所述复合介质栅双晶体管光敏探测器构成阵列时，阵列中每列的源线作为所述预处理电路的输入信号。
6.根据权利要求5所述的基于复合介质栅双晶体管光敏探测器的积分泄放电路，其特征在于，多个所述复合介质栅双晶体管光敏探测器组成的阵列，包括用于表示正数的复合介质栅双晶体管光敏探测器正阵列和用于表示负数的复合介质栅双晶体管光敏探测器负阵列，其中，正阵列的源线与负阵列对应的源线各自通过所述预处理电路做减法运算后，再送入所述积分电路。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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