JP2976242B2 - 集積回路とその集積回路を用いたカメラ並びに該集積回路技術を用いて作製されたイメージセンサへの副次的な入射光線を検出する方法 - Google Patents

集積回路とその集積回路を用いたカメラ並びに該集積回路技術を用いて作製されたイメージセンサへの副次的な入射光線を検出する方法

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Description

【発明の詳細な説明】 本発明は、標準の集積回路技術でアレイ型イメージセ
ンサを実現するための集積回路の設計に関する。
現在、固体イメージセンサは、通常、２種類の一般的
形式で実現されている。すなわち、電荷結合素子および
MOSダイオードのアレイであって、両形式とも画像検出
に適するように特別な作製工程が求められる。また、両
形式ともアレイを駆動し、かつ、出力信号を処理するた
めに、検出チップの外部に実質的な電子回路を必要とす
る。このため、センサのサブシステム全体は、通常、多
くの要素（概ね、単純なカメラ機能を実現するのに10乃
至100の要素）の組み立てを必要とする。その結果、生
産コスト、電力消費量、物理的寸法の増大を伴う。
ダイオードアレイ型センサは、一般に、MOSトランジ
スタのソースとドレーンとの領域を形成するのに使用さ
れるタイプの逆バイアスされた半導体接合として実現さ
れるホトダイオードの２次元配列に基づいている。高圧
逆バイアス（通常、３ボルト以上の位数）が印加され、
ダイオードは電気的に絶縁され、検出すべき光その他の
照射にさらされる。入射光線によってダイオードへの逆
バイアスによる漏洩電流が増大し、絶縁された接合部の
逆バイアス容量に効果的に蓄積されて、逆バイアス電位
が低下する。照射光線を電荷と電位に変換するそうした
技術の利用は良く知られており、また、実際に使われて
もいる。特に、この技術はMOSダイオードのアレイ型セ
ンサに用いられている。これらのセンサでは、セルへの
書込み（すなわち、高圧の逆バイアスへの復調）および
セルからの読取りのために、ダイオードをビット・ライ
ン（すなわち、検出線またはカラム線）に接続すること
により、さらに、これにより、最終的にセル内に蓄積さ
れた電荷を出力電圧に変換する電荷検出用回路に接続す
ることにより、単一のMOSトランジスタがダイオードへ
のアクセスを制御する。
一般に、アレイは走査線のフォーマットでアクセスさ
れ、それにより、アレイは連続するロウ（横の列）とし
て、かつ各ロウ内では連続するピクセルによって読込ま
れる。この工程も一般に使用され、ロウ内の全てのセル
のアクセス用トランジスタ・ゲートへ共通接続されてい
る“語線”により、各ロウのセルをイネーブルにするこ
とを含む。必要なパターンの語線信号を生成し、かつ駆
動させるためにデジタル回路が使用される。通常、こう
した回路は、シフト・レジスタの形をとっている。各語
線がイネーブルになると、１ロウのセルがビット・ライ
ンに接続され、これにより、アレイ上部で周辺回路に接
続される。さらに、出力部へ接続するように連続して設
けられたビット・ライン上で信号をイネーブルにするた
めに、アナログ切替あるいは検出回路を制御する駆動信
号がデジタル回路で発生する。ここでもデジタル回路を
実現するためにシフト・レジスタ機能が使用される。
小型のアレイを実現するために、セルピッチを水平に
も垂直にも、通常20ミクロン以下に小さく維持するのが
望ましいが、セルの縦横比を等しくする必要はない。こ
の小さなピッチが垂直および水平型走査レジスタ回路を
実現する上で大きな設計上の問題となり、さらに、各ビ
ット・ラインの上部に設けられたアナログ検出回路およ
びアナログ切変回路を実現する上でも重大な制約とな
る。
こうした理由から、MOSアレイセンサ（たとえば、MOS
パス・トランジスタ）には、単純なアナログスイッチの
みを備え、ビット・ラインをイネーブルにし、共通読出
し線へ接続し、さらに、それから共通の電荷検出増幅器
に接続するのが従来の手法であった。該増幅器が検出を
求められているものがアレイ内のセルサイトに元来存在
する小さな電荷であることに鑑みると、感度、動的範囲
およびスピードを条件とした場合、検出増幅器には多大
なものが要求される。そのため、こうした増幅器の設計
は極めて複雑にならざるを得ず、外部回路（external c
ircuitry）で実現させるのが、今のところ一般的な手法
となっている。
従って、この検出増幅器およびこの増幅器への細い接
続ラインが検出システムの実現を制限する重要因子とな
っている。
本発明の目的は、上述した欠点の少なくとも１つを克
服することである。
これは、各ビット・ラインの上部の増幅回路内にアナ
ログ電荷検出増幅器を含むことで達成される。このアナ
ログ電荷検出増幅器は、２段階の基本増幅ステージを有
する。第１の増幅ステージではセル内に蓄積された電荷
の予備的な検出を実行し、この電荷を電圧に変換し、こ
の電圧を読取りの前に容量的に蓄積する。この電圧は、
所定の出力を実行する第２の増幅ステージへ読み出され
る。
本発明の１つの態様によって、アレイ型イメージセン
サとして用いられる以下の構成からなる集積回路が提供
される。すなわち、 アレイ型イメージセンサとして用い、かつ、外部回路
の読取り装置へ出力信号を伝える集積回路であって、 複数のセルカラム（縦の列）と複数のセルロウとを有
する検出セルであって、個々の検出セルは、ホトダイオ
ードと、該ホトダイオードからの読出し及び該ホトダイ
オードへの書込みを行うためのトランジスタとを有する
２次元マトリックス型アレイと、アレイ内にある個々の
セルに接続し、検出セルのアレイの各セルロウを走査す
る水平型走査手段と、アレイ内にある個々のセルに接続
し、検出セルのアレイの各セルカラムを走査する垂直型
走査手段と、前記セルから画像データを受信するため
に、前記セルカラムの少なくとも一つと水平型走査手段
との間で個々に接続され、かつ共通導体によって集積回
路の出力部を形成する出力増幅器に接続されている複数
のアナログスイッチ手段とから構成される。
前記複数のアナログスイッチ手段の各々は、電圧蓄積
手段と、前記検出セルで検出された電荷を第１の電荷積
分回路を用いて電圧に変換し、前記セルの電荷に一致す
る電荷の形で前記電圧蓄積手段内にその電圧を容量的に
蓄積することによって、セルに入射する光線に応答して
前記各セルに生じる電荷の予備的検出を行う第１の電荷
検出用増幅手段とを備え、前記出力増幅器は、外部回路
の読取り装置に出力信号を供給するために前記アナログ
スイッチ手段の前記電圧蓄積手段に選択的に接続する第
２の電荷検出用増幅手段を第２の電荷積分回路の形で含
み、前記出力信号は、前記電圧蓄積手段内の電荷に比例
した電圧になっていることを特徴とする。
便宜上、“読み出された”セルは、垂直型走査手段か
らの信号と、アレイの外部回路（off−circuit）で発生
し、かつ、蓄積手段に蓄積された信号からは分離されて
いる信号とによってリセットされる。さらに、便宜上、
第２の電荷検出用増幅手段は、第２の電荷積分回路であ
る。
また、好ましくは、第１の電荷積分回路は、インバー
タを備え、負のゲインを生じるように設けられた２個の
トランジスタと、負帰還を介して、このインバータの出
力端に電圧を生じるように、インバータの入力端と出力
端の間に位置して電荷の積分を行う少なくとも１個のコ
ンデンサとからなることを特徴とする。あるいは、この
インバータは、１つのトランジスタと、１つの抵抗又は
１つの演算増幅器と、少なくとも１つのコンデンサとか
らなる。
集積回路は、CMOS、PMOS、NMOS、バイポーラIC、BiMO
S、BiCMOSおよびアモルファス・シリコンで構成される
グループから選択された技術を用いて作製されることを
特徴とする。
本発明では、上記の集積回路よりなる２次元マトリッ
クス型アレイセンサを含む電子式撮像キャプチュア手段
を有するカメラを提供することができる。
さらに、本発明の別の態様によれば、集積回路技術を
用いて作製された画像センサへの副次的な入射光線を検
出する方法を提供することができる。すなわち、集積回
路は、複数のセルカラムと複数のセルロウとを有する画
像検出セルの２次元マトリックス型アレイであって、 ホトダイオードと、該ホトダイオードへの読出し及び
該ホトダイオードからの書込みを行うためのトランジス
タとを有する個々の画像検出セルと、前記アレイ内にあ
る個々のセルに接続し、該アレイ内の各セルロウを走査
する水平型走査手段と、アレイ内にある個々のセルに接
続し、該アレイ内の各セルカラムを走査する垂直型走査
手段と、前記セルから個々に画像データを受信するため
に、前記セルカラムの少なくとも一つと水平型走査手段
との間で個々に接続されている複数のアナログスイッチ
手段とを含み、前記各アナログスイッチ手段は、各々、
電圧蓄積手段と第１の電荷検出用増幅手段とを備え、か
つ出力増幅器からの画像信号を読み出すため外部の読出
装置に接続された出力部を有する出力増幅器へ導体によ
って接続されており、前記出力増幅器は、電化積分回路
の形で第２の電荷検出用増幅手段を具備している。上記
の検出方法は以下のステップを特徴としている。すなわ
ち、 副次的な入射光線に応答してセル内に生じる電荷と均
衡するように電圧を発生することによって、複数の前記
アナログスイッチ手段から選択された１つを用いて前記
セルカラムの対応セルカラムからセルを読取る段階と、
前記セルの電荷に相当する電荷の形で前記複数のアナロ
グスイッチ手段から選択された１つに容量的に電圧を蓄
積する段階と、前記複数のアナログスイッチ手段から選
択された１つの手段に容量的に蓄積された情報を出力増
幅器に読出す段階とからなる。
前記検出方法において、上記検出増幅器に電圧が容量
的に蓄積されているときには、前記蓄積の段階に続き、
さらに、外部回路の信号に応答して作動するスイッチを
用いて容量的に蓄積された電圧を前記セルから絶縁し、
次いで水平型走査手段からの信号および外部回路の信号
（off−circuit signals）との組合わせによって上記セ
ルをリセットする段階を含むことを特徴とするものであ
る。
本発明のこれらの態様は、以下に添付の図面と下記の
説明を組合わせることによって明らかになろう。
図１は、本発明の実施態様に基づいてアナログ電荷検
出増幅器を組込んだアレイ型イメージセンサの構成を示
す平面図である。
図２は、本発明の実施態様に基づいて電荷検出増幅器
を組込んでいる各電荷増幅器のためのアナログ回路全体
の回路図を示している。
図３は、図２に示される回路オペレーションのタイミ
ング波形を示している。
図4a、ｂ、ｃ、ｄは、それぞれCMOS、nMOS、バイポー
ラIC、BiMOSの技術を用いた場合のカラム検出増幅器の
回路図である。図４中（ｅ）は、使用される演算増幅器
の線図である。
まず、図１について説明する。同図には、ロウとカラ
ムがほぼ長方形に配列されたピクセル12から構成される
符号10によってアレイ型イメージセンサが全体的に示さ
れている。１列のロウにある各ピクセル12は、語線14と
呼ばれる共通の水平ラインに各々接続される。各語線
は、語線信号の所定のパターンを生成および駆動するの
に用いられるデジタル回路16に各々接続される。この回
路16は概ねシフト・レジスタの形をとっている。ピクセ
ルの各垂直カラムは、ビット・ライン18として知られて
いる共通導体へ各々接続される。このビット・ライン18
は、それぞれアナログスイッチ検出増幅回路20へ接続さ
れる。本実施例では、後で詳細に説明するとおり、各増
幅器20がそれぞれ新規な電荷検出増幅回路を含む。増幅
器20はみな同一であり、１つについてのみ詳細に説明す
るが、他のこうした増幅器についてもその説明が適用さ
れることは了解されよう。
増幅器20は、２系統の入力部19、21と１系統の出力部
を有している。入力部21は共通デジタル回路24に接続さ
れ、共通デジタル回路24はイネーブル信号を生成し、ア
レイ型イメージセンサ10の出力部に接続される連続した
ビット・ライン上の信号をイネーブルにするためにアナ
ログまたは検出増幅回路20を制御する。便宜上、デジタ
ル回路24はシフト・レジスタによって実現される。
各増幅器20の出力部は共通導体26に各々接続され、共
通導体26は共通読出し線として機能し、かつ検出増幅器
28に接続される。増幅器28は、出力端30を有し、この出
力端30から積分回路の出力が実行されている。このオペ
レーションについては、図２および図３を参照しつつ以
下に詳細を説明する。
ここで図２について説明する。同図は、符号32によっ
て全体的に示された画像積分セルと、符号34によって全
体的に示されたカラム検出増幅器と、符号36によって全
体的に示された出力増幅器とを備えたアナログ回路チェ
ーンの回路図である。画像積分セル32はピクセル12で、
ピクセル12は、語線14とビット・ライン18とに接続され
る。それぞれのピクセルあるいは画像積分セル32はトラ
ンジスタ42に接続されたダイオード40から構成される。
カラム検出増幅器34は、トランジスタ44と符号46によ
って全体的に示されているインバータ回路とから構成さ
れる。ステージ46の設計は、この実施態様による回路を
成功させる上で重要である。その中心は、トランジスタ
48、50によって実現されるCMOSインバータであり、CMOS
インバータの負のゲインは−100の位相である。コンデ
ンサ52は、ビット・ライン18とインバータ回路46の出力
点54との間に接続され、インバータ回路46が負帰還を介
してノード54で電圧を生じるようにビット・ライン18上
で電荷を積分する。これは、この構成が積分回路として
機能し、かつ、高利得演算区域内でインバータ48、50を
均衡させるトランジスタ58によって、各検出演算に先立
って積分器がリセットされるためである。この方法でひ
とたびビット・ラインの電荷が検出されると、その結果
としてノード54で電圧が安定する。そして、この電圧は
トランジスタ60,62によって構成される伝送ゲートを介
して、コンデンサ64にサンプルされ、ここで一時的に蓄
積される。トランジスタ68を介して作動する読み出し信
号66の制御の元で、コンデンサ64に蓄積された電圧が読
み出し線26に接続し、さらに第２の増幅ステージ36へ接
続する。
第２の増幅ステージ36は、また、トランジスタ70,72
によって形成されるインバータを用いて電荷検出モード
で動作し、これらのトランジスタは同一の方法でインバ
ータ46のトランジスタに接続している。負のゲインもま
た形成されていて、コンデンサ74は、負帰還の電荷を積
分する。各サンプリング電圧を出力する前にインバータ
のトランジスタ70,72を均衡することによって、インバ
ータ46のトランジスタ58と同一の方法でトランジスタ76
がこの積分器をリセットする。
図２に記載された回路のオペレーションは、図３も参
照することによって、最も良く説明されよう。図２記載
のオペレーションのタイミング波形において、波形の第
１部分はカラム検出増幅器34に関し、波形の第２部分は
増幅器36の出力に関するものである。
オペレーションにあたっては、図３中（ａ）にあるよ
うに、トランジスタ58をONにすることで、検出増幅器34
がリセットされる。インバータ46のトランジスタ48及び
50が、約Vdd/2の電位で均衡し、この電位がビット・ラ
イン18にも送られる。図３中（ｂ）に見られるように、
先ずトランジスタ58をOFFにし、次いで語線14を介して
トランジスタ42をONにすることで、検出動作が可能とな
る。検出増幅器内の負帰還は、コンデンサ52を横切る
（across）電位を必要に応じてソースまたは受信側の
（sink）電荷に調整することにより、ビット・ラインの
電荷を維持する。こうして、図３中（ｃ）に見られるよ
うに、セルダイオードの電位は平衡電位となる。このた
めに必要な伝送電荷はコンデンサ52によって賄われ、こ
れが電荷の正味移動量を積分し、ノード54の残留電位を
検出した電荷に釣合う値とする。
ひとたびインバータ46が安定すると、図３中（ｄ）に
あるように、トランジスタ62を活性することによってノ
ード54の電圧がサンプリングされる。その結果は、図３
中（ｅ）に示されるように、コンデンサ64に保持され
る。次に、図３中（ｆ）のように、語線14が活性の状態
を保っている一方で、トランジスタ44を介してビット・
ライン18上の電位を高位にすることにより、画像検出セ
ル内のダイオード40がリセットされる。次いで、語線14
がOFFとなり、ダイオード40のリセット値をトラッピン
グし、積分の再開を可能にする。こうして、検出増幅器
32がその動作サイクルを開始する準備が整う。各サイク
ル内において、コンデンサ64に蓄積された値が走査さ
れ、垂直型シフト・レジスタの情報が１ロウだけシフト
されることにより、アレイ内の次のロウで検出動作が再
開できるようになる。
読出しトランジスタ68の制御のもとで、コンデンサ64
の値が走査され、増幅器36へ出力される。インバータ46
の場合と同様に、図３中（ｇ）のように、トランジスタ
70、72が約Vdd/2の電位で均衡する。図３中（ｈ）のよ
うに、トランジスタ76をOFFにし、トランジスタ68をON
にすることで、上記と同様に、検出動作が可能となる。
負帰還によってコンデンサ74を横切る電位が調整され、
その結果、図３中（ｉ）のように、増幅器を横切る電位
が平衡電位となる。検出増幅器34の場合と同様に、コン
デンサ74が電荷を積分して、ノード77を出力電位にす
る。ノード77の電位は、セル32の最初の電荷と一致する
出力となる。
好ましくは、現在の２ミクロンのCMOSプロセスを用い
て、検出増幅器34が、その出力部の信号は1.5乃至3.5ボ
ルトの範囲で、５ボルトのVdd供給で概ね６マイクロ秒
以内に電荷検出を実現し、かつ、定常出力電圧を発生さ
せる。この出力増幅器34のゲインは、帰還コンデンサ52
の値によって制御される。もし、インバータ増幅器46の
ゲインが十分に高い場合は、検出増幅器34全体のゲイン
が帰還コンデンサ52の値にのみ一次的に依存する。この
仮定の元で、 ここで、ΔＱはビット・ライン電荷の変化であり、こ
れはセルのアクセス・トランジスタをオープンにするこ
とによって生じる。
上述の回路は、カラム間に感度の変動があっても合理
的に影響を免れる。なぜなら、チップ間におけるその絶
対値は極めて多様ではあるが、コンデンサ52によって優
先されるゲイン係数が設定されて、これが１個のチップ
のカラム同士では良好にマッチングされるからである。
その他の予備優先される変動源は、インバータ増幅器の
特質の違いによって生じるものであり、特に、トランジ
スタ48と50におけるしきい値の変動は、平衡電位に影響
する。これらの変動は、一般に、数ミリボルトの位数と
なり得、ノード54の最大実用電圧範囲を使用することで
その影響は最小限となる。
この発明の範囲に反することなしに上記に記載した実
施態様に多くの変更を実行できよう。カラム検出増幅器
において、黒の画質を改善するために自動ゲイン制御を
使用したり、また、コンデンサ52は単一のコンデンサで
ある必要はない。製造の段階で複数の値のコンデンサ52
を形成できるし、その後、特定の増幅器で電荷積分を実
行するにあたり、適切な値のコンデンサが選択できよ
う。これらのコンデンサの値は、バラバラに異なるであ
ろう。増幅器36のコンデンサ74についても同じことがい
える。増幅器（アナログスイッチ検出増幅回路）20の出
力は、上記の実施例では直列で処理されているが、並列
で処理されることもあろう。
図４中（ａ）〜（ｅ）は、異なる技術でカラム検出増
幅器に使用されるインバータの代替となる形状を図示し
ている。たとえばCMOS、nMOS、バイポーラIC、BiMOS用
のインバータが使用できる演算増幅器として示されてい
る。
本発明の構成による利点は、限定されたセルピッチ内
で回路を実現できる点であり、この回路は、セル位置に
実質的になるべく近い位置で電荷の予備検出を実行する
点である。さらに、何度も反復される図柄部分（in the
part of the design）における電力と領域は低く保た
れる。また、プロセスの変動による増幅のマッチングの
失敗といった問題を最小限に抑えられる。上述の実施態
様の更なる利点は、一般のCMOS技術で利用できる構成要
素のみが使用されており、この回路は当該技術の標準の
降伏（breakdown）電位以内で、かつ、５ボルト又はそ
の近似値の公称供給電圧で動作する点にある。
加えて、この技術でアレイ型センサを実行した場合、
同一のシリコンチップ上で別のシステム機能を設計し、
かつ、積分することが可能である。
符号の説明 10……イメージセンサ、12……ピクセル、14……語線、 16……デジタル回路、18……ビット・ライン、 19,21……２系統の入力部、20……アナログスイッチ検
出増幅回路、 24……共通デジタル回路（検出増幅器）、26……共通導
体、 28……検出増幅器、30……出力端、32……画像積分セ
ル、 34……カラム検出増幅器、36……出力増幅器（第２の増
幅ステージ）、 40……ダイオード、42,44……トランジスタ、 46……インバータ回路、 48,50……CMOSインバータ（トランジスタ）、 54……インバータ回路の出力端（ノード）、 58,60,62,70,72,76……トランジスタ、 52,64,74……コンデンサ、66……読出し信号 68……読出しトランジスタ、77……ノード。
フロントページの続き (56)参考文献 特開 昭63−294182（ＪＰ，Ａ) 特開 昭63−292784（ＪＰ，Ａ) 特開 昭61−102878（ＪＰ，Ａ) 特開 昭63−76583（ＪＰ，Ａ) 特開 昭62−8670（ＪＰ，Ａ) 特開 昭59−160383（ＪＰ，Ａ) 実開 昭57−53760（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 5/335

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】アレイ型イメージセンサとして用い、か
    つ、外部回路の読取り装置へ出力信号を伝える集積回路
    であって、 複数のセルカラムと複数のセルロウとを有する多数の検
    出セルであって、個々の検出セルは、ホトダイオード
    と、該ホトダイオードからの読出し及び該ホトダイオー
    ドへの書込みを行うためのトランジスタとを有する２次
    元マトリックス型アレイと、 アレイ内にある個々のセルに接続し、検出セルのアレイ
    の各セルロウを走査する水平型走査手段と、 アレイ内にある個々のセルに接続し、検出セルのアレイ
    の各セルカラムを走査する垂直型走査手段と、 前記セルから画像データを受信するために、前記セルカ
    ラムの少なくとも一つと水平型走査手段との間で個々に
    接続され、かつ共通導体によって集積回路の出力部を形
    成する出力増幅器に接続されている複数のアナログスイ
    ッチ手段とからなり、 前記複数のアナログスイッチ手段の各々は、電圧蓄積手
    段と、前記検出セルで検出された電荷を第１の電荷積分
    回路を用いて電圧に変換し、前記セルの電荷に一致する
    電荷の形で前記電圧蓄積手段内にその電圧を容量的に蓄
    積することによって、セルに入射する光線に応答して前
    記各セルに生じる電荷の予備的検出を行う第１の電荷検
    出用増幅手段とを含み、 前記出力増幅器は、外部回路の読取り装置に出力信号を
    供給するために前記アナログスイッチ手段の前記電圧蓄
    積手段に選択的に接続する第２の電荷検出用増幅手段を
    第２の電荷積分回路の形で含み、前記出力信号は、前記
    電圧蓄積手段内の電荷に比例した電圧になっていること
    を特徴とする集積回路。
  2. 【請求項２】“読出された”検出セルは、垂直型走査手
    段からの信号とアレイの外部回路で発生する信号とを用
    いてリセットされる一方、電圧蓄積手段に蓄積される信
    号とは絶縁されていることを特徴とする請求項１に記載
    の集積回路。
  3. 【請求項３】第１の電荷積分回路はインバータを備え、
    該インバータは、負のゲインを生じるように設けられた
    ２個のトランジスタと、負のフィードバックを介して該
    インバータの出力端に電圧を生じるように、インバータ
    の入力端と出力端の間に位置して電荷の積分を行う少な
    くとも１個のコンデンサとからなることを特徴とする請
    求項１〜２のいずれかに記載の集積回路。
  4. 【請求項４】第１の電荷積分回路はインバータを備え、
    該インバータは、負のゲインを生じるように設けられた
    １個のトランジスタと１個の抵抗、あるいは演算増幅器
    と、負のフィードバックを介して該インバータの出力端
    に電圧を生じるように、インバータの入力端と出力端の
    間に位置して電荷の積分を行う少なくとも１個のコンデ
    ンサとからなることを特徴とする請求項１〜２のいずれ
    かに記載の集積回路。
  5. 【請求項５】集積回路は、CMOS、PMOS、NMOS、バイポー
    ラIC、BiMOS、BiCMOSおよびアモルファス・シリコンの
    各技術で構成されるグループから選択された技術を用い
    て作製されることを特徴とする請求項１〜４のいずれか
    に記載の集積回路。
  6. 【請求項６】CMOS、PMOS、NMOS、バイポーラIC、BiMOS
    およびBiCMOSの技術から選択された技術を用いて実現さ
    れる請求項１に記載の集積回路。
  7. 【請求項７】CMOSおよびBiCMOSの技術から選択された技
    術を用いて実現される請求項６に記載の集積回路。
  8. 【請求項８】前記検出セルの２次元マトリックス型アレ
    イは、約20ミクロン未満の小さいセルピッチを有する請
    求項６に記載の集積回路。
  9. 【請求項９】前記複数のアナログスイッチ手段は各々、
    前記セルカラムの１つとしか接続しない請求項１に記載
    の集積回路。
  10. 【請求項１０】前記複数のアナログスイッチ手段は各
    々、その対応するセルカラムに隣接して配置されている
    請求項９に記載の集積回路。
  11. 【請求項１１】前記第１の電荷検出用増幅手段はインバ
    ータを備える請求項１に記載の集積回路。
  12. 【請求項１２】前記第１の電荷積分回路は、個々のセル
    に生じる電荷を均衡させる電圧を発生させるためのイン
    バータを備える請求項１に記載の集積回路。
  13. 【請求項１３】前記第１の電荷積分回路は２つのトラン
    ジスタを含む請求項１に記載の集積回路。
  14. 【請求項１４】請求項１に記載の集積回路に、更に複数
    のスイッチを含み、該スイッチは各々、少なくとも１つ
    の前記電圧蓄積手段を前記出力増幅器へ接続させている
    ことを特徴とする集積回路。
  15. 【請求項１５】請求項１に記載の集積回路よりなる２次
    元マトリックス型アレイセンサを含む電子式撮像キャプ
    チュア手段を有するカメラ。
  16. 【請求項１６】集積回路技術を用いて作製されたイメー
    ジセンサへの副次的な入射光線を検出する方法であっ
    て、 該集積回路は、 複数のセルカラムと複数のセルロウとを有する画像検出
    セルの２次元マトリックス型アレイであって、ホトダイ
    オードと、該ホトダイオードへの読出し及び該ホトダイ
    オードからの書込みを行うためのトランジスタとを有す
    る個々の画像検出セルと、 前記アレイ内にある個々のセルに接続し、該アレイ内の
    各セルロウを走査する水平型走査手段と、 アレイ内にある個々のセルに接続し、該アレイ内の各セ
    ルカラムを走査する垂直型走査手段と、 前記セルから個々に画像データを受信するために、前記
    セルカラムの少なくとも一つと水平型走査手段との間で
    個々に接続されている複数のアナログスイッチ手段とを
    含み、 前記各アナログスイッチ手段は、各々、電圧蓄積手段と
    第１の電荷検出用増幅手段とを備え、かつ、出力増幅器
    からの画像信号を読出すために外部の読出装置に接続さ
    れた出力部を有する出力増幅器へ導体によって接続され
    ており、 前記出力増幅器は、電荷積分回路の形で第２の電荷検出
    用増幅手段を具備し、 副次的な入射光線に応答してセル内に生じる電荷と均衡
    するように電圧を発生することによって、複数の前記ア
    ナログスイッチ手段から選択された１つを用いて前記セ
    ルカラムの対応セルカラムからセルを読取る段階と、 前記セルの電荷に相当する電荷の形で前記複数のアナロ
    グスイッチ手段から選択された１つに容量的に電圧を蓄
    積する段階と、 前記複数のアナログスイッチ手段から選択された１つの
    手段に容量的に蓄積された情報を出力増幅器に読出す段
    階と、から成ることを特徴とする検出方法。
  17. 【請求項１７】請求項16において、前記蓄積の段階に続
    き、更に、外部回路の信号に応答して作動するスイッチ
    を用いて、セルから絶縁し、次いで水平型走査手段から
    の信号および外部回路の信号との組合わせによって上記
    セルをリセットする段階を含むことを特徴とする検出方
    法。
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