JP2000115024A - 信号受信装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＳ−ＣＤＭＡ方式の信号受信装置の低消費
電力化を図る。 【解決手段】 直交検波された受信信号は、電流モード
の加算回路を用いて構成されているマッチドフィルタ３
１および３２に入力され、対応する１ビットの拡散符号
系列のデータと相関をとられる。該マッチドフィルタ３
１および３２の出力は、レベル検出回路４およびサンプ
ルホールド回路８１、８２に入力される。レベル検出回
路４、巡回積分回路５およびピーク検出部６により、相
関出力のピークの位置が検出され、制御部７から出力さ
れる相関ピーク位置に対応する制御信号により、前記サ
ンプルホールド回路８１、８２は、相関ピーク位置のマ
ッチドフィルタ出力をサンプルホールドし、同期検波回
路９、レーク合成部１０に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は信号受信装置に係
り、特に、ＤＳ−ＣＤＭＡセルラシステムに適用して好
適な信号受信装置に関する。

【０００２】

【従来の技術】近年、移動無線システムや無線ＬＡＮな
どの無線通信システムの分野において、スペクトラム拡
散通信方式、特に、ＤＳ−ＣＤＭＡ通信方式が注目を集
めている。スペクトラム拡散通信方式においては、情報
変調された送信データをさらに拡散符号（ＰＮ符号）を
用いて拡散変調して送信し、受信側においては該スペク
トラム拡散変調された信号と前記ＰＮ符号との相関をと
って逆拡散を行い、さらに情報復調してもとの送信デー
タを復調するように構成されている。この逆拡散を行う
手段としては、スライディング相関器あるいはマッチド
フィルタが用いられている。スライディング相関器は回
路規模は小さいが相関演算を実行するために多くの時間
を必要とする。一方、マッチドフィルタは回路規模は大
きくなるが、高速に相関処理を実行することができる。

【０００３】一般に、マッチドフィルタとしては、ＣＣ
Ｄ（Charge Coupled Device）やＳＡＷ（Surface Acous
tic Wave）フィルタを用いたもの、あるいは、デジタル
ＩＣ回路によるものなどが知られている。また、本出願
人は、低消費電力化および高精度演算を可能とするアナ
ログデジタルマッチドフィルタを提案している（特開平
０６−１６４３２０号公報）。このマッチドフィルタ
は、入力アナログ信号を複数個のサンプルホールド回路
に順次サンプルホールドして記憶し、係数データを順次
循環シフトするようにして、離散化されたサンプル信号
とデジタルの係数データとをアナログデジタル乗算器に
より乗算し加算するようにしたものであり、低消費電力
および高精度の相関演算を実行することができるように
したものである。

【０００４】

【発明が解決しようとする課題】しかしながら、前述し
たマッチドフィルタは、極めて多くのアナログ・サンプ
ルホールド回路を必要とし、そのリフレッシュ等の付加
回路を含めると回路規模が大となるという問題があっ
た。

【０００５】そこで、本発明は、このような従来の問題
点を解消すべく創案されたもので、低消費電力という特
徴を保持しつつ回路規模を大幅に縮小し得るマッチドフ
ィルタを用いた、低消費電力かつ小型化された信号受信
装置を提供することを目的としている。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、本発明の信号受信装置は、受信信号を直交検波した
信号と１ビットの拡散符号系列との相関演算を実行する
マッチドフィルタを少なくとも備えたＤＳ−ＣＤＭＡセ
ルラシステム用信号受信装置であって、前記マッチドフ
ィルタは、前記直交検波した信号をデジタル電圧信号に
変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器から出力さ
れるデジタル電圧信号を順次格納するデータ格納手段
と、前記拡散符号系列データを出力する乗数供給手段
と、前記データ格納手段の各段に対応して設けられ、前
記データ格納手段の各段に格納されているデータのすべ
てのビットそれぞれと前記乗数供給手段から供給される
１ビットの前記拡散符号系列データとの排他的論理和を
算出する排他的論理和回路と、これら排他的論理和回路
の出力の総和に対応するアナログ電流信号を出力する電
流モードの加算回路とを備えているものである。

【０００７】また、前記データ格納手段は複数系統設け
られており、前記各系統のデータ格納手段からの出力は
前記排他的論理和回路に択一的に入力され、前記電流モ
ードの加算回路は、前記各系統のデータ格納手段のデー
タに対応した排他的論理和回路出力を時分割で演算する
ように構成されているものである。さらに、前記データ
格納手段は、前記Ａ／Ｄ変換器の出力に並列に接続さ
れ、サンプリングクロックに応じて択一的に前記Ａ／Ｄ
変換器出力を取込むようになされた複数のデータレジス
タであり、前記乗数供給手段は、前記サンプリングクロ
ックに応じて、前記排他的論理和回路に供給する拡散符
号系列データを順次シフトするように構成されているも
のである。さらにまた、前記データ格納手段は、サンプ
リングクロックに応じて前記Ａ／Ｄ変換器の出力が入力
されるシフトレジスタにより構成されており、前記乗数
供給手段は前記拡散符号系列データを格納するレジスタ
により構成されているものである。

【０００８】さらにまた、前記電流モードの加算回路
は、デジタル電圧信号の各ビットによって開閉されるス
イッチであって、その出力は統合されて電流加算を行な
い得るスイッチと、このスイッチの閉成時に各ビットの
重みに対応した電流を供給する定電流源とを備えている
ものである。さらにまた、前記電流モードの加算回路
は、デジタル電圧信号の各ビットによって開閉される第
１スイッチであって、その出力は統合されて電流加算を
行ない得る第１スイッチと、この第１スイッチの反転動
作をする第２スイッチであって、その出力は統合されて
電流加算を行ない得る第２スイッチと、これら第１、第
２スイッチの閉成時に各ビットの重みに対応した電流を
供給する定電流源と、第１スイッチの出力の統合結果か
ら第２スイッチの出力の統合結果を減算する減算回路と
を備えているものである。さらにまた、前記電流モード
の加算回路は、デジタル電圧信号の各ビットによって開
閉されるスイッチと、このスイッチの閉成時に所定の電
流を供給する定電流源と、各ビット毎の電流の総和にそ
の重みを乗じた電流を発生させる複数の電流増幅器であ
って、その出力が統合されて電流加算を行い得る電流増
幅器とを備えているものである。

【０００９】さらにまた、前記マッチドフィルタからの
相関出力のピーク位置を検出して信号を取込むべきタイ
ミングを決定するピーク検出部と、前記ピーク検出部か
らのタイミング信号に基づいて前記マッチドフィルタか
らの相関信号出力を保持するサンプルホールド回路であ
って、電流モードのサンプルホールド回路により構成さ
れているサンプルホールド回路とを備えているものであ
る。

【００１０】

【発明の実施の形態】図１の（ａ）は、本発明の信号受
信装置の一実施の形態の構成を示すブロック図である。
この図において、１は中間周波信号ＩＦを直交検波して
同相成分（Ｉ成分）と直交成分（Ｑ成分）に分離する直
交検波回路である。３１および３２はマッチドフィルタ
であり、前記直交検波回路１からローパスフィルタ２１
および２２を介して入力されるＩ成分およびＱ成分の信
号を逆拡散する。マッチドフィルタ３１および３２から
の逆拡散出力は、サンプルホールド回路８１、８２およ
びレベル検出回路４に入力される。

【００１１】レベル検出回路４は前記マッチドフィルタ
３１および３２からの出力信号の電力を算出しＡ／Ｄ変
換して出力する。このレベル検出回路４の出力は、ノイ
ズ等の影響を除去するため巡回積分回路５において複数
シンボルにわたり巡回積分され平均化された後、ピーク
検出回路６に入力され、該ピーク検出回路６によって所
定のしきい値以上の相関ピークの位置が抽出される。こ
の抽出される相関ピークの最大個数ｎは、例えば４個と
されている。前記ピーク検出回路６の出力はサンプリン
グホールド回路制御部７に入力され、この制御部７によ
って前記抽出された相関ピークの位置（位相）に合わせ
たサンプルホールド回路８１、８２のサンプリングタイ
ミングが設定される。すなわち、この制御部７からの制
御信号に応じて、所定値以上のピークに対応する最大ｎ
個の逆拡散出力のＩ、Ｑ両成分がそれぞれ対応するサン
プルホールド回路８１、８２にサンプルホールドされる
こととなる。

【００１２】図１の（ｂ）は前記サンプルホールド回路
８１および８２の構成を示すブロック図である。サンプ
ルホールド回路８１および８２は同一の構成とされてい
るため、ここではサンプルホールド回路８１を例にとっ
て説明する。図に示すようにサンプルホールド回路８１
は、前記マッチドフィルタ３１の出力に並列に接続され
たｎ個のサンプルホールド回路ＳＨ１〜ＳＨｎ、各サン
プルホールド回路ＳＨ１〜ＳＨｎに各々対応して設けら
れ、各サンプルホールド回路ＳＨ１〜ＳＨｎの出力をデ
ジタル信号に変換するＡ／Ｄ変換器および該ｎ個のＡ／
Ｄ変換器の出力を選択して後段の同期検波回路９に出力
するマルチプレクサにより構成されている。

【００１３】前記制御部７からの最大ｎ個の相関ピーク
の位置に対応する制御信号に応じて、対応するサンプル
ホールド回路ＳＨ１〜ＳＨｎが選択され、そのタイミン
グにおける前記マッチドフィルタ３１からの相関ピーク
出力がサンプルホールドされる。各サンプルホールド回
路ＳＨ１〜ＳＨｎの出力はそれぞれＡ／Ｄ変換器により
デジタル信号に変換され、前記制御部７からの制御信号
により制御されるマルチプレクサＭＵＸを介して、同期
検波回路９に入力される。同期検波回路９では、相関出
力の各ピークがそれぞれ同期検波され、レーク合成回路
１０でタイミングを合わせてレーク合成された後、出力
インターフェス（Ｉ／Ｆ）回路から復調データ（Ｄａｔ
ａ）として出力される。これにより、所定数のパスの相
関ピーク出力のみをサンプルホールドすることができ、
消費電力の低減を図ることができる。

【００１４】図２は前記マッチドフィルタ３１および３
２の一実施の形態の構成を示すブロック図である。この
図において、マッチドフィルタＭＦはアナログ入力信号
Ａｉｎ（図１における同相成分または直交成分）が入力
されるＡ／Ｄ変換器（Ａ／Ｄで示す。）を有し、Ａ／Ｄ
変換器の出力はデータレジスタ列Ｒ１１〜Ｒ１ｎおよび
Ｒ２１〜Ｒ２ｎに並列に印加されている。データレジス
タ列Ｒ１１〜Ｒ１ｎはクロックＣＬＫ１により制御さ
れ、循環的にＲ１１〜Ｒ１ｎのうちのいずれか１個のデ
ータレジスタが前記Ａ／Ｄ変換器の出力を取込むように
なされている。また、前記データレジスタ列Ｒ２１〜Ｒ
２ｎは前記クロックＣＬＫ１と半周期位相がシフトして
いる第２のクロックＣＬＫ２により制御されており、循
環的にＲ２１〜Ｒ２ｎのうちのいずれか１個のデータレ
ジスタが前記Ａ／Ｄ変換器の出力を取込むようになされ
ている。これにより、いわゆるダブルサンプリングを行
うことができる。

【００１５】前記データレジスタ列に対応して、セレク
タ列ＳＥＬ１〜ＳＥＬｎおよび排他的論理和回路列ＸＯ
Ｒ１〜ＸＯＲｎが設けられ、前記データレジスタＲ１１
とＲ２１の出力は対応するセレクタＳＥＬ１に、レジス
タＲ１２とＲ２２の出力は対応するセレクタＳＥＬ２
に、以下同様にして、レジスタＲ１ｎとＲ２ｎの出力は
セレクタＳＥＬｎに入力されている。各セレクタＳＥＬ
１〜ＳＥＬｎは、クロックＣＬＫ３により制御され、前
記データレジスタＲ１１〜Ｒ１ｎまたはＲ２１〜Ｒ２ｎ
のデータが択一的に出力される。このクロックＣＬＫ３
は、前記クロックＣＬＫ１（あるいはＣＬＫ２）と同期
した信号であり、例えば、ＣＬＫ３がハイのとき前記デ
ータレジスタ列Ｒ１１〜Ｒ１ｎのデータを選択し、ロー
のときＲ２１〜Ｒ２ｎのデータを選択して出力するよう
になされている。

【００１６】各セレクタＳＥＬ１〜ＳＥＬｎの出力はそ
れぞれ対応して設けられた排他的諭理和回路ＸＯＲ１〜
ＸＯＲｎに入力される。排他的論理和回路ＸＯＲ１〜Ｘ
ＯＲｎは、それぞれ各データレジスタの複数ビット（Ｌ
ＳＢからＭＳＢまで）に対応する回路ブロックである。
前記排他的論理和回路ＸＯＲ１〜ＸＯＲｎの各他方の入
力には１ビットの拡散符号（全体の拡散符号系列をＰＮ
で示す。）が入力されている。拡散符号が「１」のとき
にはセレクタＳＥＬ１〜ＳＥＬｎからの出力はそのまま
排他的論理和回路から出力され、「０」のときにはその
ビット反転が出力される。拡散符号系列はシフトレジス
タＳＲＥＧに格納されており、その最終段は初段に帰還
されている。シフトレジスタＳＲＥＧにはクロックＣＬ
Ｋ１またはＣＬＫ２と同一のクロックＣＬＫＳが入力さ
れ、レジスタヘのデータ取り込みに同期して拡散符号系
列が循環シフトする。ＣＬＫ１、ＣＬＫ２はＲ１１〜Ｒ
１ｎ、Ｒ２１〜Ｒ２ｎに循環的にデータを取り込み、取
り込まれたデータと拡散符号系列は相互に対応するよう
になっている。なお、シフトレジスタＳＲＥＧに新たな
拡散符号を取り込む際には、その初段のデータ入力端子
Ｄｉｎにデータを供給しつつＣＬＫＳを入力する。

【００１７】前記排他的論理和回路ＸＯＲ１〜ＸＯＲｎ
の各出力は、電流モードの加算回路ＡＤＤに入力され、
該加算回路ＡＤＤは前記排他的論理和回路ＸＯＲ１〜Ｘ
ＯＲｎの各出力の総和に対応するアナログ電流信号Ａｏ
ｕｔを出力する。このアナログ電流信号が、前記レベル
検出回路４、前記サンプルホールド回路８１あるいは８
２に出力されることとなる。

【００１８】このように乗算に相当する演算までをデジ
タル演算とすることにより、全体をアナログ回路で構成
した場合に比較して回路規模は小さくなり、消費電力も
節減することができる。また、乗算結果の加算は電流モ
ードの加算回路ＡＤＤにより実行しているため、高速か
つ高精度の演算を実行することができる。また、相互に
半周期位相がシフトしているクロックＣＬＫ１、ＣＬＫ
２を用いることによって、いわゆるダブルサンプリング
が可能である。ダブルサンプリングを行わない場合に
は、前記データレジスタ列Ｒ１１〜Ｒ１ｎあるいはＲ２
１〜Ｒ２ｎのいずれか一方だけを設け、前記セレクタＳ
ＥＬ１〜ＳＥＬｎを省略することができる。さらにま
た、上述のように２系統ではなく、さらに多数の系統の
データレジスタ列を設けても良い。

【００１９】図３は前記アナログ加算回路ＡＤＤの構成
例を示すブロック図である。アナログ加算回路ＡＤＤ
は、前記排他的論理和回路ＸＯＲ１〜ＸＯＲｎに対応し
て設けられたＤ／Ａ変換器Ｄ／Ａ１〜Ｄ／Ａｎを有し、
各ビットのデジタル電圧信号をアナログの電流信号に変
換する。各排他的論理和回路ＸＯＲ１〜ＸＯＲｎの出力
ビット数をｋビットとすると、各ビットの電流信号は電
流モードのアナログ・ビット加算器ＡＡＤＤ１〜ＡＡＤ
Ｄｋにおいて、それぞれ対応するビット毎に加算され
る。各アナログ・ビット加算器ＡＡＤＤ１〜ＡＡＤＤｋ
の出力は電流モードの重み付き加算器ＷＡＤＤに入力さ
れ、各ビットの重みによる重み付けをしつつ加算され、
前記排他的論理和回路ＸＯＲ１〜ＸＯＲｎの出力の総和
に対応するアナログ電流信号Ａｏｕｔが出力されること
となる。

【００２０】図４は、前記電流モードのアナログ加算回
路ＡＤＤの一構成例を示す図である。ここでは前記排他
的論理和回路ＸＯＲ１〜ＸＯＲｎの出力を４ビットとし
ている。図示するように、前記排他的論理和回路ＸＯＲ
１〜ＸＯＲｎの４ビット出力をｂ１０〜ｂ１３、ｂ２０
〜ｂ２３、．‥、ｂｎ０〜ｂｎ３とすると、これら各ビ
ット出力はｎＭＯＳトランジスタよりなるスイッチＴ１
１〜Ｔ１４、Ｔ２１〜Ｔ２４、．．．、Ｔｎ１〜Ｔｎ４
のゲートに入力されている。各ビット出力がハイレベル
のときにこれらスイッチＴ１１〜Ｔｎ４は閉成される。
各スイッチＴ１１〜Ｔｎ４のドレインには定電流源Ｉ１
１〜Ｉ１４、Ｉ２１〜Ｉ２４、．．．、Ｉｎ１〜Ｉｎ４
が接続されており、これら定電流源はそれぞれ対応する
スイッチＴ１１〜Ｔｎ４に接続されたビットの重みに対
応した電流値の電流を供給し、スイッチが閉成されたと
きにはこれら電流がスイッチのソースに供給される。各
スイッチのソースは共通の出力端子に接続され、各スイ
ッチを流れる電流の総和がＡｏｕｔとして出力される。
従ってＡｏｕｔはＸＯＲ１〜ＸＯＲｎの出力の総和のア
ナログ値となる。

【００２１】図５は、他の電流モードのアナログ加算回
路ＡＤＤの構成例を示す図である。ここで、排他的論理
和回路ＸＯＲ１〜ＸＯＲｎの出力は図４と同様である。
排他的論理和回路ＸＯＲ１〜ＸＯＲｎの４ビット出力ｂ
１０〜ｂ１３、ｂ２０〜ｂ２３、．．．、ｂｎ０〜ｂｎ
３はｎＭＯＳトランジスタよりなるスイッチＴ１１１〜
Ｔ１４１、．．．、Ｔｎ１１〜Ｔｎ４１のゲートに入力
され、出力がハイレベルのときにこれらスイッチは閉成
される。さらに出力ｂ１０〜ｂ１３、ｂ２０〜ｂ２
３、．．．、ｂｎ０〜ｂｎ３はインバータＩＶ１１〜Ｉ
Ｖ１４、．．．、ＩＶｎ１〜ＩＶｎ４を介してｎＭＯＳ
トランジスタよりなるスイッチＴ１１２〜Ｔ１４
２、．．．、Ｔｎ１２〜Ｔｎ４２のゲートに入力され、
出力がローレベルのときにこれらスイッチは閉成され
る。スイッチＴ１１１とＴ１１２、Ｔ１２１とＴ１２
２、Ｔ１３１とＴ１３２、Ｔ１４１とＴ１４
２、．．．、Ｔｎ１１とＴｎ１２、Ｔｎ２１とＴｎ２
２、Ｔｎ３１とＴｎ３２、Ｔｎ４１とＴｎ４２の各組の
ドレインにはビット重みに対応した電流を供給する定電
流源Ｉ１１〜Ｉ１４、Ｉ２１〜Ｉ２４、．．．、Ｉｎ１
〜Ｉｎ４が接続されている。スイッチＴ１１１〜Ｔ１４
１、．．．、Ｔｎ１１〜Ｔｎ４１の出力は統合されて図
３におけるアナログ和と同様のアナログ和Ｉｏｕｔｐを
生成する。スイッチＴ１１２〜Ｔ１４２、．．．、Ｔｎ
１２〜Ｔｎ４２出力は統合されて各ビットを反転させた
デジタルデータのアナログ和Ｉｏｕｔｍを生成する。こ
れらアナログ和Ｉｏｕｔｐ、Ｉｏｕｔｍは減算回路ＳＵ
Ｂに入力され（Ｉｏｕｔｐ−Ｉｏｕｔｍ）が算出され
る。この減算により、Ｉｏｕｔｐ、Ｉｏｕｔｍに含まれ
るオフセットが解消され、また減算結果の上限近傍、下
限近傍はマッチドフイルタの相関ピークとなる。

【００２２】図６は、電流モードのアナログ加算回路Ａ
ＤＤのさらに他の構成例を示す図である。ここで、前記
図４と同一もしくは相当部分には同一符号を付して示
す。図４と同様に、排他的論理和回路ＸＯＲ１〜ＸＯＲ
ｎの出力ｂ１０〜ｂ１３、ｂ２０〜ｂ２３、．．．、ｂ
ｎ０〜ｂｎ３は、それぞれ、ｎＭＯＳトランジスタより
なるスイッチＴ１１〜Ｔ１４、Ｔ２１〜Ｔ２
４、．．．、Ｔｎ１〜Ｔｎ４に入力され、これらスイッ
チのドレインには定電流源Ｉ１１〜Ｉ１４、Ｉ２１〜Ｉ
２４、．．．、Ｉｎ１〜Ｉｎ４が接続されている。各ス
イッチＴ１１〜Ｔｎ４のソースは、入力ビットごとにま
とめられ、アナログ・ビット加算器ＡＤＤ０〜ＡＤＤ３
に入力されている。これら加算器ＡＤＤ０〜ＡＤＤ３は
排他的論理和出力の最下位ビットから最上位ビットにそ
れぞれ対応している。アナログ・ビット加算器ＡＤＤ０
〜ＡＤＤ３は入力の総和を算出するとともにビット重み
に応じた重み付けを行う。このようにビット重みの重み
付けをビット加算後に行うこととすればスイッチに接続
する定電流源は全て一定電流とすることができ、回路横
成を単純化し得る。

【００２３】図７は、前記図６のアナログ・ビット加算
回路ＡＤＤ０〜ＡＤＤ３の構成例を示す図である。な
お、アナログ・ビット加算回路ＡＤＤ０〜ＡＤＤ３は同
一の構成とされているので、ここでは、最下位ビットに
対応するアナログ・ビット加算回路ＡＤＤ０を例にとっ
て説明する。この図に示すように、加算器ＡＤＤ０は電
流増幅器よりなり、各排他的論理和回路ＸＯＲ１〜ＸＯ
Ｒｎの最下位ビットｂ１０〜ｂｎ０に対応する電流Ｉ１
１〜Ｉｎ１が統合されつつソースに入力されたＭＯＳト
ランジスタＴＴ４１を有する。トランジスタＴＴ４１の
ゲートには同一極性のＭＯＳトランジスタＴＴ４２がそ
のゲートにおいて接続され、前記Ｉ１１〜Ｉｎ１の総和
はＴＴ４２のゲートにも直接入力されている。トランジ
スタＴＴ４１のソースには定電流源ＩＩ４１が接続さ
れ、トランジスタＴＴ４２のソースには定電流源ＩＩ４
２が接続されている。ここで、定電流源ＩＩ４１の電流
値と定電流源ＩＩ４２の電流値の比はｍとされ、前記ト
ランジスタＴＴ４１とＴＴ４２のコンダクタンスの比も
ｍとされている。このような構成において、前記入力電
流Ｉ１１〜Ｉ１ｎの総和はトランジスタＴＴ４１、ＴＴ
４２のゲートに保持され、これによって入力の総和に対
して（ＩＩ４２／ＩＩ４１＝ｍ）の電流値の比を乗じた
電流がトランジスタＴＴ４２のソースに生じる。ＡＤＤ
０では前記ｍの値は「１」とされているが、ＡＤＤ１〜
ＡＤＤ３ではその比率が「２」、「４」、「８」とされ
て、ビット重みに応じた重み付けが為される。このよう
に構成された各アナログ・ビット加算回路ＡＤＤ０〜Ａ
ＤＤ３の出力を統合することにより、前記排他的論理和
回路ＸＯＲ１〜ＸＯＲｎの出力の総和に対応するアナロ
グ電流Ａｏｕｔが出力される。

【００２４】さて、本発明の信号受信装置においては、
前記マッチドフィルタ３１および３２の相関出力のピー
クをサンプルホールドするサンプルホールド回路８１お
よび８２にも、前記アナログ加算器と同様に電流モード
の回路を使用している。図８は、前記サンプルホールド
回路ＳＨ１〜ＳＨｎの基本回路の構成を示す図である。
各サンプルホールド回路ＳＨ１〜ＳＨｎの構成は同一で
あるため、ここでは、サンプルホールド回路ＳＨ１の構
成を代表して示す。図８において、ＴＴ５１およびＴＴ
５２はＭＯＳトランジスタ、ＩＩ５１およびＩＩ５２は
定電流源、ＳＷはスイッチであり、前記トランジスタＴ
Ｔ５１のドレインとゲートは相互に接続されており、前
記トランジスタＴＴ５１のゲートとトランジスタＴＴ５
２のゲートとの間にはスイッチＳＷが接続されている。
なお、このスイッチＳＷは、前記制御部７３からの当該
相関ピークの位置に対応するタイミング信号により開閉
制御される。

【００２５】このように構成されたサンプルホールド回
路において、前記マッチドフィルタ３１（あるいは３
２）からの入力電流Ｉｉｎは前記トランジスタＴＴ５１
のドレインに入力される。前記スイッチＳＷが閉成され
ているときは、この回路は電流ミラー回路として動作
し、前記トランジスタＴＴ５１とＴＴ５２に同一の電流
が流れる。すなわち、Ｉｉｎ＝Ｉｏｕｔとなる。ここ
で、前記制御部７からの制御信号により前記スイッチＳ
Ｗが開放されると、前記トランジスタＴＴ５２のゲート
とソースの間の寄生容量Ｃに保持された電荷のため、ト
ランジスタＴＴ５２はそれまで流れていた電流Ｉｏｕｔ
を保持して流れ続ける。これにより、前記マッチドフィ
ルタ３１あるいは３２からの対応する相関ピークの電流
をサンプルホールドすることができる。このように、電
流モードのサンプルホールド回路を使用することによ
り、前記マッチドフィルタにおける電流モードの加算回
路と同様の回路構成を有するものとすることができる。

【００２６】なお、前記図２に示したマッチドフィルタ
においては、データレジスタに循環的にＡ／Ｄ変換した
受信信号を取込み、拡散符号を循環させていたが、これ
に代えて、Ａ／Ｄ変換した受信信号をシフトレジスタに
入力し、拡散符号を固定するようにしてもよい。図９
は、このように構成したマッチドフィルタの実施の形態
を示す図である。この図に示すようにこの実施の形態で
は、前記図２に示した実施の形態のようにＡ／Ｄ変換さ
れた受信データをシフトレジスタＳＦＲＥＧ１、ＳＦＲ
ＥＧ２に入力して、順次後段にシフトする。また、拡散
符号ＰＮは、レジスタＲＥＧからそれぞれ対応する排他
的論理和回路ＸＯＲ１〜ＸＯＲｎに入力されている。し
たがって、この場合には、拡散符号を固定した状態で演
算が可能である。各シフトレジスタの各段の出力は、前
述の場合と同様のセレクタＳＥＬ１〜ＳＥＬｎに入力さ
れ、その後段の排他的諭理和回路ＸＯＲ１〜ＸＯＲｎお
よび加算回路ＡＤＤも同様である。

【００２７】

【発明の効果】以上説明したように、本発明に係る信号
受信装置によれば、アナログ電圧信号の入力信号をＡ／
Ｄ変換器によってデジタル電圧信号に変換し、このデジ
タル電圧信号をレジスタによって順次保持し、これらレ
ジスタに対応した複数の１ビットの係数をシフトレジス
タに保持し、前記デジタル電圧信号と係数との排他的論
理和を排他的論理和回路によって算出し、これら排他的
論理和回路の出力の総和を電流モードの加算回路によっ
てアナログ電流信号に変換するので、回路規模を小さく
することができるとともに、低電圧化を図ることがで
き、消費電力を抑止し得るというすぐれた効果を有す
る。また、マッチドフィルタからの相関ピーク出力をサ
ンプルホールドするサンプルホールド回路を前記電流モ
ードの加算回路と同様の電流モードの回路により構成す
ることができるため、低消費電力かつ回路規模の小さい
信号受信装置を提供することができる。

【図面の簡単な説明】

【図１】 本発明の信号受信装置の一実施の形態の構成
を示すブロック図である。

【図２】 本発明に係るマッチドフィルタ回路の構成例
を示すブロック図である。

【図３】 図２のマッチドフィルタにおけるアナログ加
算回路の構成を示すブロック図である。

【図４】 電流モードの加算回路の構成例を示す図であ
る。

【図５】 電流モードの加算回路の他の構成例を示す図
である。

【図６】 電流モードの加算回路のさらに他の構成例を
示す図である。

【図７】 図６の加算回路におけるアナログ・ビット加
算器の構成例を示す図である。

【図８】 本発明の信号受信装置におけるサンプルホー
ルド回路の構成を示す回路図である。

【図９】 本発明の信号受信装置におけるマッチドフィ
ルタの他の構成例を示す図である。

【符号の説明】

１ 直交検波回路 ２１、２２ ローパスフィルタ ３１、３２ マッチドフィルタ ４ レベル検出回路 ５ 巡回積分回路 ６ ピーク検出回路 ７ 制御部 ８１、８２ サンプルホールド回路 ９ 同期検波回路 １０ レーク合成部 １１ 出力インターフェース回路 Ａ／Ｄ アナログデジタル変換器 Ｒ１１〜Ｒ１ｎ、Ｒ２１〜Ｒ２ｎ、ＲＥＧ レジスタ ＳＥＬ１〜ＳＥＬｎ セレクタ ＸＯＲ１〜ＸＯＲｎ 排他的論理和回路 ＡＤＤ アナログ加算回路 ＳＲＥＧ、ＳＦＲＥＧ１、ＳＦＲＥＧ２ シフトレジス
タ Ｉ１１〜Ｉｎ４、ＩＩ４１、ＩＩ４２、ＩＩ５１、ＩＩ
５２ 定電流源 Ｔ１１〜Ｔｎ４、Ｔ１１１〜Ｔｎ４２、ＴＴ４１、ＴＴ
４２、ＴＴ５１、ＴＴ５２ ＭＯＳトランジスタ ＳＵＢ 減算回路 ＡＤＤ０〜ＡＤＤ３、ＡＡＤＤ１〜ＡＡＤＤｋ アナロ
グ・ビット加算器 ＷＡＤＤ 重み付き加算器 ＳＷ スイッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 邦彦 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 Ｆターム(参考） 5K022 EE02 EE33 EE36 5K047 AA15 BB01 GG34 HH15 MM27 MM33 MM38 MM45 MM53

Claims (8)

【特許請求の範囲】
1. 【請求項１】 受信信号を直交検波した信号と１ビット
   の拡散符号系列との相関演算を実行するマッチドフィル
   タを少なくとも備えたＤＳ−ＣＤＭＡセルラシステム用
   信号受信装置であって、 前記マッチドフィルタは、 前記直交検波した信号をデジタル電圧信号に変換するＡ
   ／Ｄ変換器と、 前記Ａ／Ｄ変換器から出力されるデジタル電圧信号を順
   次格納するデータ格納手段と、 前記拡散符号系列データを出力する乗数供給手段と、 前記データ格納手段の各段に対応して設けられ、前記デ
   ータ格納手段の各段に格納されているデータのすべての
   ビットそれぞれと前記乗数供給手段から供給される１ビ
   ットの前記拡散符号系列データとの排他的論理和を算出
   する排他的論理和回路と、 これら排他的論理和回路の出力の総和に対応するアナロ
   グ電流信号を出力する電流モードの加算回路とを備えて
   いることを特徴とする信号受信装置。
2. 【請求項２】 前記データ格納手段は複数系統設けられ
   ており、 前記各系統のデータ格納手段からの出力は前記排他的論
   理和回路に択一的に入力され、 前記電流モードの加算回路は、前記各系統のデータ格納
   手段のデータに対応した排他的論理和回路出力を時分割
   で演算するように構成されていることを特徴とする前記
   請求項１記載の信号受信装置。
3. 【請求項３】 前記データ格納手段は、前記Ａ／Ｄ変換
   器の出力に並列に接続され、サンプリングクロックに応
   じて択一的に前記Ａ／Ｄ変換器出力を取込むようになさ
   れた複数のデータレジスタであり、 前記乗数供給手段は、前記サンプリングクロックに応じ
   て、前記排他的論理和回路に供給する拡散符号系列デー
   タを順次シフトするように構成されていることを特徴と
   する前記請求項１あるいは２記載の信号受信装置。
4. 【請求項４】 前記データ格納手段は、サンプリングク
   ロックに応じて前記Ａ／Ｄ変換器の出力が入力されるシ
   フトレジスタにより構成されており、 前記乗数供給手段は前記拡散符号系列データを格納する
   レジスタにより構成されていることを特徴とする前記請
   求項１あるいは２記載の信号受信装置。
5. 【請求項５】 前記電流モードの加算回路は、 デジタル電圧信号の各ビットによって開閉されるスイッ
   チであって、その出力は統合されて電流加算を行ない得
   るスイッチと、 このスイッチの閉成時に各ビットの重みに対応した電流
   を供給する定電流源とを備えていることを特徴とする請
   求項１〜４のいずれか１項に記載の信号受信装置。
6. 【請求項６】 前記電流モードの加算回路は、 デジタル電圧信号の各ビットによって開閉される第１ス
   イッチであって、その出力は統合されて電流加算を行な
   い得る第１スイッチと、 この第１スイッチの反転動作をする第２スイッチであっ
   て、その出力は統合されて電流加算を行ない得る第２ス
   イッチと、 これら第１、第２スイッチの閉成時に各ビットの重みに
   対応した電流を供給する定電流源と、 第１スイッチの出力の統合結果から第２スイッチの出力
   の統合結果を減算する減算回路とを備えていることを特
   徴とする請求項１〜４のいずれか１項に記載の信号受信
   装置。
7. 【請求項７】 前記電流モードの加算回路は、 デジタル電圧信号の各ビットによって開閉されるスイッ
   チと、 このスイッチの閉成時に所定の電流を供給する定電流源
   と、 各ビット毎の電流の総和にその重みを乗じた電流を発生
   させる複数の電流増幅器であって、その出力が統合され
   て電流加算を行い得る電流増幅器とを備えていることを
   特徴とする請求項１〜４のいずれか１項に記載の信号受
   信装置。
8. 【請求項８】 前記マッチドフィルタからの相関出力の
   ピーク位置を検出して信号を取込むべきタイミングを決
   定するピーク検出部と、 前記ピーク検出部からのタイミング信号に基づいて前記
   マッチドフィルタからの相関信号出力を保持するサンプ
   ルホールド回路であって、電流モードのサンプルホール
   ド回路により構成されているサンプルホールド回路とを
   備えていることを特徴とする前記請求項１〜７のいずれ
   か１項に記載の信号受信装置。