JP2000101475A - スライディングコリレータ及びマッチドフィルタ及びｃｄｍａ受信機 - Google Patents

Abstract

(57)【要約】 【課題】 通常のオペアンプを使用してアナログ演算処
理を行うことにより、簡単且つ小規模な構成で、更に消
費電力を抑えることができるスライディングコリレータ
及びマッチドフィルタ及びＣＤＭＡ受信機を提供する。 【解決手段】 差動アンプ６０及び乗算器用スイッチ２
０の制御によりＣＤＭＡ変調されたアナログの入力信号
にＰＮ符号を乗算し、情報保持用静電容量５０に乗算結
果を保持し、加算用スイッチ４０の制御によって１シン
ボル分の保持結果を加算して相関出力を得る手段であ
り、前記加算演算後に加算結果のリフレッシュを行うス
ライディングコリレータ及びマッチドフィルタ及びＣＤ
ＭＡ受信機である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、移動体通信や無線
ＬＡＮ等におけるスペクトラム拡散通信システムの受信
機側で用いられるスライディングコリレータ及びマッチ
ドフィルタ及びＣＤＭＡ受信機に係り、特に簡単且つ小
規模な構成で、更に消費電力を低減できるスライディン
グコリレータ及びマッチドフィルタ及びＣＤＭＡ受信機
に関する。

【０００２】

【従来の技術】一般的にスペクトラム拡散（Spread Spe
ctrum：ＳＳ）通信システムでは、送信側で送信データ
に対して狭帯域変調（１次変調）と拡散変調（２次変
調）の２段階の変調を行ってデータを送信し、受信側で
は、受信データに対して逆拡散を行って１次変調信号に
戻してから、通常の検波回路でベースバンド信号の再生
を行うようになっている。

【０００３】そして、従来スぺクトラム拡散された受信
信号の逆拡散回路としては、同期捕捉を行い以降検出さ
れた同期位相で相関を取るために、論理回路で構成され
たスライディングコリレータが用いられていた。スライ
ディングコリレータは、１ビットの相関器を用いて局発
符号系列を１ビットずつシフトさせ毎回受信符号系列と
の相関を求めるものであり、符号系列長だけのビット数
について相関を求めれば、相関がピークとなる同期位相
が求められ同期捕捉が行われるというものである。

【０００４】ここで、従来の逆拡散回路の１つであるス
ライディングコリレータについて図７を使って説明す
る。図７は、従来のスライディングコリレータの一部分
の構成ブロック図である。

【０００５】従来のスライディングコリレータの相関出
力取得部分は、ＡＤ変換器１と、乗算器２′と、ＰＮコ
ードレジスタ３と、加算器４′とから構成されていた。

【０００６】ＡＤ変換器１は、符号分割多重（Code Div
ision Multiple Access ：ＣＤＭＡ）変調されて送信さ
れ、アンテナ（図示せず）で受信されたアナログ信号
を、デジタル信号に変換する高精度のアナログ／デジタ
ル変換器である。

【０００７】ＰＮコードレジスタ３は、送信側でＣＤＭ
Ａ変調に用いられたのと同じ拡散符号であるＰＮ（Pseu
do random Noise ）符号（コード）を出力するレジスタ
である。

【０００８】乗算器２′は、ＡＤ変換器１から出力され
るデジタルの受信データに、ＰＮコードレジスタ３から
出力されるＰＮコードを乗積する乗算器である。

【０００９】加算器４′は、乗算器２′から出力される
乗算結果を、１シンボル期間累積加算して積分値を相関
出力として出力するものである。ここで、乗算結果を累
積加算するために、加算器４′からの出力はフィードバ
ックされて、遅延器等（図示せず）で１ビット分だけ遅
延させたものが加算器４′に入力され、加算器４′で乗
算器２′からの出力と加算されることによって累積加算
が行われるようになっている。

【００１０】従来のスライディングコリレータの動作
は、アンテナで受信された受信データのアナログ信号が
ＡＤ変換器１でデジタル信号に変換され、ＰＮコードレ
ジスタ３から出力されるＰＮコードと乗算器２′で乗算
され、加算器４′で累積加算されて、１シンボル分の加
算結果が相関信号として出力される。そして、乗算器
２′における乗算のタイミングを１チップずらして位相
を変化させながら乗算、累計加算が繰り返され、相関出
力がピークとなる同期位相が検出されるようになってい
る。

【００１１】この逆拡散回路としてスライディングコリ
レータを用いる構成は、比較的簡単でゲート数も少なく
消費電力も少ないが、受信したアナログ信号をデジタル
信号に変換する高精度のアナログ／デジタル変換器（Ａ
Ｄ変換器１）が不可欠であり、総合の消費電力の増大を
もたらすという問題点があり、更に、相関出力が得られ
るまでに、（１シンボル分の累積加算時間×１シンボル
内のチップ数）の時間がかかってしまうという問題点が
あった。

【００１２】この時間に関する問題点を解決する方法と
してマッチドフィルタ（整合フィルタ、若しくはMatche
d Filter：ＭＦ）がある。マッチドフィルタは、位相を
ずらした場合の相関を一斉に取ることによって１シンボ
ル時間内に同期捕捉を行うものである。

【００１３】しかし、一般的なマッチドフィルタでは、
一斉に位相をずらした場合の相関を取るために、例えば
上記説明したスライディングコリレータに対して、１シ
ンボル内のチップ数倍のゲートが必要となり、ゲート規
模が増大し、消費電力の増大を招き、移動端末用には使
用が困難である。

【００１４】これらの対策として、アナログ／デジタル
変換器を用いず、直接アナログ信号のまま復調を行うマ
ッチドフィルタが、特開平９−４６２３１号「マッチド
フィルタ回路」等で提案されている。

【００１５】ここで、従来の逆拡散回路の別の例である
マッチドフィルタについて、図８を用いて説明する。図
８は、従来のマッチドフィルタの構成例を示すブロック
図である。従来のマッチドフィルタは、拡散符号である
ＰＮ符号（コード）を出力するＰＮコードレジスタ３
と、ＣＤＭＡ変調されているアナログの入力信号を順次
取り込んで保持する複数のサンプル・ホールド回路（Ｓ
／Ｈ）５′と、各サンプル・ホールド回路５′で保持さ
れた電位に対してＰＮコードレジスタ３からのＰＮ符号
を乗算する乗算器２″と、乗算器２″からの出力を一斉
に加算する加算器４″とから構成されている。

【００１６】尚、特開平９−４６２３１号の提案では、
消費電力を低減する目的から、サンプル・ホールド回路
５にいわゆるニューロオペアンプが使用されている。ニ
ューロオペアンプについては、特開平６−４５８３９号
「演算増幅器」等に提案されている他、'９７ＩＳＳＣ
Ｃ Digest of Technical Paper TP6.5 Page100 にも記
載されている。

【００１７】

【発明が解決しようとする課題】しかしながら、従来の
デジタル方式のスライディングコリレータでは、ＡＤ変
換器１による消費電力が大きく、更に、相関出力が得ら
れるまでの時間がかかるという問題点があった。

【００１８】また、特開平９−４６２３１号に提案され
ている従来のアナログ方式のマッチドフィルタでは、消
費電力はデジタル方式に比べ格段に少ない（約十分の
一）が、しかしアナログ型の演算回路においては、ニュ
ーロオペアンプを用いているために、それを構成するイ
ンバータ自体及び演算、キャパシタンスにおける電荷残
留によりオフセット電圧が生じ、多数のアンプ間のオフ
セット誤差が大きく、出力精度が劣化するという問題点
があった。

【００１９】本発明は上記実情に鑑みて為されたもの
で、通常のオペアンプを使用してアナログ演算処理を行
うことにより、簡単且つ小規模な構成で、更に消費電力
を抑えることができるスライディングコリレータ及びマ
ッチドフィルタ及びＣＤＭＡ受信機を提供することを目
的としている。

【００２０】

【課題を解決するための手段】上記従来例の問題点を解
決するための請求項１記載の発明は、スライディングコ
リレータにおいて、符号分割多重方式で変調されたアナ
ログ信号を入力し、前記アナログ信号の正相信号と、前
記アナログ信号の逆相信号とを出力する正相逆相発生ア
ンプと、前記正相逆相発生アンプから出力される正相信
号及び逆相信号と拡散符号とを時系列にタイミングをず
らしながら乗算する乗算器と、前記乗算器の結果を保持
する複数のサンプルホールド回路と、定められた期間終
了毎に全ての前記サンプルホールド回路の値を加算する
加算器であって、該加算器は１シンボル期間終了後の加
算演算後に少なくとも１回、加算結果をリフレッシュす
るリフレッシュ回路を備えたことを特徴としており、ア
ナログ信号のまま相関出力を得ることができる。

【００２１】上記従来例の問題点を解決するための請求
項２記載の発明は、スライディングコリレータにおい
て、符号分割多重方式で変調されたアナログ信号を数値
のデジタル信号に変換するＡ／Ｄ変換器と、前記デジタ
ル信号と拡散符号とを時系列にタイミングをずらしなが
ら乗算する乗算器と、前記乗算器の結果を保持する複数
のサンプルホールド回路と、定められた期間終了毎に全
ての前記サンプルホールド回路の値を加算する加算器で
あって、該加算器は１シンボル期間終了後の加算演算後
に少なくとも１回、加算結果をリフレッシュするリフレ
ッシュ回路を備えたことを特徴としており、デジタル信
号に変換後、簡単な構成で相関出力を得ることができ
る。

【００２２】上記従来例の問題点を解決するための請求
項３記載の発明は、請求項１又は請求項２記載のスライ
ディングコリレータにおいて、乗算器が、拡散符号を構
成する各符号の値に応じてアナログ信号の正相信号又は
逆相信号或いはデジタル信号を選択して出力する１シン
ボル期間のチップ数の乗算器用スイッチを有する乗算器
であることを特徴としており、複数のスイッチで乗算器
を構成できる。

【００２３】上記従来例の問題点を解決するための請求
項４記載の発明は、請求項１又は請求項２記載のスライ
ディングコリレータにおいて、サンプルホールド回路
が、請求項３記載の乗算器の各乗算器用スイッチに接続
された静電容量であることを特徴としており、単純な静
電容量でサンプル・ホールド回路を構成できる。

【００２４】上記従来例の問題点を解決するための請求
項５記載の発明は、請求項１又は請求項２記載のスライ
ディングコリレータにおいて、加算器が、請求項４記載
の静電容量を一斉に導通させる前記静電容量と対になる
加算器用スイッチであることを特徴としており、単純な
スイッチで加算器を構成できる。

【００２５】上記従来例の問題点を解決するための請求
項６記載の発明は、マッチドフィルタにおいて、請求項
３乃至請求項５記載の乗算器用スイッチ及び静電容量及
び加算器用スイッチの組を１シンボル期間のチップ数分
設けたものを基本コリレータブロックとし、請求項１記
載の正相逆相発生アンプ又は請求項２記載のＡ／Ｄ変換
器と、１シンボル期間のチップ数以上の前記基本コリレ
ータブロックを有することを特徴としており、１つの簡
単な構成のアンプと複数のスイッチ及び静電容量とでマ
ッチドフィルタを構成でき、小規模化し且つ消費電力を
低減できる。

【００２６】上記従来例の問題点を解決するための請求
項７記載の発明は、ＣＤＭＡ受信機において、逆拡散回
路として請求項１又は請求項２又請求項３又は請求項４
又は請求項５記載のスライディングコリレータ若しくは
請求項６記載のマッチドフィルタを用いることを特徴と
しており、１つの簡単な構成のアンプ又は簡単な構成の
Ａ／Ｄ変換器と複数のスイッチ及び静電容量とで逆拡散
回路を構成でき、復調器を小規模化し且つ消費電力を低
減できる。

【００２７】

【発明の実施の形態】請求項に係る発明について、その
実施の形態を図面を参照しながら説明する。本発明に係
るスライディングコリレータ及びマッチドフィルタ及び
ＣＤＭＡ受信機は、ＣＤＭＡ変調されたアナログの入力
信号にＰＮ符号を乗算してから保持し、１シンボル分の
保持結果を加算して相関出力を取得し、乗算のタイミン
グをずらしながら相関出力の取得を１シンボル分繰り返
して相関ピークを検出するものであり、前記の１シンボ
ル分の保持結果を加算して相関出力を取得した後にリフ
レッシュ回路によるリフレッシュ信号を加えることで、
バッファアンプの入力側に寄生する容量（配線の寄生容
量やバッファアンプに入力される入力容量などのいわゆ
る、みなし容量）の残留電荷（加算演算結果）を排除す
るので、簡単な構成の１つのアンプと複数のスイッチ及
び静電容量を用いるだけの簡単且つ小規模な構成で、更
に消費電力を低減できるものである。

【００２８】まず、本発明に係るスライディングコリレ
ータの概略構成について図１を使って説明する。図１
は、本発明に係るスライディングコリレータの一部分の
概略構成ブロック図である。尚、図８と同様の構成をと
る部分については同一の符号を付して説明する。

【００２９】本発明のスライディングコリレータにおけ
る相関出力を取得する部分の概略構成は、図１に示すよ
うに、ＣＤＭＡ変調されたアナログ入力から正相及び逆
相の信号を発生する正相逆相発生アンプ６と、ＣＤＭＡ
変調の拡散符号であるＰＮ符号を記憶しているＰＮコー
ドレジスタ３と、正相逆相発生アンプ６からの出力を用
いてアナログ入力信号とＰＮ符号の値を乗算する乗算器
２と、その乗算器２の結果を保持する複数のサンプルホ
ールド回路（Ｓ／Ｈ）５と、定められた期間（一般的に
は１シンボル期間）終了後、すべてのサンプルホールド
回路５の値を加算する加算器４と、前記加算後にリフレ
ッシュ信号を与えて加算器４の寄生容量の残留電荷を排
除するリフレッシュ回路７から構成されている。

【００３０】次に、本発明の基本となる第１のスライデ
ィングコリレータの相関出力取得部分の具体的な回路構
成について、図２を使って説明する。図２は、本発明の
第１のスライディングコリレータの相関出力取得部分の
回路図である。

【００３１】本発明の基本となる第１のスライディング
コリレータの相関出力取得部分の具体的な回路構成は、
図２に示すように、ＰＮコードレジスタ３と、差動アン
プ６０と、複数の乗算器用スイッチ２０と、複数の情報
保持用静電容量５０と、複数の加算用スイッチ４０と、
リフレッシュ回路７０と、リフレッシュ用スイッチ８
と、バッファアンプ４１と、クロック発生回路１１と乗
算用スイッチ制御回路１２と加算用スイッチ制御回路１
３を具備するスイッチ制御回路ブロック１５とから構成
されている。

【００３２】次に、本発明の第１のスライディングコリ
レータの各部について具体的に説明する。ＰＮコードレ
ジスタ３は、従来と同様に、送信側でＣＤＭＡ変調の拡
散符号として使用されたＰＮ符号（コード）を、予め記
憶しているものであり、後述するクロック発生回路１１
からのクロックでＰＮコードを後述する乗算用スイッチ
制御回路１２に出力するようになっている。

【００３３】差動アンプ６０は、正相逆相発生アンプ６
を実現するもので、受信したＣＤＭＡ変調のアナログ信
号を取り込んで、入力したアナログ信号に関する正相信
号及び逆相信号を生成して出力するものである。具体的
に差動アンプ６０は、受信したＣＤＭＡ変調アナログ入
力信号を一方に入力し、受信したアナログ入力信号の直
流（ＤＣ）レベルと同一の直流レベル電圧（ＤＣ電圧）
を他方に入力し、正相信号として入力したアナログ信号
をそのままの電位で出力し、逆相信号として入力したア
ナログ信号を上記ＤＣ電圧のレベルで折り返した電位を
出力するようになっている。

【００３４】逆相信号の具体例として、例えばＤＣ電圧
レベルが１．５Ｖとすれば、アナログ信号の電位が２．
５Ｖの場合には、逆相信号として０．５Ｖを出力し、ア
ナログ信号の電位が０．５Ｖの場合には、逆相信号とし
て２．５Ｖを出力するようになっている。

【００３５】ここで、ＤＣ電圧のレベルは、アナログ信
号の中心電位レベル（おおよそアナログ信号の最大値と
最小値との中心電圧）とすればよい。また、この差動ア
ンプ６０は、増幅が目的ではないので、ゲインは１程度
でよく、また、正確に１とする必然性もないので、製造
面では作り易く、且つ制御面からいっても制御が簡単で
あるという利点がある。

【００３６】乗算器用スイッチ２０は、アナログ入力信
号とＰＮコードとの乗算を実現するためのスイッチで、
ＰＮコード長（正確には１シンボルのチップ数ｎ）分だ
け並列に設置する。（図２では、乗算器用スイッチ２０
-1〜２０-nで、説明の関係から仮にｎ＝１２８として説
明する。）

【００３７】そして、乗算器用スイッチ２０は、通常は
開放状態にあって、後述する乗算用スイッチ制御回路１
２の制御に従って、乗算器用スイッチ２０-1〜２０-nの
順で１チップずつずらしたタイミングで、ＰＮコードレ
ジスタ３に記憶されたＰＮコードの値（「０」又は
「１」）に従って、正相又は逆相の差動アンプ６０出力
を取り込むようになっている。

【００３８】つまり、例えばＰＮコードが「１００…」
であれば、第１チップのタイミングで、乗算器用スイッ
チ２０-1が正相側（ａ）に切り替わって正相出力を取り
込み、第２チップのタイミングで、乗算器用スイッチ２
０-1は開放され、乗算器用スイッチ２０-2が逆相側
（ｂ）に切り替わって逆相出力を取り込み、第３チップ
のタイミングで、乗算器用スイッチ２０-2は開放され、
乗算器用スイッチ２０-3が逆相側（ｂ）に切り替わって
逆相出力を取り込み、…と動作し、乗算器用スイッチ２
０-nまで１チップ毎に切り替わりながら、ＰＮコードに
従って正相又は逆相出力を取り込むようになっている。

【００３９】そして、スライディングコリレータにおい
ては、１シンボル分の取り込みが終了すると、次は相関
を取る位相を変化させるために、１チップずらしたタイ
ミングで乗算を行うので、第２回目は１チップ分休んで
から、再度、乗算器用スイッチ２０-1〜２０-nの順で１
チップずつずらしたタイミングで、ＰＮコードの値に従
って、正相又は逆相の差動アンプ６０出力を取り込むよ
うになっている。

【００４０】リフレッシュ回路７０は、この１チップ分
休んでいる間にリフレッシュ用スイッチ８によりバッフ
ァアンプ４１に寄生する容量や入力容量などのいわゆる
みなし容量の残留電荷を排除する。具体的なリフレッシ
ュ回路の例としては図１０に示すように、通常ＭＯＳト
ランジスタ（ＭＯＳＴｒ）とインバータにより構成で
き、例えば図１０（ａ）では制御信号が０Ｖの時にｘ
ｘ'間にてスイッチＯＮ状態、また、図１０（ｂ）では
制御信号が５Ｖの時にｘｘ'間にてスイッチＯＮ状態と
することができ、この５Ｖの場合ではリフレッシュ信号
は基準電圧である５Ｖ電圧を一定時間与えてリフレッシ
ュを行うことができる、というものである。

【００４１】情報保持用静電容量５０は、アナログ入力
信号とＰＮコードとの乗算結果を保持するもので、乗算
器用スイッチ２０と対になるようにＰＮコード長分だけ
並列に設置する。（図２では、情報保持用静電容量５０
-1〜５０-nで、ｎ＝１２８として説明する。）

【００４２】ここで、各情報保持用静電容量５０-1〜５
０-nは、容量値が等しい事だけが必要な条件であり、そ
の絶対値の大きさは問題にならないので製造し易い利点
がある。また、乗算器用スイッチ２０の入力側までの寄
生容量値及び加算用スイッチ４０の出力側の寄生容量値
はまちまちでよいので、配線の自由度は大きく、ＬＳＩ
内のレイアウトを行い易いメリットがある。

【００４３】情報保持用静電容量５０は、後述する加算
用スイッチ４０が、当初開放状態にあり、前述した乗算
器用スイッチ２０の動作によって、１チップずつずらし
たタイミングで、アナログ入力信号とＰＮコードとの乗
算結果が情報保持用静電容量５０-1〜５０-nの順に保持
されるようになっている。

【００４４】加算用スイッチ４０は、情報保持用静電容
量５０に保持された乗算結果を加算するためのスイッチ
で、乗算器用スイッチ２０と対になるようにＰＮコード
長分だけ並列に設置する。そして、加算用スイッチ４０
は、後述する加算用スイッチ制御回路１３の制御に従っ
て、当初開放状態にあり、アナログ入力信号とＰＮコー
ドとの乗算結果が情報保持用静電容量５０-nまで保持さ
れたタイミングで、一斉に閉状態にして、情報保持用静
電容量５０-1〜５０-nに保持された情報を加算する事に
なり、この電位が相関結果として出力される。

【００４５】クロック発生回路１１は、装置全体のクロ
ックを制御するメインクロックを取り込んで、メインク
ロックから乗算器用スイッチ２０の切り替えタイミング
のクロック及びＰＮコードレジスタ３におけるＰＮコー
ド発生タイミングのクロックを発生して乗算用スイッチ
制御回路１２及びＰＮコードレジスタ３に供給し、更に
加算用スイッチ４０の切り替えタイミングのクロックを
発生して加算用スイッチ制御回路１３に供給するもので
ある。

【００４６】乗算用スイッチ制御回路１２は、乗算器用
スイッチ２０-1〜２０-nの切り替え制御を行うもので、
クロック発生回路１１から供給される乗算器用スイッチ
２０の切り替えタイミングのクロックに従って、ＰＮコ
ードレジスタ３から出力されるＰＮコードの値に従って
乗算器用スイッチ２０-1〜２０-nを順次切り替えるよう
になっている。

【００４７】加算用スイッチ制御回路１３は、加算用ス
イッチ４０-1〜４０-nの切り替え制御を行うもので、ク
ロック発生回路１１から供給される加算用スイッチ４０
の切り替えタイミングのクロックに従って、加算用スイ
ッチ４０-1〜４０-nを一斉に切り替えるようになってい
る。

【００４８】次に、本発明の第１のスライディングコリ
レータの動作について、図２を使って説明する。本発明
の第１のスライディングコリレータは、送信側において
時系列のＰＮ符号で拡散されたＣＤＭＡ変調のアナログ
信号が、受信されてベースバンド信号に変換されて差動
アンプ６０の一方に入力され、他方にはしきい値となる
直流レベル電圧が入力され、差動アンプ６０で入力され
たしきい値を中心にして正相と逆相のアナログ信号が出
力される。

【００４９】そして、乗算用スイッチ制御回路１２の制
御に従って、乗算器用スイッチ２０-1〜２０-nが１チッ
プ間隔で順次、ＰＮコードレジスタ３に記憶されたＰＮ
符号に従って正相又は逆相の信号の側に切り替えられ
て、アナログ入力信号とＰＮコードとの乗算が行われ、
乗算結果が情報保持用静電容量５０-1〜５０-nに保持さ
れる。

【００５０】そして、最後の情報保持用静電容量５０-n
に保持された次のチップタイミングで、加算用スイッチ
制御回路１３の制御に従って、各加算用スイッチ４０が
一斉に閉じられて、情報保持用静電容量５０-1〜５０-n
に保持された情報が加算されて、バッファアンプ４１で
増幅して相関出力が得られる。相関出力が得られると、
次回の相関出力を得るために予めバッファアンプ４１を
リフレッシュし寄生容量などの余分な容量を排除してお
く必要があり、そのため相関出力が得られたことを示す
信号をリフレッシュ用スイッチ８に与え（図示せず）、
リフレッシュ回路７０により基準電圧を少なくとも１回
与えることでリフレッシュされる。

【００５１】ここで、リフレッシュ回路７０の動作につ
いての、寄生容量や配線入力容量などのみなし容量につ
いて説明する。まず、加算の演算結果の電圧をＶｂ０と
すると、加算用スイッチを開いたときにバッファアンプ
の入力ノードに加算演算結果として電荷ｑｂ０が存在す
る。これを式で表すと図９（ａ）で表される式となる。

【００５２】また、各サンプルホールドのホールド電圧
をＶｋとすると、サンプルホールドが全て終了し、加算
用スイッチを閉じる前の時点では各情報保持用静電容量
に電荷ｑｋが存在する。これを式で表すと図９（ｂ）で
表される式となる。

【００５３】したがって、加算用スイッチを閉じた後の
電荷の総和ｑｓは、図９（ｃ）で表される式となる。

【００５４】上記より、加算用スイッチを閉じた後のバ
ッファアンプの入力電圧Ｖｂ１は、図９（ｄ）の式で表
される。

【００５５】この図９（ｄ）の式より、演算比精度はＣ
ｂ・Ｖｂ０だけ悪くなることがわかる。

【００５６】図２のコリレータ回路には、バッファアン
プ入力ノードのリフレッシュ用スイッチ８が設けられて
いる。加算用スイッチを閉じる前にこのリフレッシュ用
スイッチを閉じて、開くことにより、バッファアンプの
入力ノードは電源電圧の１／２の電圧であるリフレッシ
ュ基準電圧となる。本回路においては、リフレッシュ基
準電圧を基準"０"として演算する回路であるので、加算
用スイッチを閉じる前にバッファアンプの入力ノードを
リフレッシュ基準電圧とすることにより、前記の図９
（ｄ）式の演算比精度劣化成分は、Ｃｂ・Ｖｂ０を"０"
とすることができ、演算比精度が改善される。

【００５７】このような上述した回路を、スライディン
グコリレータとして使用する場合は、同期捕捉のため
に、乗算器用スイッチ２０-1〜２０-nにおける正相又は
逆相信号の取り込みタイミング（位相）を１チップずら
して、同様の動作を実施し、これを１シンボル数回（例
えば、１２８回）繰り返し、相関出力のピークを得た位
相を特定して同期捕捉を行い、このＰＮ符号とアナログ
信号の位相関係を記憶し、以降は記憶された位相で相関
器（コリレータ）として動作し、逆拡散を行うようにな
っている。

【００５８】本発明の第１のスライディングコリレータ
は、基本的に１段のアンプ（差動アンプ６０）と複数の
スイッチ及び静電容量でその機能を達成できるので、極
めて低消費電力で実現できる効果がある。

【００５９】また、サンプルホールド回路５を構成する
情報保持用静電容量５０-1〜５０-nの容量は、各容量値
が等しければその大きさは問題にならないので作成し易
く、更に乗算器用スイッチ２０の入力側までの寄生容量
値及び加算用スイッチ４０の出力側の寄生容量値はまち
まちでよいので、配線の自由度は大きく、ＬＳＩ内のレ
イアウトを行い易い効果がある。

【００６０】しかし、上記説明した本発明の第１のスラ
イディングコリレータでは、同期位相検出（同期捕捉）
のために、１チップずつタイミングをずらしながらＰＮ
符号長の回数分（例えば１２８回）だけ相関を取ってか
ら、相関出力のピークを検出しなければならず、ピーク
を得るまでに時間がかかった。

【００６１】そこで、第１のスライディングコリレータ
を用いて、短時間で相関ピークを得て同期捕捉を行うこ
とができる第２のスライディングコリレータについて、
図３を使って説明する。図３は、本発明の第２のスライ
ディングコリレータの相関出力取得部分の概略構成ブロ
ック図である。

【００６２】本発明の第２のスライディングコリレータ
は、図２に示した第１のスライディングコリレータにお
ける点線で囲んだ部分を基本コリレータブロック１０と
して、この基本コリレータブロック１０を複数（図３で
は３つ）設けたものである。

【００６３】第２のスライディングコリレータでは、基
本コリレータブロック１０-1及び基本コリレータブロッ
ク１０-2及び基本コリレータブロック１０-3において、
各々１番目の乗算器用スイッチ２０-1で取り込みを始め
るタイミングを１チップずつずらして、ほぼ同時に相関
を取る動作を行い、各基本コリレータブロック１０で最
後の乗算器用スイッチ２０-nでの取り込みが終了したな
ら、次は４チップずらしたタイミングで第２回目の取り
込みを開始するようになっている。

【００６４】その結果、例えばＰＮ符号長が１２８の場
合、第１のスライディングコリレータでは１２８回の乗
算値の取り込みを繰り返さないと相関出力のピークを得
ることができなかったが、第２のスライディングコリレ
ータで基本コリレータブロック１０を３つ設けた場合
は、１／３の回数で相関出力のピークを得ることができ
る。

【００６５】また、相関ピークが得られた後コリレータ
として使用する場合にも、基本コリレータブロック１０
を複数用意してあるので、ピークとなった位相を中心に
前後にずれた位相で常に相関を取るようにすれば、位相
のずれがどの方向に向かっているかの判断ができ、刻々
位相を調整すること（同期追跡）が可能になり、常によ
い状態の相関出力を得ることができる。

【００６６】第２のスライディングコリレータの場合、
基本コリレータブロック１０は複数設けても差動アンプ
６０は１つで良いし、バッファアンプ４１についても、
各基本コリレータブロック１０からの出力を時系列に切
り替えてバッファアンプ４１に入力するようにすればバ
ッファアンプ４１も１つでよく、消費電力は増大しな
い。つまり、第２のスライディングコリレータは、消費
電力を増大することなく、高速に同期捕捉を行うことが
でき、且つ常時位相調整を行って同期追跡も可能とな
り、高精度の相関出力を得ることができる効果がある。

【００６７】次に、第１のスライディングコリレータを
用いたマッチドフィルタについて、図４を用いて説明す
る。図４は、本発明のマッチドフィルタの概略構成図で
ある。本発明のマッチドフィルタは、上記説明した第１
のスライディングコリレータの基本コリレータブロック
１０を、ＰＮコード長（例えば、１２８チップ数）だけ
並べ、それぞれのＰＮ符号の位相あるいはアナログ入力
の取り込み位相を１チップずつずらして実施すればよ
い。相関出力のピークが得られるまでの時間は通常のマ
ッチドフィルタと同じである。

【００６８】さらにマッチドフィルタの動作が完了し、
位相関係が明確になれば、すでに述べたようにマッチド
フィルタを構成している基本コリレータブロック１０の
中の複数本（せいぜい３本）を使用すればよく、不要な
本数は休ませることができ、消費電力の低減が簡単に達
成できる。

【００６９】また、複数パス（いわゆる遅延波）に対す
る対応も、自由に基本コリレータブロック１０の数（パ
ス数の３倍程度）を選ぶことにより、従来のマッチドフ
ィルタに比べ大幅に消費電力を低減できる。

【００７０】尚、オーバーサンプリング及び、Ｉ相，Ｑ
相各々に対する処理等は、上記コリレータ、スライディ
ングコリレータ、マッチドフィルタを複数個ならべて処
理をすれば達成できることは明らかである。

【００７１】次に、本発明のマッチドフィルタの詳細な
回路構成例について図５を使って説明する。図５は、本
発明のマッチドフィルタの回路構成例を示す回路図であ
る。図５に示したマッチドフィルタの特徴は、乗算器用
スイッチ２０′とサンプルホールド（Ｓ／Ｈ）用スイッ
チ５１とを別々に設けて構成している点である。

【００７２】これは、マッチドフィルタとして使用する
場合には、１シンボル期間内のＰＮ符号は変化しなくて
良いので、ＰＮ符号の「０」、「１」に従って乗算器用
スイッチ２０′-1〜２０′-nまでを固定的に正相又は逆
相の側に接続しておいて、常時アナログ入力信号と各Ｐ
Ｎ符号との乗算結果を出力している状態にする。

【００７３】そして、スイッチ制御回路ブロック１５内
の乗算用スイッチ制御回路１２によって、サンプル・ホ
ールド用スイッチ５１-1〜５１-nを１チップずつずらし
たタイミングで接続していって、アナログ入力信号とＰ
Ｎコードとの乗算結果を情報保持用静電容量５０-1〜５
０-nに保持するようになっている。また、図２説明と同
様にバッファアンプ４１の寄生容量の排除のためにリフ
レッシュ回路７０及びリフレッシュ用スイッチ８を設
け、相関出力を出力した後にリフレッシュの為の基準電
圧を与えるものである。

【００７４】図５のマッチドフィルタでは、乗算器用ス
イッチ２０′の切り替え制御が不要なので、制御回路
（論理回路）の低消費電力化につながる。

【００７５】次に、本発明のマッチドフィルタのレイア
ウトイメージについて図６を使って説明する。図６は、
図５に示したマッチドフィルタの基本コリレータブロッ
ク１０′部分のレイアウトイメージを示す回路図であ
る。図６では、縦方向の１列が基本コリレータブロック
１０′に相当し、基本コリレータブロック１０′が１シ
ンボルのチップ数分（ｎ個）設けられている。

【００７６】スライディングコリレータとして使用する
場合にも同様のレイアウトであるが、基本コリレータブ
ロック１０の数分の縦列を設ければよい。

【００７７】スライディングコリレータとして使用する
場合には、取り込むタイミングを１チップ分（基本コリ
レータブロック１０を複数段設ける場合には複数チップ
分）ずつ遅らせていくので、その間に加算演算を行え
ば、その次の取り込み動作を次々に実施していく事がで
きる。

【００７８】しかし、マッチドフィルタとして使用する
場合には、次々と信号を取り込まなければならないた
め、加算の時間を確保できないので、その対策として、
最初の取り込みのサンプルホールド用スイッチ５１及び
情報保持用静電容量５０及び加算用スイッチ４０を２回
路用意し、各々を切り替えて用いることによって、加算
をしている時間にも情報の取り込みを行える様にしてい
る。図６に示した選択回路は、１番目のサンプルホール
ド用スイッチ５１及び情報保持用静電容量５０及び加算
用スイッチ４０から成るサンプルホールド回路を１シン
ボル毎に切り替えるための回路である。

【００７９】本発明のスライディングコリレータ及びマ
ッチドフィルタの基本コリレータブロック１０部分のレ
イアウトは、サンプルホールド用静電容量（メモリーセ
ル）とそのスイッチを碁盤の目のように並べる構成にな
っており、ちょうどＤＲＡＭのようなレイアウトとな
り、ＤＲＡＭのレイアウトパターンの転用をはかる事が
できる効果もある。

【００８０】尚、本発明のスライディングコリレータ及
びマッチドフィルタにおいて、差動アンプ６０は必ずし
もその必要があるわけではなく、アナログ入力信号を反
転（逆相化）する反転回路（インバータ回路）を使用し
て同じ機能を果たせることは明白である。

【００８１】また、別の実施の形態として、図１を用い
て説明した実施の形態における正相逆相発生アンプ６の
代わりに、Ａ／Ｄ変換器を用いるようにしてもよい。

【００８２】ここで用いるＡ／Ｄ変換器の例として、第
１のＡ／Ｄ変換器は、予めしきい値としての直流レベル
電圧を設定しておき、受信したアナログ入力信号がしき
い値より大きい場合は＋側で｛１｝（例えば２．５Ｖ）
を出力し、受信したアナログ入力信号がしきい値より小
さい場合は−側で｛−１｝（例えば０．５Ｖ）を出力す
ることによって、アナログ信号を２種類の値を持つデジ
タル信号に変換して出力するようになっている。

【００８３】そして、乗算器スイッチ２０では、ＰＮコ
ードの値に応じて例えばＰＮコードが「１」の場合にＡ
／Ｄ変換器からの出力を取り込み、ＰＮコードが「０」
の場合には、Ａ／Ｄ変換器からの出力を取り込まないよ
うになっている。

【００８４】また、第２のＡ／Ｄ変換器としては、しき
い値帯に幅を持たせ、予め高い方のしきい値（第１のし
きい値）と低い方のしきい値（第２のしきい値）を設定
しておき、受信したアナログ入力信号が第１のしきい値
より大きい場合は例えば２．５Ｖを出力し、受信したア
ナログ入力信号が第２のしきい値より小さい場合は例え
ば０．５Ｖを出力し、受信したアナログ入力信号が第１
のしきい値と第２のしきい値の間である場合は例えば
１．５Ｖを出力することによって、アナログ信号を３種
類の値を持つデジタル信号に変換して出力するようにな
っている。

【００８５】本発明の実施の形態のスライディングコリ
レータ及びマッチドフィルタによれば、１段のアンプ
（差動アンプ６０）でアナログ入力信号の正相と逆相信
号を生成し、後は乗算器用スイッチ２０及び加算用スイ
ッチ４０の切り替え制御でアナログ入力信号とＰＮ符号
の乗算及び加算を行うので、極めて小さい消費電力でコ
リレータなどを構成できる効果がある。また、これによ
り小規模、小電力が必須条件となる移動体端末用のＬＳ
Ｉ開発に採用可能である。

【００８６】また、差動アンプ６０の代わりにＡ／Ｄ変
換器を用いても、簡単な仕組みのＡ／Ｄ変換器で差動ア
ンプ６０と同様の効果が得られる。

【００８７】また、マッチドフィルタをＬＳＩで構成し
ておけば、初期の同期をマッチドフィルタで探り、それ
以降はその一部の構成要素のみを動作させてコリレータ
動作を行うことにより、さらに低消費電力化を可能にす
る効果がある。

【００８８】また、本発明のスライディングコリレータ
及びマッチドフィルタを構成するＬＳＩのレイアウト
が、ＤＲＡＭのようにサンプルホールド用静電容量と複
数のスイッチを碁盤の目のように並べる構成になってお
り、ＤＲＡＭのレイアウトパターンの転用をはかる事が
できる効果がある。

【００８９】そして、本発明のスライディングコリレー
タ又はマッチドフィルタをＣＤＭＡ受信機の復調回路に
おける逆拡散回路として使用すれば、簡単な構成で小規
模で且つ消費電力を低減したＣＤＭＡ受信機が実現で
き、小型化、低消費電力が肝要な移動端末に適用できる
効果がある。

【００９０】

【発明の効果】請求項１記載の発明によれば、正相逆相
発生アンプが符号分割多重方式で変調されたアナログ信
号から正相信号と逆相信号とを生成して出力し、乗算器
が正相信号と逆相信号とを用いてアナログ信号と拡散符
号とを時系列にタイミングをずらしながら乗算し、複数
のサンプルホールド回路が乗算器の結果を保持し、加算
器が定められた期間毎にリフレッシュ動作を行い、この
定められた期間終了毎に全てのサンプルホールド回路の
値を加算するスライディングコリレータとしているの
で、アナログ信号のまま相関出力を得ることによって、
アナログ／デジタル変換器を不要にして消費電力を低減
できる効果がある。

【００９１】請求項２記載の発明によれば、Ａ／Ｄ変換
器が符号分割多重方式で変調されたアナログ信号を乗算
器数値のデジタル信号に変換し、乗算器がデジタル信号
と拡散符号とを時系列にタイミングをずらしながら乗算
し、複数のサンプルホールド回路が乗算器の結果を保持
し、加算器が定められた期間毎にリフレッシュ動作を行
い、この定められた期間終了毎に全てのサンプルホール
ド回路の値を加算するスライディングコリレータとして
いるので、簡単なデジタル信号から簡単な構成で相関出
力を得ることができる効果がある。

【００９２】請求項３記載の発明によれば、乗算器が、
１シンボル期間のチップ数の乗算器用スイッチで拡散符
号を構成する各符号の値に応じて正相信号又は逆相信号
或いはデジタル信号を選択して出力する請求項１又は請
求項２記載のスライディングコリレータとしているの
で、複数のスイッチで乗算器を構成でき、小規模化し且
つ消費電力を低減できる。

【００９３】請求項４記載の発明によれば、サンプルホ
ールド回路が、請求項３記載の乗算器の各乗算器用スイ
ッチに接続された静電容量であることを特徴とする請求
項１又は請求項２記載のスライディングコリレータとし
ているので、単純な静電容量でサンプルホールド回路を
構成でき、小規模化し且つ消費電力を低減できる。

【００９４】請求項５記載の発明によれば、加算器が、
請求項４記載の静電容量を一斉に導通させる静電容量と
対になる加算器用スイッチである請求項１又は請求項２
記載のスライディングコリレータとしているので、単純
なスイッチで加算器を構成でき、小規模化し且つ消費電
力を低減できる。

【００９５】請求項６記載の発明によれば、乗算器用ス
イッチ及び静電容量及び加算器用スイッチの対を１シン
ボル期間のチップ数分設けたものを基本コリレータブロ
ックとして、正相逆相発生アンプ又はＡ／Ｄ変換器と、
１シンボル期間のチップ数以上の基本コリレータブロッ
クを有するマッチドフィルタとしているので、１つの簡
単な構成のアンプと複数のスイッチ及び静電容量とでマ
ッチドフィルタを構成でき、小規模化し且つ消費電力を
低減できる効果がある。

【００９６】請求項７記載の発明によれば、逆拡散回路
として請求項１又は請求項２又は請求項３又は請求項４
又は請求項５記載のスライディングコリレータ若しくは
請求項６記載のマッチドフィルタを用いるＣＤＭＡ受信
機としているので、１つの簡単な構成のアンプ又はＡ／
Ｄ変換器と複数のスイッチ及び静電容量とで逆拡散回路
を構成でき、ＣＤＭＡ受信機を小規模化し且つ消費電力
を低減できる効果がある。

【図面の簡単な説明】

【図１】本発明に係るスライディングコリレータの一部
分の概略構成ブロックである。

【図２】本発明の第１のスライディングコリレータの相
関出力取得部分の回路図である。

【図３】本発明の第２のスライディングコリレータの相
関出力取得部分の概略構成ブロックである。

【図４】本発明のマッチドフィルタの概略構成図であ
る。

【図５】本発明のマッチドフィルタの回路構成例を示す
回路図ある。

【図６】図５に示したマッチドフィルタの基本コリレー
タブロック部分のレイアウトイメージを示す回路図であ
る。

【図７】従来のスライディングコリレータの一部分の構
成ブロックである。

【図８】従来のマッチドフィルタの構成例を示すブロッ
ク図である。

【図９】演算比の式（ａ）（ｂ）（ｃ）（ｄ）を示す。

【図１０】リフレッシュ回路の具体例（ａ）（ｂ）を示
す図である。

【符号の説明】

１…ＡＤ変換器、２，２'、２"…乗算器、３…ＰＮコー
ドレジスタ、４，４"…加算器、５，５'…サンプルホー
ルド回路、６…正相逆相発生アンプ、１０，１０"…基
本コリレータブロック、１１…クロック発生回路、１２
…乗算用スイッチ制御回路、１３…加算用スイッチ制御
回路、１５…スイッチ制御回路ブロック、２０，２０"
…乗算器用スイッチ、４０…加算用スイッチ、４１…バ
ッファアンプ、５０…情報保持用静電容量、５１…サン
プルホールド用スイッチ、６０…差動アンプ、７，７０
…リフレッシュ回路、８…リフレッシュ用スイッチ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 符号分割多重方式で変調されたアナログ
   信号を入力し、前記アナログ信号の正相信号と、前記ア
   ナログ信号の逆相信号とを出力する正相逆相発生アンプ
   と、前記正相逆相発生アンプから出力される正相信号及
   び逆相信号と拡散符号とを時系列にタイミングをずらし
   ながら乗算する乗算器と、前記乗算器の結果を保持する
   複数のサンプルホールド回路と、定められた期間終了毎
   に全ての前記サンプルホールド回路の値を加算する加算
   器であって、該加算器は１シンボル期間終了後の加算演
   算後に少なくとも１回、加算結果をリフレッシュするリ
   フレッシュ回路を備えたことを特徴とするスライディン
   グコリレータ。
2. 【請求項２】 符号分割多重方式で変調されたアナログ
   信号を数値のデジタル信号に変換するＡ／Ｄ変換器と、
   前記デジタル信号と拡散符号とを時系列にタイミングを
   ずらしながら乗算する乗算器と、前記乗算器の結果を保
   持する複数のサンプルホールド回路と、定められた期間
   終了毎に全ての前記サンプルホールド回路の値を加算す
   る加算器であって、該加算器は１シンボル期間終了後の
   加算演算後に少なくとも１回、加算結果をリフレッシュ
   するリフレッシュ回路を備えたことを特徴とするスライ
   ディングコリレータ。
3. 【請求項３】 乗算器が、拡散符号を構成する各符号の
   値に応じてアナログ信号の正相信号又は逆相信号或いは
   デジタル信号を選択して出力する１シンボル期間のチッ
   プ数の乗算器用スイッチを有する乗算器であることを特
   徴とする請求項１又は請求項２記載のスライディングコ
   リレータ。
4. 【請求項４】 サンプルホールド回路が、請求項３記載
   の乗算器の各乗算器用スイッチに接続された静電容量で
   あることを特徴とする請求項１又は請求項２記載のスラ
   イディングコリレータ。
5. 【請求項５】 加算器が、請求項４記載の静電容量を一
   斉に導通させる前記静電容量と対になる加算器用スイッ
   チであることを特徴とする請求項１又は請求項２記載の
   スライディングコリレータ。
6. 【請求項６】 請求項３乃至請求項５記載の乗算器用ス
   イッチ及び静電容量及び加算器用スイッチの組を１シン
   ボル期間のチップ数分設けたものを基本コリレータブロ
   ックとし、請求項１記載の正相逆相発生アンプ又は請求
   項２記載のＡ／Ｄ変換器と、１シンボル期間のチップ数
   以上の前記基本コリレータブロックを有することを特徴
   とするマッチドフィルタ。
7. 【請求項７】 逆拡散回路として請求項１又は請求項２
   又は請求項３又は請求項４又は請求項５記載のスライデ
   ィングコリレータ若しくは請求項６記載のマッチドフィ
   ルタを用いてＣＤＭＡ信号を受信復調することを特徴と
   するＣＤＭＡ受信機。