JP3652152B2 - スペクトラム拡散通信用相関回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、移動体通信や無線ＬＡＮ等におけるスペクトラム拡散通信システムの受信機側で用いられるスペクトラム拡散通信用相関器に係り、特に、この分野で不可欠とされるデジタルＭＦ（Matched Filter）に比べて大幅に論理回路規模を低減できるスペクトラム拡散通信用相関器に関する。
【０００２】
【従来の技術】
一般に移動体通信又は無線ＬＡＮ等に用いられるスペクトラム拡散（SpreadSpectrum:ＳＳ）通信システムでは、送信側で送信データに対して狭帯域変調（１次変調）を行い、更に拡散変調（２次変調）を行う、２段階の変調を行ってデータを送信し、受信側では、受信データに対して逆拡散を行って１次変調に戻してから、通常の検波回路でベースバンド信号の再生を行うようになっている。
【０００３】
そして、従来、スぺクトラム拡散された受信信号の相関を得るためのスペクトラム拡散通信用相関器は、逆拡散回路、符号分割多重変調波の復調回路で構成され、具体的に、スペクトラム拡散通信用相関器は、同期捕捉を行い、以降検出された同期位相て相関を取るために、論理回路で構成されたスライディングコリレータ（ＳＣ）が用いられている。
【０００４】
スライディングコリレータは、１ビットの相関器を用いて局発符号系列（拡散符号）を１ビットづつシフトさせ、毎回受信の符号系列との相関を求めるものであり、符号系列長だけのビット数について相関を求めれば、相関がピークとなる同期位相が求められ、同期捕捉が行われるものである。
【０００５】
ここで、従来の逆拡散回路の１つであるスライディングコリレータについて図６を用いて説明する。図６は、従来のスライディングコリレータの一部分の構成ブロック図である。
従来のスライディングコリレータにおける相関出力を取得する部分は、Ａ／Ｄ変換器３１と、乗算器３２と、ＰＮコードレジスタ３３と、加算器３４と、遅延要素３５とから構成されている。
【０００６】
上記従来のスライディングコリレータの各部を説明する。
Ａ／Ｄ変換器３１は、符号分割多重（Code Division Multiple Access：ＣＤＭＡ）変調されて送信され、アンテナ（図示せず）で受信されたアナログ信号を、デジタル信号に変換する高精度のアナログ／デジタル変換器である。
ＰＮコードレジスタ３３は、送信側でＣＤＭＡ変調に用いられたのと同じ拡散符号であるＰＮ（Pseudo Random Noise）符号コードを出力するレジスタである。
【０００７】
乗算器３２は、Ａ／Ｄ変換器３１から出力されるデジタルの受信データに、ＰＮコードレジスタ３３から出力されるＰＮコードを乗算する乗算器である。
加算器３４と遅延要素３５は、乗算器３２から出力される乗算結果を、１シンボル期間累積加算してその積分値を相関出力として出力するものである。
【０００８】
従来のスライディングコリレータの動作は、アンテナで受信された受信データのアナログ信号が、Ａ／Ｄ変換器３１でデジタル信号に変換され、ＰＮコードレジスタ３３から出力されるＰＮコードと乗算器３２で乗算され、加算器３４と遅延要素３５で累積加算されて、１シンボル分の加算結果が相関出力として出力されるようになっている。
そして、乗算器３２における乗算のタイミングを１チップずらして位相を変化させながら乗算、累積加算が繰り返され、相関出力がピークとなる同期位相が検出されるようになっている。
【０００９】
この逆拡散回路としてスライディングコリレータを用いる構成は、比較的簡易でゲート数も少なく、そのため消費電力も少ないというものであるが、同期捕捉を行うまでの時間は一般的には、１シンボル分の時間×１シンボル内のチップ数分だけかかるため、相関出力を得るまでの時間がかかるという問題がある。
【００１０】
相関出力を得るまでに時間がかかるという問題点を解決するために、スライディングコリレータの替わりに、マッチドフィルタ（整合フィル、若しくは Matched Filter：ＭＦ）をスペクトラム拡散通信用相関器に用いることが考えられている。
マッチドフィルタは、位相をずらした場合の相関を一斉に取ることにより、１シンボル時間内に同期捕捉を行うものである。
【００１１】
ここで、従来の逆拡散回路の別の例であるマッチドフィルタについて、図７を用いて説明する。図７は、従来のマッチドフィルタの構成例を示すブロック図である。
従来のマッチドフィルタは、Ａ／Ｄ変換器４１と、乗算器４２と、ＰＮコードレジスタ４３と、加算器４４と、サンプルホールド（Ｓ／Ｈ）回路４５とから構成されている。
【００１２】
上記従来のマッチドフィルタの各部を説明する。
Ａ／Ｄ変換器４１は、ＣＤＭＡ変調されているアナログの入力信号をデジタル信号に変換する変換器である。
サンプルホールド（Ｓ／Ｈ）回路４５は、複数個設けられており、Ａ／Ｄ変換器４１からのデジタル信号を順次取り込んで保持する回路である。
【００１３】
ＰＮコードレジスタ４３は、拡散符号であるＰＮ符号（コード）を出力するレジスタである。
乗算器４２は、各サンプルホールド回路４５で保持されたデジタル信号に対してＰＮコードレジスタ４３からのＰＮ符号を乗算する乗算器である。
加算器４４は、乗算器４２からの出力を一斉に加算する加算器である。
【００１４】
従来のマッチドフィルタの動作は、Ａ／Ｄ変換器４１でデジタル変換された入力信号が複数のＳ／Ｈ回路４５に順次保持され、そのＳ／Ｈ回路４５からの出力とＰＮコードレジスタ４３から出力されるＰＮ符号とが乗算器４２で乗算され、更に乗算器４２での乗算結果を加算器４４で一斉に加算して、加算結果が出力される。その加算結果から相関出力を得るようになっている。
【００１５】
しかしながら、一般的なマッチドフィルタでは、一斉に位相をずらした場合の相関を取るため、例えば上記説明したスライディングコリレータに対して、１シンボル内のチップ数倍のゲート数が必要となり、ゲート規模が増大し、消費電力の増大を招き、移動端末の受信機に用いるには事実上因難となっている。
【００１６】
【発明が解決しようとする課題】
このように、従来のスライディングコリレータでは、相関出力が得られるまでの時間が掛かるという問題があり、また、従来のマッチドフィルタでは、ゲート数が多くなり消費電力の増大をもたらすという問題点があった。
【００１７】
本発明は上記実情に鑑みて為されたもので、マッチドフィルタに比べ構成素子数を小規模にして相関出力を得ることができるスペクトラム拡散通信用相関回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記従来例の問題点を解決するための請求項１記載の発明は、スペクトラム拡散通信用相関回路において、スペクトラム拡散された受信信号を、少なくとも２シンボル分記憶する第１のメモリと第２のメモリとを備え、前記受信信号の１シンボル分を前記第１のメモリに書き込み、次の１シンボル分を１サンプル毎に前記第２のメモリに書き込みを行うと共に、書き込まれたスペクトラム拡散された信号について１シンボル分のデータを１サンプルづつスライドさせて書き込み速度より高速に前記第１のメモリ及び前記第２のメモリから読み出して拡散符号と積和演算を高速に行う処理を複数回繰り返すことを特徴としており、マッチドフィルタに比べ構成素子数を小規模にして相関出力を得ることができる。
【００１９】
上記従来例の問題点を解決するための請求項２記載の発明は、スペクトラム拡散通信用相関回路において、スペクトラム拡散された信号を受信する１つ以上の受信部と、前記受信した各スペクトラム拡散された信号を、少なくとも２シンボル分保持する第１のメモリと第２のメモリとを有する１つ以上のメモリ部と、前記メモリ部に保持された信号と拡散符号との乗算を行う１つ以上の乗算部と、前記乗算結果を加算する１つ以上の加算部とを備え、前記１つ以上の受信部から入力されるスペクトラム拡散された信号をチップ時間或いは当該チップ時間より短い時間で時間分割し、時間分割した信号を前記メモリ部の前記第１のメモリに１シンボル分保持し、次の１シンボル分について時間分割した信号を前記第２のメモリに書き込むと共に、当該保持後に前記チップ時間より短い時間に対して更に短い時間で高速に前記第１のメモリ及び前記第２のメモリから１シンボル分のデータを１サンプルづつスライドさせて読み出し、前記乗算部にて拡散符号との乗算を行い、当該乗算結果を前記加算部で加算して相関を得ることを特徴としており、マッチドフィルタに比べ構成素子数を小規模にして相関出力を得ることができる。
【００２０】
上記従来例の問題点を解決するための請求項３記載の発明は、請求項２記載のスペクトラム拡散通信用相関回路において、メモリ部は、書き込みと読み出しが同時に、しかも異なる時間幅で行うことができる２ポートメモリであることを特徴としている。
【００２１】
上記従来例の問題点を解決するための請求項４記載の発明は、請求項２記載のスペクトラム拡散通信用相関回路において、乗算部は、１ビットの拡散符号と多ビットのスペクトラム拡散された信号とを乗算する乗算器であり、拡散符号が「１」であれば多ビットをそのまま出力し、拡散符号が「０」であれば多ビットの反転を出力する論理により動作する乗算器であることを特徴としている。
【００２２】
上記従来例の問題点を解決するための請求項５記載の発明は、請求項２記載のスペクトラム拡散通信用相関回路において、加算部は、多ビットの加算器と、前記加算器からの出力を入力として１刻み時間だけ遅延させて前記加算器に戻す遅延素子とを有する累加算器であることを特徴としている。
【００２３】
上記従来例の問題点を解決するための請求項６記載の発明は、スペクトラム拡散通信用相関回路において、請求項１記載のスペクトラム拡散通信用相関器を２組設け、前記相関器における受信部を共通とし、前記受信部で検波されたスペクトラム拡散された信号の直交検波信号の同相成分（Ｉ）と直交成分（Ｑ）とを、異なる拡散符号にて乗算し、各々の乗算結果を加算することを特徴としている。
【００２４】
上記従来例の問題点を解決するための請求項７記載の発明は、スペクトラム拡散通信用相関回路において、請求項１のスペクトラム拡散通信用相関器を４組設け、２組をペアとして、当該ペアの相関器における受信部を共通とし、前記受信部で検波されたスペクトラム拡散された信号の直交検波信号の同相成分（Ｉ）と直交成分（Ｑ）とを、各ペア内で第１、第２の異なる拡散符号にて乗算し、各々の乗算結果を加算して得られた４つの相関出力を前記第１の拡散符号で演算した結果同士と前記第２の拡散符号で演算した結果同士とを各々加算して合成することを特徴としている。
【００２５】
上記従来例の問題点を解決するための請求項８記載の発明は、請求項２記載のスペクトラム拡散通信用相関回路において、メモリ部は、書き込みと読み出しが同時にしかも異なる時間幅で行うことができる２ポートメモリであり、読み出しは１シンボル分一時に多タップ及び多ビットで読み出し可能なメモリであることを特徴としている。
【００２６】
上記従来例の問題点を解決するための請求項９記載の発明は、請求項８記載のスペクトラム拡散通信用相関回路において、乗算部は、１ビットの拡散符号と多ビットのスペクトラム拡散された信号の多タップ数分とを乗算する乗算器であり、拡散符号が「１」であれば多ビットをそのまま出力し、拡散符号が「０」であれば多ビットの反転を出力する論理より動作する複数の乗算器であることを特徴としている。
【００２７】
上記従来例の問題点を解決するための請求項１０記載の発明は、請求項９記載のスペクトラム拡散通信用相関回路において、加算部は、複数の多ビットの加算器であり、乗算部で為された多タップの乗算結果を加算する複数加算器であることを特徴としている。
【００３１】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら説明する。
本発明の実施の形態に係るスペクトラム拡散通信用相関回路は、受信部から送出されてくるスペクトラム拡散された信号について、通常、いわゆるチップ時間間隔で拡散符号により処理されているところを、スペクトラム拡散された信号を一時的にメモリに記憶しておき、記憶されたスペクトラム拡散された信号を高速に読み出し、読み出した信号と拡散符号との積和演算を高速に行う処理を複数回繰り返すようにしたものであり、構成素子数を小規模にして相関出力を得ることができるものである。
【００３２】
具体的には、スペクトラム拡散された信号を少なくとも１シンボル分メモリに貯え、それを高速で読み出しつつ、拡散符号と高速に積和演算することで、受信部から入力されるスペクトラム拡散された信号の時間変換を実現するものである。
【００３３】
現在ＩＭＴ２０００でＡＲＩＢ（電波産業会）より提案されている、いわゆるＷ−ＣＤＭＡ（広帯域ＣＤＭＡ）は、チップ速度は４Ｍ（メガ）ｃｐｓ（chip per second）である。これに対し、Ｗ−ＣＤＭＡが実用化される２００１年のＬＳＩ（大規模集積回路）の製造プロセスを用いれば、ＣＭＯＳ（相補形ＭＯＳ）の場合、線幅が０．１８μｍ程度となり、使用するクロック周波数は、５００ＭＨｚから２Ｇ（ギガ）Ｈｚが予想されている。
【００３４】
すなわち、入力信号の周波数に比べはるかに高い処理が回路内において可能となる。チップ速度は４Ｍｃｐｓであるので、信号処理上からこの４倍程度のサンプリングで信号を刻み、拡散符号とのマッチングをより精密に観察する必要があるが、それでも受信信号の処理に用いられるクロックは１６ＭＨｚで処理することになり、他方、回路の内部処理に用いられるクロックのクロック速度として１．６ＧＨｚが使用可能となれば、受信信号の処理に対して内部処理が１００倍の処理能力を備えることとなる。
【００３５】
マッチドフィルタと同一の機能を達成させる場合は、例えば、通常行われているように１６ＭＨｚ刻みで受信したスペクトラム拡散された信号をメモリに蓄積し、それを例えば、１．６ＧＨｚの高速で読み出して、高速処理のスライディングコリレータにて高速に積和演算を行えば１００倍の速度で処理可能である。従って、チップ数（拡散率）が２５の場合であれば４倍オーバーサンプリングで、１００サンプル存在することになるため、１シンボルの相関をマッチドフィルタと同一の１シンボル時間で取ることが可能となる。
【００３６】
この場合、拡散コードは１シンボル分変化させないで、１００回繰り返し使用するものであるが、スペクトラム拡散された信号は１サンプル刻みでスライドさせる必要が有り、メモリとしては最低２シンボル分用意しておく必要がある。
【００３７】
先ず、１６ＭＨｚで１シンボル分を第１のメモリに書き込んだら、次の１シンボル分を１サンプル毎に第２のメモリに書き込みを行うと共に、第１及び第２のメモリから１．６ＧＨｚで１シンボル分のデータを１サンプルづつスライドさせて１００回読み出しを行う。
【００３８】
つまり、１シンボル分のデータが書き込まれた第１のメモリと１サンプル毎に書き込みが為される第２のメモリから１シンボル分のデータを１サンプルづつスライドさせて１．６ＧＨｚで１００回読み出しを行うということは、第２のメモリについては書き込みと読み出しが同時に行われていることになり、１シンボル分のデータを読み出す時間にちょうど次の１シンボル分のスペクトラム拡散された信号が第２のメモリに読み込まれることになる。
この動作を第１のメモリと第２のメモリとで交互に行えば、連続してスペクトラム拡散された信号のメモリへの書き込みと読み出しの動作を行うことができる。従って、マッチドフィルタと同様、常時、相関出力を送出することが可能になる。
【００３９】
上記拡散率はＷ−ＣＤＭＡの場合、物理チャネルにより異なるが、最低で４チップ、最大で２５６チップ必要となる。但し、この場合、チップ速度は４．０９６Ｍｃｐｓで一定と考えて良い。尚、将来、可変レートが想定されている１６．３８４Ｍｃｐｓまで高まる可能性はある。
従って、最大で２５６チップ必要とすると、現実には一個の高速処理のスライディングコリレータ（高速ＳＣ）では処理できないことになる。その場合には、複数の高速ＳＣを用意し、同様の演算を１サンプルづつずらして行えば良い。
【００４０】
具体的には、２５６チップの場合、１０２４サンプル（２５６チップ×４オーバーサンプリング）になるので、メモリからのデータ読み出しクロックとして、１．６ＧＨｚのクロックが使用可能であれは、１．６ＧＨｚのクロックで１００倍の処理を行うため、１１個の高速ＳＣを必要とする。１１個の高速ＳＣで１１００サンプル（１００サンプル×１１個）に対応可能となる。この場合でも１０２４タップのマッチドフィルタ（ＭＦ）を構成するハード規模に比べればはるかに少ないハード規模で実現できることになる。
【００４１】
本発明の実施の形態に係る回路では、ハード規模が１／１０程度にはなるので、Ｗ−ＣＤＭＡの復調部の大半を占めているＭＦ部が１／１０程度になることは、ＬＳＩコストを低減する効果がある。
【００４２】
尚、上記の例では、拡散符号を取り替えない場合を説明したが、信号の方を固定し、拡散符号を取り替えることを行えば、短時間で拡散符号の特定を行って相関出力を得ることが可能になる。
【００４３】
また、高速ＳＣの代わりにＭＦ構成の積和演算器を用意し、メモリからの読み出しをシンボル単位の多タップで行えば、その相関出力を極めて短時間、例えば、１ＧＨｚクロックの場合に、１ｎｓ（ナノ秒）で出力することが可能になる。これは多数のメモリを用意し、多数のシンボル単位の情報をそれらメモリに蓄積し、その相関出力を得る場合に効果的である。すなわち、本来であれば複数のＭＦが必要な場合でも１つのＭＦにて処理可能となる。
【００４４】
尚、Ｗ−ＣＤＭＡシステムにおいてＭＦ動作が必要なのは、初期同期の内、最初の第１止まり木のロングマスクシンボルを捕まえに行く時、つまり、シンボル同期及びスロット同期の確立時だけであり、それ以外は間欠的な動作が許される形態になっている。
初期同期は、この第１止まり木のロングマスクシンボルを捕まえた後、第２止まり木のロングマスクシンボルにてロングコードグループを特定する。これは同一時の入力信号を別のショートコードで復調することにより達成できる。更に第１止まり木のパイロットシンボルの場所にてロングコードを特定する。これにより初期同期は、おおよそ達成できる。
【００４５】
これらの動作を完了しなければならない時間は、これらの動作を複数の基地局に対し行って３秒以内とされている。この中で初期のロングマスクシンボルを捕まえに行く時間は極めて少時間（少なくとも１秒以内）であり、ここで消費電力が大きくなっても全体の通話時間に対して、上記動作を行うのはスイッチをＯＮした時だけであることを考慮すると、電池に対する影響はほとんど無いといえる。すなわち、通常はＳＣ動作を間欠的に実行するだけで良くなり、総合的に消費電力の低減も達成することができる。
【００４６】
次に、本発明の実施の形態に係るスペクトラム拡散通信用相関回路について図１を用いて説明する。図１は、本発明の実施の形態に係るスペクトラム拡散通信用相関回路の構成ブロック図である。尚、ここでは、先ず比較的動作が単純な、シンボル同期、無線スロット同期、フレーム同期が確立した後の動作（通常通信時）について説明する。
本実施の形態のスペクトラム拡散通信用相関回路（本回路）は、図１に示すように、時系列のＰＮ符号（ＰＮコード）を発生するコード発生器１３と、ＰＮ符号により変調されたスペクトラム拡散信号を入力し、そのアナログ信号をデジタル信号に変換するＡ／Ｄ変換器１１、そのデジタル信号を保持するメモリ部としての複数のサンプルホールド（Ｓ／Ｈ）回路１５と、複数のＳ／Ｈ回路１５からの出力とコード発生器１３から出力されるＰＮコードとを高速に積和演算処理する高速コリレータ１６と、Ｓ／Ｈ回路１５及びコード発生器１３及び高速コリレータ１６へのデータ等の入出力を制御する制御部１２とから構成されている。
【００４７】
通常通信時における本回路の動作を説明する。
サンプルホールド（Ｓ／Ｈ）回路１５は、入力されるデジタル信号を一時的に保持するメモリ部の役割を果たし、１シンボル分のデータが保持できるようにＳ／Ｈ回路１５を複数直列に接続したＳ／Ｈストリングを複数列備えている。そして、制御部１２の指示により、信号の１シンボル分のデータを先頭サンプルから順次シフトさせながら各Ｓ／Ｈ回路１５に取り込む。
ここでは、シンボル同期、無線スロット同期、フレーム同期が確立していることを前提にしているので、どの位相に特定のシンボルの先頭サンプルが存在するかは分かっているものである。
【００４８】
１シンボル分の信号をＳ／Ｈストリングに取り込む。例えば、拡散率１２８の場合、４倍オーバーサンプリングであれば、総数５１２個のＳ／Ｈ回路の直列接続に取り込む。
すると、制御部１２は、Ｓ／Ｈ回路１５に対し、今までの取り込み速度、すなわちサンプル速度（通常の４倍オーバーサンプリングであれば約１６ＭＨｚ、正確には４．０９６ＭＨｚの４倍）に対して、充分速い速度例えば１．６ＧＨｚで読み出しを行わせる。
【００４９】
その出力を受けて高速コリレータ１６は、１．６ＧＨｚの高速のクロックで積和演算を行う。この時、コード発生器１３より拡散符号（ＰＮコード）を順次１．６ＧＨｚのクロックで受け取る。ここで、コード発生器１３はコードレジスタであっても構わない。この符号の発生及び読み出しも同じ制御部１２よって制御される。
尚、高速コリレータ１６で為される乗算演算は、拡散符号が「１」であればメモリ部からのデータ（多ビット）をそのまま出力し、拡散符号が「０」であれば多ビットの反転を出力するものである。
【００５０】
この結果、１シンボルの書き込みに用した時間の１／１００の時間内にＳ／Ｈ回路１５からのデータ読み出し及び高速コリレータ１６での積和演算処理が完了する。従ってメモリ部の他のＳ／Ｈストリングに別のシンボルを格納しておけば、順次その相関も高速コリレータ１６にて得ることができる。
【００５１】
現実的には、同時刻に処理すべきシンボルは結構多く、受信信号としてシンボル単位でメモリ部に格納しなければならない信号は、アンテナ数が２本であるとすると、複素変調信号（Ｉ／Ｑ）、遅延波成分で計６本、更に、制御、トラフィックの複数チャネルを考慮すると合計２４〜４８本である。
【００５２】
尚、ＤＨＯ（タイバーシテイハンドオフ）時には他の基地局を同時期に捕らえなければならなくなるので、その１〜２倍になる。１倍とは、現在通信を実行中の当該基地局の信号再生の１部を割愛して、例えばパス数を低減するとか等を実施することによりハードを増加させないでＤＨＯを実行するものである。
【００５３】
また、拡散コードも複素変調化してあり、さらに拡散コードを変えて同時刻に送信されてくるマルチコードの場合や、第１止まり木と第２止まり木のロングコードマスクシンボルの場合には、入力信号を同じにしてコードのみ変えて相関出力を得る動作を行う必要がある。
【００５４】
従って、通常のＳＣを使用して相関を得ようとすると、ＳＣの本数は少なくとも９６本からその４〜５倍の５００本程度必要になる。
更に、この他に、同期を得るためのサーチャが必要であるが、通常サーチャにはマッチドフィルタ（ＭＦ）方式が使用されており、ハード規模はＳＣに比べ１００から３００倍程度となる。
【００５５】
具体的には、ＳＣのゲート数は約２００ゲート程度、同し演算精度のＭＦのゲート数は約６０ｋゲート程度必要である。但し、サーチャの動作ではＷ−ＣＤＭＡのデータ復調のための演算精度は必要としないので、１０ｋゲート程度で足りることになる。また、アンテナ毎にサーチャは必要であり、ＤＨＯ時に対応するためには、もう１つ必要となる場合もある。
【００５６】
上記の状況において、本回路を使用すれば、メモリ部は新設しなければならないが、高速コリレータの本数は１桁にすることが可能になり、大幅なハード規模の低減が可能である。
更に後述するように、同期捕捉のためのサーチャも不要となるので更に大幅なハード規模の低減がもたらされる。
【００５７】
尚、ここでメモリ部としてＳ／Ｈ回路を説明したが、勿論次の条件を満たすメモリなら何であっても良い。第１の条件として、データの書き込み速度と読み出し速度が可変にできる。第２の条件として、データの読み出しと書き込みが同時に実行できる。第３の条件として、１サンプル当たりのビット長は１ビット以上であり、できれば４〜６ビットであり、サンプル単位に同時書き込み読み出しが可能なこと。更に、以下は望ましい条件（第４の条件）として、読み出しはシンボル単位でも可能なこと（これは後述するマッチドフィルタ方式に対応するためである）。
【００５８】
よって、２ポートのＤＲＡＭ（Dynamic Random Access Memory）等が十分使用可能であり、デジタルのＦ／Ｆ（Flip-Flop）で組んだＳ／Ｈ回路に比べれば大幅なチップ占有面積の低減や消費電力の低威が可能となる。
【００５９】
本発明の実施の形態に係るスペクトラム拡散通信用相関回路において、Ｓ／Ｈ回路の替わりに２ポートメモリのメモリセルを用いた例について図２を使って説明する。図２は、本発明の実施の形態に係るスペクトラム拡散通信用回路の別の例の構成ブロック図である。
図２に示すように、当該回路は、Ａ／Ｄ変換器２１と、制御部２２と、コード発生器２３と、２ポートメモリ２０と、高速コリレータ２６とから構成されており、２ポートメモリ２０は、アドレスデコーダ２４と、複数のメモリセル２５と、アドレスデコーダ２７と、センスアンプ２８とから構成されている。
【００６０】
ここで、Ａ／Ｄ変換器２１と、コード発生器２３と、高速コリレータ２６は、図１に示したＡ／Ｄ変換器１１と、コード発生器１３と、高速コリレータ１６と同様の構成となっている。
図１の回路と相違する構成は、２ポートメモリ２０と制御部２２である。以下、これらについて説明する。
【００６１】
２ポートメモリ２０におけるメモリセル２５は、Ｓ／Ｈ回路１５と同様にＡ／Ｄ変換器２１からデジタルの入力信号をアドレスデコーダ２４を介して１サンプルづつ１シンボル分書き込まれて保持し、アドレスデコーダ２７によって１シンボル分の信号を１サンプル毎に読み出されるものである。
【００６２】
アドレスデコーダ２４は、Ａ／Ｄ変換器２１から入力されるデジタル信号を制御部２２から入力されるアドレスに従ってメモリセル２５に１６ＭＨｚのクロックにて書き込むものである。
また、アドレスデコーダ２７は、制御部２２から入力されるアドレスに従ってメモリセル２５からデータを１．６ＧＨｚのクロックで読み出してセンスアンプ２８に出力するものである。
センスアンプ２８は、アドレスデコーダ２７から入力されるデータを基準値と比較してクロックタイミングでＨ（High）又はＬ（Low）に増幅して高速コリレータ２６に出力するものである。
【００６３】
制御部２２は、コード発生器２３を制御して拡散符号（ＰＮコード）を高速コリレータ２６に出力させると共に、アドレスデコーダ２４，２７に書き込み又は読み出しのアクセスするメモリセル２５のアドレスを出力するものである。
【００６４】
図２における回路の動作を説明すると、受信信号がＡ／Ｄ変換器２１でデジタル信号に変換され、制御部２２で指定されたアドレスにアドレスデコーダ２４が変換されたデジタル信号をメモリセル２５に１６ＭＨｚのクロックで１シンボル分書き込む。１シンボル分書き込むと、続けて次の１シンボル分の書き込みを開始するが、アドレスデコーダ２７では制御部２２から指定されたアドレスに従ってメモリセル２５から既に書き込まれた１シンボル分のデータを１．６ＧＨｚのクロックで１サンプルづつシフトさせながら読み出してセンスアンプ２８に出力する。センスアンプ２８では入力信号を増幅して高速コリレータ２６に出力し、高速コリレータ２６で１．６ＧＨｚのクロックで高速に積和演算を行って相関を得て出力するものである。
【００６５】
以上では、シンボル同期、無線スロット同期、フレーム同期が確立した後の動作（通常通信時）について説明したが、次に、これらの同期が確立していない、初期同期時について説明する。
初期同期時には、移動機の電源スイッチをＯＮした状態で、未だシンボル同期、無線スロット同期、フレーム同期が確立しておらず、その状態で同期を特定しなければならないものである。
ＡＲＩＢの仕様では、以下の様にして、初期同期の確立を行う。
【００６６】
第１ステップとして、チップ同期、シンボル同期、無線スロット同期の確立を行う。
まず、第１止まり木のロングコードマスクシンボルを検出して、チップ同期、シンボル同期及び無線スロット同期を確立する。
以下、説明の条件として、第１止まり木のチップレートは４Ｍｃｐｓ、拡散率は２５６、とし、Ａ／Ｄ変換器１１からの信号入力を４倍オーバーサンプリング（１６Ｍｃｐｓ）、６ビットとする。
【００６７】
そして、初期同期時の構成及び動作を以下の（Ａ）〜（Ｎ）に説明する。尚、図１の例を基にして説明するが、各部の具体的構成及びデータの読み出し速度の精度等は、上述の図１のものとは異なり、高機能、高精度のものとなっている。
【００６８】
（Ａ）メモリ部は、１０２４タップ（６ビットが１０２４個横に並んているイメージ）＋α（数タップ）とする。
（Ｂ）このメモリ部にＡ／Ｄ変換器１１からの出力を順次書き込んで行く。書き込み速度は１６ＭＨｚのクロックを使用する。
（Ｃ）ちょうど１０２４タップ（ちょうど止まり木チャンネルの１シンボル分）書き込んだら、最初の１タップから順次１６．３８４ＧＨｚ（１６ＭＨｚの１０２４倍）の速度で読み出し、高速コリレータ１６に入力する。１６ＭＨｚでの書き込みは継続して進める。
【００６９】
（Ｄ）高速コリレータ１６は、１６ＧＨｚのクロックで積和演算を遂行する。この時の拡散コードは共通のショートコードである。
（Ｅ）高速コリレータ１６の速度は、サンプル速度の１０２４倍で動作するので、１サンプル分の相関を取得し終わった時に、丁度１サンプル時間掛かることになる。この終了時点で、１６ＭＨｚの速度で書き込みをしているので、１サンプル分の新たな入力データが取り込まれている。
【００７０】
（Ｆ）次に．１サンプル分ずらして、上記（Ｃ）の段階で１番目（最初の１タップ）から読み出しを開始したので、今度は２番目のタップから読み出しを開始し、１０２５番目のタップまでの１シンボル分のデータを１６ＧＨｚで読み出し、高速コリレータ１６にて積和演算を行う。高速コリレータ１６の加算回路は、（Ｄ）段階での最終結果をクリアしてから、演算を行う。
（Ｇ）このようにして、最初から順次演算を行い１０２４回繰り返すと、１シンボル分の相関出力を得ることができる。
（Ｈ）上記（Ｇ）段階が終了する時間は、丁度１シンボル時間に相当するのて、これを順次繰り返せは次のシンボルについても相関出力を得ることができる。
【００７１】
（Ｉ）ショートコードで拡散されているロングコードシンボルは、１０シンボルに１回だけ挿入されているので、１番近い基地局を探し出すには少なくとも１０シンボル分繰り返さなければならない（０．６２５ｍｓ／１０シンボル）。尚、この所要時間は通常のＭＦを使用する場合と変わらない。
（Ｊ）尚、メモリ部は、１０２４タップ有れば原理的に充分であるが、信号処理遅延の関係で消去してはいけない場合が有るため、余裕を設けている。１０２５タップ書き終えれば最初の１タップ目に帰って更新をして行けば良い。
【００７２】
（Ｋ）このようにして、少なくとも１０シンボル分見れば、隣接基地局も含め在籍基地局のチップ同期とシンボル同期及びロングコードマスクシンボルの位置から無線スロット同期を取ることが可能である。クロックが１６ＧＨｚであれば１つの高速コリレータにて実時間内に処理可能となる。この処理はプロファイラにより行われ、一番強い相関出力を比較して検出する論理と、その時間を特定する。
勿論、通信状況が悪ければ、この１０シンボル分（１無線スロットに相当）のデータだけで判断できない場合は次の１０シンボル分を合わせて判断する。プロファイラ内では１無線スロット内の同位相のサンプル刻みでの結果を加算等して判断するようにしている。いずれにせよ上記演算処理を連続して繰り返せば良い。
【００７３】
（Ｌ）クロックが１６ＧＨｚであれば、高速コリレータは１個で良いが、それほど速いものが得られない場合には、高速コリレータを複数用意することになる。例えば、１ＧＨｚ程度のクロックでしか動作できない場合には、合計で１６個の高速コリレータが必要になる。
（Ｎ）この場合、メモリ部からの読み出しの仕方と、複数の高速コリレータへの取り込み方法にいくつかの案が考えられる。以下、（ｉ）〜（iv）に説明する。
【００７４】
（ｉ）．１６ＧＨｚと同様に、１シンボル分（１０２４タップ）の１タップ（１サンプル）づつ１〜１６番目の高速コリレータから順次読み出しを行い、１７番目のサンプル以降も１〜１６番目の高速コリレータから順次読み出しを行い、最終的には１シンボル分の読み出しを行う。
【００７５】
高速コリレータへの取り込みを具体的に説明すると、１番目の高速コリレータは最初のサンプルから、２番目の高速コリレータは２サンプル目から行う。３番目以降も同様に実行する。１６番目の高速コリレータは１６サンプル目から取り込みを開始する。１６個の高速コリレータへ入力される符号は同一（位相を含めて）で良い。
【００７６】
この場合の問題点は、１番目以外の高速コリレータは、１シンボル分全部の相関を取れないことになる。例えば、２番目は１０２３サンプル分の相関を取り、１６番目は１０２４−１５＝１００９サンプル分の相関を取ることになる。
いわゆる部分相関であるが、１６番目も２％以下の減衰にしかならないので、初期同期を取る目的からすると問題にするほどではない。
【００７７】
（ii）．メモリ部に１０２４＋１６タップ（サンプル）分を記憶しておき、１〜１６番目の高速コリレータを用いて１サンプル毎に読み出しを行う。これが終了すると次は１７番目のサンプルから１〜１６番目の高速コリレータを用いて１サンプル毎に読み出しを行い、同様の処理を繰り返して１０４０タップ分の読み出しを行う。このようにすれば、全ての１６個の高速コリレータは１０２４サンプル分、すなわち１シンボル分の相関を得ることができる。
【００７８】
具体的な取り込みの仕方は、（ｉ）の場合と同様に、１番目の高速コリレータは最初から１０２４サンプルまで、２番目の高速コリレータは２サンプル目から１０２５サンプルまで行う。但しこの場合、メモリ部からの読み出し速度と高速コリレータにおける演算速度は１６タップ分だけ速くする必要がある。また、最初にメモリ部に蓄積すべきタップ数も１シンボル分より１６サンプル多く蓄積しておく必要があり、メモリ容量が僅かに増加する。
上記の場合も各高速コリレータに与える拡散符号は、位相も含め同一である。
【００７９】
（iii）．メモリ部からの読み出しは（ｉ）と同様に行う。全ての高速コリレータへの取り込みも同じサンプルを同時刻に取り込む。但し、各高速コリレータへの拡散符号は１サンプル時間だけ位相を変化させて与えている。すなわち、１番目の高速コリレータには１番目（１サンプル目と同じ）の符号から順次供給し、２番目の高速コリレータには２サンプル目の符号から順次供給し、最後は戻って１サンプル目で終了する。３番目の高速コリレータ以降も同様に符号を供給する。
【００８０】
この場合の問題点は、シンボルをまたいで相関を２番目の高速コリレータ以降は取ってしまうことになるが、ロングコードマスクシンボルでは、このシンボルのみショートコードで拡散されているため、他のシンボルをたとえまたいでも、そのまたいだ部分は単に雑音となるだけであり、また、その量も２％以下と極めて低いので、初期同期を取る目的からすると問題にするほどではない。
【００８１】
（iv）．上記方式ではメモリを１面しか用意していない場合を記述したが、メモリが多面必要なことは既に述べた通りであり、その数は少なくとも２４面以上必要である。
メモリを２２面用意し、先ず、１０シンボル分（１無線スロット）を前半の１１面に蓄積する。蓄積が完了したら例えばサンプル速度の１００倍の速度（１．６ＧＨｚ）で１シンボルの先頭からシンボル毎に１０シンボルの読み出しを開始する。この１０シンボルの出力を１０個の高速コリレータで受ける。この場合、同一の拡散符号を使用する。
【００８２】
１シンボル分の読み出し及び高速コリレータにおける演算が終了したら、次のサンプルからまた１シンボル分の処理を繰り返す。この動作が１０２４回完了して１シンボル分の相関出力を１０シンボル分得ることになる。後半の１１面のメモリマットにも、この時、次の１無線スロット分（１０シンボル分）の情報が貯えられている。
【００８３】
ここで、前半の１１面のメモリマットの内の１番目の情報と後半の１１面のメモリマットの１番目の情報内容は同じとする。したがって、両者のメモリには同時書き込みが行われており、この１番目のメモリマットの情報は、常に１無線スロットにおける１番目の情報を構成していることになる。このことはメモリマットが合計２１面有れば、順次読み出しが完了したメモリマットに新たな情報を書き込んで行けば良いことにもなる。１無線スロットの処理が完了したら、２番目の無線スロットについて、同じ高速コリレータを使用して新しい情報の蓄積されている１１面のメモリからの情報を用いて同じ動作を繰り返せば次の無線スロットの相関が得られる。
【００８４】
ＭＦのハード規模は復調部の半分を占めているので、これが従来のハード規模に比べて１／１０になることはＬＳＩの価格低減に極めて有効である。
【００８５】
次に、第２ステップとして、ロングコードグループの特定について説明する。無線スロットの同期が確立できれば、第２止まり木のロングコードマスクシンボルがどこに存在するかは分かるのでその情報をメモリに取り込む。実際には、第１止まり木のロングコードマスクシンボルと同じ位置に存在するので、取得する情報は同一位置にて得られることになる。
【００８６】
そして、メモリに取り込んだ情報を、例えば、１ＧＨｚ若しくは１６ＧＨｚのクロックを用いて高速に読み出す。具体的には、１サンプル目から１０２４サンプル目まで順次読み出す。この場合、シンボル同期が確立しているので、１サンプル目が必ずシンボルの先頭になっている。メモリから読み出された情報を高速コリレータを用いて１６種類の拡散符号を取り替えて処理をすればどれかで相関が得られるので、ロングコードグループの特定を行うことができる。
このロングコードクループの特定には、１ＧＨｚのクロックで動作させたとしても１つの高速コリレータにて僅か１６μｓで完了できる。尚、１シンボル時間は６２．５μｓである。
【００８７】
次に、第３ステップとして、ロングコードの特定及びフレーム同期の確立について説明する。
無線スロットの同期が確立できれば、第１止まり木のパイロットシンボルがどこに存在するかは分かるので、その情報をメモリに取り込む。今度は２シンボル分情報を取り込んでもよいし、遊んでいるメモリがあるのなら全パイロットシンボルの４シンボル分取り込むようにしてもよい。
【００８８】
情報の取り込みが完了したら、第２ステップの場合と同様に高速に読み出しを行う。位相差を含むロングコードの種類は１ロングコードクループ内に全部で３２通り、位相は１６無線スロットの繰り返しになるので１６通り存在するから、１つのコリレータでロングコードを取り替えて行っても３２（３２種類）×１６（１６位相）×４（４シンボル分のパイロット）×１（１μｓ：１ＧＨｚクロック使用の場合１シンボル分［１０２４サンプル］の相関を得るための時間）＝２０４８μｓ（約２ｍｓ）で特定できることになる。
【００８９】
通常のコリレータを用いて実時間でロングコードの特定を実行すると、１シンボル時間（６４μｓ）×３２（３２種類）×１６（１６位相）＝３２７６８μｓ（約３３ｍｓ）に、パイロットシンボルが１０シンボルに４回しか存在しないため、２．５（１０／４）倍、すなわち８０ｍｓ以上（約３３ｍｓ×２．５）はかかることになるので、従来のコリレータと比較して本回路を用いれば、大幅な時間短縮が可能である。
【００９０】
以上説明したように、高速で処理しなければならないのは、実は第１ステップのみであることが判る。現実問題として２００１年に実用化できるプロセス（ＣＭＯＳ ０．１８μｍ）を使用しても１６ＧＨｚのクロックを生成することは因難である。そこで、上述したように高速コリレータを複数用いれば達成可能であるが、その他の方法として、第１ステップの動作を時間的に間引いて、ロングコードマスクシンボルを見出すまでの時間を延ばして実行する方法が考えられる。
【００９１】
以下、理想状態でのそれぞれのステップでの所要時間を表記する。条件は１ＧＨｚクロックが使用可能な場合とする。
第１ステップ：０．６２５ｍｓ（従来の方式と同一）
第２ステップ：０．０１６ｍｓ（従来の方式では１無線スロット０．６２５ｍｓ）
第３ステップ：２ｍｓ（従来では８０ｍｓ）
【００９２】
現実的には、１つの処理に１無線スロットは必然であるので、無線スロット単位で表記する。
第１ステップ：１（従来の方式と同一）
第２ステップ：１（従来の方式と同一）
第３ステップ：４（従来では３２×１６＝５１２（５１２無線スロット×０．６２５ｍｓ＝３２０ｍｓ）となり、更に正確に処理するためにはこの４から５倍は掛かることになる。）
いずれにせよ、第３ステップの時間が主であり、本回路では第３ステップの時間を大幅に短縮しているので、第１ステップの時間をたとえ１桁上げても従来の方式に比べればなお勝っていることになる。
【００９３】
次に、第１ステップの時間を１桁上げて、例えば、１０倍の時間を掛けて処理する場合の例について説明する。
メモリ部には１０シンボル分のデータが取り込み可能となっており、通常の速度１６ＭＨｚのクロックにてまず２シンボル分のデータを取り込む。読み出しのクロックは１．６ＧＨｚとする。尚、高速コリレータの数を例えば１０個に増やせば、読み出しのクロックは１６０ＭＨｚで可能なのは前述した方式を用いれば良い。
【００９４】
メモリ部からの情報を１個の高速コリレータで１．６ＧＨｚのクロックで受け取り、１．６ＧＨｚのクロックで１シンボル分（１０２４サンプル）の演算を行う。次に、１サンプルずらして同様の処理を行う。これを１０２４回行い、１シンボル分の相関を取得する。また、メモリ部には上記２シンボル分（第１，２シンボル）のデータに続いて次の２シンボル分（第３，４シンボル）のデータを取り込む。そして、第２シンボルと第３シンボルのデータを用いて第２シンボルの相関を演算する。以降同様として第３〜１０のシンボルについて相関を得る。
【００９５】
そして、上記１０シンボル分の処理時間において、９シンボル分の処理が終了した段階で、１無線スロットにおける次の１０シンボル分の情報の内、２シンボル目の情報をメモリに書き込み始め、最初の１０シンボル目の情報の読み出しが完了する時点で書き込みを終了する。これを１０回繰り返せば１０シンボル分の全ての相関を取得するのに、１００シンボル分の時間、すなわち１０倍の時間かけて完了できる。これでも第１〜第３ステップの合計は２０無線スロット以下に収まるので、大幅な改善になる。
【００９６】
結局、現状のプロセスでも可能なクロック１６０ＭＨｚでも、高速コリレータを１０個、メモリを２面用意すれば、初期同期時間を１／１０以上の大幅な改善が可能となる。更にメモリ部のマット数を増加すれば上述の方式と（iv）の方式を合わせて行うことができ、更なる改善が可能である。特に、第３ステップの時間改善に寄与する。
【００９７】
次に、ＤＨＯ（ダイバーシティハンドオーバー或いはダイバーシティハンドオフ）時の動作について説明する。
現在通信を行っている基地局（現基地局）との通信環境が悪化した場合（多くの場合が通信を行っている基地局から遠ざかって近接する基地局（近接基地局）に近づいた状況となった場合）で、近接基地局との通信をした方が良い通信環境が得られる場合に、先ず近接基地局を探し出し、その近接基地局との交信を始めるが、現基地局からの情報と同じ情報を近接基地局から送ってもらい、両者を受信する。すなわちセルダイバーシティ受信を行い、両受信信号のレベルが所定値以上になるまで継続し、その後、現基地局との通信を切り、新しい隣接基地局との交信状態に移行する。これをソフトハンドオーバーとかソフトハンドオフと呼び、切れ目の無い交信を可能とするものである。このように、セルダイバーシティ受信を行ってソフトハンドオーバー若しくはソフトハンドオフを行うことがＤＨＯである。
【００９８】
ＡＲＩＢの仕様では、全ての基地局は非同期で動作している。そのため隣接基地局のチップ同期、シンボル同期、無線スロット同期を確立する過程は、上記初期同期の場合と同様の処理が必要になる。従って、通常ＤＨＯ用に新たにハードを増設することが行われている。具体的には、別に１アンテナ分を使用し、それを近接基地局に向けるとかの対策が取られている。
ここでは、ハードの空時間を利用し、ＤＨＯを行う方式を述べる。
【００９９】
尚、本ＤＨＯに対応していないハード構成であっても、前述したように、多数のメモリとその情報を逆変換（復調）する多数のスライディングコリレータとを設置してある。これらの数の最大は、移動機がスイッチＯＮした時に止まり木チャネルを捕捉する時であり、その動作が完了すればメモリもスライディングコリレータも多くは休止状態でよくなる。それをＤＨＯ時に使用すれば、問題なくハンドオーバー先の基地局からの情報を復調することができるものである。
【０１００】
次に、本回路を干渉キャンセラとして用いる場合について図３、図４を用いて説明する。図３は、本発明の実施の形態に係る相関回路を干渉キャンセラユニットに用いた構成ブロック図である。図４は、本実施の形態に係る干渉キャンセラユニットを用いた干渉キャンセラの構成ブロック図である。
干渉キャンセラユニット（ＩＣＵ）は、図３にその構成を示すようにＭＦを備え、更に干渉キャンセラは、図４に示すように、多数のＩＣＵから構成されているため、ＬＳＩ規模の増大、ＬＳＩ個数の増大をもたらしている。
【０１０１】
具体的には、ユーザ数×ステージ数×整数倍のＭＦが必要であり、ユーザ数は３００又は６００、ステージ数は少なくとも３、整数は少なくとも４又は８、従って３０００から１００００のＭＦが必要となる。
本実施の形態においては、上記ＭＦ部に高速演算処理可能な本回路を実施し、ＭＦの数を大幅に低減するものである。
【０１０２】
また、図４に示すように、受信部（ＲＸ）と２つの加算器（＋）の後段にメモリ部を設け、受信部及と遅延回路（Delay）又は複数のＩＣＵとの間、加算器と遅延回路又は複数のＩＣＵとの間、加算器と複数のＩＣＵとの間で処理速度の時間変換を行うようになっている。
従って、図３に示すマッチドフィルタ（ＭＦ）は、通常のＭＦと比べて高速積和演算の処理を行うものである。
【０１０３】
尚、本特許の基本概念はメモリによる時間変換を使用した相関器にあり、以下の概念を取り込んでもその効果に変わりはない。
（１）高速コリレータを用いた高速読み出し及び演算の際の多層クロックによる、クロック速度の低減。この場合、高速コリレータの本数は増加するので、消費電力の低減には直接結びつかない。
（２）オーバーサンプリングの倍数の可変。初期状態は、２倍て実施し、概略確定した後、４倍にするなど。
（３）高速コリレータ及びＭＦ（積和演算器）構成を複素型にする場合。
複素高速コリレータ（複素型高速ＳＣ）は、図８のように、原理的に４つの高速コリレータにより構成されるが、工夫することにより、ハード規模は４倍より少なくなり、約２倍の規模で構成可能である。尚、図８は、本発明の実施の形態に係るスペクトラム拡散通信回路における高速コリレータを複素型とした場合の回路構成ブロック図である。但し、図８においては、１つの複素型高速ＳＣ内に、コリレータは２個となっているのは、これはコリレータの前段で、拡散コードを乗算したＩ，Ｑ信号の加減算を行うようにしているため、４つのＩ，Ｑ信号について４つのコリレータを用いる必要がなくなり、２個のコリレータで処理可能となったものである。
【０１０４】
つまり、複素乗算の場合、以下の式に示すような、時間加算を行うものである。
（ＡI ＋ｊＡQ ）（ＣI ＋ｊＣQ ）＝ＡI ＣI −ＡQ ＣQ ＋ｊ（ＡI ＣQ ＋ＡQ ＣI ）
複素でない場合の１つのコリレータでは、ＡＣの時間加算を行っているが、複素の場合、本来、４つのコリレータを用い、ＡI ＣI 、ＡQ ＣQ、ＡI ＣQ 、ＡQＣIの時間加算を行ってから加減算を行うようにすると、理論的には４つのコリレータを必要とするが、図８に示す例では、ＡI ＣI −ＡQ ＣQとＡI ＣQ ＋ＡQＣI を演算してから、時間加算を行えば、ハード規模を減少可能とするものである。
【０１０５】
尚、図８の内容を説明すると、複素型の場合の構成は、スペクトラム拡散信号を入力し、アナログ信号をデジタル信号に変換する６ｂｉｔＡ／Ｄ変換器８１がＩ相信号とＱ相信号とに対応して設けられ、この６ｂｉｔＡ／Ｄ変換器８１から出力されるデジタル信号を保持し、高速に出力するメモリ部８２がそれぞれ設けられ、更に複素型ＳＣ８０ａ，８０ｂ，８０ｃに入力されるデータ及びコードその他の信号のタイミングをクロック（ＣＬＫ）によって調整するラッチ回路８３が複数設けられている。
【０１０６】
本発明の実施の形態に係るスペクトラム拡散通信用相関回路によれば、スペクトラム拡散された受信信号を１６ＭＨｚのクロックでＡ／Ｄ変換してメモリ部に１シンボル分書き込み、１００〜１０００倍の１．６ＧＨｚ〜１６ＧＨｚのクロックで１シンボル分のデータを複数回読み出すと共に、次の１シンボル分のデータをメモリ部に書き込みつつ、読み出した１シンボル分のデータを高速コリレータで高速演算処理を行うようにしているので、構成素子数を小規模にして相関出力を得ることができる効果がある。
【０１０７】
【実施例】
次に、本回路を用いた復調部の具体的且つ基本的な回路構成について図５を用いて説明する。図５は、本発明の実施例に係るスペクトラム拡散通信用相関回路の復調部の具体的構成ブロック図である。
本実施例の復調部は、図５に示すように、アンテナ５１と、ＲＦ部５２と、Ａ／Ｄ変換器５３と、メモリ部５４と、第１の高速コリレータ５５と、拡散符号発生器５６と、プロファイラ５７と、第２の高速コリレータ５８と、ＲＡＫＥ合成器５９と、データ及び音声処理部６０と、制御部６１と、フィンガメモリ６２とから基本的に構成されている。
【０１０８】
次に、図５に示した復調部の各部について具体的に説明する。
アンテナ５１は、通常２本用意され、ダイバーシティ受信を行う。ダイバーシティ受信とは、２本のアンテナで同一送信信号を受信し、復調した結果を合成し受信感度の向上を図るものである。
【０１０９】
ＲＦ（Radio Frequency：無線周波数）部５２は、ベースバンド（ＢＢ）信号を作成（復調）するものであり、直交検波を行いＩ成分（同相成分）とＱ成分（直交成分）に分離する。
【０１１０】
Ａ／Ｄ変換器５３は、ＲＦ部５２からのＢＢアナログ信号をデジタル信号に変換する。変換ビット数は４〜６ビット必要である。変換周波数は、４倍オーバーサンプリングであればＷ−ＣＤＭＡ（広帯域ＣＤＭＡ）の場合には１６ＭＨｚとなる。Ｉ／Ｑ信号、アンテナ毎に対し、それぞれ１個のＡ／Ｄ変換器が必要になるが、高速処理が可能であれば、時分割処理を行わせることで１個のＡ／Ｄ変換器で足りることになる。
【０１１１】
メモリ部５４は、Ａ／Ｄ変換器５３で変換されたデジタル信号を少なくとも１シンボル分以上であってシンボル単位で保持し、それを高速で読み出すものである。書き込み速度は、チップ速度の１〜４倍程度、読み出し速度は、その１０倍以上は必要である。この処理で、いわゆる時間変換を行う。具体的には、少なくとも４８シンボル〜１００シンボル分のメモリ容量が必要である。
尚、高速コリレータの替わりにＭＦ（マッチドフィルタ）を用いる場合は、シンボル単位での一斉読み出しが要求される。
また、ＤＨＯ用として、メモリ部５４′を備えている。
【０１１２】
第１の高速コリレータ（Digital SC）５５は、メモリ部５４に保持されているスペクトラム拡散された信号と拡散符号発生器５６からの拡散符号を取り込み、その積和演算を１シンボル単位に行う。チップレートに比べ高速動作が行われる。
また、第２の高速コリレータ（Digital SC）５８も第１の高速コリレータ５５と同様の動作を行うが、第２の高速コリレータの演算結果はプロファイラ５７に出力されるようになっている。
尚、第２の高速コリレータ５８の替わりにマッチドフィルタ（ＭＦ）を用いるようにしても構わない。
また、ＤＨＯ用として、高速コリレータ５８′を備えている。
【０１１３】
拡散符号発生器５６は、制御部６１からの指示により、指定された拡散符号を指定された位相で送出する。尚、拡散符号発生器の替わりに拡散符号を格納するレジスタであってもよい。
【０１１４】
プロファイラ５７は、第２の高速コリレータ５８（若しくはＭＦ）からの出力を取り込み演算を行い、パスを特定する。これにより初期同期の段階では、チップ同期、シンボル同期、無線スロット同期、フレーム同期を取ることができ、基地局の特定が可能になる。
また、接続先基地局が決まった通信状態においては、パスの検出を行う。これらの情報は制御部６１に送られ、制御部６１から第１の高速コリレータ５５、メモリ部５４、拡散符号発生器５６に指示が出力される。
また、ＤＨＯ用として、プロファイラ５７′を備え、ＤＨＯ時には、隣接基地局の特定とそのパスの特定を行う。
【０１１５】
第２の高速コリレータ５８の替わりに用いられるＭＦは、スペクトラム拡散された信号と拡散符号を取り込み、その積和演算を１シンボル単位に行う。チップレートに比べ高速動作が行われる。高速動作をすることにより複数のメモリからの情報を極めて高速に処理できるようになるので、干渉キャンセラへの応用が可能になる。
【０１１６】
ＲＡＫＥ合成部５９は、フィンガメモリ６２に取り込まれた第１の高速コリレータ５５からの相関出力を、パイロットシンボルを用いた位相補正を実施し、その後、複数パスの合成（ＲＡＫＥ合成）を行うものである。
また、ＲＡＫＥ合成部５９には、この他、受信信号と周波数を合わせる為のＡＦＣ、受信信号と雑音（他信号からの干渉を含む）の割合か現在どうなっているかを測定するＳＩＲ測定部などか含まれる。
【０１１７】
データ及び音声処理部６０は、誤り訂正を行うため送信側で実施した各種信号処理の逆変換（復調）を行う。これにはデインタリーブ、ビタビ復号、ＣＲＣデコーダ、リードソロモン複号（又はターボ復号）、音声ＣＯＤＥＣなとが存在する。
【０１１８】
以上、詳細に説明した通り、本発明の実施の形態に係るスペクトラム拡散通信用相関回路によれば、少ないゲート規模でＣＤＭＡの復調回路を構成でき、近い将来に、小規模で相関が得られる移動体端末用のＬＳＩを開発することができる効果がある。
【０１１９】
【発明の効果】
本発明によれば、スペクトラム拡散された受信信号を、少なくとも２シンボル分記憶する第１のメモリと第２のメモリとを備え、受信信号の１シンボル分を第１のメモリに書き込み、次の１シンボル分を１サンプル毎に第２のメモリに書き込みを行うと共に、書き込まれたスペクトラム拡散された信号について１シンボル分のデータを１サンプルづつスライドさせて書き込み速度より高速に第１のメモリ及び第２のメモリから読み出して拡散符号と積和演算を高速に行う処理を複数回繰り返すスペクトラム拡散通信用相関回路としているので、構成素子を小規模にして相関を得ることができる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るスペクトラム拡散通信用相関回路の構成ブロック図である。
【図２】本発明の実施の形態に係る別のスペクトラム拡散通信用相関回路の構成ブロック図である。
【図３】本回路を干渉キャンセラユニットに用いた場合の構成ブロック図である。
【図４】本回路を干渉キャンセラに用いた場合の構成ブロック図である。
【図５】本発明の実施の形態に係るスペクトラム拡散通信用回路の具体的一実施例を示す構成ブロック図である。
【図６】従来のスライディングコリレータの一部分の構成ブロック図である。
【図７】従来のマッチドフィルタの構成ブロック図である。
【図８】本発明の実施の形態に係るスペクトラム拡散通信回路における高速コリレータを複素型とした場合の回路構成ブロック図である。
【符号の説明】
１１，２１，３１，４１…Ａ／Ｄ変換器、 １２，２２…制御部、 １３，２３…コード発生器、 １５，２５…サンプルホールド（Ｓ／Ｈ）回路、 １６，２６…高速コリレータ、 ２０…２ポートメモリ、 ２４，２７…アドレスデコーダ、 ２８…センスアンプ、 ３２，４２…乗算器、 ３３，４３…ＰＮコードレジスタ、 ３４，４４…加算器、 ３５…遅延回路、 ４５…サンプルホールド（Ｓ／Ｈ）回路、 ５１…アンテナ、 ５２…ＲＦ部、 ５３…Ａ／Ｄ変換器、 ５４…メモリ部、 ５５…第１の高速コリレータ、 ５６…拡散符号発生器、 ５７…プロファイラ、 ５８…第２の高速コリレータ、 ５９…ＲＡＫＥ合成部、 ６０…データ及び音声処理部、 ６１…制御部、 ６２…フィンガメモリ、 ８１…６ｂｉｔＡ／Ｄ変換器、 ８２…メモリ部、 ８３…ラッチ回路
【発明の属する技術分野】
本発明は、移動体通信や無線ＬＡＮ等におけるスペクトラム拡散通信システムの受信機側で用いられるスペクトラム拡散通信用相関器に係り、特に、この分野で不可欠とされるデジタルＭＦ（Matched Filter）に比べて大幅に論理回路規模を低減できるスペクトラム拡散通信用相関器に関する。
【０００２】
【従来の技術】
一般に移動体通信又は無線ＬＡＮ等に用いられるスペクトラム拡散（SpreadSpectrum:ＳＳ）通信システムでは、送信側で送信データに対して狭帯域変調（１次変調）を行い、更に拡散変調（２次変調）を行う、２段階の変調を行ってデータを送信し、受信側では、受信データに対して逆拡散を行って１次変調に戻してから、通常の検波回路でベースバンド信号の再生を行うようになっている。
【０００３】
そして、従来、スぺクトラム拡散された受信信号の相関を得るためのスペクトラム拡散通信用相関器は、逆拡散回路、符号分割多重変調波の復調回路で構成され、具体的に、スペクトラム拡散通信用相関器は、同期捕捉を行い、以降検出された同期位相て相関を取るために、論理回路で構成されたスライディングコリレータ（ＳＣ）が用いられている。
【０００４】
スライディングコリレータは、１ビットの相関器を用いて局発符号系列（拡散符号）を１ビットづつシフトさせ、毎回受信の符号系列との相関を求めるものであり、符号系列長だけのビット数について相関を求めれば、相関がピークとなる同期位相が求められ、同期捕捉が行われるものである。
【０００５】
ここで、従来の逆拡散回路の１つであるスライディングコリレータについて図６を用いて説明する。図６は、従来のスライディングコリレータの一部分の構成ブロック図である。
従来のスライディングコリレータにおける相関出力を取得する部分は、Ａ／Ｄ変換器３１と、乗算器３２と、ＰＮコードレジスタ３３と、加算器３４と、遅延要素３５とから構成されている。
【０００６】
上記従来のスライディングコリレータの各部を説明する。
Ａ／Ｄ変換器３１は、符号分割多重（Code Division Multiple Access：ＣＤＭＡ）変調されて送信され、アンテナ（図示せず）で受信されたアナログ信号を、デジタル信号に変換する高精度のアナログ／デジタル変換器である。
ＰＮコードレジスタ３３は、送信側でＣＤＭＡ変調に用いられたのと同じ拡散符号であるＰＮ（Pseudo Random Noise）符号コードを出力するレジスタである。
【０００７】
乗算器３２は、Ａ／Ｄ変換器３１から出力されるデジタルの受信データに、ＰＮコードレジスタ３３から出力されるＰＮコードを乗算する乗算器である。
加算器３４と遅延要素３５は、乗算器３２から出力される乗算結果を、１シンボル期間累積加算してその積分値を相関出力として出力するものである。
【０００８】
従来のスライディングコリレータの動作は、アンテナで受信された受信データのアナログ信号が、Ａ／Ｄ変換器３１でデジタル信号に変換され、ＰＮコードレジスタ３３から出力されるＰＮコードと乗算器３２で乗算され、加算器３４と遅延要素３５で累積加算されて、１シンボル分の加算結果が相関出力として出力されるようになっている。
そして、乗算器３２における乗算のタイミングを１チップずらして位相を変化させながら乗算、累積加算が繰り返され、相関出力がピークとなる同期位相が検出されるようになっている。
【０００９】
この逆拡散回路としてスライディングコリレータを用いる構成は、比較的簡易でゲート数も少なく、そのため消費電力も少ないというものであるが、同期捕捉を行うまでの時間は一般的には、１シンボル分の時間×１シンボル内のチップ数分だけかかるため、相関出力を得るまでの時間がかかるという問題がある。
【００１０】
相関出力を得るまでに時間がかかるという問題点を解決するために、スライディングコリレータの替わりに、マッチドフィルタ（整合フィル、若しくは Matched Filter：ＭＦ）をスペクトラム拡散通信用相関器に用いることが考えられている。
マッチドフィルタは、位相をずらした場合の相関を一斉に取ることにより、１シンボル時間内に同期捕捉を行うものである。
【００１１】
ここで、従来の逆拡散回路の別の例であるマッチドフィルタについて、図７を用いて説明する。図７は、従来のマッチドフィルタの構成例を示すブロック図である。
従来のマッチドフィルタは、Ａ／Ｄ変換器４１と、乗算器４２と、ＰＮコードレジスタ４３と、加算器４４と、サンプルホールド（Ｓ／Ｈ）回路４５とから構成されている。
【００１２】
上記従来のマッチドフィルタの各部を説明する。
Ａ／Ｄ変換器４１は、ＣＤＭＡ変調されているアナログの入力信号をデジタル信号に変換する変換器である。
サンプルホールド（Ｓ／Ｈ）回路４５は、複数個設けられており、Ａ／Ｄ変換器４１からのデジタル信号を順次取り込んで保持する回路である。
【００１３】
ＰＮコードレジスタ４３は、拡散符号であるＰＮ符号（コード）を出力するレジスタである。
乗算器４２は、各サンプルホールド回路４５で保持されたデジタル信号に対してＰＮコードレジスタ４３からのＰＮ符号を乗算する乗算器である。
加算器４４は、乗算器４２からの出力を一斉に加算する加算器である。
【００１４】
従来のマッチドフィルタの動作は、Ａ／Ｄ変換器４１でデジタル変換された入力信号が複数のＳ／Ｈ回路４５に順次保持され、そのＳ／Ｈ回路４５からの出力とＰＮコードレジスタ４３から出力されるＰＮ符号とが乗算器４２で乗算され、更に乗算器４２での乗算結果を加算器４４で一斉に加算して、加算結果が出力される。その加算結果から相関出力を得るようになっている。
【００１５】
しかしながら、一般的なマッチドフィルタでは、一斉に位相をずらした場合の相関を取るため、例えば上記説明したスライディングコリレータに対して、１シンボル内のチップ数倍のゲート数が必要となり、ゲート規模が増大し、消費電力の増大を招き、移動端末の受信機に用いるには事実上因難となっている。
【００１６】
【発明が解決しようとする課題】
このように、従来のスライディングコリレータでは、相関出力が得られるまでの時間が掛かるという問題があり、また、従来のマッチドフィルタでは、ゲート数が多くなり消費電力の増大をもたらすという問題点があった。
【００１７】
本発明は上記実情に鑑みて為されたもので、マッチドフィルタに比べ構成素子数を小規模にして相関出力を得ることができるスペクトラム拡散通信用相関回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記従来例の問題点を解決するための請求項１記載の発明は、スペクトラム拡散通信用相関回路において、スペクトラム拡散された受信信号を、少なくとも２シンボル分記憶する第１のメモリと第２のメモリとを備え、前記受信信号の１シンボル分を前記第１のメモリに書き込み、次の１シンボル分を１サンプル毎に前記第２のメモリに書き込みを行うと共に、書き込まれたスペクトラム拡散された信号について１シンボル分のデータを１サンプルづつスライドさせて書き込み速度より高速に前記第１のメモリ及び前記第２のメモリから読み出して拡散符号と積和演算を高速に行う処理を複数回繰り返すことを特徴としており、マッチドフィルタに比べ構成素子数を小規模にして相関出力を得ることができる。
【００１９】
上記従来例の問題点を解決するための請求項２記載の発明は、スペクトラム拡散通信用相関回路において、スペクトラム拡散された信号を受信する１つ以上の受信部と、前記受信した各スペクトラム拡散された信号を、少なくとも２シンボル分保持する第１のメモリと第２のメモリとを有する１つ以上のメモリ部と、前記メモリ部に保持された信号と拡散符号との乗算を行う１つ以上の乗算部と、前記乗算結果を加算する１つ以上の加算部とを備え、前記１つ以上の受信部から入力されるスペクトラム拡散された信号をチップ時間或いは当該チップ時間より短い時間で時間分割し、時間分割した信号を前記メモリ部の前記第１のメモリに１シンボル分保持し、次の１シンボル分について時間分割した信号を前記第２のメモリに書き込むと共に、当該保持後に前記チップ時間より短い時間に対して更に短い時間で高速に前記第１のメモリ及び前記第２のメモリから１シンボル分のデータを１サンプルづつスライドさせて読み出し、前記乗算部にて拡散符号との乗算を行い、当該乗算結果を前記加算部で加算して相関を得ることを特徴としており、マッチドフィルタに比べ構成素子数を小規模にして相関出力を得ることができる。
【００２０】
上記従来例の問題点を解決するための請求項３記載の発明は、請求項２記載のスペクトラム拡散通信用相関回路において、メモリ部は、書き込みと読み出しが同時に、しかも異なる時間幅で行うことができる２ポートメモリであることを特徴としている。
【００２１】
上記従来例の問題点を解決するための請求項４記載の発明は、請求項２記載のスペクトラム拡散通信用相関回路において、乗算部は、１ビットの拡散符号と多ビットのスペクトラム拡散された信号とを乗算する乗算器であり、拡散符号が「１」であれば多ビットをそのまま出力し、拡散符号が「０」であれば多ビットの反転を出力する論理により動作する乗算器であることを特徴としている。
【００２２】
上記従来例の問題点を解決するための請求項５記載の発明は、請求項２記載のスペクトラム拡散通信用相関回路において、加算部は、多ビットの加算器と、前記加算器からの出力を入力として１刻み時間だけ遅延させて前記加算器に戻す遅延素子とを有する累加算器であることを特徴としている。
【００２３】
上記従来例の問題点を解決するための請求項６記載の発明は、スペクトラム拡散通信用相関回路において、請求項１記載のスペクトラム拡散通信用相関器を２組設け、前記相関器における受信部を共通とし、前記受信部で検波されたスペクトラム拡散された信号の直交検波信号の同相成分（Ｉ）と直交成分（Ｑ）とを、異なる拡散符号にて乗算し、各々の乗算結果を加算することを特徴としている。
【００２４】
上記従来例の問題点を解決するための請求項７記載の発明は、スペクトラム拡散通信用相関回路において、請求項１のスペクトラム拡散通信用相関器を４組設け、２組をペアとして、当該ペアの相関器における受信部を共通とし、前記受信部で検波されたスペクトラム拡散された信号の直交検波信号の同相成分（Ｉ）と直交成分（Ｑ）とを、各ペア内で第１、第２の異なる拡散符号にて乗算し、各々の乗算結果を加算して得られた４つの相関出力を前記第１の拡散符号で演算した結果同士と前記第２の拡散符号で演算した結果同士とを各々加算して合成することを特徴としている。
【００２５】
上記従来例の問題点を解決するための請求項８記載の発明は、請求項２記載のスペクトラム拡散通信用相関回路において、メモリ部は、書き込みと読み出しが同時にしかも異なる時間幅で行うことができる２ポートメモリであり、読み出しは１シンボル分一時に多タップ及び多ビットで読み出し可能なメモリであることを特徴としている。
【００２６】
上記従来例の問題点を解決するための請求項９記載の発明は、請求項８記載のスペクトラム拡散通信用相関回路において、乗算部は、１ビットの拡散符号と多ビットのスペクトラム拡散された信号の多タップ数分とを乗算する乗算器であり、拡散符号が「１」であれば多ビットをそのまま出力し、拡散符号が「０」であれば多ビットの反転を出力する論理より動作する複数の乗算器であることを特徴としている。
【００２７】
上記従来例の問題点を解決するための請求項１０記載の発明は、請求項９記載のスペクトラム拡散通信用相関回路において、加算部は、複数の多ビットの加算器であり、乗算部で為された多タップの乗算結果を加算する複数加算器であることを特徴としている。
【００３１】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら説明する。
本発明の実施の形態に係るスペクトラム拡散通信用相関回路は、受信部から送出されてくるスペクトラム拡散された信号について、通常、いわゆるチップ時間間隔で拡散符号により処理されているところを、スペクトラム拡散された信号を一時的にメモリに記憶しておき、記憶されたスペクトラム拡散された信号を高速に読み出し、読み出した信号と拡散符号との積和演算を高速に行う処理を複数回繰り返すようにしたものであり、構成素子数を小規模にして相関出力を得ることができるものである。
【００３２】
具体的には、スペクトラム拡散された信号を少なくとも１シンボル分メモリに貯え、それを高速で読み出しつつ、拡散符号と高速に積和演算することで、受信部から入力されるスペクトラム拡散された信号の時間変換を実現するものである。
【００３３】
現在ＩＭＴ２０００でＡＲＩＢ（電波産業会）より提案されている、いわゆるＷ−ＣＤＭＡ（広帯域ＣＤＭＡ）は、チップ速度は４Ｍ（メガ）ｃｐｓ（chip per second）である。これに対し、Ｗ−ＣＤＭＡが実用化される２００１年のＬＳＩ（大規模集積回路）の製造プロセスを用いれば、ＣＭＯＳ（相補形ＭＯＳ）の場合、線幅が０．１８μｍ程度となり、使用するクロック周波数は、５００ＭＨｚから２Ｇ（ギガ）Ｈｚが予想されている。
【００３４】
すなわち、入力信号の周波数に比べはるかに高い処理が回路内において可能となる。チップ速度は４Ｍｃｐｓであるので、信号処理上からこの４倍程度のサンプリングで信号を刻み、拡散符号とのマッチングをより精密に観察する必要があるが、それでも受信信号の処理に用いられるクロックは１６ＭＨｚで処理することになり、他方、回路の内部処理に用いられるクロックのクロック速度として１．６ＧＨｚが使用可能となれば、受信信号の処理に対して内部処理が１００倍の処理能力を備えることとなる。
【００３５】
マッチドフィルタと同一の機能を達成させる場合は、例えば、通常行われているように１６ＭＨｚ刻みで受信したスペクトラム拡散された信号をメモリに蓄積し、それを例えば、１．６ＧＨｚの高速で読み出して、高速処理のスライディングコリレータにて高速に積和演算を行えば１００倍の速度で処理可能である。従って、チップ数（拡散率）が２５の場合であれば４倍オーバーサンプリングで、１００サンプル存在することになるため、１シンボルの相関をマッチドフィルタと同一の１シンボル時間で取ることが可能となる。
【００３６】
この場合、拡散コードは１シンボル分変化させないで、１００回繰り返し使用するものであるが、スペクトラム拡散された信号は１サンプル刻みでスライドさせる必要が有り、メモリとしては最低２シンボル分用意しておく必要がある。
【００３７】
先ず、１６ＭＨｚで１シンボル分を第１のメモリに書き込んだら、次の１シンボル分を１サンプル毎に第２のメモリに書き込みを行うと共に、第１及び第２のメモリから１．６ＧＨｚで１シンボル分のデータを１サンプルづつスライドさせて１００回読み出しを行う。
【００３８】
つまり、１シンボル分のデータが書き込まれた第１のメモリと１サンプル毎に書き込みが為される第２のメモリから１シンボル分のデータを１サンプルづつスライドさせて１．６ＧＨｚで１００回読み出しを行うということは、第２のメモリについては書き込みと読み出しが同時に行われていることになり、１シンボル分のデータを読み出す時間にちょうど次の１シンボル分のスペクトラム拡散された信号が第２のメモリに読み込まれることになる。
この動作を第１のメモリと第２のメモリとで交互に行えば、連続してスペクトラム拡散された信号のメモリへの書き込みと読み出しの動作を行うことができる。従って、マッチドフィルタと同様、常時、相関出力を送出することが可能になる。
【００３９】
上記拡散率はＷ−ＣＤＭＡの場合、物理チャネルにより異なるが、最低で４チップ、最大で２５６チップ必要となる。但し、この場合、チップ速度は４．０９６Ｍｃｐｓで一定と考えて良い。尚、将来、可変レートが想定されている１６．３８４Ｍｃｐｓまで高まる可能性はある。
従って、最大で２５６チップ必要とすると、現実には一個の高速処理のスライディングコリレータ（高速ＳＣ）では処理できないことになる。その場合には、複数の高速ＳＣを用意し、同様の演算を１サンプルづつずらして行えば良い。
【００４０】
具体的には、２５６チップの場合、１０２４サンプル（２５６チップ×４オーバーサンプリング）になるので、メモリからのデータ読み出しクロックとして、１．６ＧＨｚのクロックが使用可能であれは、１．６ＧＨｚのクロックで１００倍の処理を行うため、１１個の高速ＳＣを必要とする。１１個の高速ＳＣで１１００サンプル（１００サンプル×１１個）に対応可能となる。この場合でも１０２４タップのマッチドフィルタ（ＭＦ）を構成するハード規模に比べればはるかに少ないハード規模で実現できることになる。
【００４１】
本発明の実施の形態に係る回路では、ハード規模が１／１０程度にはなるので、Ｗ−ＣＤＭＡの復調部の大半を占めているＭＦ部が１／１０程度になることは、ＬＳＩコストを低減する効果がある。
【００４２】
尚、上記の例では、拡散符号を取り替えない場合を説明したが、信号の方を固定し、拡散符号を取り替えることを行えば、短時間で拡散符号の特定を行って相関出力を得ることが可能になる。
【００４３】
また、高速ＳＣの代わりにＭＦ構成の積和演算器を用意し、メモリからの読み出しをシンボル単位の多タップで行えば、その相関出力を極めて短時間、例えば、１ＧＨｚクロックの場合に、１ｎｓ（ナノ秒）で出力することが可能になる。これは多数のメモリを用意し、多数のシンボル単位の情報をそれらメモリに蓄積し、その相関出力を得る場合に効果的である。すなわち、本来であれば複数のＭＦが必要な場合でも１つのＭＦにて処理可能となる。
【００４４】
尚、Ｗ−ＣＤＭＡシステムにおいてＭＦ動作が必要なのは、初期同期の内、最初の第１止まり木のロングマスクシンボルを捕まえに行く時、つまり、シンボル同期及びスロット同期の確立時だけであり、それ以外は間欠的な動作が許される形態になっている。
初期同期は、この第１止まり木のロングマスクシンボルを捕まえた後、第２止まり木のロングマスクシンボルにてロングコードグループを特定する。これは同一時の入力信号を別のショートコードで復調することにより達成できる。更に第１止まり木のパイロットシンボルの場所にてロングコードを特定する。これにより初期同期は、おおよそ達成できる。
【００４５】
これらの動作を完了しなければならない時間は、これらの動作を複数の基地局に対し行って３秒以内とされている。この中で初期のロングマスクシンボルを捕まえに行く時間は極めて少時間（少なくとも１秒以内）であり、ここで消費電力が大きくなっても全体の通話時間に対して、上記動作を行うのはスイッチをＯＮした時だけであることを考慮すると、電池に対する影響はほとんど無いといえる。すなわち、通常はＳＣ動作を間欠的に実行するだけで良くなり、総合的に消費電力の低減も達成することができる。
【００４６】
次に、本発明の実施の形態に係るスペクトラム拡散通信用相関回路について図１を用いて説明する。図１は、本発明の実施の形態に係るスペクトラム拡散通信用相関回路の構成ブロック図である。尚、ここでは、先ず比較的動作が単純な、シンボル同期、無線スロット同期、フレーム同期が確立した後の動作（通常通信時）について説明する。
本実施の形態のスペクトラム拡散通信用相関回路（本回路）は、図１に示すように、時系列のＰＮ符号（ＰＮコード）を発生するコード発生器１３と、ＰＮ符号により変調されたスペクトラム拡散信号を入力し、そのアナログ信号をデジタル信号に変換するＡ／Ｄ変換器１１、そのデジタル信号を保持するメモリ部としての複数のサンプルホールド（Ｓ／Ｈ）回路１５と、複数のＳ／Ｈ回路１５からの出力とコード発生器１３から出力されるＰＮコードとを高速に積和演算処理する高速コリレータ１６と、Ｓ／Ｈ回路１５及びコード発生器１３及び高速コリレータ１６へのデータ等の入出力を制御する制御部１２とから構成されている。
【００４７】
通常通信時における本回路の動作を説明する。
サンプルホールド（Ｓ／Ｈ）回路１５は、入力されるデジタル信号を一時的に保持するメモリ部の役割を果たし、１シンボル分のデータが保持できるようにＳ／Ｈ回路１５を複数直列に接続したＳ／Ｈストリングを複数列備えている。そして、制御部１２の指示により、信号の１シンボル分のデータを先頭サンプルから順次シフトさせながら各Ｓ／Ｈ回路１５に取り込む。
ここでは、シンボル同期、無線スロット同期、フレーム同期が確立していることを前提にしているので、どの位相に特定のシンボルの先頭サンプルが存在するかは分かっているものである。
【００４８】
１シンボル分の信号をＳ／Ｈストリングに取り込む。例えば、拡散率１２８の場合、４倍オーバーサンプリングであれば、総数５１２個のＳ／Ｈ回路の直列接続に取り込む。
すると、制御部１２は、Ｓ／Ｈ回路１５に対し、今までの取り込み速度、すなわちサンプル速度（通常の４倍オーバーサンプリングであれば約１６ＭＨｚ、正確には４．０９６ＭＨｚの４倍）に対して、充分速い速度例えば１．６ＧＨｚで読み出しを行わせる。
【００４９】
その出力を受けて高速コリレータ１６は、１．６ＧＨｚの高速のクロックで積和演算を行う。この時、コード発生器１３より拡散符号（ＰＮコード）を順次１．６ＧＨｚのクロックで受け取る。ここで、コード発生器１３はコードレジスタであっても構わない。この符号の発生及び読み出しも同じ制御部１２よって制御される。
尚、高速コリレータ１６で為される乗算演算は、拡散符号が「１」であればメモリ部からのデータ（多ビット）をそのまま出力し、拡散符号が「０」であれば多ビットの反転を出力するものである。
【００５０】
この結果、１シンボルの書き込みに用した時間の１／１００の時間内にＳ／Ｈ回路１５からのデータ読み出し及び高速コリレータ１６での積和演算処理が完了する。従ってメモリ部の他のＳ／Ｈストリングに別のシンボルを格納しておけば、順次その相関も高速コリレータ１６にて得ることができる。
【００５１】
現実的には、同時刻に処理すべきシンボルは結構多く、受信信号としてシンボル単位でメモリ部に格納しなければならない信号は、アンテナ数が２本であるとすると、複素変調信号（Ｉ／Ｑ）、遅延波成分で計６本、更に、制御、トラフィックの複数チャネルを考慮すると合計２４〜４８本である。
【００５２】
尚、ＤＨＯ（タイバーシテイハンドオフ）時には他の基地局を同時期に捕らえなければならなくなるので、その１〜２倍になる。１倍とは、現在通信を実行中の当該基地局の信号再生の１部を割愛して、例えばパス数を低減するとか等を実施することによりハードを増加させないでＤＨＯを実行するものである。
【００５３】
また、拡散コードも複素変調化してあり、さらに拡散コードを変えて同時刻に送信されてくるマルチコードの場合や、第１止まり木と第２止まり木のロングコードマスクシンボルの場合には、入力信号を同じにしてコードのみ変えて相関出力を得る動作を行う必要がある。
【００５４】
従って、通常のＳＣを使用して相関を得ようとすると、ＳＣの本数は少なくとも９６本からその４〜５倍の５００本程度必要になる。
更に、この他に、同期を得るためのサーチャが必要であるが、通常サーチャにはマッチドフィルタ（ＭＦ）方式が使用されており、ハード規模はＳＣに比べ１００から３００倍程度となる。
【００５５】
具体的には、ＳＣのゲート数は約２００ゲート程度、同し演算精度のＭＦのゲート数は約６０ｋゲート程度必要である。但し、サーチャの動作ではＷ−ＣＤＭＡのデータ復調のための演算精度は必要としないので、１０ｋゲート程度で足りることになる。また、アンテナ毎にサーチャは必要であり、ＤＨＯ時に対応するためには、もう１つ必要となる場合もある。
【００５６】
上記の状況において、本回路を使用すれば、メモリ部は新設しなければならないが、高速コリレータの本数は１桁にすることが可能になり、大幅なハード規模の低減が可能である。
更に後述するように、同期捕捉のためのサーチャも不要となるので更に大幅なハード規模の低減がもたらされる。
【００５７】
尚、ここでメモリ部としてＳ／Ｈ回路を説明したが、勿論次の条件を満たすメモリなら何であっても良い。第１の条件として、データの書き込み速度と読み出し速度が可変にできる。第２の条件として、データの読み出しと書き込みが同時に実行できる。第３の条件として、１サンプル当たりのビット長は１ビット以上であり、できれば４〜６ビットであり、サンプル単位に同時書き込み読み出しが可能なこと。更に、以下は望ましい条件（第４の条件）として、読み出しはシンボル単位でも可能なこと（これは後述するマッチドフィルタ方式に対応するためである）。
【００５８】
よって、２ポートのＤＲＡＭ（Dynamic Random Access Memory）等が十分使用可能であり、デジタルのＦ／Ｆ（Flip-Flop）で組んだＳ／Ｈ回路に比べれば大幅なチップ占有面積の低減や消費電力の低威が可能となる。
【００５９】
本発明の実施の形態に係るスペクトラム拡散通信用相関回路において、Ｓ／Ｈ回路の替わりに２ポートメモリのメモリセルを用いた例について図２を使って説明する。図２は、本発明の実施の形態に係るスペクトラム拡散通信用回路の別の例の構成ブロック図である。
図２に示すように、当該回路は、Ａ／Ｄ変換器２１と、制御部２２と、コード発生器２３と、２ポートメモリ２０と、高速コリレータ２６とから構成されており、２ポートメモリ２０は、アドレスデコーダ２４と、複数のメモリセル２５と、アドレスデコーダ２７と、センスアンプ２８とから構成されている。
【００６０】
ここで、Ａ／Ｄ変換器２１と、コード発生器２３と、高速コリレータ２６は、図１に示したＡ／Ｄ変換器１１と、コード発生器１３と、高速コリレータ１６と同様の構成となっている。
図１の回路と相違する構成は、２ポートメモリ２０と制御部２２である。以下、これらについて説明する。
【００６１】
２ポートメモリ２０におけるメモリセル２５は、Ｓ／Ｈ回路１５と同様にＡ／Ｄ変換器２１からデジタルの入力信号をアドレスデコーダ２４を介して１サンプルづつ１シンボル分書き込まれて保持し、アドレスデコーダ２７によって１シンボル分の信号を１サンプル毎に読み出されるものである。
【００６２】
アドレスデコーダ２４は、Ａ／Ｄ変換器２１から入力されるデジタル信号を制御部２２から入力されるアドレスに従ってメモリセル２５に１６ＭＨｚのクロックにて書き込むものである。
また、アドレスデコーダ２７は、制御部２２から入力されるアドレスに従ってメモリセル２５からデータを１．６ＧＨｚのクロックで読み出してセンスアンプ２８に出力するものである。
センスアンプ２８は、アドレスデコーダ２７から入力されるデータを基準値と比較してクロックタイミングでＨ（High）又はＬ（Low）に増幅して高速コリレータ２６に出力するものである。
【００６３】
制御部２２は、コード発生器２３を制御して拡散符号（ＰＮコード）を高速コリレータ２６に出力させると共に、アドレスデコーダ２４，２７に書き込み又は読み出しのアクセスするメモリセル２５のアドレスを出力するものである。
【００６４】
図２における回路の動作を説明すると、受信信号がＡ／Ｄ変換器２１でデジタル信号に変換され、制御部２２で指定されたアドレスにアドレスデコーダ２４が変換されたデジタル信号をメモリセル２５に１６ＭＨｚのクロックで１シンボル分書き込む。１シンボル分書き込むと、続けて次の１シンボル分の書き込みを開始するが、アドレスデコーダ２７では制御部２２から指定されたアドレスに従ってメモリセル２５から既に書き込まれた１シンボル分のデータを１．６ＧＨｚのクロックで１サンプルづつシフトさせながら読み出してセンスアンプ２８に出力する。センスアンプ２８では入力信号を増幅して高速コリレータ２６に出力し、高速コリレータ２６で１．６ＧＨｚのクロックで高速に積和演算を行って相関を得て出力するものである。
【００６５】
以上では、シンボル同期、無線スロット同期、フレーム同期が確立した後の動作（通常通信時）について説明したが、次に、これらの同期が確立していない、初期同期時について説明する。
初期同期時には、移動機の電源スイッチをＯＮした状態で、未だシンボル同期、無線スロット同期、フレーム同期が確立しておらず、その状態で同期を特定しなければならないものである。
ＡＲＩＢの仕様では、以下の様にして、初期同期の確立を行う。
【００６６】
第１ステップとして、チップ同期、シンボル同期、無線スロット同期の確立を行う。
まず、第１止まり木のロングコードマスクシンボルを検出して、チップ同期、シンボル同期及び無線スロット同期を確立する。
以下、説明の条件として、第１止まり木のチップレートは４Ｍｃｐｓ、拡散率は２５６、とし、Ａ／Ｄ変換器１１からの信号入力を４倍オーバーサンプリング（１６Ｍｃｐｓ）、６ビットとする。
【００６７】
そして、初期同期時の構成及び動作を以下の（Ａ）〜（Ｎ）に説明する。尚、図１の例を基にして説明するが、各部の具体的構成及びデータの読み出し速度の精度等は、上述の図１のものとは異なり、高機能、高精度のものとなっている。
【００６８】
（Ａ）メモリ部は、１０２４タップ（６ビットが１０２４個横に並んているイメージ）＋α（数タップ）とする。
（Ｂ）このメモリ部にＡ／Ｄ変換器１１からの出力を順次書き込んで行く。書き込み速度は１６ＭＨｚのクロックを使用する。
（Ｃ）ちょうど１０２４タップ（ちょうど止まり木チャンネルの１シンボル分）書き込んだら、最初の１タップから順次１６．３８４ＧＨｚ（１６ＭＨｚの１０２４倍）の速度で読み出し、高速コリレータ１６に入力する。１６ＭＨｚでの書き込みは継続して進める。
【００６９】
（Ｄ）高速コリレータ１６は、１６ＧＨｚのクロックで積和演算を遂行する。この時の拡散コードは共通のショートコードである。
（Ｅ）高速コリレータ１６の速度は、サンプル速度の１０２４倍で動作するので、１サンプル分の相関を取得し終わった時に、丁度１サンプル時間掛かることになる。この終了時点で、１６ＭＨｚの速度で書き込みをしているので、１サンプル分の新たな入力データが取り込まれている。
【００７０】
（Ｆ）次に．１サンプル分ずらして、上記（Ｃ）の段階で１番目（最初の１タップ）から読み出しを開始したので、今度は２番目のタップから読み出しを開始し、１０２５番目のタップまでの１シンボル分のデータを１６ＧＨｚで読み出し、高速コリレータ１６にて積和演算を行う。高速コリレータ１６の加算回路は、（Ｄ）段階での最終結果をクリアしてから、演算を行う。
（Ｇ）このようにして、最初から順次演算を行い１０２４回繰り返すと、１シンボル分の相関出力を得ることができる。
（Ｈ）上記（Ｇ）段階が終了する時間は、丁度１シンボル時間に相当するのて、これを順次繰り返せは次のシンボルについても相関出力を得ることができる。
【００７１】
（Ｉ）ショートコードで拡散されているロングコードシンボルは、１０シンボルに１回だけ挿入されているので、１番近い基地局を探し出すには少なくとも１０シンボル分繰り返さなければならない（０．６２５ｍｓ／１０シンボル）。尚、この所要時間は通常のＭＦを使用する場合と変わらない。
（Ｊ）尚、メモリ部は、１０２４タップ有れば原理的に充分であるが、信号処理遅延の関係で消去してはいけない場合が有るため、余裕を設けている。１０２５タップ書き終えれば最初の１タップ目に帰って更新をして行けば良い。
【００７２】
（Ｋ）このようにして、少なくとも１０シンボル分見れば、隣接基地局も含め在籍基地局のチップ同期とシンボル同期及びロングコードマスクシンボルの位置から無線スロット同期を取ることが可能である。クロックが１６ＧＨｚであれば１つの高速コリレータにて実時間内に処理可能となる。この処理はプロファイラにより行われ、一番強い相関出力を比較して検出する論理と、その時間を特定する。
勿論、通信状況が悪ければ、この１０シンボル分（１無線スロットに相当）のデータだけで判断できない場合は次の１０シンボル分を合わせて判断する。プロファイラ内では１無線スロット内の同位相のサンプル刻みでの結果を加算等して判断するようにしている。いずれにせよ上記演算処理を連続して繰り返せば良い。
【００７３】
（Ｌ）クロックが１６ＧＨｚであれば、高速コリレータは１個で良いが、それほど速いものが得られない場合には、高速コリレータを複数用意することになる。例えば、１ＧＨｚ程度のクロックでしか動作できない場合には、合計で１６個の高速コリレータが必要になる。
（Ｎ）この場合、メモリ部からの読み出しの仕方と、複数の高速コリレータへの取り込み方法にいくつかの案が考えられる。以下、（ｉ）〜（iv）に説明する。
【００７４】
（ｉ）．１６ＧＨｚと同様に、１シンボル分（１０２４タップ）の１タップ（１サンプル）づつ１〜１６番目の高速コリレータから順次読み出しを行い、１７番目のサンプル以降も１〜１６番目の高速コリレータから順次読み出しを行い、最終的には１シンボル分の読み出しを行う。
【００７５】
高速コリレータへの取り込みを具体的に説明すると、１番目の高速コリレータは最初のサンプルから、２番目の高速コリレータは２サンプル目から行う。３番目以降も同様に実行する。１６番目の高速コリレータは１６サンプル目から取り込みを開始する。１６個の高速コリレータへ入力される符号は同一（位相を含めて）で良い。
【００７６】
この場合の問題点は、１番目以外の高速コリレータは、１シンボル分全部の相関を取れないことになる。例えば、２番目は１０２３サンプル分の相関を取り、１６番目は１０２４−１５＝１００９サンプル分の相関を取ることになる。
いわゆる部分相関であるが、１６番目も２％以下の減衰にしかならないので、初期同期を取る目的からすると問題にするほどではない。
【００７７】
（ii）．メモリ部に１０２４＋１６タップ（サンプル）分を記憶しておき、１〜１６番目の高速コリレータを用いて１サンプル毎に読み出しを行う。これが終了すると次は１７番目のサンプルから１〜１６番目の高速コリレータを用いて１サンプル毎に読み出しを行い、同様の処理を繰り返して１０４０タップ分の読み出しを行う。このようにすれば、全ての１６個の高速コリレータは１０２４サンプル分、すなわち１シンボル分の相関を得ることができる。
【００７８】
具体的な取り込みの仕方は、（ｉ）の場合と同様に、１番目の高速コリレータは最初から１０２４サンプルまで、２番目の高速コリレータは２サンプル目から１０２５サンプルまで行う。但しこの場合、メモリ部からの読み出し速度と高速コリレータにおける演算速度は１６タップ分だけ速くする必要がある。また、最初にメモリ部に蓄積すべきタップ数も１シンボル分より１６サンプル多く蓄積しておく必要があり、メモリ容量が僅かに増加する。
上記の場合も各高速コリレータに与える拡散符号は、位相も含め同一である。
【００７９】
（iii）．メモリ部からの読み出しは（ｉ）と同様に行う。全ての高速コリレータへの取り込みも同じサンプルを同時刻に取り込む。但し、各高速コリレータへの拡散符号は１サンプル時間だけ位相を変化させて与えている。すなわち、１番目の高速コリレータには１番目（１サンプル目と同じ）の符号から順次供給し、２番目の高速コリレータには２サンプル目の符号から順次供給し、最後は戻って１サンプル目で終了する。３番目の高速コリレータ以降も同様に符号を供給する。
【００８０】
この場合の問題点は、シンボルをまたいで相関を２番目の高速コリレータ以降は取ってしまうことになるが、ロングコードマスクシンボルでは、このシンボルのみショートコードで拡散されているため、他のシンボルをたとえまたいでも、そのまたいだ部分は単に雑音となるだけであり、また、その量も２％以下と極めて低いので、初期同期を取る目的からすると問題にするほどではない。
【００８１】
（iv）．上記方式ではメモリを１面しか用意していない場合を記述したが、メモリが多面必要なことは既に述べた通りであり、その数は少なくとも２４面以上必要である。
メモリを２２面用意し、先ず、１０シンボル分（１無線スロット）を前半の１１面に蓄積する。蓄積が完了したら例えばサンプル速度の１００倍の速度（１．６ＧＨｚ）で１シンボルの先頭からシンボル毎に１０シンボルの読み出しを開始する。この１０シンボルの出力を１０個の高速コリレータで受ける。この場合、同一の拡散符号を使用する。
【００８２】
１シンボル分の読み出し及び高速コリレータにおける演算が終了したら、次のサンプルからまた１シンボル分の処理を繰り返す。この動作が１０２４回完了して１シンボル分の相関出力を１０シンボル分得ることになる。後半の１１面のメモリマットにも、この時、次の１無線スロット分（１０シンボル分）の情報が貯えられている。
【００８３】
ここで、前半の１１面のメモリマットの内の１番目の情報と後半の１１面のメモリマットの１番目の情報内容は同じとする。したがって、両者のメモリには同時書き込みが行われており、この１番目のメモリマットの情報は、常に１無線スロットにおける１番目の情報を構成していることになる。このことはメモリマットが合計２１面有れば、順次読み出しが完了したメモリマットに新たな情報を書き込んで行けば良いことにもなる。１無線スロットの処理が完了したら、２番目の無線スロットについて、同じ高速コリレータを使用して新しい情報の蓄積されている１１面のメモリからの情報を用いて同じ動作を繰り返せば次の無線スロットの相関が得られる。
【００８４】
ＭＦのハード規模は復調部の半分を占めているので、これが従来のハード規模に比べて１／１０になることはＬＳＩの価格低減に極めて有効である。
【００８５】
次に、第２ステップとして、ロングコードグループの特定について説明する。無線スロットの同期が確立できれば、第２止まり木のロングコードマスクシンボルがどこに存在するかは分かるのでその情報をメモリに取り込む。実際には、第１止まり木のロングコードマスクシンボルと同じ位置に存在するので、取得する情報は同一位置にて得られることになる。
【００８６】
そして、メモリに取り込んだ情報を、例えば、１ＧＨｚ若しくは１６ＧＨｚのクロックを用いて高速に読み出す。具体的には、１サンプル目から１０２４サンプル目まで順次読み出す。この場合、シンボル同期が確立しているので、１サンプル目が必ずシンボルの先頭になっている。メモリから読み出された情報を高速コリレータを用いて１６種類の拡散符号を取り替えて処理をすればどれかで相関が得られるので、ロングコードグループの特定を行うことができる。
このロングコードクループの特定には、１ＧＨｚのクロックで動作させたとしても１つの高速コリレータにて僅か１６μｓで完了できる。尚、１シンボル時間は６２．５μｓである。
【００８７】
次に、第３ステップとして、ロングコードの特定及びフレーム同期の確立について説明する。
無線スロットの同期が確立できれば、第１止まり木のパイロットシンボルがどこに存在するかは分かるので、その情報をメモリに取り込む。今度は２シンボル分情報を取り込んでもよいし、遊んでいるメモリがあるのなら全パイロットシンボルの４シンボル分取り込むようにしてもよい。
【００８８】
情報の取り込みが完了したら、第２ステップの場合と同様に高速に読み出しを行う。位相差を含むロングコードの種類は１ロングコードクループ内に全部で３２通り、位相は１６無線スロットの繰り返しになるので１６通り存在するから、１つのコリレータでロングコードを取り替えて行っても３２（３２種類）×１６（１６位相）×４（４シンボル分のパイロット）×１（１μｓ：１ＧＨｚクロック使用の場合１シンボル分［１０２４サンプル］の相関を得るための時間）＝２０４８μｓ（約２ｍｓ）で特定できることになる。
【００８９】
通常のコリレータを用いて実時間でロングコードの特定を実行すると、１シンボル時間（６４μｓ）×３２（３２種類）×１６（１６位相）＝３２７６８μｓ（約３３ｍｓ）に、パイロットシンボルが１０シンボルに４回しか存在しないため、２．５（１０／４）倍、すなわち８０ｍｓ以上（約３３ｍｓ×２．５）はかかることになるので、従来のコリレータと比較して本回路を用いれば、大幅な時間短縮が可能である。
【００９０】
以上説明したように、高速で処理しなければならないのは、実は第１ステップのみであることが判る。現実問題として２００１年に実用化できるプロセス（ＣＭＯＳ ０．１８μｍ）を使用しても１６ＧＨｚのクロックを生成することは因難である。そこで、上述したように高速コリレータを複数用いれば達成可能であるが、その他の方法として、第１ステップの動作を時間的に間引いて、ロングコードマスクシンボルを見出すまでの時間を延ばして実行する方法が考えられる。
【００９１】
以下、理想状態でのそれぞれのステップでの所要時間を表記する。条件は１ＧＨｚクロックが使用可能な場合とする。
第１ステップ：０．６２５ｍｓ（従来の方式と同一）
第２ステップ：０．０１６ｍｓ（従来の方式では１無線スロット０．６２５ｍｓ）
第３ステップ：２ｍｓ（従来では８０ｍｓ）
【００９２】
現実的には、１つの処理に１無線スロットは必然であるので、無線スロット単位で表記する。
第１ステップ：１（従来の方式と同一）
第２ステップ：１（従来の方式と同一）
第３ステップ：４（従来では３２×１６＝５１２（５１２無線スロット×０．６２５ｍｓ＝３２０ｍｓ）となり、更に正確に処理するためにはこの４から５倍は掛かることになる。）
いずれにせよ、第３ステップの時間が主であり、本回路では第３ステップの時間を大幅に短縮しているので、第１ステップの時間をたとえ１桁上げても従来の方式に比べればなお勝っていることになる。
【００９３】
次に、第１ステップの時間を１桁上げて、例えば、１０倍の時間を掛けて処理する場合の例について説明する。
メモリ部には１０シンボル分のデータが取り込み可能となっており、通常の速度１６ＭＨｚのクロックにてまず２シンボル分のデータを取り込む。読み出しのクロックは１．６ＧＨｚとする。尚、高速コリレータの数を例えば１０個に増やせば、読み出しのクロックは１６０ＭＨｚで可能なのは前述した方式を用いれば良い。
【００９４】
メモリ部からの情報を１個の高速コリレータで１．６ＧＨｚのクロックで受け取り、１．６ＧＨｚのクロックで１シンボル分（１０２４サンプル）の演算を行う。次に、１サンプルずらして同様の処理を行う。これを１０２４回行い、１シンボル分の相関を取得する。また、メモリ部には上記２シンボル分（第１，２シンボル）のデータに続いて次の２シンボル分（第３，４シンボル）のデータを取り込む。そして、第２シンボルと第３シンボルのデータを用いて第２シンボルの相関を演算する。以降同様として第３〜１０のシンボルについて相関を得る。
【００９５】
そして、上記１０シンボル分の処理時間において、９シンボル分の処理が終了した段階で、１無線スロットにおける次の１０シンボル分の情報の内、２シンボル目の情報をメモリに書き込み始め、最初の１０シンボル目の情報の読み出しが完了する時点で書き込みを終了する。これを１０回繰り返せば１０シンボル分の全ての相関を取得するのに、１００シンボル分の時間、すなわち１０倍の時間かけて完了できる。これでも第１〜第３ステップの合計は２０無線スロット以下に収まるので、大幅な改善になる。
【００９６】
結局、現状のプロセスでも可能なクロック１６０ＭＨｚでも、高速コリレータを１０個、メモリを２面用意すれば、初期同期時間を１／１０以上の大幅な改善が可能となる。更にメモリ部のマット数を増加すれば上述の方式と（iv）の方式を合わせて行うことができ、更なる改善が可能である。特に、第３ステップの時間改善に寄与する。
【００９７】
次に、ＤＨＯ（ダイバーシティハンドオーバー或いはダイバーシティハンドオフ）時の動作について説明する。
現在通信を行っている基地局（現基地局）との通信環境が悪化した場合（多くの場合が通信を行っている基地局から遠ざかって近接する基地局（近接基地局）に近づいた状況となった場合）で、近接基地局との通信をした方が良い通信環境が得られる場合に、先ず近接基地局を探し出し、その近接基地局との交信を始めるが、現基地局からの情報と同じ情報を近接基地局から送ってもらい、両者を受信する。すなわちセルダイバーシティ受信を行い、両受信信号のレベルが所定値以上になるまで継続し、その後、現基地局との通信を切り、新しい隣接基地局との交信状態に移行する。これをソフトハンドオーバーとかソフトハンドオフと呼び、切れ目の無い交信を可能とするものである。このように、セルダイバーシティ受信を行ってソフトハンドオーバー若しくはソフトハンドオフを行うことがＤＨＯである。
【００９８】
ＡＲＩＢの仕様では、全ての基地局は非同期で動作している。そのため隣接基地局のチップ同期、シンボル同期、無線スロット同期を確立する過程は、上記初期同期の場合と同様の処理が必要になる。従って、通常ＤＨＯ用に新たにハードを増設することが行われている。具体的には、別に１アンテナ分を使用し、それを近接基地局に向けるとかの対策が取られている。
ここでは、ハードの空時間を利用し、ＤＨＯを行う方式を述べる。
【００９９】
尚、本ＤＨＯに対応していないハード構成であっても、前述したように、多数のメモリとその情報を逆変換（復調）する多数のスライディングコリレータとを設置してある。これらの数の最大は、移動機がスイッチＯＮした時に止まり木チャネルを捕捉する時であり、その動作が完了すればメモリもスライディングコリレータも多くは休止状態でよくなる。それをＤＨＯ時に使用すれば、問題なくハンドオーバー先の基地局からの情報を復調することができるものである。
【０１００】
次に、本回路を干渉キャンセラとして用いる場合について図３、図４を用いて説明する。図３は、本発明の実施の形態に係る相関回路を干渉キャンセラユニットに用いた構成ブロック図である。図４は、本実施の形態に係る干渉キャンセラユニットを用いた干渉キャンセラの構成ブロック図である。
干渉キャンセラユニット（ＩＣＵ）は、図３にその構成を示すようにＭＦを備え、更に干渉キャンセラは、図４に示すように、多数のＩＣＵから構成されているため、ＬＳＩ規模の増大、ＬＳＩ個数の増大をもたらしている。
【０１０１】
具体的には、ユーザ数×ステージ数×整数倍のＭＦが必要であり、ユーザ数は３００又は６００、ステージ数は少なくとも３、整数は少なくとも４又は８、従って３０００から１００００のＭＦが必要となる。
本実施の形態においては、上記ＭＦ部に高速演算処理可能な本回路を実施し、ＭＦの数を大幅に低減するものである。
【０１０２】
また、図４に示すように、受信部（ＲＸ）と２つの加算器（＋）の後段にメモリ部を設け、受信部及と遅延回路（Delay）又は複数のＩＣＵとの間、加算器と遅延回路又は複数のＩＣＵとの間、加算器と複数のＩＣＵとの間で処理速度の時間変換を行うようになっている。
従って、図３に示すマッチドフィルタ（ＭＦ）は、通常のＭＦと比べて高速積和演算の処理を行うものである。
【０１０３】
尚、本特許の基本概念はメモリによる時間変換を使用した相関器にあり、以下の概念を取り込んでもその効果に変わりはない。
（１）高速コリレータを用いた高速読み出し及び演算の際の多層クロックによる、クロック速度の低減。この場合、高速コリレータの本数は増加するので、消費電力の低減には直接結びつかない。
（２）オーバーサンプリングの倍数の可変。初期状態は、２倍て実施し、概略確定した後、４倍にするなど。
（３）高速コリレータ及びＭＦ（積和演算器）構成を複素型にする場合。
複素高速コリレータ（複素型高速ＳＣ）は、図８のように、原理的に４つの高速コリレータにより構成されるが、工夫することにより、ハード規模は４倍より少なくなり、約２倍の規模で構成可能である。尚、図８は、本発明の実施の形態に係るスペクトラム拡散通信回路における高速コリレータを複素型とした場合の回路構成ブロック図である。但し、図８においては、１つの複素型高速ＳＣ内に、コリレータは２個となっているのは、これはコリレータの前段で、拡散コードを乗算したＩ，Ｑ信号の加減算を行うようにしているため、４つのＩ，Ｑ信号について４つのコリレータを用いる必要がなくなり、２個のコリレータで処理可能となったものである。
【０１０４】
つまり、複素乗算の場合、以下の式に示すような、時間加算を行うものである。
（ＡI ＋ｊＡQ ）（ＣI ＋ｊＣQ ）＝ＡI ＣI −ＡQ ＣQ ＋ｊ（ＡI ＣQ ＋ＡQ ＣI ）
複素でない場合の１つのコリレータでは、ＡＣの時間加算を行っているが、複素の場合、本来、４つのコリレータを用い、ＡI ＣI 、ＡQ ＣQ、ＡI ＣQ 、ＡQＣIの時間加算を行ってから加減算を行うようにすると、理論的には４つのコリレータを必要とするが、図８に示す例では、ＡI ＣI −ＡQ ＣQとＡI ＣQ ＋ＡQＣI を演算してから、時間加算を行えば、ハード規模を減少可能とするものである。
【０１０５】
尚、図８の内容を説明すると、複素型の場合の構成は、スペクトラム拡散信号を入力し、アナログ信号をデジタル信号に変換する６ｂｉｔＡ／Ｄ変換器８１がＩ相信号とＱ相信号とに対応して設けられ、この６ｂｉｔＡ／Ｄ変換器８１から出力されるデジタル信号を保持し、高速に出力するメモリ部８２がそれぞれ設けられ、更に複素型ＳＣ８０ａ，８０ｂ，８０ｃに入力されるデータ及びコードその他の信号のタイミングをクロック（ＣＬＫ）によって調整するラッチ回路８３が複数設けられている。
【０１０６】
本発明の実施の形態に係るスペクトラム拡散通信用相関回路によれば、スペクトラム拡散された受信信号を１６ＭＨｚのクロックでＡ／Ｄ変換してメモリ部に１シンボル分書き込み、１００〜１０００倍の１．６ＧＨｚ〜１６ＧＨｚのクロックで１シンボル分のデータを複数回読み出すと共に、次の１シンボル分のデータをメモリ部に書き込みつつ、読み出した１シンボル分のデータを高速コリレータで高速演算処理を行うようにしているので、構成素子数を小規模にして相関出力を得ることができる効果がある。
【０１０７】
【実施例】
次に、本回路を用いた復調部の具体的且つ基本的な回路構成について図５を用いて説明する。図５は、本発明の実施例に係るスペクトラム拡散通信用相関回路の復調部の具体的構成ブロック図である。
本実施例の復調部は、図５に示すように、アンテナ５１と、ＲＦ部５２と、Ａ／Ｄ変換器５３と、メモリ部５４と、第１の高速コリレータ５５と、拡散符号発生器５６と、プロファイラ５７と、第２の高速コリレータ５８と、ＲＡＫＥ合成器５９と、データ及び音声処理部６０と、制御部６１と、フィンガメモリ６２とから基本的に構成されている。
【０１０８】
次に、図５に示した復調部の各部について具体的に説明する。
アンテナ５１は、通常２本用意され、ダイバーシティ受信を行う。ダイバーシティ受信とは、２本のアンテナで同一送信信号を受信し、復調した結果を合成し受信感度の向上を図るものである。
【０１０９】
ＲＦ（Radio Frequency：無線周波数）部５２は、ベースバンド（ＢＢ）信号を作成（復調）するものであり、直交検波を行いＩ成分（同相成分）とＱ成分（直交成分）に分離する。
【０１１０】
Ａ／Ｄ変換器５３は、ＲＦ部５２からのＢＢアナログ信号をデジタル信号に変換する。変換ビット数は４〜６ビット必要である。変換周波数は、４倍オーバーサンプリングであればＷ−ＣＤＭＡ（広帯域ＣＤＭＡ）の場合には１６ＭＨｚとなる。Ｉ／Ｑ信号、アンテナ毎に対し、それぞれ１個のＡ／Ｄ変換器が必要になるが、高速処理が可能であれば、時分割処理を行わせることで１個のＡ／Ｄ変換器で足りることになる。
【０１１１】
メモリ部５４は、Ａ／Ｄ変換器５３で変換されたデジタル信号を少なくとも１シンボル分以上であってシンボル単位で保持し、それを高速で読み出すものである。書き込み速度は、チップ速度の１〜４倍程度、読み出し速度は、その１０倍以上は必要である。この処理で、いわゆる時間変換を行う。具体的には、少なくとも４８シンボル〜１００シンボル分のメモリ容量が必要である。
尚、高速コリレータの替わりにＭＦ（マッチドフィルタ）を用いる場合は、シンボル単位での一斉読み出しが要求される。
また、ＤＨＯ用として、メモリ部５４′を備えている。
【０１１２】
第１の高速コリレータ（Digital SC）５５は、メモリ部５４に保持されているスペクトラム拡散された信号と拡散符号発生器５６からの拡散符号を取り込み、その積和演算を１シンボル単位に行う。チップレートに比べ高速動作が行われる。
また、第２の高速コリレータ（Digital SC）５８も第１の高速コリレータ５５と同様の動作を行うが、第２の高速コリレータの演算結果はプロファイラ５７に出力されるようになっている。
尚、第２の高速コリレータ５８の替わりにマッチドフィルタ（ＭＦ）を用いるようにしても構わない。
また、ＤＨＯ用として、高速コリレータ５８′を備えている。
【０１１３】
拡散符号発生器５６は、制御部６１からの指示により、指定された拡散符号を指定された位相で送出する。尚、拡散符号発生器の替わりに拡散符号を格納するレジスタであってもよい。
【０１１４】
プロファイラ５７は、第２の高速コリレータ５８（若しくはＭＦ）からの出力を取り込み演算を行い、パスを特定する。これにより初期同期の段階では、チップ同期、シンボル同期、無線スロット同期、フレーム同期を取ることができ、基地局の特定が可能になる。
また、接続先基地局が決まった通信状態においては、パスの検出を行う。これらの情報は制御部６１に送られ、制御部６１から第１の高速コリレータ５５、メモリ部５４、拡散符号発生器５６に指示が出力される。
また、ＤＨＯ用として、プロファイラ５７′を備え、ＤＨＯ時には、隣接基地局の特定とそのパスの特定を行う。
【０１１５】
第２の高速コリレータ５８の替わりに用いられるＭＦは、スペクトラム拡散された信号と拡散符号を取り込み、その積和演算を１シンボル単位に行う。チップレートに比べ高速動作が行われる。高速動作をすることにより複数のメモリからの情報を極めて高速に処理できるようになるので、干渉キャンセラへの応用が可能になる。
【０１１６】
ＲＡＫＥ合成部５９は、フィンガメモリ６２に取り込まれた第１の高速コリレータ５５からの相関出力を、パイロットシンボルを用いた位相補正を実施し、その後、複数パスの合成（ＲＡＫＥ合成）を行うものである。
また、ＲＡＫＥ合成部５９には、この他、受信信号と周波数を合わせる為のＡＦＣ、受信信号と雑音（他信号からの干渉を含む）の割合か現在どうなっているかを測定するＳＩＲ測定部などか含まれる。
【０１１７】
データ及び音声処理部６０は、誤り訂正を行うため送信側で実施した各種信号処理の逆変換（復調）を行う。これにはデインタリーブ、ビタビ復号、ＣＲＣデコーダ、リードソロモン複号（又はターボ復号）、音声ＣＯＤＥＣなとが存在する。
【０１１８】
以上、詳細に説明した通り、本発明の実施の形態に係るスペクトラム拡散通信用相関回路によれば、少ないゲート規模でＣＤＭＡの復調回路を構成でき、近い将来に、小規模で相関が得られる移動体端末用のＬＳＩを開発することができる効果がある。
【０１１９】
【発明の効果】
本発明によれば、スペクトラム拡散された受信信号を、少なくとも２シンボル分記憶する第１のメモリと第２のメモリとを備え、受信信号の１シンボル分を第１のメモリに書き込み、次の１シンボル分を１サンプル毎に第２のメモリに書き込みを行うと共に、書き込まれたスペクトラム拡散された信号について１シンボル分のデータを１サンプルづつスライドさせて書き込み速度より高速に第１のメモリ及び第２のメモリから読み出して拡散符号と積和演算を高速に行う処理を複数回繰り返すスペクトラム拡散通信用相関回路としているので、構成素子を小規模にして相関を得ることができる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るスペクトラム拡散通信用相関回路の構成ブロック図である。
【図２】本発明の実施の形態に係る別のスペクトラム拡散通信用相関回路の構成ブロック図である。
【図３】本回路を干渉キャンセラユニットに用いた場合の構成ブロック図である。
【図４】本回路を干渉キャンセラに用いた場合の構成ブロック図である。
【図５】本発明の実施の形態に係るスペクトラム拡散通信用回路の具体的一実施例を示す構成ブロック図である。
【図６】従来のスライディングコリレータの一部分の構成ブロック図である。
【図７】従来のマッチドフィルタの構成ブロック図である。
【図８】本発明の実施の形態に係るスペクトラム拡散通信回路における高速コリレータを複素型とした場合の回路構成ブロック図である。
【符号の説明】
１１，２１，３１，４１…Ａ／Ｄ変換器、 １２，２２…制御部、 １３，２３…コード発生器、 １５，２５…サンプルホールド（Ｓ／Ｈ）回路、 １６，２６…高速コリレータ、 ２０…２ポートメモリ、 ２４，２７…アドレスデコーダ、 ２８…センスアンプ、 ３２，４２…乗算器、 ３３，４３…ＰＮコードレジスタ、 ３４，４４…加算器、 ３５…遅延回路、 ４５…サンプルホールド（Ｓ／Ｈ）回路、 ５１…アンテナ、 ５２…ＲＦ部、 ５３…Ａ／Ｄ変換器、 ５４…メモリ部、 ５５…第１の高速コリレータ、 ５６…拡散符号発生器、 ５７…プロファイラ、 ５８…第２の高速コリレータ、 ５９…ＲＡＫＥ合成部、 ６０…データ及び音声処理部、 ６１…制御部、 ６２…フィンガメモリ、 ８１…６ｂｉｔＡ／Ｄ変換器、 ８２…メモリ部、 ８３…ラッチ回路
Claims (10)
- スペクトラム拡散された受信信号を、少なくとも２シンボル分記憶する第１のメモリと第２のメモリとを備え、前記受信信号の１シンボル分を前記第１のメモリに書き込み、次の１シンボル分を１サンプル毎に前記第２のメモリに書き込みを行うと共に、書き込まれたスペクトラム拡散された信号について１シンボル分のデータを１サンプルづつスライドさせて書き込み速度より高速に前記第１のメモリ及び前記第２のメモリから読み出して拡散符号と積和演算を高速に行う処理を複数回繰り返すことを特徴とするスペクトラム拡散通信用相関回路。
- スペクトラム拡散された信号を受信する１つ以上の受信部と、前記受信した各スペクトラム拡散された信号を、少なくとも２シンボル分保持する第１のメモリと第２のメモリとを有する１つ以上のメモリ部と、前記メモリ部に保持された信号と拡散符号との乗算を行う１つ以上の乗算部と、前記乗算結果を加算する１つ以上の加算部とを備え、
前記１つ以上の受信部から入力されるスペクトラム拡散された信号をチップ時間或いは当該チップ時間より短い時間で時間分割し、時間分割した信号を前記メモリ部の前記第１のメモリに１シンボル分保持し、次の１シンボル分について時間分割した信号を前記第２のメモリに書き込むと共に、当該保持後に前記チップ時間より短い時間に対して更に短い時間で高速に前記第１のメモリ及び前記第２のメモリから１シンボル分のデータを１サンプルづつスライドさせて読み出し、前記乗算部にて拡散符号との乗算を行い、当該乗算結果を前記加算部で加算して相関を得ることを特徴とするスペクトラム拡散通信用相関器。 - メモリ部は、書き込みと読み出しが同時に、しかも異なる時間幅で行うことができる２ポートメモリであることを特徴とする請求項２記載のスペクトラム拡散通信用相関器。
- 乗算部は、１ビットの拡散符号と多ビットのスペクトラム拡散された信号とを乗算する乗算器であり、拡散符号が「１」であれば多ビットをそのまま出力し、拡散符号が「０」であれば多ビットの反転を出力する論理により動作する乗算器であることを特徴とする請求項２記載のスペクトラム拡散通信用相関器。
- 加算部は、多ビットの加算器と、前記加算器からの出力を入力として１刻み時間だけ遅延させて前記加算器に戻す遅延素子とを有する累加算器であることを特徴とする請求項２記載のスペクトラム拡散通信用相関器。
- 請求項１記載のスペクトラム拡散通信用相関器を２組設け、前記相関器における受信部を共通とし、前記受信部で検波されたスペクトラム拡散された信号の直交検波信号の同相成分（Ｉ）と直交成分（Ｑ）とを、異なる拡散符号にて乗算し、各々の乗算結果を加算することを特徴とするスペクトラム拡散通信用相関器。
- 請求項１のスペクトラム拡散通信用相関器を４組設け、２組をペアとして、当該ペアの相関器における受信部を共通とし、前記受信部で検波されたスペクトラム拡散された信号の直交検波信号の同相成分（Ｉ）と直交成分（Ｑ）とを、各ペア内で第１、第２の異なる拡散符号にて乗算し、各々の乗算結果を加算して得られた４つの相関出力を前記第１の拡散符号で演算した結果同士と前記第２の拡散符号で演算した結果同士とを各々加算して合成することを特徴とするスペクトラム拡散通信用相関器。
- メモリ部は、書き込みと読み出しが同時にしかも異なる時間幅で行うことができる２ポートメモリであり、読み出しは１シンボル分一時に多タップ及び多ビットで読み出し可能なメモリであることを特徴とする請求項２記載のスペクトラム拡散通信用相関器。
- 乗算部は、１ビットの拡散符号と多ビットのスペクトラム拡散された信号の多タップ数分とを乗算する乗算器であり、拡散符号が「１」であれば多ビットをそのまま出力し、拡散符号が「０」であれば多ビットの反転を出力する論理より動作する複数の乗算器であることを特徴とする請求項８記載のスペクトラム拡散通信用相関器。
- 加算部は、複数の多ビットの加算器であり、乗算部で為された多タップの乗算結果を加算する複数加算器であることを特徴とする請求項９記載のスペクトラム拡散通信用相関器。
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