JPH09284252A - マッチドフィルタ - Google Patents
マッチドフィルタInfo
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- JPH09284252A JPH09284252A JP8115719A JP11571996A JPH09284252A JP H09284252 A JPH09284252 A JP H09284252A JP 8115719 A JP8115719 A JP 8115719A JP 11571996 A JP11571996 A JP 11571996A JP H09284252 A JPH09284252 A JP H09284252A
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Abstract
(57)【要約】
【目的】 演算速度を確保しつつ全体回路のリフレッ
シュを実行し得るマッチドフィルタを提供することを目
的とする。 【構成】 主サンプル・ホールド回路で保持すべきア
ナログ入力電圧の一部を保持し得る複数の補助サンプル
・ホールド回路と、加減算回路と等価な回路よりなる第
２加減算回路と、加減算回路または第２加減算回路の一
方の出力を択一的に出力するマルチプレクサとを追加的
に設け、これによって主サンプル・ホールド回路内のサ
ンプル・ホールド回路および加減算回路を休止し得る期
間を設け、この期間中にリフレッシュを行うものであ
る。
シュを実行し得るマッチドフィルタを提供することを目
的とする。 【構成】 主サンプル・ホールド回路で保持すべきア
ナログ入力電圧の一部を保持し得る複数の補助サンプル
・ホールド回路と、加減算回路と等価な回路よりなる第
２加減算回路と、加減算回路または第２加減算回路の一
方の出力を択一的に出力するマルチプレクサとを追加的
に設け、これによって主サンプル・ホールド回路内のサ
ンプル・ホールド回路および加減算回路を休止し得る期
間を設け、この期間中にリフレッシュを行うものであ
る。
Description
【０００１】
【産業上の利用分野】本発明は、移動体通信や無線ＬＡ
Ｎ等のためのスペクトル拡散通信システムに有効なマッ
チドフィルタに係り、時系列のアナログ入力電圧を保持
しかつＰＮ符号の値に応じて異なる経路の出力として一
旦保持したアナログ入力電圧を出力する複数のサンプル
・ホールド回路を有する主サンプル・ホールド回路と、
これらサンプル・ホールド回路の出力のうちＰＮ符号の
正負（「１」、「０」を「＋１」、「−１」として取り
扱う。）に対応する経路の出力を加算する第１、第２加
算器、および第１加算器の出力から第２加算器の出力を
減ずる減算器とを備えたマッチドフィルタに関する。
Ｎ等のためのスペクトル拡散通信システムに有効なマッ
チドフィルタに係り、時系列のアナログ入力電圧を保持
しかつＰＮ符号の値に応じて異なる経路の出力として一
旦保持したアナログ入力電圧を出力する複数のサンプル
・ホールド回路を有する主サンプル・ホールド回路と、
これらサンプル・ホールド回路の出力のうちＰＮ符号の
正負（「１」、「０」を「＋１」、「−１」として取り
扱う。）に対応する経路の出力を加算する第１、第２加
算器、および第１加算器の出力から第２加算器の出力を
減ずる減算器とを備えたマッチドフィルタに関する。
【０００２】
【従来の技術】この種のマッチドフィルタに関し本願出
願人は特願平７−２１２４３８号においてマッチドフィ
ルタを提案しており、ＰＮ（ｐｓｅｕｄｏ−ｎｏｉｓ
ｅ）符号が１ビットの符号列であることに注目し、マル
チプレクサによる乗算を行うことにより、回路の単純化
を図っている。しかし、このマッチドフィルタにおける
アナログ型の演算回路においてはインバータやキャパシ
タンスにおける電荷残留によりオフセット電圧が生じ、
出力精度が劣化するという問題がある。このような電荷
解消のためには容量部分を短絡させる、いわゆるリフレ
ッシュを行う必要があるが、このリフレッシュ時には演
算を停止しなければならないため全体の演算速度を犠牲
にしなければならない。
願人は特願平７−２１２４３８号においてマッチドフィ
ルタを提案しており、ＰＮ（ｐｓｅｕｄｏ−ｎｏｉｓ
ｅ）符号が１ビットの符号列であることに注目し、マル
チプレクサによる乗算を行うことにより、回路の単純化
を図っている。しかし、このマッチドフィルタにおける
アナログ型の演算回路においてはインバータやキャパシ
タンスにおける電荷残留によりオフセット電圧が生じ、
出力精度が劣化するという問題がある。このような電荷
解消のためには容量部分を短絡させる、いわゆるリフレ
ッシュを行う必要があるが、このリフレッシュ時には演
算を停止しなければならないため全体の演算速度を犠牲
にしなければならない。
【０００３】そこで本願出願人は、特願平７−２６３５
７３号においてマッチドフィルタのサンプル・ホールド
回路として主サンプル・ホールド回路およびサンプル・
ホールド回路を設け主サンプル・ホールド回路内でのリ
フレッシュに際して、保持すべきデータを一旦補助サン
プル・ホールド回路で保持する構成を提案している。
７３号においてマッチドフィルタのサンプル・ホールド
回路として主サンプル・ホールド回路およびサンプル・
ホールド回路を設け主サンプル・ホールド回路内でのリ
フレッシュに際して、保持すべきデータを一旦補助サン
プル・ホールド回路で保持する構成を提案している。
【０００４】しかしながら、回路規模の小型化および低
消費電力化に対する要求は強く、このような構成の一層
の小型化が望まれていた。
消費電力化に対する要求は強く、このような構成の一層
の小型化が望まれていた。
【０００５】
【発明が解決しようとする課題】本発明はこのような背
景に基づいて創案されたものであり、演算速度を確保し
つつ全体回路のリフレッシュを実行でき、かつ回路規模
が小さいマッチドフィルタを提供することを目的とす
る。
景に基づいて創案されたものであり、演算速度を確保し
つつ全体回路のリフレッシュを実行でき、かつ回路規模
が小さいマッチドフィルタを提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明にかかるマッチド
フィルタは、前記第１加算器および第２加算器を複数の
グループにグループ分けし、第１加算器の１個のグルー
プの機能を代替する第１補助加算器と第２加算器の１個
のグループの機能を代替する第２補助加算器とを設け、
これら第１、第２補助加算器の出力は第１減算器、第２
減算器にそれぞれ入力され、リフレッシュ手段は第１、
第２補助加算器によって代替されたグループのリフレッ
シュをも行うものである。
フィルタは、前記第１加算器および第２加算器を複数の
グループにグループ分けし、第１加算器の１個のグルー
プの機能を代替する第１補助加算器と第２加算器の１個
のグループの機能を代替する第２補助加算器とを設け、
これら第１、第２補助加算器の出力は第１減算器、第２
減算器にそれぞれ入力され、リフレッシュ手段は第１、
第２補助加算器によって代替されたグループのリフレッ
シュをも行うものである。
【０００７】
【実施例】次に本発明に係るマッチドフィルタの１実施
例を図面に基づいて説明する。
例を図面に基づいて説明する。
【０００９】図１において、マッチドフィルタはサンプ
ル・ホールド回路として、主サンプル・ホールド回路Ｓ
Ｈｍおよび補助サンプル・ホールド回路ＳＨｓを有し、
補助サンプル・ホールド回路は主サンプル・ホールド回
路で保持されるべきデータの１つを保持する機能を持
つ。すなわち補助サンプル・ホールド回路は主サンプル
・ホールド回路における１個のサンプル・ホールド回路
の機能を代替し得るものであり、これによって主サンプ
ル・ホールド回路内のサンプル・ホールド回路を順次休
止することが可能になる。
ル・ホールド回路として、主サンプル・ホールド回路Ｓ
Ｈｍおよび補助サンプル・ホールド回路ＳＨｓを有し、
補助サンプル・ホールド回路は主サンプル・ホールド回
路で保持されるべきデータの１つを保持する機能を持
つ。すなわち補助サンプル・ホールド回路は主サンプル
・ホールド回路における１個のサンプル・ホールド回路
の機能を代替し得るものであり、これによって主サンプ
ル・ホールド回路内のサンプル・ホールド回路を順次休
止することが可能になる。
【００１０】サンプル・ホールド回路ＳＨｍ、ＳＨｓの
出力は加算回路ＡＤＤに入力され、この加算回路は各サ
ンプル・ホールド回路の正負の出力（図１ではＳＨｍ、
ＳＨｓの正、負の出力をｐ、ｍで示している。）それぞ
れについて加算を行う。そして加算回路ＡＤＤの出力は
第１減算器ＳＵＢ１および第２減算器ＳＵＢ２に並列に
入力されている。これら減算器の出力はマルチプレクサ
ＭＵＸ１により選択的に出力され、アナログ出力電圧Ａ
ｏｕｔとなる。
出力は加算回路ＡＤＤに入力され、この加算回路は各サ
ンプル・ホールド回路の正負の出力（図１ではＳＨｍ、
ＳＨｓの正、負の出力をｐ、ｍで示している。）それぞ
れについて加算を行う。そして加算回路ＡＤＤの出力は
第１減算器ＳＵＢ１および第２減算器ＳＵＢ２に並列に
入力されている。これら減算器の出力はマルチプレクサ
ＭＵＸ１により選択的に出力され、アナログ出力電圧Ａ
ｏｕｔとなる。
【００１１】図２は主サンプル・ホールド回路ＳＨｍを
より詳細に示し、かつ補助サンプル・ホールド回路を併
記したブロック図であり、主サンプル・ホールド回路Ｓ
Ｈｍは４個のサンプル・ホールド回路モジュールＳＨＭ
１、ＳＨＭ２、ＳＨＭ３、ＳＨＭ４よりなる。これらサ
ンプル・ホールド回路は保持データに乗ずるべきＰＮ符
号の値によってｐ、ｍ２系統の出力を生成する。ＳＨｓ
の出力とＳＨｍの出力は、ｐ出力相互およびｍ出力相互
を統合し、両者をＡＤＤに入力している。ここに正の出
力成分をＯｓｈｐ、負の成分をＯｓｈｍとする。また、
ＳＨｍに対するＡＤＤにおける正の成分の入力端子はｔ
ｐ１、負の成分の入力端子はｔｍ１であり、ＳＨｓに対
するＡＤＤの正の成分の入力端子はｔｐ２、負の成分の
入力端子はｔｍ２である。このように主サンプル・ホー
ルド回路ＳＨｍと補助サンプル・ホールド回路ＳＨｓの
両者の出力を加算回路ＡＤＤに入力しているため、いず
れか一方の加算回路が作動していれば、有効な出力Ａｏ
ｕｔ（図１)を生成し得る。
より詳細に示し、かつ補助サンプル・ホールド回路を併
記したブロック図であり、主サンプル・ホールド回路Ｓ
Ｈｍは４個のサンプル・ホールド回路モジュールＳＨＭ
１、ＳＨＭ２、ＳＨＭ３、ＳＨＭ４よりなる。これらサ
ンプル・ホールド回路は保持データに乗ずるべきＰＮ符
号の値によってｐ、ｍ２系統の出力を生成する。ＳＨｓ
の出力とＳＨｍの出力は、ｐ出力相互およびｍ出力相互
を統合し、両者をＡＤＤに入力している。ここに正の出
力成分をＯｓｈｐ、負の成分をＯｓｈｍとする。また、
ＳＨｍに対するＡＤＤにおける正の成分の入力端子はｔ
ｐ１、負の成分の入力端子はｔｍ１であり、ＳＨｓに対
するＡＤＤの正の成分の入力端子はｔｐ２、負の成分の
入力端子はｔｍ２である。このように主サンプル・ホー
ルド回路ＳＨｍと補助サンプル・ホールド回路ＳＨｓの
両者の出力を加算回路ＡＤＤに入力しているため、いず
れか一方の加算回路が作動していれば、有効な出力Ａｏ
ｕｔ（図１)を生成し得る。
【００１２】図３に示すように、サンプル・ホールド回
路モジュールＳＨＭ１は３２個の単位サンプル・ホール
ド回路ＳＨ１〜ＳＨ３２よりなり、ＳＨｍ全体として３
２×４＝１２８個のデータを保持し得る。ここにＳＨＭ
２〜ＳＨＭ４はＳＨＭ１と同様に構成されているので説
明を省略する。
路モジュールＳＨＭ１は３２個の単位サンプル・ホール
ド回路ＳＨ１〜ＳＨ３２よりなり、ＳＨｍ全体として３
２×４＝１２８個のデータを保持し得る。ここにＳＨＭ
２〜ＳＨＭ４はＳＨＭ１と同様に構成されているので説
明を省略する。
【００１３】図４に示すように、単位サンプル・ホール
ド回路ＳＨ１は入力電圧Ａｉｎに接続された入力スイッ
チＳＷＨ４１、この入力スイッチに接続された入力キャ
パシタンスＣｉｎ４を有し、入力キャパシタンスは、３
段の直列なＭＯＳインバータよりなるインバータ回路Ｉ
ＮＶ４に入力されている。ＩＮＶ４の出力はフィードバ
ックキャパシタンスＣｆ４を介してその入力にフィード
バックされ、ＩＮＶ４の高い開ループゲインにより入出
力関係の線形性が確保されている。ＩＮＶ４は３段のＭ
ＯＳインバータにより高いゲインを確保するとともに、
接地キャパシタンスおよび平衡レジスタンスにより発振
を防止している。サンプル・ホールド回路によるデータ
保持を行う際にはＳＷＨ４１を閉成した後に開放し、キ
ャパシタンスＣｉｎ４、Ｃｆ４に電荷を保持して、ＩＮ
Ｖ４の出力から入力電圧Ａｉｎを出力する。ここにキャ
パシタンスＣｉｎ４、Ｃｆ４の容量比は１対１であり、
Ａｉｎの反転がそのままＩＮＶ４から出力される。イン
バータ回路ＩＮＶ４の出力にはＯｓｈｐ、Ｏｓｈｍに対
応したマルチプレクサＭＵＸ４１、ＭＵＸ４２が接続さ
れ、いずれか一方のマルチプレクサがＡｉｎを出力し、
他のマルチプレクサは基準電圧を出力する。ここに基準
電圧は出力電圧の基準であり、数値「０」に対応する。
ド回路ＳＨ１は入力電圧Ａｉｎに接続された入力スイッ
チＳＷＨ４１、この入力スイッチに接続された入力キャ
パシタンスＣｉｎ４を有し、入力キャパシタンスは、３
段の直列なＭＯＳインバータよりなるインバータ回路Ｉ
ＮＶ４に入力されている。ＩＮＶ４の出力はフィードバ
ックキャパシタンスＣｆ４を介してその入力にフィード
バックされ、ＩＮＶ４の高い開ループゲインにより入出
力関係の線形性が確保されている。ＩＮＶ４は３段のＭ
ＯＳインバータにより高いゲインを確保するとともに、
接地キャパシタンスおよび平衡レジスタンスにより発振
を防止している。サンプル・ホールド回路によるデータ
保持を行う際にはＳＷＨ４１を閉成した後に開放し、キ
ャパシタンスＣｉｎ４、Ｃｆ４に電荷を保持して、ＩＮ
Ｖ４の出力から入力電圧Ａｉｎを出力する。ここにキャ
パシタンスＣｉｎ４、Ｃｆ４の容量比は１対１であり、
Ａｉｎの反転がそのままＩＮＶ４から出力される。イン
バータ回路ＩＮＶ４の出力にはＯｓｈｐ、Ｏｓｈｍに対
応したマルチプレクサＭＵＸ４１、ＭＵＸ４２が接続さ
れ、いずれか一方のマルチプレクサがＡｉｎを出力し、
他のマルチプレクサは基準電圧を出力する。ここに基準
電圧は出力電圧の基準であり、数値「０」に対応する。
【００１４】さらに単位サンプル・ホールド回路ＳＨ１
はリフレッシュのためのスイッチＳＷＨ４２、ＳＷＡ４
を有し、これらスイッチはマルチプレクサＭＵＸ４１、
ＭＵＸ４２とともにコントロール信号Ｃｔｒｌ４によっ
てコントロールされる。ＳＷＨ４２はＶＲをＣｉｎ４に
接続し、ＳＷＡ４はＩＮＶ４の入出力を短絡させるもの
であり、これらスイッチを閉成することにより、ＳＨ１
はリフレッシュされ、オフセットが解消される。このリ
フレッシュの期間にはＳＨ１はＡｉｎの保持、出力は不
可能であり、その代替としてＳＨｓが使用される。この
リフレッシュに際しては、ＭＵＸ４１、ＭＵＸ４２は基
準電圧を出力するように設定され、ＡＤＤに対して基準
電圧を出力する。
はリフレッシュのためのスイッチＳＷＨ４２、ＳＷＡ４
を有し、これらスイッチはマルチプレクサＭＵＸ４１、
ＭＵＸ４２とともにコントロール信号Ｃｔｒｌ４によっ
てコントロールされる。ＳＷＨ４２はＶＲをＣｉｎ４に
接続し、ＳＷＡ４はＩＮＶ４の入出力を短絡させるもの
であり、これらスイッチを閉成することにより、ＳＨ１
はリフレッシュされ、オフセットが解消される。このリ
フレッシュの期間にはＳＨ１はＡｉｎの保持、出力は不
可能であり、その代替としてＳＨｓが使用される。この
リフレッシュに際しては、ＭＵＸ４１、ＭＵＸ４２は基
準電圧を出力するように設定され、ＡＤＤに対して基準
電圧を出力する。
【００１５】なおＳＨ２〜ＳＨ３２はＳＨ１と同様に構
成されているので説明を省略する。
成されているので説明を省略する。
【００１６】図５に示すように、補助サンプル・ホール
ド回路ＳＨｓは、単位サンプル・ホールド回路と同様に
構成されている。図中、ＳＷＨ５１はＡｉｎを入力キャ
パシタンスＣｉｎ５に接続するためのスイッチ、ＳＷＨ
５２はＶＲをＣｉｎ５に接続するためのスイッチ、ＩＮ
Ｖ５はＣｉｎ５に接続された３段ＭＯＳインバータ回
路、Ｃｆ５はＩＮＶ５の出力をその入力にフィードバッ
クするフィードバックキャパシタンス、ＳＷＡ５はＩＮ
Ｖ５の入出力を短絡するためのスイッチ、ＭＵＸ５１は
ＩＮＶ５の出力をＯｓｈｐ１として出力するためのマル
チプレクサ、ＭＵＸ５２はＩＮＶ５の出力をＯｓｈｍ１
として出力するためのマルチプレクサである。ここにキ
ャパシタンスＣｉｎ５、Ｃｆ５の容量比は１対１であ
り、Ａｉｎの反転がそのままＩＮＶ５から出力される。
ド回路ＳＨｓは、単位サンプル・ホールド回路と同様に
構成されている。図中、ＳＷＨ５１はＡｉｎを入力キャ
パシタンスＣｉｎ５に接続するためのスイッチ、ＳＷＨ
５２はＶＲをＣｉｎ５に接続するためのスイッチ、ＩＮ
Ｖ５はＣｉｎ５に接続された３段ＭＯＳインバータ回
路、Ｃｆ５はＩＮＶ５の出力をその入力にフィードバッ
クするフィードバックキャパシタンス、ＳＷＡ５はＩＮ
Ｖ５の入出力を短絡するためのスイッチ、ＭＵＸ５１は
ＩＮＶ５の出力をＯｓｈｐ１として出力するためのマル
チプレクサ、ＭＵＸ５２はＩＮＶ５の出力をＯｓｈｍ１
として出力するためのマルチプレクサである。ここにキ
ャパシタンスＣｉｎ５、Ｃｆ５の容量比は１対１であ
り、Ａｉｎの反転がそのままＩＮＶ５から出力される。
【００１７】スイッチＳＷＨ５１、ＳＷＨ５２、ＳＷＡ
５、ＭＵＸ５１、ＭＵＸ５２はコントロール信号Ｃｔｒ
ｌ５によってコントロールされ、リフレッシュ時には、
ＳＷＨ５１を開放してＳＷＨ５２を閉成し、ＳＷＡ５を
閉成するとともに、ＭＵＸ５１、ＭＵＸ５２が基準電圧
を出力するように設定する。これによってオフセット電
圧が解消されるとともに、加算回路ＡＤＤに対する出力
は基準電圧となる。
５、ＭＵＸ５１、ＭＵＸ５２はコントロール信号Ｃｔｒ
ｌ５によってコントロールされ、リフレッシュ時には、
ＳＷＨ５１を開放してＳＷＨ５２を閉成し、ＳＷＡ５を
閉成するとともに、ＭＵＸ５１、ＭＵＸ５２が基準電圧
を出力するように設定する。これによってオフセット電
圧が解消されるとともに、加算回路ＡＤＤに対する出力
は基準電圧となる。
【００１８】図６において、前記スイッチＳＷＡ４（図
４）はｐＭＯＳのドレイン、ソースとｎＭＯＳのソー
ス、ドレインとを相互に接続してなるトランジスタＴ６
をコントロール信号Ｃｔｒｌ６によって開閉するもので
ある。Ｔ６のｐＭＯＳのドレインにはダミートランジス
タＤＴ６を介して入力電圧Ｖｉｎ６が接続され、Ｃｔｒ
ｌ６はＴ６のｎＭＯＳおよびＤＴ６のｐＭＯＳのゲート
に入力されるとともに、インバータＩＮＶ６を介してＴ
６のｐＭＯＳのゲートおよびＤＴ６のｎＭＯＳのゲート
に入力されている。これによってＣｔｒｌ６がハイ・レ
ベルのときにＴ６は閉成される。またＤＴ６はＴ６とは
逆極性のＭＯＳを並列接続してなり、Ｃｉｎ４のオフセ
ットを解消して出力Ｖｏｕｔ６の精度を高めている。な
おＳＷＡ５はＳＷＡ４と同様に構成されているので説明
を省略する。
４）はｐＭＯＳのドレイン、ソースとｎＭＯＳのソー
ス、ドレインとを相互に接続してなるトランジスタＴ６
をコントロール信号Ｃｔｒｌ６によって開閉するもので
ある。Ｔ６のｐＭＯＳのドレインにはダミートランジス
タＤＴ６を介して入力電圧Ｖｉｎ６が接続され、Ｃｔｒ
ｌ６はＴ６のｎＭＯＳおよびＤＴ６のｐＭＯＳのゲート
に入力されるとともに、インバータＩＮＶ６を介してＴ
６のｐＭＯＳのゲートおよびＤＴ６のｎＭＯＳのゲート
に入力されている。これによってＣｔｒｌ６がハイ・レ
ベルのときにＴ６は閉成される。またＤＴ６はＴ６とは
逆極性のＭＯＳを並列接続してなり、Ｃｉｎ４のオフセ
ットを解消して出力Ｖｏｕｔ６の精度を高めている。な
おＳＷＡ５はＳＷＡ４と同様に構成されているので説明
を省略する。
【００１９】図７において、スイッチＳＷＨ４１（図
４）はＳＷＡ４におけるトランジスタとダミートランジ
スタの配列を逆転させたものであり、出力側のオフセッ
トを解消し得る。図中、Ｔ７は入力電圧Ｖｉｎ７に対し
てｎＭＯＳとｐＭＯＳを並列接続してなるＭＯＳスイッ
チ、ＤＴ７はＴ７と逆極性のＭＯＳをＴ７の出力に接続
したダミートランジスタ、ＩＮＶ７はＴ７のコントロー
ル信号Ｃｔｒｌ７をＴ７のｐＭＯＳ、ＤＴ７のｎＭＯＳ
に導くインバータである。なおスイッチＳＷＨ４２、Ｓ
ＷＨ５１、ＳＷＨ５２は同様に構成されているので説明
を省略する。
４）はＳＷＡ４におけるトランジスタとダミートランジ
スタの配列を逆転させたものであり、出力側のオフセッ
トを解消し得る。図中、Ｔ７は入力電圧Ｖｉｎ７に対し
てｎＭＯＳとｐＭＯＳを並列接続してなるＭＯＳスイッ
チ、ＤＴ７はＴ７と逆極性のＭＯＳをＴ７の出力に接続
したダミートランジスタ、ＩＮＶ７はＴ７のコントロー
ル信号Ｃｔｒｌ７をＴ７のｐＭＯＳ、ＤＴ７のｎＭＯＳ
に導くインバータである。なおスイッチＳＷＨ４２、Ｓ
ＷＨ５１、ＳＷＨ５２は同様に構成されているので説明
を省略する。
【００２０】図８において、マルチプレクサＭＵＸ５１
（図５）は２個の並列なＭＯＳスイッチを逆極性のコン
トロール信号で開閉するものであり、入力電圧Ｖｉｎ８
１、Ｖｉｎ８２に対してｐＭＯＳ、ｎＭＯＳを並列接続
してなるＭＯＳスイッチＴ８１、Ｔ８２が設けられてい
る。コントロール信号Ｃｔｒｌ８はＴ８１のｎＭＯＳの
ゲートおよびＴ８２のｐＭＯＳのゲートに入力され、さ
らにインバータＩＮＶ８を介して、Ｔ８１のｐＭＯＳの
ゲート、Ｔ８２のｎＭＯＳのゲートに入力されている。
Ｃｔｒｌ８がハイ・レベルのとき、Ｔ８１が閉成され、
ロー・レベルのときＴ８２が閉成される。これによっ
て、Ｖｉｎ８１またはＶｉｎ８２が出力Ｖｏｕｔ８とし
て出力される。なおマルチプレクサＭＵＸｏ、ＭＵＸ４
１、ＭＵＸ４２、ＭＵＸ５２は同様に構成されているの
で説明を省略する。
（図５）は２個の並列なＭＯＳスイッチを逆極性のコン
トロール信号で開閉するものであり、入力電圧Ｖｉｎ８
１、Ｖｉｎ８２に対してｐＭＯＳ、ｎＭＯＳを並列接続
してなるＭＯＳスイッチＴ８１、Ｔ８２が設けられてい
る。コントロール信号Ｃｔｒｌ８はＴ８１のｎＭＯＳの
ゲートおよびＴ８２のｐＭＯＳのゲートに入力され、さ
らにインバータＩＮＶ８を介して、Ｔ８１のｐＭＯＳの
ゲート、Ｔ８２のｎＭＯＳのゲートに入力されている。
Ｃｔｒｌ８がハイ・レベルのとき、Ｔ８１が閉成され、
ロー・レベルのときＴ８２が閉成される。これによっ
て、Ｖｉｎ８１またはＶｉｎ８２が出力Ｖｏｕｔ８とし
て出力される。なおマルチプレクサＭＵＸｏ、ＭＵＸ４
１、ＭＵＸ４２、ＭＵＸ５２は同様に構成されているの
で説明を省略する。
【００２１】図９において、加算器ＡＤＤ（図１）は、
ＳＨｍおよびＳＨｓから出力されたＯｓｈｐを加算する
ための５個の加算部ＡＤＤ３３−１、ＡＤＤ３２−１、
ＡＤＤ３２−２、ＡＤＤ３２−３、ＡＤＤ３３Ｒ１、お
よびＯｓｈｍを加算するための５個の加算部ＡＤＤ３３
−２、ＡＤＤ３２−４、ＡＤＤ３２−５、ＡＤＤ３２−
６、ＡＤＤ３３Ｒ２を有する。加算部ＡＤＤ３３−１、
ＡＤＤ３３−２は３３入力の加算部であり、ＳＨＭ１と
ＳＨｓの正負の出力の加算を行う。ＡＤＤ３２−１、Ａ
ＤＤ３２−２、ＡＤＤ３２−３は３２入力の加算部であ
り、ＳＨＭ２、ＳＨＭ３、ＳＨＭ４の正の出力の加算を
行う。ＡＤＤ３２−４、ＡＤＤ３２−５、ＡＤＤ３２−
６は３２入力の加算部であり、ＳＨＭ２、ＳＨＭ３、Ｓ
ＨＭ４の負の出力の加算を行う。
ＳＨｍおよびＳＨｓから出力されたＯｓｈｐを加算する
ための５個の加算部ＡＤＤ３３−１、ＡＤＤ３２−１、
ＡＤＤ３２−２、ＡＤＤ３２−３、ＡＤＤ３３Ｒ１、お
よびＯｓｈｍを加算するための５個の加算部ＡＤＤ３３
−２、ＡＤＤ３２−４、ＡＤＤ３２−５、ＡＤＤ３２−
６、ＡＤＤ３３Ｒ２を有する。加算部ＡＤＤ３３−１、
ＡＤＤ３３−２は３３入力の加算部であり、ＳＨＭ１と
ＳＨｓの正負の出力の加算を行う。ＡＤＤ３２−１、Ａ
ＤＤ３２−２、ＡＤＤ３２−３は３２入力の加算部であ
り、ＳＨＭ２、ＳＨＭ３、ＳＨＭ４の正の出力の加算を
行う。ＡＤＤ３２−４、ＡＤＤ３２−５、ＡＤＤ３２−
６は３２入力の加算部であり、ＳＨＭ２、ＳＨＭ３、Ｓ
ＨＭ４の負の出力の加算を行う。
【００２２】加算部ＡＤＤ３３Ｒ１は、ＡＤＤ３３−１
と同様に構成され、ＡＤＤ３３−１、ＡＤＤ３２−１、
ＡＤＤ３２−２またはＡＤＤ３２−３がリフレッシュさ
れる際に、その加算部の機能を代替する。加算部ＡＤＤ
３３−１、ＡＤＤ３２−１、ＡＤＤ３２−２、ＡＤＤ３
２−３は順次リフレッシュされ、その加算部で処理すべ
きデータはＡＤＤ３３Ｒ１に入力される。一方、加算部
ＡＤＤ３３Ｒ２は、ＡＤＤ３３−２と同様に構成され、
ＡＤＤ３３−２、ＡＤＤ３２−４、ＡＤＤ３２−５また
はＡＤＤ３２−６がリフレッシュされる際に、その加算
部の機能を代替する。加算部ＡＤＤ３３−２、ＡＤＤ３
２−４、ＡＤＤ３２−５、ＡＤＤ３２−６は順次リフレ
ッシュされ、その加算部で処理すべきデータはＡＤＤ３
３Ｒ２に入力される。
と同様に構成され、ＡＤＤ３３−１、ＡＤＤ３２−１、
ＡＤＤ３２−２またはＡＤＤ３２−３がリフレッシュさ
れる際に、その加算部の機能を代替する。加算部ＡＤＤ
３３−１、ＡＤＤ３２−１、ＡＤＤ３２−２、ＡＤＤ３
２−３は順次リフレッシュされ、その加算部で処理すべ
きデータはＡＤＤ３３Ｒ１に入力される。一方、加算部
ＡＤＤ３３Ｒ２は、ＡＤＤ３３−２と同様に構成され、
ＡＤＤ３３−２、ＡＤＤ３２−４、ＡＤＤ３２−５また
はＡＤＤ３２−６がリフレッシュされる際に、その加算
部の機能を代替する。加算部ＡＤＤ３３−２、ＡＤＤ３
２−４、ＡＤＤ３２−５、ＡＤＤ３２−６は順次リフレ
ッシュされ、その加算部で処理すべきデータはＡＤＤ３
３Ｒ２に入力される。
【００２３】ＡＤＤ３３−１、ＡＤＤ３２−１、ＡＤＤ
３２−２、ＡＤＤ３２−３、ＡＤＤ３３Ｒ１の出力をｐ
１〜ｐ５、ＡＤＤ３３−２、ＡＤＤ３２−４、ＡＤＤ３
２−５、ＡＤＤ３２−６、ＡＤＤ３３Ｒ２の出力をｍ１
〜ｍ５とすると、これら出力は減算器ＳＵＢ１およびＳ
ＵＢ２に並列に入力される。各加算部の休止、リフレッ
シュはコントロール信号Ｃｔｒｌ９によりコントロール
され、前述のように、このときサンプル・ホールド回路
ＳＨｍにおける対応するマルチプレクサＭＵＸ４１、Ｍ
ＵＸ４２（図４）、およびサンプル・ホールド回路ＳＨ
ｓにおけるマルチプレクサＭＵＸ５１、ＭＵＸ５２（図
５）は基準電圧を出力するようにコントロールされる。
３２−２、ＡＤＤ３２−３、ＡＤＤ３３Ｒ１の出力をｐ
１〜ｐ５、ＡＤＤ３３−２、ＡＤＤ３２−４、ＡＤＤ３
２−５、ＡＤＤ３２−６、ＡＤＤ３３Ｒ２の出力をｍ１
〜ｍ５とすると、これら出力は減算器ＳＵＢ１およびＳ
ＵＢ２に並列に入力される。各加算部の休止、リフレッ
シュはコントロール信号Ｃｔｒｌ９によりコントロール
され、前述のように、このときサンプル・ホールド回路
ＳＨｍにおける対応するマルチプレクサＭＵＸ４１、Ｍ
ＵＸ４２（図４）、およびサンプル・ホールド回路ＳＨ
ｓにおけるマルチプレクサＭＵＸ５１、ＭＵＸ５２（図
５）は基準電圧を出力するようにコントロールされる。
【００２２】図１０において、ＡＤＤ３２−１は同一容
量の３２個のキャパシタンスＣ１０１〜Ｃ１０３２を並
列接続してなる容量結合を有し、その出力は３段の直列
なＭＯＳインバータよりなるインバータ回路ＩＮＶ１０
に接続されている。ＩＮＶ１０の出力はフィードバック
キャパシタンスＣｆ１０によってその入力にフィードバ
ックされ、良好な線形特性により容量結合の出力をその
まま出力Ｖｏｕｔ１０として出力する。ここにＣ１０１
〜Ｃ１０３２の容量とＣｆ１０の容量の比は１対３２で
あり、例えばＣ１０１〜Ｃ１０３２に等しい入力電圧が
印加されたとき、ＩＮＶ１０は各入力電圧に等しい電圧
を出力する。さらにＩＮＶ１０にはその入出力を短絡さ
せるスイッチＳＷＡ１０（ＳＷＡ４と同一構成）が接続
され、コントロール信号Ｃｔｒｌ１０によって閉成され
たときにＡＤＤ３２−１をリフレッシュする。このリフ
レッシュ時には加算回路の入力は全て基準電圧となり、
インバータＩＮＶ１０の入出力が短絡されることによ
り、出力Ｖｏｕｔ１０は基準電圧となる。なおＡＤＤ３
２−２〜ＡＤＤ３２−６は同様に構成されているので説
明を省略する。
量の３２個のキャパシタンスＣ１０１〜Ｃ１０３２を並
列接続してなる容量結合を有し、その出力は３段の直列
なＭＯＳインバータよりなるインバータ回路ＩＮＶ１０
に接続されている。ＩＮＶ１０の出力はフィードバック
キャパシタンスＣｆ１０によってその入力にフィードバ
ックされ、良好な線形特性により容量結合の出力をその
まま出力Ｖｏｕｔ１０として出力する。ここにＣ１０１
〜Ｃ１０３２の容量とＣｆ１０の容量の比は１対３２で
あり、例えばＣ１０１〜Ｃ１０３２に等しい入力電圧が
印加されたとき、ＩＮＶ１０は各入力電圧に等しい電圧
を出力する。さらにＩＮＶ１０にはその入出力を短絡さ
せるスイッチＳＷＡ１０（ＳＷＡ４と同一構成）が接続
され、コントロール信号Ｃｔｒｌ１０によって閉成され
たときにＡＤＤ３２−１をリフレッシュする。このリフ
レッシュ時には加算回路の入力は全て基準電圧となり、
インバータＩＮＶ１０の入出力が短絡されることによ
り、出力Ｖｏｕｔ１０は基準電圧となる。なおＡＤＤ３
２−２〜ＡＤＤ３２−６は同様に構成されているので説
明を省略する。
【００２３】図１１において、ＡＤＤ３３−１は同一容
量の３３個のキャパシタンスＣ１１１〜Ｃ１１３３を並
列接続してなる容量結合を有し、その出力は３段の直列
なＭＯＳインバータよりなるインバータ回路ＩＮＶ１１
に接続されている。ＩＮＶ１１の出力はフィードバック
キャパシタンスＣｆ１１によってその入力にフィードバ
ックされ、良好な線形特性により容量結合の出力をその
まま出力Ｖｏｕｔ１１として出力する。前記Ｃ１１１〜
Ｃ１１３３の容量とＣｆ１１の容量の比は１対３２であ
り、ＡＤＤ３２−１と同様の重み付けが為されている。
ここにＣ１１１Ｃ１１３３のいずれか１個には無効の入
力（基準電圧）が入力されるため、１個の入力のキャパ
シタンスを無視した比率設定になっている。従って、例
えばＣ１１１〜Ｃ１１３３に等しい入力電圧が印加され
たとき、ＩＮＶ１１は各入力電圧に等しい電圧を出力す
る。さらにＩＮＶ１１にはその入出力を短絡させるスイ
ッチＳＷＡ１１（ＳＷＡ４と同一構成）が接続され、コ
ントロール信号Ｃｔｒｌ１１によって閉成されたときに
ＡＤＤ３３−１をリフレッシュする。前記したように、
リフレッシュ時には加算器の入力は全て基準電圧とな
り、インバータＩＮＶ１１の入出力が短絡されることに
より、出力Ｖｏｕｔ１１は基準電圧となる。なおＡＤＤ
３３−２は同様に構成されているので説明を省略する。
量の３３個のキャパシタンスＣ１１１〜Ｃ１１３３を並
列接続してなる容量結合を有し、その出力は３段の直列
なＭＯＳインバータよりなるインバータ回路ＩＮＶ１１
に接続されている。ＩＮＶ１１の出力はフィードバック
キャパシタンスＣｆ１１によってその入力にフィードバ
ックされ、良好な線形特性により容量結合の出力をその
まま出力Ｖｏｕｔ１１として出力する。前記Ｃ１１１〜
Ｃ１１３３の容量とＣｆ１１の容量の比は１対３２であ
り、ＡＤＤ３２−１と同様の重み付けが為されている。
ここにＣ１１１Ｃ１１３３のいずれか１個には無効の入
力（基準電圧）が入力されるため、１個の入力のキャパ
シタンスを無視した比率設定になっている。従って、例
えばＣ１１１〜Ｃ１１３３に等しい入力電圧が印加され
たとき、ＩＮＶ１１は各入力電圧に等しい電圧を出力す
る。さらにＩＮＶ１１にはその入出力を短絡させるスイ
ッチＳＷＡ１１（ＳＷＡ４と同一構成）が接続され、コ
ントロール信号Ｃｔｒｌ１１によって閉成されたときに
ＡＤＤ３３−１をリフレッシュする。前記したように、
リフレッシュ時には加算器の入力は全て基準電圧とな
り、インバータＩＮＶ１１の入出力が短絡されることに
より、出力Ｖｏｕｔ１１は基準電圧となる。なおＡＤＤ
３３−２は同様に構成されているので説明を省略する。
【００２４】図１２において、減算器ＳＵＢ９はＡＤＤ
３３−１、ＡＤＤ３２−１、ＡＤＤ３２−２、ＡＤＤ３
２−３の出力（ｐ１、ｐ２、ｐ３、ｐ４で示す。）を加
算するための４個のキャパシタンスＣｐ１、Ｃｐ２、Ｃ
ｐ３、Ｃｐ４よりなる容量結合を有し、その出力は３段
の直列なＭＯＳインバータよりなるインバータ回路ＩＮ
Ｖ１２１に入力されている。ＩＮＶ１２１の出力はフィ
ードバックキャパシタンスＣｆ１２１によってその入力
にフィードバックされ、線形特性が確保されている。Ｉ
ＮＶ１２１の後段にはキャパシタンスＣ１２を介して同
様のインバータ回路ＩＮＶ１２２が接続され、ＩＮＶ１
２２にはキャパシタンスＣｍ１、Ｃｍ２、Ｃｍ３、Ｃｍ
４よりなる容量結合が接続されている。またＩＮＶ１２
２にはフィードバックキャパシタンスＣｆ１２２が接続
されている。これらキャパシタンスにはＡＤＤ３３−
２、ＡＤＤ３２−４、ＡＤＤ３２−５、ＡＤＤ３２−６
の負の出力（ｍ１、ｍ２、ｍ３、ｍ４で示す。）が接続
され、これらの加算結果が出力される。ＩＮＶ１２１の
出力はｐ１〜ｐ４の加算結果の反転であり、これはＣ１
２およびＣｍ１〜Ｃｍ４よりなる容量結合においてｍ１
〜ｍ４の和と加算される。さらにこの加算結果はＩＮＶ
１２２において反転されるため、ｐ１〜ｐ４の加算結果
からｍ１〜ｍ４の加算結果を減じた値がＩＮＶ１２２の
出力Ｖｏｕｔ１２として生じる。ここにキャパシタンス
Ｃｐ１〜Ｃｐ４の各容量とＣｆ１２１の容量の比は１対
４であり、例えばＣｐ１〜Ｃｐ４に等しい入力電圧が印
加されたとき、ＩＮＶ１２１は各入力電圧に等しい電圧
を出力する。一方キャパシタンスＣｍ１〜Ｃｍ４の各容
量とキャパシタンスＣ１２、Ｃｆ１２２の容量の比は１
対４対４であり、Ｃｐ１〜Ｃｐ４の入力とＣｍ１〜Ｃｍ
４の入力に均等の重みが与えられている。例えば入力が
全て等しい正の値を持つとき最終出力Ｖｏｕｔ１２はそ
の入力と等しくなり、また全て等しい負の値を持つとき
にはＶｏｕｔ１２は基準電圧を軸に反転したものとな
る。さらにＩＮＶ１２１、ＩＮＶ１２２にはリフレッシ
ュのためのスイッチＳＷＡ１２１、ＳＷＡ１２２が接続
され、コントロール信号Ｃｔｒｌ１２によってコントロ
ールされている。
３３−１、ＡＤＤ３２−１、ＡＤＤ３２−２、ＡＤＤ３
２−３の出力（ｐ１、ｐ２、ｐ３、ｐ４で示す。）を加
算するための４個のキャパシタンスＣｐ１、Ｃｐ２、Ｃ
ｐ３、Ｃｐ４よりなる容量結合を有し、その出力は３段
の直列なＭＯＳインバータよりなるインバータ回路ＩＮ
Ｖ１２１に入力されている。ＩＮＶ１２１の出力はフィ
ードバックキャパシタンスＣｆ１２１によってその入力
にフィードバックされ、線形特性が確保されている。Ｉ
ＮＶ１２１の後段にはキャパシタンスＣ１２を介して同
様のインバータ回路ＩＮＶ１２２が接続され、ＩＮＶ１
２２にはキャパシタンスＣｍ１、Ｃｍ２、Ｃｍ３、Ｃｍ
４よりなる容量結合が接続されている。またＩＮＶ１２
２にはフィードバックキャパシタンスＣｆ１２２が接続
されている。これらキャパシタンスにはＡＤＤ３３−
２、ＡＤＤ３２−４、ＡＤＤ３２−５、ＡＤＤ３２−６
の負の出力（ｍ１、ｍ２、ｍ３、ｍ４で示す。）が接続
され、これらの加算結果が出力される。ＩＮＶ１２１の
出力はｐ１〜ｐ４の加算結果の反転であり、これはＣ１
２およびＣｍ１〜Ｃｍ４よりなる容量結合においてｍ１
〜ｍ４の和と加算される。さらにこの加算結果はＩＮＶ
１２２において反転されるため、ｐ１〜ｐ４の加算結果
からｍ１〜ｍ４の加算結果を減じた値がＩＮＶ１２２の
出力Ｖｏｕｔ１２として生じる。ここにキャパシタンス
Ｃｐ１〜Ｃｐ４の各容量とＣｆ１２１の容量の比は１対
４であり、例えばＣｐ１〜Ｃｐ４に等しい入力電圧が印
加されたとき、ＩＮＶ１２１は各入力電圧に等しい電圧
を出力する。一方キャパシタンスＣｍ１〜Ｃｍ４の各容
量とキャパシタンスＣ１２、Ｃｆ１２２の容量の比は１
対４対４であり、Ｃｐ１〜Ｃｐ４の入力とＣｍ１〜Ｃｍ
４の入力に均等の重みが与えられている。例えば入力が
全て等しい正の値を持つとき最終出力Ｖｏｕｔ１２はそ
の入力と等しくなり、また全て等しい負の値を持つとき
にはＶｏｕｔ１２は基準電圧を軸に反転したものとな
る。さらにＩＮＶ１２１、ＩＮＶ１２２にはリフレッシ
ュのためのスイッチＳＷＡ１２１、ＳＷＡ１２２が接続
され、コントロール信号Ｃｔｒｌ１２によってコントロ
ールされている。
【００２５】Ｃｐ１〜Ｃｐ５の入力にはマルチプイレク
サＭＵＸ５１と同様のマルチプレクサＭＵＸ１２０、Ｍ
ＵＸ１２１、ＭＵＸ１２２、ＭＵＸ１２３、ＭＵＸ１２
４がそれぞれ接続され、Ｃｐ１〜ｐ５はこれらマルチプ
レクサを介してＣｐ１〜Ｃｐ５に接続されている。同様
にＣｍ１〜Ｃｍ５の入力にはマルチプレクサＭＵＸ１２
５、ＭＵＸ１２６、ＭＵＸ１２７、ＭＵＸ１２８、ＭＵ
Ｘ１２９が接続され、ｍ１〜ｍ５はこれらマルチプレク
サを介してＣｍ１〜Ｃｍ５に入力されている。ＭＵＸ１
２０〜ＭＵＸ１２９はｐ１〜ｐ５、ｍ１〜ｍ５の入力と
基準電圧Ｖｒｅｆとを択一的に出力し、ＳＵＢ１をリフ
レッシュする際にはＭＵＸ１２０〜ＭＵＸ１２９の全て
がＶｒｅｆを出力する。このリフレッシュのコントロー
ルのために、ＭＵＸ１２０〜ＭＵＸ１２９には前記Ｃｔ
ｒｌ１２が入力されている。なおＳＵＢ２はＳＵＢ１と
同様に構成されているので説明を省略する。
サＭＵＸ５１と同様のマルチプレクサＭＵＸ１２０、Ｍ
ＵＸ１２１、ＭＵＸ１２２、ＭＵＸ１２３、ＭＵＸ１２
４がそれぞれ接続され、Ｃｐ１〜ｐ５はこれらマルチプ
レクサを介してＣｐ１〜Ｃｐ５に接続されている。同様
にＣｍ１〜Ｃｍ５の入力にはマルチプレクサＭＵＸ１２
５、ＭＵＸ１２６、ＭＵＸ１２７、ＭＵＸ１２８、ＭＵ
Ｘ１２９が接続され、ｍ１〜ｍ５はこれらマルチプレク
サを介してＣｍ１〜Ｃｍ５に入力されている。ＭＵＸ１
２０〜ＭＵＸ１２９はｐ１〜ｐ５、ｍ１〜ｍ５の入力と
基準電圧Ｖｒｅｆとを択一的に出力し、ＳＵＢ１をリフ
レッシュする際にはＭＵＸ１２０〜ＭＵＸ１２９の全て
がＶｒｅｆを出力する。このリフレッシュのコントロー
ルのために、ＭＵＸ１２０〜ＭＵＸ１２９には前記Ｃｔ
ｒｌ１２が入力されている。なおＳＵＢ２はＳＵＢ１と
同様に構成されているので説明を省略する。
【００２６】図１３は加算部ＡＤＤ３３Ｒ１を示すもの
であり、ＡＤＤ３３−１への３３系統の入力に対応した
入力Ｖ１２１１、Ｖ１２１２、．．．、Ｖ１２１３３、
ＡＤＤ３２−１への３２系統の入力に対応した入力Ｖ１
２２１、１２２２、．．．、Ｖ１２２３２、ＡＤＤ３２
−２への３２系統の入力に対応した入力Ｖ１２３１、Ｖ
１２３２、．．．、Ｖ１２３３２、ＡＤＤ３２−３への
３２系統の入力に対応した入力Ｖ１２４１、Ｖ１２４
２、．．．、Ｖ１２４３２が入力されている。各加算部
への第１の入力Ｖ１３１１、Ｖ１３２１、Ｖ１３３１、
Ｖ１３４１はＰＮ符号に応じて開閉するスイッチＰＮ１
１、ＰＮ１２、ＰＮ１３、ＰＮ１４をそれぞれ介してマ
ルチプレクサＭＵＸ１３１に入力されている。ＭＵＸ１
３１はリフレッシュを行う加算部への入力を選択し、例
えばＡＤＤ３３−１がリフレッシュを行うときにはＶ１
３１１を選択する。さらにＭＵＸ１３１にはＶｒｅｆが
入力され、ＡＤＤ３３Ｒ１自体をリフレッシュするとき
にはＶｒｅｆが選択される。なお５入力のマルチプレク
サ１３１〜１３３２は図１８に示すようにＭＵＸ５１を
階層的に接続することにより容易に構成し得る。
であり、ＡＤＤ３３−１への３３系統の入力に対応した
入力Ｖ１２１１、Ｖ１２１２、．．．、Ｖ１２１３３、
ＡＤＤ３２−１への３２系統の入力に対応した入力Ｖ１
２２１、１２２２、．．．、Ｖ１２２３２、ＡＤＤ３２
−２への３２系統の入力に対応した入力Ｖ１２３１、Ｖ
１２３２、．．．、Ｖ１２３３２、ＡＤＤ３２−３への
３２系統の入力に対応した入力Ｖ１２４１、Ｖ１２４
２、．．．、Ｖ１２４３２が入力されている。各加算部
への第１の入力Ｖ１３１１、Ｖ１３２１、Ｖ１３３１、
Ｖ１３４１はＰＮ符号に応じて開閉するスイッチＰＮ１
１、ＰＮ１２、ＰＮ１３、ＰＮ１４をそれぞれ介してマ
ルチプレクサＭＵＸ１３１に入力されている。ＭＵＸ１
３１はリフレッシュを行う加算部への入力を選択し、例
えばＡＤＤ３３−１がリフレッシュを行うときにはＶ１
３１１を選択する。さらにＭＵＸ１３１にはＶｒｅｆが
入力され、ＡＤＤ３３Ｒ１自体をリフレッシュするとき
にはＶｒｅｆが選択される。なお５入力のマルチプレク
サ１３１〜１３３２は図１８に示すようにＭＵＸ５１を
階層的に接続することにより容易に構成し得る。
【００２７】各加算部の第２入力に対しては同様のマル
チプレクサＭＵＸ１３２が設けられ、以下、第３２入力
までは同様である。そして第３３入力はＡＤＤ３３−１
のみに入力されているので、別途Ｖ１２４３３とＶｒｅ
ｆのみが入力されたマルチプレクサＭＵＸ１３３３が設
けられている。これらマルチプレクサの出力にはキャパ
シタンスＣ１３１、Ｃ１３２、．．．、Ｃ１３３３が接
続され、これらキャパシタンスの出力が統合されて容量
結合が構成されている。
チプレクサＭＵＸ１３２が設けられ、以下、第３２入力
までは同様である。そして第３３入力はＡＤＤ３３−１
のみに入力されているので、別途Ｖ１２４３３とＶｒｅ
ｆのみが入力されたマルチプレクサＭＵＸ１３３３が設
けられている。これらマルチプレクサの出力にはキャパ
シタンスＣ１３１、Ｃ１３２、．．．、Ｃ１３３３が接
続され、これらキャパシタンスの出力が統合されて容量
結合が構成されている。
【００２８】この容量結合の出力は３段の直列なＭＯＳ
インバータよりなるインバータ回路ＩＮＶ１３に入力さ
れ、ＩＮＶ１３の出力はフィードバックキャパシタンス
Ｃｆ１３によってその入力にフィードバックされ、線形
特性が確保されている。またＩＮＶ１３の入出力はスイ
ッチＳＷＡ１３によって接続され、リフレッシュ時に
は、リフレッシュ信号ＲＥＦ５（後述）によってＳＷＡ
１３が閉成されることによってＩＮＶ１３の入出力が短
絡される。前記キャパシタンスＣ１３１〜Ｃ１３３３な
同一容量に設定され、Ｃｆ１３はこれらキャパシタンス
の容量和に等しく設定されている。これによってＡＤＤ
３３Ｒ１の出力は入力の和を正規化した値に成るよう設
定されている。なおＡＤＤ３３Ｒ２はＡＤＤ３３Ｒ１と
同様に構成されているので説明を省略する。
インバータよりなるインバータ回路ＩＮＶ１３に入力さ
れ、ＩＮＶ１３の出力はフィードバックキャパシタンス
Ｃｆ１３によってその入力にフィードバックされ、線形
特性が確保されている。またＩＮＶ１３の入出力はスイ
ッチＳＷＡ１３によって接続され、リフレッシュ時に
は、リフレッシュ信号ＲＥＦ５（後述）によってＳＷＡ
１３が閉成されることによってＩＮＶ１３の入出力が短
絡される。前記キャパシタンスＣ１３１〜Ｃ１３３３な
同一容量に設定され、Ｃｆ１３はこれらキャパシタンス
の容量和に等しく設定されている。これによってＡＤＤ
３３Ｒ１の出力は入力の和を正規化した値に成るよう設
定されている。なおＡＤＤ３３Ｒ２はＡＤＤ３３Ｒ１と
同様に構成されているので説明を省略する。
【００２９】図１４は加算部のリフレッシュのタイミン
グを示すタイミングチャートであり、ＡＤＤ３３−１、
ＡＤＤ３３−２のためのリフレッシュ信号ＲＥＦ１、Ａ
ＤＤ３２−１、ＡＤＤ３２−４のためのリフレッシュ信
号ＲＥＦ２、ＡＤＤ３２−２、ＡＤＤ３２−５のための
リフレッシュ信号ＲＥＦ３、ＡＤＤ３２−３、ＡＤＤ３
２−６のためのリフレッシュ信号ＲＥＦ４、ＡＤＤＲ
１、ＡＤＤＲ２のためのリフレッシュ信号ＲＥＦ５が設
けられており、ＲＥＦ１、ＲＥＦ２、ＲＥＦ３、ＲＥＦ
４、ＲＥＦ５の順序でリフレッシュが繰り返されてい
る。マッチドフィルタのチップ時間をＴｃとすると、１
回あたりのリフレッシュ時間は最短２５Ｔｃであること
が判明しており、図示するように２５Ｔｃに設定され、
あるいはそれ以上の時間に設定される。同一の加算部の
リフレッシュの間隔は比較的長時間でよいことが判明し
ているが、ここで充分な余裕をみては、マッチドフィル
タのタップ数を１２８とするとき、｛（２×１２８＋
１）×１２８｝・Ｔｃの時間に設定されている。
グを示すタイミングチャートであり、ＡＤＤ３３−１、
ＡＤＤ３３−２のためのリフレッシュ信号ＲＥＦ１、Ａ
ＤＤ３２−１、ＡＤＤ３２−４のためのリフレッシュ信
号ＲＥＦ２、ＡＤＤ３２−２、ＡＤＤ３２−５のための
リフレッシュ信号ＲＥＦ３、ＡＤＤ３２−３、ＡＤＤ３
２−６のためのリフレッシュ信号ＲＥＦ４、ＡＤＤＲ
１、ＡＤＤＲ２のためのリフレッシュ信号ＲＥＦ５が設
けられており、ＲＥＦ１、ＲＥＦ２、ＲＥＦ３、ＲＥＦ
４、ＲＥＦ５の順序でリフレッシュが繰り返されてい
る。マッチドフィルタのチップ時間をＴｃとすると、１
回あたりのリフレッシュ時間は最短２５Ｔｃであること
が判明しており、図示するように２５Ｔｃに設定され、
あるいはそれ以上の時間に設定される。同一の加算部の
リフレッシュの間隔は比較的長時間でよいことが判明し
ているが、ここで充分な余裕をみては、マッチドフィル
タのタップ数を１２８とするとき、｛（２×１２８＋
１）×１２８｝・Ｔｃの時間に設定されている。
【００３０】ＡＤＤ３３Ｒ１におけるマルチプレクサの
コントロールタイミングは図１５に示すとおりである。
ここでＭＵＸ１３１を例にとり、ＡＤＤ３３−１への入
力信号を選択すべきタイミングをＰＮ１１で示し、ＡＤ
Ｄ３２−１、ＡＤＤ３２−２、ＡＤＤ３２−３への入力
を選択すべきタイミングをＰＮ１２、ＰＮ１３、ＰＮ１
４で示す。またＡＤＤ３３Ｒ１をリフレッシュすべきタ
イミングをＶｒｅｆで示す。ＰＮ１１、ＰＮ１２、ＰＮ
１３、ＰＮ１４はＲＥＦ１〜ＲＥＦ４のタイミングと全
く同一であり、リフレッシュのタイミングはそれ以外の
全ての期間である。これによって、充分なリフレッシュ
時間が確保されている。
コントロールタイミングは図１５に示すとおりである。
ここでＭＵＸ１３１を例にとり、ＡＤＤ３３−１への入
力信号を選択すべきタイミングをＰＮ１１で示し、ＡＤ
Ｄ３２−１、ＡＤＤ３２−２、ＡＤＤ３２−３への入力
を選択すべきタイミングをＰＮ１２、ＰＮ１３、ＰＮ１
４で示す。またＡＤＤ３３Ｒ１をリフレッシュすべきタ
イミングをＶｒｅｆで示す。ＰＮ１１、ＰＮ１２、ＰＮ
１３、ＰＮ１４はＲＥＦ１〜ＲＥＦ４のタイミングと全
く同一であり、リフレッシュのタイミングはそれ以外の
全ての期間である。これによって、充分なリフレッシュ
時間が確保されている。
【００３１】図１６はＳＨｓのサンプル・ホールド信号
を生成するための回路であり、１回のサンプル・ホール
ドごとに生成されるクロックＣＬＫ１６を９ビットのカ
ウンタ（ＣＯＵＮＴＥＲで示す。）の出力が２５７（２
進数で１０００００００１）のとき、これをＡＮＤ回路
ＡＮＤ１で判定する。このパルスは次のクロックの入力
まで保持される。
を生成するための回路であり、１回のサンプル・ホール
ドごとに生成されるクロックＣＬＫ１６を９ビットのカ
ウンタ（ＣＯＵＮＴＥＲで示す。）の出力が２５７（２
進数で１０００００００１）のとき、これをＡＮＤ回路
ＡＮＤ１で判定する。このパルスは次のクロックの入力
まで保持される。
【００３２】図１７はＳＨｓで使用されるＰＮ符号を生
成するための回路であり、主サンプル・ホールド回路に
おいてリフレッシュが行なわれるサンプル・ホールド回
路をＳＨｉとし、そろリフレッシュを示す信号をＳＨｉ
とすると、ＳＨｉとＰＮｉの論理積がＳＨｓのＰＮ符号
として生成される。このため、ＰＮ１とＳＨ１、ＰＮ２
とＳＨ２、．．．、ＰＮ１２８とＳＨ１２８が入力され
た１２８個のＡＮＤゲート、ＡＮＤ１７１、ＡＮＤ１７
２、．．．、ＡＮＤ１７１２８の出力を１個ＯＲゲート
ＯＲ１７に入力し、ＯＲ１７の出力をＳＨｓのＰＮ符号
としている。
成するための回路であり、主サンプル・ホールド回路に
おいてリフレッシュが行なわれるサンプル・ホールド回
路をＳＨｉとし、そろリフレッシュを示す信号をＳＨｉ
とすると、ＳＨｉとＰＮｉの論理積がＳＨｓのＰＮ符号
として生成される。このため、ＰＮ１とＳＨ１、ＰＮ２
とＳＨ２、．．．、ＰＮ１２８とＳＨ１２８が入力され
た１２８個のＡＮＤゲート、ＡＮＤ１７１、ＡＮＤ１７
２、．．．、ＡＮＤ１７１２８の出力を１個ＯＲゲート
ＯＲ１７に入力し、ＯＲ１７の出力をＳＨｓのＰＮ符号
としている。
【００３３】
【発明の効果】前述のとおり、本発明にかかるマッチド
フィルタは、前記第１加算器および第２加算器を複数の
グループにグループ分けし、第１加算器の１個のグルー
プの機能を代替する第１補助加算器と第２加算器の１個
のグループの機能を代替する第２補助加算器とを設け、
これら第１、第２補助加算器の出力は第１減算器、第２
減算器にそれぞれ入力され、リフレッシュ手段は第１、
第２補助加算器によって代替されたグループのリフレッ
シュをも行うので、演算速度を確保しつつ全体回路のリ
フレッシュを実行でき、かつ回路規模が小さいという優
れた効果を有する。
フィルタは、前記第１加算器および第２加算器を複数の
グループにグループ分けし、第１加算器の１個のグルー
プの機能を代替する第１補助加算器と第２加算器の１個
のグループの機能を代替する第２補助加算器とを設け、
これら第１、第２補助加算器の出力は第１減算器、第２
減算器にそれぞれ入力され、リフレッシュ手段は第１、
第２補助加算器によって代替されたグループのリフレッ
シュをも行うので、演算速度を確保しつつ全体回路のリ
フレッシュを実行でき、かつ回路規模が小さいという優
れた効果を有する。
【図１】本発明に係るマッチドフィルタの１実施例を示
すブロック図である。
すブロック図である。
【図２】同実施例のサンプル・ホールド回路を示すブロ
ック図である。
ック図である。
【図３】同実施例の主サンプル・ホールド回路を示すブ
ロック図である。
ロック図である。
【図４】図３の主サンプル・ホールド回路における単位
サンプル・ホールド回路を示す回路図である。
サンプル・ホールド回路を示す回路図である。
【図５】同実施例の１個の補助サンプル・ホールド回路
を示す回路図である。
を示す回路図である。
【図６】スイッチを示す回路図である。
【図７】他のスイッチを示す回路図である。
【図８】マルチプレクサを示す回路図である。
【図９】加減算部を示すブロック図である。
【図１０】１個の加算部を示す回路図である。
【図１１】他の加算部を示す回路図である。
【図１２】減算回路を示す回路図である。
【図１３】補助加算回路を示す回路図である。
【図１４】リフレッシュのタイミングを示すタイミング
・チャートである。
・チャートである。
【図１５】補助加算回路のタイミングを示すタイミング
・チャートである。
・チャートである。
【図１６】ＰＮ符号を生成する回路を示す回路図であ
る。
る。
【図１７】主サンプル・ホールド回路のサンプル・ホー
ルド信号を生成する回路を示す回路図である。
ルド信号を生成する回路を示す回路図である。
【図１８】５入力のマルチプレクサを示すブロック図で
ある。
ある。
ＳＨｍ ．．． 主サンプル・ホールド回路 ＳＨｓ ．．． 補助サンプル・ホールド回路 ＡＤＤ ．．． 加算回路 ＭＵＸ１ ．．． マルチプレクサ ＳＵＢ１、ＳＵＢ２ ．．．減算回路。 1 整理番号＝ＹＺ１９９５０３９Ａ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 寿 国梁 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 (72)発明者 周 長明 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 (72)発明者 陳 傑 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内
Claims (2)
- 【請求項１】 時系列のアナログ入力電圧を保持しか
つＰＮ符号の値に応じて異なる経路の出力として一旦保
持したアナログ入力電圧を出力する複数の主サンプル・
ホールド回路と、この主サンプル・ホールド回路で保持
すべきアナログ入力電圧の一部を保持し得る補助サンプ
ル・ホールド回路と、これらサンプル・ホールド回路の
出力のうちＰＮ符号の「１」に対応する経路の出力を加
算する第１加算器と、サンプル・ホールド回路の出力の
うちＰＮ符号の「０」に対応する経路の出力を加算する
第２加算器と、第１加算器の各出力から第２加算器の対
応する出力を減ずる減算器と、補助サンプル・ホールド
回路で代替されたサンプル・ホールド回路をリフレッシ
ュするリフレッシュ手段とを備えたマッチドフィルタに
おいて：前記第１加算器および第２加算器は複数のグル
ープにグループ分けされ、第１加算器の１個のグループ
の機能を代替する第１補助加算器と第２加算器の１個の
グループの機能を代替する第２補助加算器とが設けら
れ、前記減算器は第１減算器および第２減算器の２個設
けられ、前記第１、第２補助加算器の出力は第１減算
器、第２減算器にそれぞれ入力され、リフレッシュ手段
は第１、第２補助加算器によって代替されたグループの
リフレッシュを適時行い、かつ第１、第２減算器の択一
的リフレッシュをも行うようになっていることを特徴と
するマッチドフィルタ。 - 【請求項２】 リフレッシュ手段は主サンプル・ホール
ド回路における１個のサンプル・ホールド回路を順次リ
フレッシュするようになっていることを特徴とする請求
項１記載のマッチドフィルタ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8115719A JPH09284252A (ja) | 1996-04-12 | 1996-04-12 | マッチドフィルタ |
| EP96120648A EP0782258A3 (en) | 1995-12-26 | 1996-12-20 | Matched filter |
| DE0782258T DE782258T1 (de) | 1995-12-26 | 1996-12-20 | Signalangepasstes Filter |
| KR1019960070589A KR970072657A (ko) | 1995-12-26 | 1996-12-23 | 정합필터 |
| CN96123179A CN1211859A (zh) | 1995-12-26 | 1996-12-26 | 匹配滤波器 |
| US08/780,145 US5887024A (en) | 1995-12-26 | 1996-12-26 | Matched filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8115719A JPH09284252A (ja) | 1996-04-12 | 1996-04-12 | マッチドフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09284252A true JPH09284252A (ja) | 1997-10-31 |
Family
ID=14669457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8115719A Pending JPH09284252A (ja) | 1995-12-26 | 1996-04-12 | マッチドフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09284252A (ja) |
-
1996
- 1996-04-12 JP JP8115719A patent/JPH09284252A/ja active Pending
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