KR100418266B1 - 정합필터회로 - Google Patents

Abstract

더블샘플링이 가능한 정합필터회로를 제공하는 것을 목적으로 한다.

샘플·홀드회로를 2개 그룹으로 분할하고, 콘트롤회로에 의해서 제1그룹의 스위치를 칩시간마다 순차택일적으로 닫고, 동시에 제2그룹의 스위치를 제1그룹보다 1/2칩시간 어긋난 타이밍으로 칩시간마다 순차택일적으로 닫는 것이다.

Description

정합필터회로

본 발명은 이동체 통신이나 무선 LAN 등을 위한 스펙트럼 확산통신 시스템을위한 정합필터회로에 관한 것으로, 특히 소규모이고 전력절약의 LSI에 의한 고속처리가 가능하고 또한 더블샘플링을 행할 수 있는 정합필터회로에 관하 것이다.

정합필터회로는, 2개의 신호의 동일성을 판정하기 위한 필터로, 스펙트럼 확산방식의 통신에 있어서, 신호를 수신해야 할 유저는 수신신호를 자기의 확산신호를 사용한 정합필터로 처리하고, 그 상관 피이크를 검출하여 동기포착 및 유지를 행한다.

여기에 확산신호를 PN(i), 칩시간 Tc, 확산률 M, 어떤 시간(t)에 있어서의 입력신호를 S(t), 어떤 시각(t)에서의 상관출력신호를 R(t)로 하면, 식(1)이 얻어진다.

로 된다. 또, PN(i)는 1비이트 데이터의 데이터 열이다.

동기포착을 위해서는 더블샘플링 또는 보다 많은 샘플링을 할 필요가 있으며, 복수계통의 정합필터회로를 사용하여, 상기 식(1)의 연산을 복수계통으로 동시에 실행하여 그 연산결과를 가산한다. 이러한 정합필터회로의 실현을 위해서 종래는 디지털회로 또는 SAW(표면음파)소자가 사용되었지만, 디지털회로에서는 회로규격이 커지고 소비전력이 많아 이동체통신에서는 적당하지 않으며, 한편 SAW소자에서는 1소자에 의한 전체 회로 실현이 용이하지 않고, 또 S/N비가 낮다는 문제가 있었다.

그래서 발명자들은, 일본 특원평7-212438호에 있어서, 확산부호가 1비이트 데이터열인 것에 주목하여, 입력신호를 시계열의 아날로그신호로서 샘플·홀드한 후, 이것을 멀티플렉서에 의해서 「1」또는 「-1」의 계열로 나누고, 각각의 계열신호를 용량결합에 의해 병렬가산하여, 소규모이고 또한 전력절약의 LSI에 의하여 고속처리를 하는 정합필터회로를 제안하고 있다.

그러나, 이 정합필터회로에 있어서는 더블샘플링에 관해서는 명확한 시사가 없었다.

본 발명은 이 배경하에서 창안된 것으로 더블샘플링이 가능한 정합필터회로를 제공하는 것을 목적으로 한다.

도 1은, 본 발명에 관한 정합필터회로의 제1실시예를 나타내는 블록도.

도 2는, 동 실시예 각각의 정합필터회로를 표시하는 블록도.

도 3은, 도 2에 있어서의 샘플·홀드회로를 나타내는 회로도.

도 4는, 도 3에 있어서의 스위치를 나타내는 회로도.

도 5는, 도 3에 있어서의 멀티플렉서를 나타내는 회로도.

도 6은, 도 2에 있어서의 제1가산기를 나타내는 회로도.

도 7은, 도 2에 있어서의 제5가산기를 나타내는 회로도.

도 8은, 도 2에 있어서의 제6가산기를 나타내는 회로도.

도 9는, 기준전압을 생성하기 위한 회로를 나타내는 회로도.

도 10은, 도 1에 있어서의 적산회로를 나타내는 회로도.

도 11은, 본 발명의 제2실시예를 나타내는 회로도.

도 12는, 입력신호와 클록의 타이밍을 나타내는 타이밍도이다.

-도면의 주요부분에 대한 부호의 설명-

ADD21, ADD22, ADD23, ADD24, ADD25, ADD26.........가산부

C31, C32, C33, C61, C62, C63, C64, C65, C71, C72, C73, C74,

C81, C82, C83, C84, C85, C101, C102, C103, C104.....캐패시턴스

CTRL.............................................콘트롤회로

DT4..............................................더미트랜지스터

I1,I2,I3,I61,I62,I63,I71,I72,I73,I81,I82,I83,I91,I92,I93,

I101,I102,I103....................................MOS인버터

MF1, MF2..........................................정합필터회로 연산부

MUX1, MUX2........................................멀티플렉서

SH1, SH2, SH3, SH4, SH5, SH6......................샘플·홀드회로

R31, R32, R61, R62, R71, R72, R81, R82, R91, R92, Rl01, R102

..................................................레지스턴스

SUM...............................................가산회로

SW................................................스위치

T4, T51, T52... ..................................트랜지스터회로

Vref............ .................................기준전압 발생회로

CLK1, CLK2....... ................................클록

R(t)..............................................출력전압

S(t)..............................................입력전압

본 발명에 관한 정합필터회로는, 상기 제안발명에 있어서, 상기 샘플·홀드회로를 2개 그룹으로 나누고, 상기 콘트롤회로에 의해서 제1그룹의 상기 스위치를 확산부호의 비이트 주기인 칩시간 (chip time) 마다 순차 택일적으로 폐쇄하고, 동시에 제2그룹의 상기 스위치를 제1그룹보다 1/2칩시간 어긋난 타이밍으로 칩시간마다 순차 택일적으로 폐쇄하는 것이다.

다음에 본 발명에 관한 정합필터회로의 제1실시예를 도면에 기초하여 설명한다.

도 1에 있어서, 스펙트럼 확산통신을 위한 수신장치는 복수의 정합필터회로 MF1, MF2를 보유하며, 이들 정합필터회로의 출력 Vo1, Vo2는 가산기 SUM에서 가산되고 있다. MF1, MF2에는 칩시간 Tc의 1/2의 시간(Tc/2)을 시프트한 메인 클록 CLK1 및 서브클록 CLK2가 입력되고, MF1, MF2는 이들 클록을 샘플링·클록으로서 상관연산을 하여, 소위 더블샘플링이 실시되고 있다.

도 12는 S(t), CLK1, CLK2의 타이밍도이다. S(t)의 1주기는 상기 칩시간과 일치하며, CLK1, CLK2는 이것과 동일주기의 신호이다. 도 12에서는 CLK1, CLK2는 S(t)와 동기하고 있지만, 실제로는 S(t)에 대하여 위상차가 발생하는 일이 많다. 그리고 CLK1와 CLK2와는 Tc/2만 위상이 시프트되어 있으며, 서로 반전한 신호가 된다. 이와 같이 Tc/2 시프트한 2개의 클록에 의한 샘플링(더블샘플링)을 행하면 상관피이크를 확실하게 검출할 수 있다.

도 2에 있어서, 정합필터회로 MFl은 복수의 샘플·홀드회로 SH1, SH2, SH3, SH4, SH5, SH6에 대하여 입력전압 Vin2을 병렬접속하여 이루어지고, 각 샘플·홀드회로에서 H(high), L(low)의 2계통의 출력을 발생한다. 샘플·홀드회로에는 콘트롤회로 CTRL이 접속되고, 차례로 어느 1개의 샘플·홀드회로에 S(t)가 취입되도록 제어를 한다.

또 샘플·홀드회로는 콘트롤회로의 제어에 기초하여, 입력전압 S(t)를 H측 또는 L측 중 한쪽으로 도입하고, 다른쪽에는 기준전압 Vr을 접속한다. 이 경로선택은 입력신호에 곱해야 할 1비이트부호(PN 부호)에 대응하여 실시되며, 이 단계에서 승산이 완료한 것으로 된다.

샘플·홀드회로 SH1은, 도 3과 같이 구성되며, 입력전압 Vin3은 스위치 SW에 접속되어 있다. 스위치 SW의 출력은 캐피시턴스 C31에 접속되며, 캐피시턴스 C31의출력에는 3단의 직렬의 MOS인버터 I1,I2,I3가 접속되어 있다. 최종단의 MOS인버터 I3의 출력 Vo3는 귀환캐패시턴스 C32를 통해 I1의 입력에 접속되고, 이것에 의해서 Vin이 양호한 선형성으로써 I3의 출력이 발생하도록 되어 있다. I3의 출력은 2개의 멀티플렉서 MUX31, MUX32에 입력되고, 또한 이들 멀티플렉스에는 공통인 기준전압 Vr이 접속되어 있다. SW가 폐쇄되면, C31은 Vin3에 대응한 전하로 충전되고, I1∼I3의 피드백기능에 의해 출력의 선형특성이 보증된다. 그리고, 그 후 스위치 SW가 개방되었을 때에 샘플·홀드회로 SHl은 S(t)를 유지하게 된다.

스위치 SW, 멀티플렉서 MUX31, MUX32는 콘트롤신호 S1, S2, S3에 의해서 콘트롤되며, S1는 일단 폐성된 후, 입력전압을 취입할 시점에서 스위치 SW를 개방한다. S2, S3는 반전한 신호이고, 한편의 멀티플렉서가 Vin을 출력할 때에는, 다른 쪽의 멀티플렉서는 Vr를 출력한다. MUX31는 상기 H(high)의 계통의 출력을 발생하고, MUX32는 L(low)의 계통의 출력이다. 이 H, L은 확산부호 「1」,「-1」에 대응하고 있으며, 어떤 시점의 입력전압에 부호「1」을 곱해야 할 때에는, MUX31에서 Vin3를 출력하고, 「-1」을 곱해야 할 때에는 MUX32에서 Vin3를 출력한다.

최종단 I3의 출력은 접지캐패시턴TM C33를 통해 그라운드에 접속되고, 또한 제2단 I2의 출력은 1쌍의 평형레지스턴스 R31, R32를 통해 전원전압 Vdd 및 그라운드에 접속되어 있다. 이러한 구성에 의해 피이드백계를 포함하는 반전증폭회로의 발진이 방지되고 있다.

도 4에 표시하듯이, 스위치 SW는 n형 MOS 트랜지스터의 소스, 드레인을 p형 MOS 트랜지스터의 드레인, 소스와 각각 접속되어 있는 트랜지스터회로 T4로 이루어지며, 이 트랜지스터회로의 nMOS의 드레인측의 단자에 입력전압 Vin4를 접속하고, nMOS 소스의 단자를 같은 구성의 더미트랜지스터 DT4를 통해 출력단자 Vout4에 접속하여 이루어진다. 트랜지스터회로 T4에 있어서의 nMOS 트랜지스터의 게이트에는 S1이 입력되고, pMOS 트랜지스터의 게이트에는 S1을 인버터 I4로 반전한 신호가 입력되고 있다. 이것에 의해서, S1이 하이 레벨일 때에는, T4가 도통하고, 로우 레벨일 때에는 T4은 차단된다.

도 5에 표시하듯이 멀티플렉서 MUX31는 n형, p형의 1쌍의 MOS 트랜지스터의 드레인, 소스를 상호 접속하여 이루어지는 트랜지스터회로 T51, T52의 nMOS의 소스측의 단자를 공통출력단자 Vout5에 접속하여 이루어지며, T51에 있어서의 nMOS의 드레인측의 단자에는 MOS인버터 13의 출력 Vo3(도면중 Vin51로 나타냄)을 접속하고, T52의 드레인에는 기준전압 Vr(도면중 Vin52로 나타냄)이 접속되어 있다. 트랜지스터회로T51에 있어서의 nMOS 트랜지스터 게이트 및 트랜지스터회로 T52에 있어서의 pMOS 트랜지스터 게이트에는 신호 S2가 입력되고, T51의 pMOS 및 T52의 nMOS의 게이트에는 S2를 인버터 I5로 반전한 신호가 입력되어 있다. 이것에 의해서, S2가 하이 레벨일 때에는, T51이 도통하여 T52는 차단되고, 로우 레벨일 때에 T52가 도통하여 T51이 차단된다. 즉 MUX31은, S2의 콘트롤에 의해 Vo3 또는 Vr를 택일적으로 출력할 수 있다,

도시는 생략하지만, 멀티플렉서 MUX32는 MUX31과 같이 구성되어 Vo3와 Vr의 접속이 역전하고 있다. 즉, Vr를 T51에, Vo3를 T52에 접속한 구성으로 되어 있다. 이것에 의해서, MUX32는 MUX31과 반대의 출력, 즉 MUX31이 Vo3를 출력하는 때에는Vr를, MUX31이 Vr를 출력할 때에는 Vo3를 출력한다.

신호 S2는 확산부호에 대응하여, S2 = 1일 때 1×Vin2 = Vin2을 ADD21에 출력한다. 이 때 S3는 -1이고, 0에 대응한 Vr를 ADD22로 출력한다. 한편, S2 = -1일 때에는, 0에 대응한 Vr를 ADD21에 출력한다. 이때, S3는 +1이고, 1×Vin2 = Vin2을 ADD22에 출력한다.

상기 식(1)의 S(t-i·Tc)는 각 샘플·홀드회로에서 유지된 전압이고, PN(i)는 그 시점에서 각 샘플·홀드회로에 주어야 할 신호 S2(확산부호)이다. 어떤 시점에서 유지된 신호의 순서에 대하여 확산부호는 일정하고, 새로운 신호를 넣는 타이밍에서는 가장 오래된 신호 대신에 새로운 신호를 넣는다. 이때 각 샘플·홀드회로 SH1∼SH6과 PN(i)의 대응관계가 어긋나게 되고, 콘트롤회로는 이것에 따른 PN(i)의 시프트를 실시한다. 이러한 부호 공급의 시프트를 하지 않는 경우에는, 샘플·홀드회로 사이에서의 데어터 전송을 하게 되며, 데이터 전송에 따르는 오차가 발생하게 된다. 즉, 부호의 시프트는 데이터 전송오차를 방지하는 점에서 유효하다.

식(1)에 있어서의 적산은, 상기 가산부ADD21∼AD26에서 실행되며, 각 샘플·홀드회로의 출력전압 VH, VL이 ADD25, ADD26에 있어서 각각 적산되고 있다. 이 적산은 직접실행되지 않고, 샘플·홀드회로를 복수의 그룹으로 나누고, 각 그룹마다 출력 VH, VL을 일단 ADD21∼ADD24에서 적산한다. 그리고, VH를 적산하는 ADD21, ADD23의 출력을 전부 ADD25에 입력하고, VL을 적산하는 ADD22, ADD24의 출력을 전부 ADD26에 입력한다. 또한 ADD26에는 ADD25의 출력이 입력되어 있다. 여기서 도 2에서는 6개의 샘플·홀드회로가 도시되며, 이것을 3개씩의 그룹으로 나누고 있지만, 일반적으로 확산부호는 100∼수백 비이트 또는 더 긴 코드이고, 이 비이트수에 대응한 개수의 S/H가 설정된다.

도 6에 도시하듯이, 가산부 ADD21은 1그룹의 샘플·홀드회로의 개수에 대응한 개수의 캐패시턴스 C61, C62, C63으로 구성되는 용량결합 CP6를 보유하며, 그 출력은 3단의 직렬 MOS인버터 I61, I62, I63에 접속되어 있다. 최종단의 MOS인버터 I3의 출력은 귀환캐패시턴스 C64를 통해 I61의 입력에 접속되고, 이것에 의해서 CP6의 출력이 양호한 선형성을 가지고 I63의 출력이 발생하도록 되어 있다. 각 캐피시턴스 C61∼C63의 입력전압을 Vin61, Vin62, ViN63으로 하면, I63의 출력 Vout6은,

로 된다. 여기에, Vin61∼ViN63 및 Vout6는 기준전압 Vr을 기준으로 한 전압이고, 또한, 캐피시턴스 C62, C62, C63, C64의 용량비는 1:1:1:3으로 설정되어 있다. 이것에 의해,

으로 반전가산치의 정규화출력이 얻어진다. 이 정규화에 의해 최대전압이 전원전압을 초과하는 것이 방지되고 있다,

최종단 I63의 출력은 접지캐패시턴스 C65를 통해 그라운드에 접속되며, 또한 제2단 I62의 출력은 1쌍의 평형레지스턴스 R61, R62를 통해 전원전압 Vdd 및 그라운드에 접속되어 있다. 이러한 구성에 의해, 피이드백계를 포함하는 반전증폭회로의 발진이 방지되고 있다.

도 7에 표시하듯이, 가산부 ADD25는 접속된 가산부 ADD21, ADD23의 개수에 대응한 개수의 캐피시턴스 C71, C72로 구성되는 용량결합 CP7를 보유하며, 그 출력은 3단의 직렬 MOS인버터 I71, I72, I73에 접지되어 있다. 최종단의 MOS인버터 I73의 출력은 귀환캐패시턴스 C73를 통해 I71의 입력에 접속되고, 이것에 의해서 CP7의 출력이 양호한 선형성을 지니며 I73의 출력에 발생하도록 되어 있다. 각 캐패시턴스 C71, C72의 입력전압을 Vin71, Vin72로 하면, I73의 출력 Vout7은,

로 된다. 여기에, Vin71, Vin72, Vout7은 기준전압 Vr를 기준으로 한 전압이고, 또한 C71, C72, C73의 용량비는 1:1:2로 설정되어 있다. 이것에 의해서,

로 가산치의 정규화출력이 얻어진다. 이 정규화에 의해 최대전압이 전원전압을 초월하는 것을 방지하게 된다.

최종단 I73의 출력은 접지캐피시턴스 C74를 통해 그랜드에 접속되고, 또한 제2단 I72의 출력은 1쌍의 평형레지스턴스 R71, R72를 통해 전원전압 Vdd 및 그라운드에 접속되어 있다. 이러한 구성에 의해 피이드백계를 포함하는 반전증폭회로의 발진이 방지되고 있다.

도 8에 도시하듯이, 가산부 ADD26는 접속된 3개의 ADD22, ADD24 및 ADD25에 대응한 캐패시턴스 C81, C82, C83으로 구성되는 용량결합 CP8을 보유하며, 그 출력은 3단의 직렬 MOS인버터 I8I, I82, I83에 접속되어 있다. 최종단 MOS인버터 I83의 출력은 귀환캐패시턴스 C84를 통해 I81의 입력에 접속되며, 이것에 의해서 CP8의 출력이 양호한 선형성을 가지며 I83의 출력이 발생하도록 되어 있다. 각 캐패시턴스 C81∼C83의 입력전압(Vr을 기준으로 한 전압)을 Vin81, Vin82, Vin83으로 하면, I83의 출력Vout8(Vr을 기준으로 한 전압)은

으로 된다. 여기에, C81, C82, C83, C84의 용량비는 1:1:2:2로 설정되며,

로 반전가산치의 정규화출력이 얻어진다. 또, C83의 무게가 C81, C82의 2배로 설정되어 있는 것은, ADD25로 정규화된 영향을 제거하기(정규화되어 있지 않은 V81,V82와 정합시킴)위함이다. 이상의 정규화에 의해 최대전압이 전원전압을 초월하는 것이 방지된다.

최종단의 I83의 출력은 접지캐패시턴스 C85를 통해 그라운드에 접지되고, 또한 제2단의 I82의 출력은 1쌍의 평형레지스턴스 R81, R82를 통해 전원전압 Vdd 및 그라운드에 접지되어 있다. 이러한 구성에 의해 피드백계를 포함하는 반전증폭회로의 발진이 방지되어 있다.

상기 기준전압 Vr은, 도 9에 표시하는 기준전압 생성회로 Vref에 의해서 생성된다. 이 기준전압 생성회로는 3단의 직렬 인버터 I91, I92, I93의 최종단출력을 초단입력으로 귀환시킨 회로이고, 상기 가산부와 마찬가지로 접지캐패시턴스 C95, 평형레지스턴스 R91, R92에 의한 발진방지처리가 실시되어 있다. 기준전압 생성회로 Vref는 그 입출력전압이 같게 되는 안정점에 출력이 수속하여, 각 MOS인버터의 역치설정에 의해 원하는 기준전압을 생성할 수 있다. 일반적으로는, 정부 양방향으로 충분히 큰 다이나믹레인지를 확보하기 위해서, Vr = Vdd/2로 설정되는 것이 많다. 여기에 Vdd는 MOS인버터의 전원전압이다.

도 10에 도시하듯이, 상기 적산회로 SUM은 MF1, MF2에 대응한 캐패시턴스 C101, C102로 되는 용량결합 CP10을 가지고, 그 출력은 3단의 직열인 MOS인버터 I101, I102, I103에 접속되어 있다. 최종단의 MOS인버터 I103의 출력은 귀환캐패시턴스 C103을 통해 I101의 입력에 접속되고, 이것에 의해서 CP10의 출력이 양호한 선형성을 가지며 I103의 출력이 발생하도록 된다. 각 캐패시턴스 C101, C102의 입력전압을 Vin101, Vin102로 하면, I103의 출력 Vout10은

로 된다. 여기에, Vin101, Vin102, Vout10은 기준전압 Vr를 기준으로 한 전압이고, 또한 C101, C102, C103의 용량비는 1:1:2에 설정되어 있다. 이것에 의해서,

로 가산치의 정규화출력이 얻어진다. 이 정규화에 의해, 최대전압이 전원전압을 초월하는 것이 방지된다.

최종단 I103의 출력은 접지캐패시턴스 C104을 통해 그라운드에 접속되고, 또한 제2단 I102의 출력은 1쌍의 평형레지스턴스 R101, R102를 통해 전원전압 Vdd 및 그라운드에 접속되어 있다. 이와 같은 구성에 의해, 피이드백계를 포함하는 반전증폭회로의 발진이 방지되어 있다.

이상의 정합필터회로는 용량결합에 의한 아날로그가산을 실시하기 때문에, 회로규모는 디지털처리의 경우에 비해 대폭 축소되고, 또한 병렬가산이기 때문에 처리속도는 빠르다. 더욱이 샘플·홀드회로나 가산부는 입출력이 모두 전압신호이기 때문에, 전류소비는 얼마 안되므로, 소비전력이 적다.

또 가산부 등의 출력정밀도는 MOS인버터 특성의 편차나 캐패시턴스 용량비로결정되지만, 인버터에 관해서는 서로 근접배치하는 것에 의해 편차를 억제할 수 있다. 또한 캐패시턴스에 관하여서는, 복수의 단위캐패시턴스 배열중에서 분산적인 접속에 의해 개개의 캐패시턴스를 구성하는 것에 의해 용량비의 정밀도를 높일 수 있다.

도 11은 본 발명의 제2실시예로서, 더블샘플링을 하기 위해 일체적으로 구성된 정합필터회로를 나타내고 있다.

제2실시예에서는 도 2의 2배 개수의 샘플·홀드회로 SH1∼SH12가 입력전압 Vin11에 병렬로 접속되고, 샘플·홀드회로는 SH1∼SH6으로 이루어지는 제1그룹과, SH7∼SH12로 이루어지는 제2그룹으로 그룹분할되어 있다. 제1그룹은 상기 클록 CLK1(도시생략)에 의해서 구동되며, 제2그룹은 클록 CLK2에 의하여 구동된다. 즉 제1그룹과 제2그룹은 Tc/2시간만 시프트한 타이밍으로 구동된다. 샘플·홀드회로 SH1∼SH6의 하이출력 VH는 가산부 ADD21에 의해 입력되어 가산되며, 로우출력 VL은 가산부 ADD22에 입력되어 가산되고 있다. 한편, 샘플·홀드회로 SH7∼SH12의 하이출력 VH는 가산부 ADD23에 입력되어 가산되며, 로우출력 VL은 가산부 ADD24에 입력되고 가산되어 있다. ADD21, ADD23의 출력은 ADD25에 있어서 가산되고, ADD22, ADD24의 출력은 ADD25의 출력과 함께 ADD26에 입력되어 있다. 가산부 ADD21∼ADD24는 도 6의 구성에 있어서의 용량결합의 캐패시턴스를 6개로 증가한 것이며, 이것에 따라서 귀환캐패시턴스 C64의 용량은 도 6의 2배로 설정된다. 또한 가산부 ADD25, ADD26는 도 7, 도 8과 동일 구성이다.

제2실시예와 같은 일체형의 구성을 채용하면 1개의 콘트롤회로로 전체를 제어하는 등, 회로규모의 소형화, 고속화에 유효하고, 또한 제1실시예와 같이 2개의 정합필터를 병렬사용하면 보다 다중의 샘플링에 대응하는 등 유연한 사용이 가능하다.

상기한 바와 같이, 본 발명에 관한 정합필터회로는, 샘플·홀드회로를 2개 그룹으로 그룹분할하고, 콘트롤회로에 의해서 제1그룹의 스위치를 칩시간마다 순차 택일적으로 닫고, 동시에 제2그룹의 스위치를 제1그룹보다 1/2칩시간 어긋난 타이밍으로 칩시간마다 순차택일적으로 닫으므로써, 더블샘플링이 가능하다고 하는 우수한 효과를 가진다.

Claims (8)

1. 스펙트럼확산 수신신호인 입력전압에 접속된 스위치와, 이 스위치의 출력에 접속된 제1캐패시턴스와, 이 제1캐패시턴스의 출력에 접속된 흘수단의 MOS인버터로 구성되는 제1반전증폭부와, 이 제1반전증폭부의 출력을 입력에 접속하는 제1귀환캐패시턴스와, 상기 제1반전증폭부의 출력 또는 기준전압을 택일적으로 출력하는 제1멀티플렉서 및 제2멀티플렉서를 구비한 샘플·홀드회로;

   각 샘플·홀드회로의 제1멀티플렉서의 출력이 접속된 복수의 제2캐패시턴스와, 이들 제2캐패시턴스의 출력이 통합되면서 접속된 홀수단의 MOS인버터로 구성되는 제2반전증폭부와, 이 제2반전증폭부의 출력을 입력에 접속하는 제2귀환캐패시턴스를 보유하는 제1가산부;

   각 샘플·홀드회로의 제2멀티플렉서의 출력 및 제1가산부의 출력이 접속된 복수의 제3캐패시턴스와, 이들 제3캐패시턴스의 출력이 통합되면서 접속된 홀수단의 MOS인버터로 구성되는 제3반전증폭부와, 이 제3반전증폭부의 출력을 입력에 접속하는 제3귀환캐패시턴스를 보유하는 제2가산부;

   상기 제1가산부의 출력에서 제2가산부의 출력을 감산하는 감산회로: 및

   상기 샘플·홀드회로 중 어떤 1개에 있어서의 상기 스위치를 폐쇄함과 아울러 다른 스위치를 개방하고 또 소정의 조합으로 각 샘플·홀드회로의 제1, 제2멀티플렉서를 절환하는 콘트롤회로를 구비한 정합필터회로에 있어서,

   상기 샘플·홀드회로는 2개 그룹으로 나누어지고, 상기 콘트롤회로는 제1그룹의 상기 스위치를 확산부호의 비이트 주기인 칩시간 (chip time) 마다 순차택일적으로 폐쇄하고, 동시에 제2그룹의 상기 스위치를 제1그룹의 스위치보다 1/2칩시간 어긋난 타이밍으로 칩시간마다 순차택일적으로 폐쇄하도록 되어 있는 것을 특징으로 하는 정합필터회로.
2. 제1항에 있어서, 제1, 제2그룹의 각 샘플·홀드회로를 추가로 복수의 그룹으로 나누고, 각 그룹에 관해서, 제1멀티플렉서의 출력이 접속된 제4가산부를 설치하고, 제2멀티플렉서가 접속된 제5가산부를 설치하고, 전 그룹의 제4가산부의 출력을 제2가산부에 입력하고, 전 그룹의 제5가산부의 출력을 제1가산부에 입력하고 있고, 제4가산부는, 각 샘플·홀드회로의 제1멀티플렉서의 출력이 접속된 복수의 제4캐패시턴스와, 이들 제4캐패시턴스의 출력이 통합되면서 접속된 홀수단의 MOS인버터로 구성되는 제4반전증폭부와, 이 제4반전증폭부의 출력을 입력에 접속하는 제4귀환캐패시턴스를 보유하며, 제5가산부는, 각 샘플·홀드회로의 제2멀티플렉서의 출력 및 제1가산부의 출력이 접속된 복수의 제5캐패시턴스와, 이들 제5캐패시턴스의 출력이 통합되면서 접속된 홀수단의 MOS인버터로 구성되는 제5반전증폭부와, 이 제5반전증폭부의 출력을 입력에 접속하는 제5귀환캐패시턴스가 설치된 것을 특징으로 하는 정합필터회로.
3. 제1항에 있어서, 홀수단의 MOS인버터로 구성되는 제6반전증폭부와, 이 제6반전증폭부의 출력을 입력에 접속하는 제6귀환캐패시턴스를 구비한 기준전압 생성회로에 의해 기준전압이 생성되고 있는 것을 특징으로 하는 정합필터회로.
4. 제1항 내지 제3항중 어느 한 항에 있어서, 반전증폭부는 출력과 그라운드 사이에는 접지캐패시턴스가 접속되고, 최종단의 MOS인버터보다 전단에서 MOS인버터의 출력을 1쌍의 평형레지스턴스에 의해서 전원 및 그라운드에 접속하고 있는 것을 특징으로 하는 정합필터회로.
5. 제4항에 있어서, 기준전압은 MOS인버터의 전원전압의 1/2이 되도록 MOS인버터의 역치가 설정되어 있는 것을 특징으로 하는 정합필터회로.
6. 제1항에 있어서, 제1, 제2그룹의 각 샘플·홀드회로에 대한 콘트롤회로의 설정은, 각 그룹의 전체 샘플·홀드회로를 순환하도록 절환되는 것을 특징으로 하는 정합필터회로.
7. 제1항에 있어서, 제1멀티플렉서는 제1반전증폭부의 출력 또는 기준전압을 택일적으로 출력하고, 제2멀티플렉서, 제1멀티플렉서와는 반대의 선택으로 제1반전증폭부 출력 또는 기준전압을 출력하도록 되어 있는 것을 특징으로 하는 정합필터회로.
8. 제1항에 있어서, 제1멀티플렉서 및 제2멀티플렉서는, 어느 한쪽이 제1반전증폭부 출력을 출력하거나, 또는 양자가 기준전압을 출력하도록 되어 있는 것을 특징으로 하는 정합필터회로.