JP2926651B2 - マッチドフィルタ回路 - Google Patents
マッチドフィルタ回路Info
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- H04B1/707—Spread spectrum techniques using direct sequence modulation
- H04B1/709—Correlator structure
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- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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Description
【０００１】
【産業上の利用分野】本発明は、移動体通信や無線ＬＡ
Ｎ等のためのスペクトラム拡散通信システムのためのマ
ッチドフィルタ回路に係り、特に、小規模かつ省電力の
ＬＳＩによる高速処理が可能なマッチドフィルタ回路に
関する。
Ｎ等のためのスペクトラム拡散通信システムのためのマ
ッチドフィルタ回路に係り、特に、小規模かつ省電力の
ＬＳＩによる高速処理が可能なマッチドフィルタ回路に
関する。
【０００２】
【従来の技術】マッチドフィルタ（整合フィルタ）は、
２つの信号の同一性を判定するためのフィルタであり、
スペクトラム拡散方式の通信において、信号を受信すべ
きユーザは受信信号を自らの拡散符号を用いたマッチド
フィルタで処理し、その相関ピークを検出して、同期捕
捉および保持を行う。
２つの信号の同一性を判定するためのフィルタであり、
スペクトラム拡散方式の通信において、信号を受信すべ
きユーザは受信信号を自らの拡散符号を用いたマッチド
フィルタで処理し、その相関ピークを検出して、同期捕
捉および保持を行う。
【０００３】ここに拡散符号をＰＮ（ｉ）、チップ時間
Ｔｃ、拡散率Ｍ、ある時刻（ｔ）における入力信号をＳ
（ｔ）、ある時刻ｔにおける相関出力信号Ｒ（ｔ）とす
ると、式（１）が得られる。
Ｔｃ、拡散率Ｍ、ある時刻（ｔ）における入力信号をＳ
（ｔ）、ある時刻ｔにおける相関出力信号Ｒ（ｔ）とす
ると、式（１）が得られる。
【数１】 となる。なおＰＮ（ｉ）は１ビットデータのデータ列
（拡散係数）である。
（拡散係数）である。
【０００４】ここにＳ（ｔ−ｉ・Ｔｃ）はチップ時間ご
とにサンプリングされた値であるが、入力信号とサンプ
リングクロックとの同期が充分にとれていないと個々の
Ｓ（ｔ−ｉ・Ｔｃ）のレベルが低くなり、出力Ｒ（ｔ）
のレベルも低下する。これはピーク検出の精度を悪化さ
せる。
とにサンプリングされた値であるが、入力信号とサンプ
リングクロックとの同期が充分にとれていないと個々の
Ｓ（ｔ−ｉ・Ｔｃ）のレベルが低くなり、出力Ｒ（ｔ）
のレベルも低下する。これはピーク検出の精度を悪化さ
せる。
【０００５】また同期捕捉のためにはダブルサンプリン
グあるいはより多くのサンプリングを行う必要があり、
複数のマッチドフィルタを用い、上記式（１）の演算を
複数系統で同時に実行しその演算結果を加算する。この
ようなマッチドフィルタ装置（複数のマッチドフィルタ
その他の回路の組合せという意味でこのように表現す
る。）の実現のために従来はデジタル回路あるいはＳＡ
Ｗ（表面音波）素子が使用されていたが、デジタル回路
では回路規模が大きくなって消費電力が大となり、移動
体通信には適さず、一方ＳＡＷ素子では１素子による全
体回路実現が容易でなくまたＳ／Ｎ比が低いという問題
があった。
グあるいはより多くのサンプリングを行う必要があり、
複数のマッチドフィルタを用い、上記式（１）の演算を
複数系統で同時に実行しその演算結果を加算する。この
ようなマッチドフィルタ装置（複数のマッチドフィルタ
その他の回路の組合せという意味でこのように表現す
る。）の実現のために従来はデジタル回路あるいはＳＡ
Ｗ（表面音波）素子が使用されていたが、デジタル回路
では回路規模が大きくなって消費電力が大となり、移動
体通信には適さず、一方ＳＡＷ素子では１素子による全
体回路実現が容易でなくまたＳ／Ｎ比が低いという問題
があった。
【０００６】そこで発明者等は、特願平７−２１２４３
８号において、拡散符号が１ビットデータ列であること
に注目し、入力信号を時系列のアナログ信号としてサン
プル・ホールドした後、これをマルチプレクサによって
「１」または「−１」の系列に分岐し、それぞれの系列
信号を容量結合によって並列加算し、小規模かつ省電力
のＬＳＩによって高速処理を行うマッチドフィルタ回路
を提案している。
８号において、拡散符号が１ビットデータ列であること
に注目し、入力信号を時系列のアナログ信号としてサン
プル・ホールドした後、これをマルチプレクサによって
「１」または「−１」の系列に分岐し、それぞれの系列
信号を容量結合によって並列加算し、小規模かつ省電力
のＬＳＩによって高速処理を行うマッチドフィルタ回路
を提案している。
【０００７】しかしこのマッチドフィルタ回路において
入力信号とサンプリングクロックの同期に関しては解決
策が明示されていなかった。
入力信号とサンプリングクロックの同期に関しては解決
策が明示されていなかった。
【０００８】
【発明が解決しようとする課題】本発明はこのような問
題点を解消すべく創案されたもので、拡散符号を入力信
号に整合させ得るマッチドフィルタ回路を提供すること
を目的とする。
題点を解消すべく創案されたもので、拡散符号を入力信
号に整合させ得るマッチドフィルタ回路を提供すること
を目的とする。
【０００９】
【課題を解決するための手段】本発明に係るマッチドフ
ィルタ回路は、入力信号を、その時点のサンプリングク
ロックと同期しつつ、その１／２周期ずつ連続的に３点
の信号をサンプリングし、サンプリングされた入力信号
の符号に基づいて、サンプリングクロックが入力信号に
対して進んでいるか遅れているかを判断し、あらかじめ
用意された複数のクロックから１個のクロックを選択す
るものである。
ィルタ回路は、入力信号を、その時点のサンプリングク
ロックと同期しつつ、その１／２周期ずつ連続的に３点
の信号をサンプリングし、サンプリングされた入力信号
の符号に基づいて、サンプリングクロックが入力信号に
対して進んでいるか遅れているかを判断し、あらかじめ
用意された複数のクロックから１個のクロックを選択す
るものである。
【００１０】
【実施例】次に本発明に係るマッチドフィルタ回路の１
実施例を図面に基づいて説明する。
実施例を図面に基づいて説明する。
【００１１】図１において、マッチドフィルタ回路ＭＦ
は入力信号Ｓ（ｔ）に対応して出力信号Ｒ（ｔ）を出力
し、そのサンプリングクロックＡＣＬＫはサンプリング
クロック生成回路（図２）における位相調整回路ＰＡか
ら入力されている。位相調整回路ＰＡにはサンプリング
クロックの１／８の周期の基本クロックＣＬＫが入力さ
れ、ＰＡはＣＬＫからサンプリングクロックを生成す
る。またマッチドフィルタＭＦは、内部でＡＣＬＫと同
相のメインクロックＭＣＬＫ（図３）およびこれを反転
させたサブクロックＳＣＬＫ（同図）を生成し、これら
クロックを用いて、入力信号を１／２周期ずつ連続した
３点の信号をサンプリングした信号値の符号の組合せを
信号ＭＳＥ、ＭＳとして出力する。
は入力信号Ｓ（ｔ）に対応して出力信号Ｒ（ｔ）を出力
し、そのサンプリングクロックＡＣＬＫはサンプリング
クロック生成回路（図２）における位相調整回路ＰＡか
ら入力されている。位相調整回路ＰＡにはサンプリング
クロックの１／８の周期の基本クロックＣＬＫが入力さ
れ、ＰＡはＣＬＫからサンプリングクロックを生成す
る。またマッチドフィルタＭＦは、内部でＡＣＬＫと同
相のメインクロックＭＣＬＫ（図３）およびこれを反転
させたサブクロックＳＣＬＫ（同図）を生成し、これら
クロックを用いて、入力信号を１／２周期ずつ連続した
３点の信号をサンプリングした信号値の符号の組合せを
信号ＭＳＥ、ＭＳとして出力する。
【００１２】図２において、サンプリングクロック生成
回路ＰＨＣは、調整クロック生成回路ＦＤおよびクロッ
ク・マルチプレクサＭＵＸ２を有し、回路ＦＤは前記ク
ロックＣＬＫを８倍の長さに分周して、１／８周期ずつ
シフトした８種のサンプリングクロックを生成する。マ
ルチプレクサＭＵＸ２はこれら８種のサンプリングクロ
ックの１個をＡＣＬＫとして選択的に出力する。
回路ＰＨＣは、調整クロック生成回路ＦＤおよびクロッ
ク・マルチプレクサＭＵＸ２を有し、回路ＦＤは前記ク
ロックＣＬＫを８倍の長さに分周して、１／８周期ずつ
シフトした８種のサンプリングクロックを生成する。マ
ルチプレクサＭＵＸ２はこれら８種のサンプリングクロ
ックの１個をＡＣＬＫとして選択的に出力する。
【００１３】前記信号ＭＳＥおよびＭＳはマッチドフィ
ルタＭＦに設けられた位相信号生成回路ＰＳＧによって
生成され、サンプリングクロック生成回路ＰＨＣは、収
束判定回路ＣＪにおいて信号ＭＳＥ、ＭＳを評価判定す
る。これら回路ＰＳＧ、ＣＪは全体として位相判断回路
ＰＪを構成し、サンプリングクロックと入力信号の位相
関係を判断する。
ルタＭＦに設けられた位相信号生成回路ＰＳＧによって
生成され、サンプリングクロック生成回路ＰＨＣは、収
束判定回路ＣＪにおいて信号ＭＳＥ、ＭＳを評価判定す
る。これら回路ＰＳＧ、ＣＪは全体として位相判断回路
ＰＪを構成し、サンプリングクロックと入力信号の位相
関係を判断する。
【００１４】図３において、回路ＰＳＧは直列なＭＯＳ
インバータＩ３１、Ｉ３２を有し、入力信号Ｓ（ｔ）は
初段インバータＩ３１に入力されている。Ｉ３１、Ｉ３
２はＳ（ｔ）が正の信号のときは電源電圧Ｖｄｄを、負
の信号のときにはグランドの電圧を出力し、いわゆる符
号信号を生成する。Ｉ３２の出力は並列なフリップフロ
ップＦＦ３１、ＦＦ３２のデータ入力に入力され、ＦＦ
３１のクロック入力には前記ＭＣＬＫが、またＦＦ３２
には前記ＳＣＬＫが入力されている。ＦＦ３１、ＦＦ３
２はクロックの立上りに呼応してデータを取込み、従っ
てＦＦ３２がＳ（ｔ）の符号信号を取込んだとすると、
ＦＦ３１はＳ（ｔ−Ｔｃ／２）の符号信号を既に保持し
ている。
インバータＩ３１、Ｉ３２を有し、入力信号Ｓ（ｔ）は
初段インバータＩ３１に入力されている。Ｉ３１、Ｉ３
２はＳ（ｔ）が正の信号のときは電源電圧Ｖｄｄを、負
の信号のときにはグランドの電圧を出力し、いわゆる符
号信号を生成する。Ｉ３２の出力は並列なフリップフロ
ップＦＦ３１、ＦＦ３２のデータ入力に入力され、ＦＦ
３１のクロック入力には前記ＭＣＬＫが、またＦＦ３２
には前記ＳＣＬＫが入力されている。ＦＦ３１、ＦＦ３
２はクロックの立上りに呼応してデータを取込み、従っ
てＦＦ３２がＳ（ｔ）の符号信号を取込んだとすると、
ＦＦ３１はＳ（ｔ−Ｔｃ／２）の符号信号を既に保持し
ている。
【００１５】ＦＦ３１の非反転出力Ｑにはフリップフロ
ップＦＦ３３のデータ入力が接続され、ＦＦ３３のクロ
ック入力にはＭＣＬＫが入力されている。従ってこの時
点でＦＦ３３はＳ（ｔ−Ｔｃ）の符号信号を保持してい
る。一方ＦＦ３２の非反転出力Ｑにはフリップフロップ
ＦＦ３４のデータ入力が接続され、ＦＦ３４のクロック
入力にはＭＣＬＫが入力されている。従ってこの時点で
ＦＦ３４はＳ（ｔ−Ｔｃ／２）の符号信号を保持してい
る。以上より、ＦＦ３３、ＦＦ３４、ＦＦ３１、ＦＦ３
２により、１／２周期ずつシフトした入力信号の符号信
号が保持される。ここで、これら符号信号をＳＧＮ（ｔ
−Ｔｃ）、ＳＧＮ（ｔ−Ｔｃ／２）、ＳＧＮ（ｔ）、Ｓ
ＧＮ（ｔ＋Ｔｃ／２）で表現する。前記フリップフロッ
プＦＦ３３、ＦＦ３４の非反転出力Ｑは論理ゲートＬＧ
１、ＬＧ２にそれぞれ接続され、ＬＧ１にはＦＦ３１の
非反転出力が、ＬＧ２にはＦＦ３３の非反転出力が同時
に入力されている。ＬＧ１、ＬＧ２はそれぞれＥＸ＿Ｏ
Ｒ、ＥＸ＿ＮＯＲのゲートであり、以下の論理演算によ
り前記ＭＳＥ、ＭＳを算出する。
ップＦＦ３３のデータ入力が接続され、ＦＦ３３のクロ
ック入力にはＭＣＬＫが入力されている。従ってこの時
点でＦＦ３３はＳ（ｔ−Ｔｃ）の符号信号を保持してい
る。一方ＦＦ３２の非反転出力Ｑにはフリップフロップ
ＦＦ３４のデータ入力が接続され、ＦＦ３４のクロック
入力にはＭＣＬＫが入力されている。従ってこの時点で
ＦＦ３４はＳ（ｔ−Ｔｃ／２）の符号信号を保持してい
る。以上より、ＦＦ３３、ＦＦ３４、ＦＦ３１、ＦＦ３
２により、１／２周期ずつシフトした入力信号の符号信
号が保持される。ここで、これら符号信号をＳＧＮ（ｔ
−Ｔｃ）、ＳＧＮ（ｔ−Ｔｃ／２）、ＳＧＮ（ｔ）、Ｓ
ＧＮ（ｔ＋Ｔｃ／２）で表現する。前記フリップフロッ
プＦＦ３３、ＦＦ３４の非反転出力Ｑは論理ゲートＬＧ
１、ＬＧ２にそれぞれ接続され、ＬＧ１にはＦＦ３１の
非反転出力が、ＬＧ２にはＦＦ３３の非反転出力が同時
に入力されている。ＬＧ１、ＬＧ２はそれぞれＥＸ＿Ｏ
Ｒ、ＥＸ＿ＮＯＲのゲートであり、以下の論理演算によ
り前記ＭＳＥ、ＭＳを算出する。
【数２】
【００１６】式（２）はある時点の入力信号とその前の
周期の入力信号の符号が相違することを意味し、位相判
定の前提条件を与えている。すなわち入力信号の符号が
連続して一定である場合には位相関係の判定は不可能で
あり、式（２）においてＭＳＥ＝１となったときに回路
ＣＪにおいて位相判定を行う。
周期の入力信号の符号が相違することを意味し、位相判
定の前提条件を与えている。すなわち入力信号の符号が
連続して一定である場合には位相関係の判定は不可能で
あり、式（２）においてＭＳＥ＝１となったときに回路
ＣＪにおいて位相判定を行う。
【００１７】式（３）はＳ（ｔ）よりもＴｃ／２だけ進
んだタイミングでの信号の符号と、さらにＴｃ／２進ん
だ信号との符号の異同を示す。図１２に示すように、入
力信号Ｓ（ｔ）を１／２周期ずつ連続した３点Ａ、Ｂ、
Ｃでサンプリングする場合、式（３）のＳ（ｔ）、Ｓ
（ｔ−Ｔｃ／２）、Ｓ（ｔ−Ｔｃ）はそれぞれＣ、Ｂ、
Ａに対応する。サンプリングクロックの位相が入力信号
に対して進んでいたとき、点Ａの位置からその周期の始
端までの時間ｔＡは（Ｔｃ／２）以下であり、点Ｂは点
Ａと同一周期に含まれ、かつ点Ｃは点Ａ、Ｂと異なる周
期となる。一方サンプリングクロックが遅れているとき
には（図示省略）、点Ａの位置からその周期の始端まで
が（Ｔｃ／２）以上であり、点Ｂは点Ａとは別個の周期
となり、かつ点Ｃは点Ｂと同一周期に含まれる。ここで
Ｓ（ｔ−Ｔｃ／２）とＳ（ｔ−Ｔｃ）が同一周期内であ
ればＭＳは「１」となり、異なる周期であればＭＳは
「０」となる。すなわちＭＳ＝１であればサンプリング
クロックは進んでおり、ＭＳ＝０であればサンプリング
クロックは遅れている。
んだタイミングでの信号の符号と、さらにＴｃ／２進ん
だ信号との符号の異同を示す。図１２に示すように、入
力信号Ｓ（ｔ）を１／２周期ずつ連続した３点Ａ、Ｂ、
Ｃでサンプリングする場合、式（３）のＳ（ｔ）、Ｓ
（ｔ−Ｔｃ／２）、Ｓ（ｔ−Ｔｃ）はそれぞれＣ、Ｂ、
Ａに対応する。サンプリングクロックの位相が入力信号
に対して進んでいたとき、点Ａの位置からその周期の始
端までの時間ｔＡは（Ｔｃ／２）以下であり、点Ｂは点
Ａと同一周期に含まれ、かつ点Ｃは点Ａ、Ｂと異なる周
期となる。一方サンプリングクロックが遅れているとき
には（図示省略）、点Ａの位置からその周期の始端まで
が（Ｔｃ／２）以上であり、点Ｂは点Ａとは別個の周期
となり、かつ点Ｃは点Ｂと同一周期に含まれる。ここで
Ｓ（ｔ−Ｔｃ／２）とＳ（ｔ−Ｔｃ）が同一周期内であ
ればＭＳは「１」となり、異なる周期であればＭＳは
「０」となる。すなわちＭＳ＝１であればサンプリング
クロックは進んでおり、ＭＳ＝０であればサンプリング
クロックは遅れている。
【００１８】前記回路ＣＪはこのような判断を行い、サ
ンプリングクロックが進んでいるか遅れているかを示す
信号を制御信号生成回路ＳＧに入力する。回路ＳＧはこ
の信号に呼応して、サンプリングクロックが進んでいる
ときには１／８周期遅れたクロックに変更するようにマ
ルチプレクサＭＵＸ２を切換え、遅れているときには１
／８周期進んだクロックに変更するようにマルチプレク
サＭＵＸ２を切換える。ここで回路ＦＤ、ＭＵＸ２、Ｓ
Ｇは位相調整回路ＰＡを構成するものとする。なお前記
クロックは必ずしも１／８周期ごとである必要はなく、
また一定間隔でなくともよい。
ンプリングクロックが進んでいるか遅れているかを示す
信号を制御信号生成回路ＳＧに入力する。回路ＳＧはこ
の信号に呼応して、サンプリングクロックが進んでいる
ときには１／８周期遅れたクロックに変更するようにマ
ルチプレクサＭＵＸ２を切換え、遅れているときには１
／８周期進んだクロックに変更するようにマルチプレク
サＭＵＸ２を切換える。ここで回路ＦＤ、ＭＵＸ２、Ｓ
Ｇは位相調整回路ＰＡを構成するものとする。なお前記
クロックは必ずしも１／８周期ごとである必要はなく、
また一定間隔でなくともよい。
【００１９】回路ＣＪはＭＳ＝１とＭＳ＝０とがくり返
し入力されたとき、すなわち進みと遅れがくり返し生じ
たときには、入力信号とサンプリングクロックとの同期
がとれていると判断する。すなわちＭＳ＝１とＭＳ＝０
とが所定回数（例えば１０回）くり返し入力されたとき
には、位相調整が収束したと判断し、以後所定期間（例
えば数十シンボルの期間）位相調整を行わない。
し入力されたとき、すなわち進みと遅れがくり返し生じ
たときには、入力信号とサンプリングクロックとの同期
がとれていると判断する。すなわちＭＳ＝１とＭＳ＝０
とが所定回数（例えば１０回）くり返し入力されたとき
には、位相調整が収束したと判断し、以後所定期間（例
えば数十シンボルの期間）位相調整を行わない。
【００２０】図４において、マッチドフィルタ回路ＭＦ
は複数のサンプル・ホールド回路ＳＨ１、ＳＨ２、ＳＨ
３、ＳＨ４、ＳＨ５、ＳＨ６に対して入力電圧Ｓ（ｔ）
を並列接続してなり、各サンプル・ホールド回路からＨ
（ハイ）、Ｌ（ロー）の２系統の出力を生じる。サンプ
ル・ホールド回路にはコントロール回路ＣＴＲＬが接続
され、順次いずれか１個のサンプル・ホールド回路にＳ
（ｔ）が取り込まれるように制御を行う。
は複数のサンプル・ホールド回路ＳＨ１、ＳＨ２、ＳＨ
３、ＳＨ４、ＳＨ５、ＳＨ６に対して入力電圧Ｓ（ｔ）
を並列接続してなり、各サンプル・ホールド回路からＨ
（ハイ）、Ｌ（ロー）の２系統の出力を生じる。サンプ
ル・ホールド回路にはコントロール回路ＣＴＲＬが接続
され、順次いずれか１個のサンプル・ホールド回路にＳ
（ｔ）が取り込まれるように制御を行う。
【００２１】またサンプル・ホールド回路は、コントロ
ール回路の制御に基づき、入力電圧Ｓ（ｔ）をＨ側また
はＬ側の一方に導き、他方には基準電圧Ｖｒを接続す
る。この経路選択は入力信号に乗ずべき１ビット符号
（ＰＮ符号）に対応して行われ、この段階で乗算が完了
したことになる。
ール回路の制御に基づき、入力電圧Ｓ（ｔ）をＨ側また
はＬ側の一方に導き、他方には基準電圧Ｖｒを接続す
る。この経路選択は入力信号に乗ずべき１ビット符号
（ＰＮ符号）に対応して行われ、この段階で乗算が完了
したことになる。
【００２２】サンプル・ホールド回路ＳＨ１は、図５の
ように構成され、入力電圧Ｓ（ｔ）はスイッチＳＷに接
続されている。スイッチＳＷの出力はキャパシタンスＣ
５１に接続され、キャパシタンスＣ５１の出力には３段
の直列なＭＯＳインバータＩ１、Ｉ２、Ｉ３が接続され
ている。最終段のＭＯＳインバータＩ３の出力Ｖｏ５は
帰還キャパシタンスＣ５２を介してＩ１の入力に接続さ
れ、これによってＳ（ｔ）が良好な線形性をもってＩ３
の出力に生じるようになっている。Ｉ３の出力は２個の
マルチプレクサＭＵＸ５１、ＭＵＸ５２に入力され、ま
たこれらマルチプレクサには共通な基準電圧Ｖｒが接続
されている。ＳＷが閉成されると、Ｃ５１はＳ（ｔ）に
対応した電荷で充電され、Ｉ１〜Ｉ３のフィードバック
機能により出力の線形特性が保証される。そして、その
後スイッチＳＷが開放されたときにサンプル・ホールド
回路ＳＨ１はＳ（ｔ）を保持することになる。
ように構成され、入力電圧Ｓ（ｔ）はスイッチＳＷに接
続されている。スイッチＳＷの出力はキャパシタンスＣ
５１に接続され、キャパシタンスＣ５１の出力には３段
の直列なＭＯＳインバータＩ１、Ｉ２、Ｉ３が接続され
ている。最終段のＭＯＳインバータＩ３の出力Ｖｏ５は
帰還キャパシタンスＣ５２を介してＩ１の入力に接続さ
れ、これによってＳ（ｔ）が良好な線形性をもってＩ３
の出力に生じるようになっている。Ｉ３の出力は２個の
マルチプレクサＭＵＸ５１、ＭＵＸ５２に入力され、ま
たこれらマルチプレクサには共通な基準電圧Ｖｒが接続
されている。ＳＷが閉成されると、Ｃ５１はＳ（ｔ）に
対応した電荷で充電され、Ｉ１〜Ｉ３のフィードバック
機能により出力の線形特性が保証される。そして、その
後スイッチＳＷが開放されたときにサンプル・ホールド
回路ＳＨ１はＳ（ｔ）を保持することになる。
【００２３】スイッチＳＷ、マルチプレクサＭＵＸ５
１、ＭＵＸ５２はコントロール信号Ｓ１、Ｓ２、Ｓ３に
よってコントロールされ、Ｓ１は一旦閉成された後、入
力電圧を取り込むべき時点においてＳＷを開放する。Ｓ
２、Ｓ３は反転した信号であり、一方のマルチプレクサ
がＶｉｎ５を出力するときには、他方のマルチプレクサ
はＶｒを出力する。ＭＵＸ５１は前記Ｈ（ハイ）の系統
の出力を生じ、ＭＵＸ５２はＬ（ロー）の系統の出力で
ある。このＨ、Ｌは拡散符号の「１」、「−１」に対応
しており、ある時点の入力電圧に符号「１」を乗ずるべ
きときには、ＭＵＸ５１からＶｉｎ５を出力し、「−
１」を乗ずるべきときにはＭＵＸ５２からＶｉｎ５を出
力する。
１、ＭＵＸ５２はコントロール信号Ｓ１、Ｓ２、Ｓ３に
よってコントロールされ、Ｓ１は一旦閉成された後、入
力電圧を取り込むべき時点においてＳＷを開放する。Ｓ
２、Ｓ３は反転した信号であり、一方のマルチプレクサ
がＶｉｎ５を出力するときには、他方のマルチプレクサ
はＶｒを出力する。ＭＵＸ５１は前記Ｈ（ハイ）の系統
の出力を生じ、ＭＵＸ５２はＬ（ロー）の系統の出力で
ある。このＨ、Ｌは拡散符号の「１」、「−１」に対応
しており、ある時点の入力電圧に符号「１」を乗ずるべ
きときには、ＭＵＸ５１からＶｉｎ５を出力し、「−
１」を乗ずるべきときにはＭＵＸ５２からＶｉｎ５を出
力する。
【００２４】最終段のＩ３の出力は接地キャパシタンス
Ｃ５３を介してグランドに接続され、また第２段のＩ２
の出力は１対の平衡レジスタンスＲ５１、ＲＥ５２を介
して電源電圧Ｖｄｄおよびグランドに接続されている。
このような構成により、フィードバック系を含む反転増
幅回路の発振が防止されている。
Ｃ５３を介してグランドに接続され、また第２段のＩ２
の出力は１対の平衡レジスタンスＲ５１、ＲＥ５２を介
して電源電圧Ｖｄｄおよびグランドに接続されている。
このような構成により、フィードバック系を含む反転増
幅回路の発振が防止されている。
【００２５】図６に示すように、スイッチＳＷはｎ型Ｍ
ＯＳトランジスタのソース、ドレインをｐ型ＭＯＳトラ
ンジスタのドレイン、ソースとそれぞれ接続してなるト
ランジスタ回路Ｔ６よりなり、このトランジスタ回路の
ｎＭＯＳのドレイン側の端子に入力電圧Ｖｉｎ６を接続
し、ｎＭＯＳのソースの端子を同様の構成のダミートラ
ンジスタＤＴ６を介して出力端子Ｖｏｕｔ６に接続して
なる。トランジスタ回路Ｔ６におけるｎＭＯＳトランジ
スタのゲートにはＳ１が入力され、ｐＭＯＳトランジス
タのゲートにはＳ１をインバータＩ６で反転した信号が
入力されている。これによって、Ｓ１がハイレベルのと
きには、Ｔ６が導通し、ローレベルのときにはＴ６は遮
断される。
ＯＳトランジスタのソース、ドレインをｐ型ＭＯＳトラ
ンジスタのドレイン、ソースとそれぞれ接続してなるト
ランジスタ回路Ｔ６よりなり、このトランジスタ回路の
ｎＭＯＳのドレイン側の端子に入力電圧Ｖｉｎ６を接続
し、ｎＭＯＳのソースの端子を同様の構成のダミートラ
ンジスタＤＴ６を介して出力端子Ｖｏｕｔ６に接続して
なる。トランジスタ回路Ｔ６におけるｎＭＯＳトランジ
スタのゲートにはＳ１が入力され、ｐＭＯＳトランジス
タのゲートにはＳ１をインバータＩ６で反転した信号が
入力されている。これによって、Ｓ１がハイレベルのと
きには、Ｔ６が導通し、ローレベルのときにはＴ６は遮
断される。
【００２６】図７に示すように、マルチプレクサＭＵＸ
５１はｎ型、ｐ型の１対のＭＯＳトランジスタのドレイ
ン、ソースを相互に接続してなるトランジスタ回路Ｔ７
１、Ｔ７２のｎＭＯＳのソース側の端子を共通出力端子
Ｖｏｕｔ７に接続してなり、Ｔ７１におけるｎＭＯＳの
ドレイン側の端子にはＭＯＳインバータＩ３の出力Ｖｏ
５（図７ではＶｉｎ７１で示す。）を接続し、Ｔ７２の
ドレインには基準電圧Ｖｒ（図７ではＶｉｎ７２で示
す。）が接続されている。トランジスタ回路Ｔ７１にお
けるｎＭＯＳトランジスタのゲートおよびトランジスタ
回路Ｔ７２におけるｐＭＯＳトランジスタのゲートには
信号Ｓ２が入力され、Ｔ７１のｐＭＯＳおよびＴ７２の
ｎＭＯＳのゲートにはＳ２をインバータＩ７で反転した
信号が入力されている。これによって、Ｓ２がハイレベ
ルのときには、Ｔ７１が導通してＴ７２は遮断され、ロ
ーレベルのときにはＴ７２が導通しＴ７１が遮断され
る。すなわちＭＵＸ５１は、Ｓ２のコントロールにより
Ｖｏ５またはＶｒを択一的に出力し得る。
５１はｎ型、ｐ型の１対のＭＯＳトランジスタのドレイ
ン、ソースを相互に接続してなるトランジスタ回路Ｔ７
１、Ｔ７２のｎＭＯＳのソース側の端子を共通出力端子
Ｖｏｕｔ７に接続してなり、Ｔ７１におけるｎＭＯＳの
ドレイン側の端子にはＭＯＳインバータＩ３の出力Ｖｏ
５（図７ではＶｉｎ７１で示す。）を接続し、Ｔ７２の
ドレインには基準電圧Ｖｒ（図７ではＶｉｎ７２で示
す。）が接続されている。トランジスタ回路Ｔ７１にお
けるｎＭＯＳトランジスタのゲートおよびトランジスタ
回路Ｔ７２におけるｐＭＯＳトランジスタのゲートには
信号Ｓ２が入力され、Ｔ７１のｐＭＯＳおよびＴ７２の
ｎＭＯＳのゲートにはＳ２をインバータＩ７で反転した
信号が入力されている。これによって、Ｓ２がハイレベ
ルのときには、Ｔ７１が導通してＴ７２は遮断され、ロ
ーレベルのときにはＴ７２が導通しＴ７１が遮断され
る。すなわちＭＵＸ５１は、Ｓ２のコントロールにより
Ｖｏ５またはＶｒを択一的に出力し得る。
【００２７】図示は省略するが、マルチプレクサＭＵＸ
５２はＭＵＸ５１と同様に構成されＶｏ５とＶｒの接続
が逆転している。すなわち、ＶｒをＴ７１に、Ｖｏ５を
Ｔ７２に接続した構成となっている。これによって、Ｍ
ＵＸ５２はＭＵＸ５１と反対の出力、すなわちＭＵＸ５
１がＶｏ３を出力するときにはＶｒを、ＭＵＸ５１がＶ
ｒを出力するときにはＶｏ５を出力する。
５２はＭＵＸ５１と同様に構成されＶｏ５とＶｒの接続
が逆転している。すなわち、ＶｒをＴ７１に、Ｖｏ５を
Ｔ７２に接続した構成となっている。これによって、Ｍ
ＵＸ５２はＭＵＸ５１と反対の出力、すなわちＭＵＸ５
１がＶｏ３を出力するときにはＶｒを、ＭＵＸ５１がＶ
ｒを出力するときにはＶｏ５を出力する。
【００２８】信号Ｓ２は拡散符号に対応し、Ｓ２＝１の
ときに１×Ｓ（ｔ）＝Ｓ（ｔ）をＡＤＤ４１に出力す
る。このときＳ３は−１であり、０に対応したＶｒをＡ
ＤＤ４２に出力する。一方、Ｓ２＝−１のときには、０
に対応したＶｒをＡＤＤ４１に出力する。このとき、Ｓ
３は＋１であり、１×Ｓ（ｔ）＝Ｓ（ｔ）をＡＤＤ４２
に出力する。
ときに１×Ｓ（ｔ）＝Ｓ（ｔ）をＡＤＤ４１に出力す
る。このときＳ３は−１であり、０に対応したＶｒをＡ
ＤＤ４２に出力する。一方、Ｓ２＝−１のときには、０
に対応したＶｒをＡＤＤ４１に出力する。このとき、Ｓ
３は＋１であり、１×Ｓ（ｔ）＝Ｓ（ｔ）をＡＤＤ４２
に出力する。
【００２９】前記式（１）のＳ（ｔ−ｉ・Ｔｃ）は各サ
ンプル・ホールド回路で保持された電圧であり、ＰＮ
（ｉ）はその時点で各サンプル・ホールド回路に与える
べき信号Ｓ２（拡散符号）である。ある時点で保持され
た信号の順序に対して拡散符号は一定であり、新たな信
号を取り込むタイミングでは最も古い信号に替えて新た
な信号を取り込む。この際各サンプル・ホールド回路Ｓ
Ｈ１〜ＳＨ６とＰＮ（ｉ）の対応関係がずれることにな
り、コントロール回路はこれに応じたＰＮ（ｉ）のシフ
トを行う。このような符号供給のシフトを行わない場合
には、サンプル・ホールド回路間での符号転送を行うこ
とになり、データ転送に伴う誤差が発生することにな
る。すなわち、符号のシフトはデータ転送誤差を防止す
る上で有効である。
ンプル・ホールド回路で保持された電圧であり、ＰＮ
（ｉ）はその時点で各サンプル・ホールド回路に与える
べき信号Ｓ２（拡散符号）である。ある時点で保持され
た信号の順序に対して拡散符号は一定であり、新たな信
号を取り込むタイミングでは最も古い信号に替えて新た
な信号を取り込む。この際各サンプル・ホールド回路Ｓ
Ｈ１〜ＳＨ６とＰＮ（ｉ）の対応関係がずれることにな
り、コントロール回路はこれに応じたＰＮ（ｉ）のシフ
トを行う。このような符号供給のシフトを行わない場合
には、サンプル・ホールド回路間での符号転送を行うこ
とになり、データ転送に伴う誤差が発生することにな
る。すなわち、符号のシフトはデータ転送誤差を防止す
る上で有効である。
【００３０】式（１）における積算は、前記加算部ＡＤ
Ｄ４１〜ＡＤＤ４６で実行され、各サンプル・ホールド
回路の出力電圧ＶＨ、ＶＬがＡＤＤ４５、ＡＤＤ４６に
おいてそれぞれ積算されている。この積算は直接実行さ
れず、サンプル・ホールド回路を複数のグループに分
け、各グループごとに出力ＶＨ、ＶＬを一旦ＡＤＤ４１
〜ＡＤＤ４４で積算する。そしてＶＨを積算するＡＤＤ
４１、ＡＤＤ４３の出力を全てＡＤＤ４５に入力し、Ｖ
Ｌを積算するＡＤＤ４２、ＡＤＤ４４の出力を全てＡＤ
Ｄ４６に入力する。またＡＤＤ４６にはＡＤＤ４５の出
力も入力されている。ここに図４では６個のサンプル・
ホールド回路が図示され、これを３個ずつのグループに
分けているが、一般に拡散符号は１００〜数１００ビッ
トあるいはさらに長いコードであり、このビット数に対
応した個数のＳ／Ｈが設けられる。
Ｄ４１〜ＡＤＤ４６で実行され、各サンプル・ホールド
回路の出力電圧ＶＨ、ＶＬがＡＤＤ４５、ＡＤＤ４６に
おいてそれぞれ積算されている。この積算は直接実行さ
れず、サンプル・ホールド回路を複数のグループに分
け、各グループごとに出力ＶＨ、ＶＬを一旦ＡＤＤ４１
〜ＡＤＤ４４で積算する。そしてＶＨを積算するＡＤＤ
４１、ＡＤＤ４３の出力を全てＡＤＤ４５に入力し、Ｖ
Ｌを積算するＡＤＤ４２、ＡＤＤ４４の出力を全てＡＤ
Ｄ４６に入力する。またＡＤＤ４６にはＡＤＤ４５の出
力も入力されている。ここに図４では６個のサンプル・
ホールド回路が図示され、これを３個ずつのグループに
分けているが、一般に拡散符号は１００〜数１００ビッ
トあるいはさらに長いコードであり、このビット数に対
応した個数のＳ／Ｈが設けられる。
【００３１】図８に示すように、加算部ＡＤＤ４１は１
グループのサンプル・ホールド回路の個数に対応した個
数のキャパシタンスＣ８１、Ｃ８２、Ｃ８３よりなる容
量結合ＣＰ８を有し、その出力は３段の直列なＭＯＳイ
ンバータＩ８１、Ｉ８２、Ｉ８３に接続されている。最
終段のＭＯＳインバータＩ８３の出力は帰還キャパシタ
ンスＣ８４を介してＩ８１の入力に接続され、これによ
ってＣＰ８の出力が良好な線形性をもってＩ８３の出力
に生じるようになっている。各キャパシタンスＣ８１〜
Ｃ８３の入力電圧をＶｉｎ８１、Ｖｉｎ８２、Ｖｉｎ８
３とすると、Ｉ８３の出力Ｖｏｕｔ８は、
グループのサンプル・ホールド回路の個数に対応した個
数のキャパシタンスＣ８１、Ｃ８２、Ｃ８３よりなる容
量結合ＣＰ８を有し、その出力は３段の直列なＭＯＳイ
ンバータＩ８１、Ｉ８２、Ｉ８３に接続されている。最
終段のＭＯＳインバータＩ８３の出力は帰還キャパシタ
ンスＣ８４を介してＩ８１の入力に接続され、これによ
ってＣＰ８の出力が良好な線形性をもってＩ８３の出力
に生じるようになっている。各キャパシタンスＣ８１〜
Ｃ８３の入力電圧をＶｉｎ８１、Ｖｉｎ８２、Ｖｉｎ８
３とすると、Ｉ８３の出力Ｖｏｕｔ８は、
【数３】 となる。ここに、Ｖｉｎ８１〜Ｖｉｎ８３およびＶｏｕ
ｔ８は基準電圧Ｖｒを基準とした電圧であり、また、キ
ャパシタンスＣ８１、Ｃ８２、Ｃ８３、Ｃ８４の容量比
は１対１対１対３に設定されている。これにより、
ｔ８は基準電圧Ｖｒを基準とした電圧であり、また、キ
ャパシタンスＣ８１、Ｃ８２、Ｃ８３、Ｃ８４の容量比
は１対１対１対３に設定されている。これにより、
【数４】 なる反転加算値の正規化出力が得られる。この正規化に
より、最大電圧が電源電圧を超えることが防止されてい
る。
より、最大電圧が電源電圧を超えることが防止されてい
る。
【００３２】最終段のＩ８３の出力は接地キャパシタン
スＣ８５を介してグランドに接続され、また第２段のＩ
８２の出力は１対の平衡レジスタンスＲ８１、Ｒ８２を
介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。
スＣ８５を介してグランドに接続され、また第２段のＩ
８２の出力は１対の平衡レジスタンスＲ８１、Ｒ８２を
介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。
【００３３】図９に示すように、加算部ＡＤＤ４５は接
続された加算部ＡＤＤ４１、ＡＤＤ４３の個数に対応し
た個数のキャパシタンスＣ９１、Ｃ９２よりなる容量結
合ＣＰ９を有し、その出力は３段の直列なＭＯＳインバ
ータＩ９１、Ｉ９２、Ｉ９３に接続されている。最終段
のＭＯＳインバータＩ９３の出力は帰還キャパシタンス
Ｃ９３を介してＩ９１の入力に接続され、これによって
ＣＰ９の出力が良好な線形性をもってＩ９３の出力に生
じるようになっている。各キャパシタンスＣ９１、Ｃ９
２の入力電圧をＶｉｎ９１、Ｖｉｎ９２とすると、Ｉ９
３の出力Ｖｏｕｔ９は、
続された加算部ＡＤＤ４１、ＡＤＤ４３の個数に対応し
た個数のキャパシタンスＣ９１、Ｃ９２よりなる容量結
合ＣＰ９を有し、その出力は３段の直列なＭＯＳインバ
ータＩ９１、Ｉ９２、Ｉ９３に接続されている。最終段
のＭＯＳインバータＩ９３の出力は帰還キャパシタンス
Ｃ９３を介してＩ９１の入力に接続され、これによって
ＣＰ９の出力が良好な線形性をもってＩ９３の出力に生
じるようになっている。各キャパシタンスＣ９１、Ｃ９
２の入力電圧をＶｉｎ９１、Ｖｉｎ９２とすると、Ｉ９
３の出力Ｖｏｕｔ９は、
【数５】 となる。ここに、Ｖｉｎ９１、Ｖｉｎ９２およびＶｏｕ
ｔ９は基準電圧Ｖｒを基準とした電圧であり、またＣ９
１、Ｃ９２、Ｃ９３の容量比は１対１対２に設定されて
いる。これによって、
ｔ９は基準電圧Ｖｒを基準とした電圧であり、またＣ９
１、Ｃ９２、Ｃ９３の容量比は１対１対２に設定されて
いる。これによって、
【数６】 なる加算値の正規化出力が得られる。この正規化によ
り、最大電圧が電源電圧を超えることが防止されてい
る。
り、最大電圧が電源電圧を超えることが防止されてい
る。
【００３４】最終段のＩ９３の出力は接地キャパシタン
スＣ９４を介してグランドに接続され、また第２段のＩ
９２の出力は１対の平衡レジスタンスＲ９１、Ｒ９２を
介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。
スＣ９４を介してグランドに接続され、また第２段のＩ
９２の出力は１対の平衡レジスタンスＲ９１、Ｒ９２を
介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。
【００３５】図１０に示すように、加算部ＡＤＤ４６は
接続された３個のＡＤＤ４２、ＡＤＤ４４およびＡＤＤ
４５に対応したキャパシタンスＣ１０１、Ｃ１０２、Ｃ
１０３よりなる容量結合ＣＰ１０を有し、その出力は３
段の直列なＭＯＳインバータＩ１０１、Ｉ１０２、Ｉ１
０３に接続されている。最終段のＭＯＳインバータＩ１
０３の出力は帰還キャパシタンスＣ１０４を介してＩ１
０１の入力に接続され、これによってＣＰ１０の出力が
良好な線形性をもってＩ１０３の出力に生じるようにな
っている。各キャパシタンスＣ１０１〜Ｃ１０３の入力
電圧（Ｖｒを基準とした電圧）をＶｉｎ１０１、Ｖｉｎ
１０２、Ｖｉｎ１０３とすると、Ｉ１０３の出力Ｖｏｕ
ｔ１０（Ｖｒを基準とした電圧）は、
接続された３個のＡＤＤ４２、ＡＤＤ４４およびＡＤＤ
４５に対応したキャパシタンスＣ１０１、Ｃ１０２、Ｃ
１０３よりなる容量結合ＣＰ１０を有し、その出力は３
段の直列なＭＯＳインバータＩ１０１、Ｉ１０２、Ｉ１
０３に接続されている。最終段のＭＯＳインバータＩ１
０３の出力は帰還キャパシタンスＣ１０４を介してＩ１
０１の入力に接続され、これによってＣＰ１０の出力が
良好な線形性をもってＩ１０３の出力に生じるようにな
っている。各キャパシタンスＣ１０１〜Ｃ１０３の入力
電圧（Ｖｒを基準とした電圧）をＶｉｎ１０１、Ｖｉｎ
１０２、Ｖｉｎ１０３とすると、Ｉ１０３の出力Ｖｏｕ
ｔ１０（Ｖｒを基準とした電圧）は、
【数７】 となる。ここに、Ｃ１０１、Ｃ１０２、Ｃ１０３、Ｃ１
０４の容量比は１対１対２対２に設定され、
０４の容量比は１対１対２対２に設定され、
【数８】 なる反転加算値の正規化出力が得られる。なお、Ｃ１０
３の重みがＣ１０１、Ｃ１０２の２倍に設定されている
のは、ＡＤＤ４５で正規化された影響を除去する（正規
化されていないＶ１０１、Ｖ１０２と整合させる）ため
である。以上の正規化により、最大電圧が電源電圧を超
えることが防止されている。
３の重みがＣ１０１、Ｃ１０２の２倍に設定されている
のは、ＡＤＤ４５で正規化された影響を除去する（正規
化されていないＶ１０１、Ｖ１０２と整合させる）ため
である。以上の正規化により、最大電圧が電源電圧を超
えることが防止されている。
【００３６】最終段のＩ１０３の出力は接地キャパシタ
ンスＣ１０５を介してグランドに接続され、また第２段
のＩ１０２の出力は１対の平衡レジスタンスＲ１０１、
Ｒ１０２を介して電源電圧Ｖｄｄおよびグランドに接続
されている。このような構成により、フィードバック系
を含む反転増幅回路の発振が防止されている。
ンスＣ１０５を介してグランドに接続され、また第２段
のＩ１０２の出力は１対の平衡レジスタンスＲ１０１、
Ｒ１０２を介して電源電圧Ｖｄｄおよびグランドに接続
されている。このような構成により、フィードバック系
を含む反転増幅回路の発振が防止されている。
【００３７】前記基準電圧Ｖｒは、図１１に示す基準電
圧生成回路Ｖｒｅｆによって生成される。この基準電圧
生成回路は３段の直列なインバータＩ１１１、Ｉ１１
２、Ｉ１１３の最終段出力を初段入力に帰還させた回路
であり、前記加算部と同様に接地キャパシタンスＣ１１
６、平衡レジスタンスＲ１１１、Ｒ１１２による発振防
止処理が施されている。基準電圧生成回路Ｖｒｅｆはそ
の入出力電圧が等しくなる安定点に出力が収束し、各Ｍ
ＯＳインバータの閾値設定により所望の基準電圧を生成
し得る。一般には正負両方向に充分大きなダイナミック
レンジを確保するために、Ｖｒ＝Ｖｄｄ／２と設定され
ることが多い。ここにＶｄｄはＭＯＳインバータの電源
電圧である。
圧生成回路Ｖｒｅｆによって生成される。この基準電圧
生成回路は３段の直列なインバータＩ１１１、Ｉ１１
２、Ｉ１１３の最終段出力を初段入力に帰還させた回路
であり、前記加算部と同様に接地キャパシタンスＣ１１
６、平衡レジスタンスＲ１１１、Ｒ１１２による発振防
止処理が施されている。基準電圧生成回路Ｖｒｅｆはそ
の入出力電圧が等しくなる安定点に出力が収束し、各Ｍ
ＯＳインバータの閾値設定により所望の基準電圧を生成
し得る。一般には正負両方向に充分大きなダイナミック
レンジを確保するために、Ｖｒ＝Ｖｄｄ／２と設定され
ることが多い。ここにＶｄｄはＭＯＳインバータの電源
電圧である。
【００３８】以上のマッチドフィルタ回路は容量結合に
よるアナログ加算を行うため、回路規模はデジタル処理
の場合に比較して大幅に縮小され、また並列加算である
ため処理速度は速い。さらにサンプル・ホールド回路や
加算部は入出力が全て電圧信号であるため、電流消費は
わずかであり、消費電力が少ない。
よるアナログ加算を行うため、回路規模はデジタル処理
の場合に比較して大幅に縮小され、また並列加算である
ため処理速度は速い。さらにサンプル・ホールド回路や
加算部は入出力が全て電圧信号であるため、電流消費は
わずかであり、消費電力が少ない。
【００３９】なお加算部等の出力精度はＭＯＳインバー
タの特性のばらつきや、キャパシタンス容量比で決定さ
れるが、インバータに関しては相互に近接配置すること
によりばらつきを抑制し得る。またキャパシタンスに関
しては、複数の単位キャパシタンス配列の中で分散的な
接続により個々のキャパシタンスを構成することにより
容量比の精度を高め得る。
タの特性のばらつきや、キャパシタンス容量比で決定さ
れるが、インバータに関しては相互に近接配置すること
によりばらつきを抑制し得る。またキャパシタンスに関
しては、複数の単位キャパシタンス配列の中で分散的な
接続により個々のキャパシタンスを構成することにより
容量比の精度を高め得る。
【００４０】前記実施例においてはサンプリングクロッ
ク発生回路ＰＨＣは離散的な位相調整を行うものであっ
たが、図１３に示すサンプリングクロック生成回路ＰＨ
Ｃは連続的な調整が可能である。
ク発生回路ＰＨＣは離散的な位相調整を行うものであっ
たが、図１３に示すサンプリングクロック生成回路ＰＨ
Ｃは連続的な調整が可能である。
【００４１】図１３において、サンップリングクロック
生成回路ＰＨＣは図１、図３と同様の位相信号生成回路
ＰＳＧ、収束判定回路ＣＪを有し、回路ＣＪには回路Ｐ
ＳＧの出力ＭＳＥ、ＭＳが入力されている。回路ＣＪの
出力は論理ゲートＬＧ３に入力され、このゲートＬＧ３
にはサンプリングクロックＡＣＬＫ、および信号ＭＳＥ
が入力されている。ゲートＬＧ３の出力はアップダウン
カウンタＣＮＴのクロック入力に入力され、このアップ
ダウンカウンタＣＮＴのアップ／ダウン指定入力Ｕ／Ｄ
には信号ＭＳが入力されている。ゲートＬＧ３はアンド
ゲートであり、位相の判断が不能のとき、すなわちＭＳ
Ｅ＝０のときにはゲートＬＧ３は閉じられる。また回路
ＣＪにおいて位相調整が収束したと判断されたときに
も、その出力信号によりゲートＬＧ３が閉じられる。ゲ
ートが開いた状態ではクロックＡＣＬＫがカウンタＣＮ
Ｔに入力され、クロックＡＣＬＫがカウントされる。Ｍ
Ｓはその時点の位相の進み、遅れを示し、これに呼応し
てカウンタＣＮＴはアップカウントあるいはダウンカウ
ントを行う。
生成回路ＰＨＣは図１、図３と同様の位相信号生成回路
ＰＳＧ、収束判定回路ＣＪを有し、回路ＣＪには回路Ｐ
ＳＧの出力ＭＳＥ、ＭＳが入力されている。回路ＣＪの
出力は論理ゲートＬＧ３に入力され、このゲートＬＧ３
にはサンプリングクロックＡＣＬＫ、および信号ＭＳＥ
が入力されている。ゲートＬＧ３の出力はアップダウン
カウンタＣＮＴのクロック入力に入力され、このアップ
ダウンカウンタＣＮＴのアップ／ダウン指定入力Ｕ／Ｄ
には信号ＭＳが入力されている。ゲートＬＧ３はアンド
ゲートであり、位相の判断が不能のとき、すなわちＭＳ
Ｅ＝０のときにはゲートＬＧ３は閉じられる。また回路
ＣＪにおいて位相調整が収束したと判断されたときに
も、その出力信号によりゲートＬＧ３が閉じられる。ゲ
ートが開いた状態ではクロックＡＣＬＫがカウンタＣＮ
Ｔに入力され、クロックＡＣＬＫがカウントされる。Ｍ
Ｓはその時点の位相の進み、遅れを示し、これに呼応し
てカウンタＣＮＴはアップカウントあるいはダウンカウ
ントを行う。
【００４２】カウンタＣＮＴのカウント値はデジタル出
力としてループフィルタＬＦに入力され、このループフ
ィルタにおいてカウントの時間積分を電圧値として算出
する。図１４に示すようにループフィルタＬＦの出力
は、位相の進み、遅れに応じて上昇あるいは下降する。
ループフィルタはカウンタＣＮＴの出力を平滑化した
後、対応した電圧を出力する。この出力の基準電圧はＶ
ｏである。ループフィルタＬＦの出力は電圧制御発振器
ＶＣＯに入力され、ここでクロックＡＣＬＫの位相調整
が行われる。ＶＣＯにおいては、カウント値に対応する
電圧が基準電圧Ｖｏより高いときにはその差に応じて位
相を遅らせ、低いときはその差に応じて位相を進め、調
整されたクロックＡＣＬＫ‘を出力する。ここでＡＣＬ
Ｋの位相調整は以下の式（１０）に基づいて行われる
（参考文献：横山光雄著「スペクトル拡散通信システ
ム」、昭和６３年５月１０日科学技術出版社発行）。
力としてループフィルタＬＦに入力され、このループフ
ィルタにおいてカウントの時間積分を電圧値として算出
する。図１４に示すようにループフィルタＬＦの出力
は、位相の進み、遅れに応じて上昇あるいは下降する。
ループフィルタはカウンタＣＮＴの出力を平滑化した
後、対応した電圧を出力する。この出力の基準電圧はＶ
ｏである。ループフィルタＬＦの出力は電圧制御発振器
ＶＣＯに入力され、ここでクロックＡＣＬＫの位相調整
が行われる。ＶＣＯにおいては、カウント値に対応する
電圧が基準電圧Ｖｏより高いときにはその差に応じて位
相を遅らせ、低いときはその差に応じて位相を進め、調
整されたクロックＡＣＬＫ‘を出力する。ここでＡＣＬ
Ｋの位相調整は以下の式（１０）に基づいて行われる
（参考文献：横山光雄著「スペクトル拡散通信システ
ム」、昭和６３年５月１０日科学技術出版社発行）。
【数９】 φ（ｔ）：サンプリングクロックの位相［ラジアン］ ｔ：時間［秒］ ｆｃ：サンプリングクロックの周波数［Ｈｚ］ Ｋ：ＶＣＯの利得常数［ラジアン／（秒・ボルト）］ ｅ（ｔ）：入力電圧［ボルト］
【００４３】
【発明の効果】本発明に係るマッチドフィルタ回路は、
入力信号を、その時点のサンプリングクロックと同期し
つつ、その１／２周期ずつ連続的に３点の信号をサンプ
リングし、サンプリングされた入力信号の符号に基づい
て、サンプリングクロックが入力信号に対して進んでい
るか遅れているかを判断し、これに基づいて位相調整を
行うので、入力信号とサンプリングクロックを同期させ
得るという優れた効果を有する。
入力信号を、その時点のサンプリングクロックと同期し
つつ、その１／２周期ずつ連続的に３点の信号をサンプ
リングし、サンプリングされた入力信号の符号に基づい
て、サンプリングクロックが入力信号に対して進んでい
るか遅れているかを判断し、これに基づいて位相調整を
行うので、入力信号とサンプリングクロックを同期させ
得るという優れた効果を有する。
【図１】本発明に係るマッチドフィルタ回路の１実施例
における全体構成を示すブロック図である。
における全体構成を示すブロック図である。
【図２】同実施例におけるサンプリングクロック生成回
路を示すブロック図。
路を示すブロック図。
【図３】同実施例における位相信号生成回路を示す回路
図である。
図である。
【図４】同実施例におけるマッチドフィルタ回路の演算
部を示す回路図である。
部を示す回路図である。
【図５】図４におけるサンプルホールド回路を示す回路
図である。
図である。
【図６】図５におけるスイッチを示す回路図である。
【図７】図５におけるマルチプレクサを示す回路図であ
る。
る。
【図８】図４における第１加算器を示す回路図である。
【図９】図４における第５加算器を示す回路図である。
【図１０】図４にける第６加算器を示す回路図である。
【図１１】基準電圧を生成するための回路を示す回路図
である。
である。
【図１２】入力信号とサンプリングクロックとの関係を
示すグラフである。
示すグラフである。
【図１３】本発明の第２実施例におけるサンプリングク
ロック生成回路を示す回路図である。
ロック生成回路を示す回路図である。
【図１４】図１３のサンプリングクロック生成回路にお
けるループフィルタの出力を示すグラフである。
けるループフィルタの出力を示すグラフである。
ＡＤＤ２１、ＡＤＤ２２、ＡＤＤ２３、ＡＤＤ２４、Ａ
ＤＤ２５、ＡＤＤ２６ ．．． 加算部 Ｃ３１、Ｃ３２、Ｃ３３、Ｃ６１、Ｃ６２、Ｃ６３、Ｃ
６４、Ｃ６５、Ｃ７１、Ｃ７２、Ｃ７３、Ｃ７４、Ｃ８
１、Ｃ８２、Ｃ８３、Ｃ８４、Ｃ８５、Ｃ１０１、Ｃ１
０２、Ｃ１０３、Ｃ１０４、Ｃ１０５、Ｃ１０６
．．． キャパシタンス ＣＪ ．．． 収束判定回路 ＣＮＴ ．．． ダウンカウンタ ＣＴＲＬ ．．． コントロール回路 ＤＴ４ ．．． ダミートランジスタ ＦＤ ．．． 分周回路 Ｉ１、Ｉ２、Ｉ３、Ｉ６１、Ｉ６２、Ｉ６３、Ｉ７１、
Ｉ７２、Ｉ７３、Ｉ８１、Ｉ８２、Ｉ８３、Ｉ９１、Ｉ
９２、Ｉ９３、Ｉ１０１、Ｉ１０２、Ｉ１０３ ．．．
ＭＯＳインバータ ＬＦ ．．． ループフィルタ ＭＦ１、ＭＦ２ ．．． マッチドフィルタ回路演算部 ＭＵＸ２、ＭＵＸ５１、ＭＵＸ５２ ．．． マルチプ
レクサ ＰＡ ．．． 位相調整回路 ＰＨＣ ．．． サンプリングクロック生成回路 ＰＪ ．．． 位相判定回路 ＰＳＧ ．．． 位相信号生成回路 ＳＧ ．．． 制御信号生成回路 ＳＨ１、ＳＨ２、ＳＨ３、ＳＨ４、ＳＨ５、ＳＨ６
．．． サンプル・ホールド回路 Ｒ３１、Ｒ３２、Ｒ６１、Ｒ６２、Ｒ７１、Ｒ７２、Ｒ
８１、Ｒ８２、Ｒ９１、Ｒ９２、Ｒ１０１、Ｒ１０２
．．． レジスタンス ＳＷ ．．． スイッチ Ｔ４、Ｔ５１、Ｔ５２ ．．． トランジスタ回路 ＶＣＯ ．．． 電圧制御発振器 Ｖｒｅｆ ．．． 基準電圧発生回路 ＡＣＬＫ、ＭＣＬＫ、ＳＣＬＫ、ＣＬＫ、ＣＬＫ１、Ｃ
ＬＫ２ ．．．クロック ＭＳ、ＭＳＥ ．．． 信号 Ｒ（ｔ） ．．． 出力電圧 Ｓ（ｔ） ．．． 入力電圧 Ｖｏ ．．． 基準電圧。
ＤＤ２５、ＡＤＤ２６ ．．． 加算部 Ｃ３１、Ｃ３２、Ｃ３３、Ｃ６１、Ｃ６２、Ｃ６３、Ｃ
６４、Ｃ６５、Ｃ７１、Ｃ７２、Ｃ７３、Ｃ７４、Ｃ８
１、Ｃ８２、Ｃ８３、Ｃ８４、Ｃ８５、Ｃ１０１、Ｃ１
０２、Ｃ１０３、Ｃ１０４、Ｃ１０５、Ｃ１０６
．．． キャパシタンス ＣＪ ．．． 収束判定回路 ＣＮＴ ．．． ダウンカウンタ ＣＴＲＬ ．．． コントロール回路 ＤＴ４ ．．． ダミートランジスタ ＦＤ ．．． 分周回路 Ｉ１、Ｉ２、Ｉ３、Ｉ６１、Ｉ６２、Ｉ６３、Ｉ７１、
Ｉ７２、Ｉ７３、Ｉ８１、Ｉ８２、Ｉ８３、Ｉ９１、Ｉ
９２、Ｉ９３、Ｉ１０１、Ｉ１０２、Ｉ１０３ ．．．
ＭＯＳインバータ ＬＦ ．．． ループフィルタ ＭＦ１、ＭＦ２ ．．． マッチドフィルタ回路演算部 ＭＵＸ２、ＭＵＸ５１、ＭＵＸ５２ ．．． マルチプ
レクサ ＰＡ ．．． 位相調整回路 ＰＨＣ ．．． サンプリングクロック生成回路 ＰＪ ．．． 位相判定回路 ＰＳＧ ．．． 位相信号生成回路 ＳＧ ．．． 制御信号生成回路 ＳＨ１、ＳＨ２、ＳＨ３、ＳＨ４、ＳＨ５、ＳＨ６
．．． サンプル・ホールド回路 Ｒ３１、Ｒ３２、Ｒ６１、Ｒ６２、Ｒ７１、Ｒ７２、Ｒ
８１、Ｒ８２、Ｒ９１、Ｒ９２、Ｒ１０１、Ｒ１０２
．．． レジスタンス ＳＷ ．．． スイッチ Ｔ４、Ｔ５１、Ｔ５２ ．．． トランジスタ回路 ＶＣＯ ．．． 電圧制御発振器 Ｖｒｅｆ ．．． 基準電圧発生回路 ＡＣＬＫ、ＭＣＬＫ、ＳＣＬＫ、ＣＬＫ、ＣＬＫ１、Ｃ
ＬＫ２ ．．．クロック ＭＳ、ＭＳＥ ．．． 信号 Ｒ（ｔ） ．．． 出力電圧 Ｓ（ｔ） ．．． 入力電圧 Ｖｏ ．．． 基準電圧。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 誠 東京都世田谷区北沢３−５−18鷹山ビル 株式会社鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18鷹山ビル 株式会社鷹山内 (72)発明者 佐和橋 衛 東京都港区虎ノ門二丁目10番１号 エ ヌ・ティ・ティ移動通信網株式会社内 (72)発明者 安達 文幸 東京都港区虎ノ門二丁目10番１号 エ ヌ・ティ・ティ移動通信網株式会社内 (56)参考文献 特開 昭60−4341（ＪＰ，Ａ) 特開 昭64−90634（ＪＰ，Ａ) 特開 平２−228142（ＪＰ，Ａ) 特開 平２−226826（ＪＰ，Ａ) 特開 平３−107228（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04J 13/00 H03H 15/00 H03H 17/02
Claims (12)
- 【請求項１】 入力信号をアナログ信号として所定のサ
ンプリングクロックに呼応しつつ時系列で保持する複数
のサンプル・ホールド回路を有し、これらサンプル・ホ
ールド回路により保持された入力信号に対して所定のＰ
Ｎ符号を乗じ、その結果を積算するマッチドフィルタに
おいて： サンプリングクロックを生成するためのサンプリングク
ロック生成回路は： 前記入力信号を、その時点のサンプリングクロックと同
期しつつ、その１／２周期ずつ３回サンプリングし、１
番目と３番目のサンプリングされた入力信号の符号が異
なるときにのみ、サンプリングクロックが入力信号に対
して進んでいるか遅れているかを判断し、１番目と２番
目のサンプル値が同一符号のときにはサンプリングクロ
ックが進んでいると判断し、これらサンプル値が異符号
のときには遅れていると判断する位相判断回路と； この位相判断回路の出力に基づいてサンプリングクロッ
クの位相を調整する位相調整回路とを備えたマッチドフ
ィルタ回路。 - 【請求項２】 位相調整回路は、 サンプリングクロックの周波数を有し、かつその１周期
内で順次シフトした複数のクロックを生成する調整クロ
ック生成回路と； この調整クロック生成回路から出力される複数のクロッ
クの１つを、サンプリングクロックとして、選択的に出
力するクロック・マルチプレクサと； 前記位相判断回路の出力に基づいてこのクロック・マル
チプレクサを切換え制御するクロック選択回路と； を備えていることを特徴とする請求項１記載のマッチド
フィルタ回路。 - 【請求項３】 位相調整回路は、 サンプリングクロックの進み、遅れに応じてサンプリン
グクロックをダウンカウントまたはアップカウントする
アップダウンカウンタと； このアップダウンカウンタのカウント値を時間積分する
ループフィルタと、このループフィルタの出力が入力さ
れる電圧制御発振器と； を備えていることを特徴とする請求項１記載のマッチド
フィルタ回路。 - 【請求項４】 位相調整回路は、サンプリングクロック
の進みと遅れが交互に所定回数生じたときに位相が安定
したものとみなし、その後所定期間位相調整を行わない
ようになっている請求項２または３記載のマッチドフィ
ルタ回路。 - 【請求項５】 入力電圧に接続されたスイッチと、この
スイッチの出力に接続された第１キャパシタンスと、こ
の第１キャパシタンスの出力に接続された奇数段のＭＯ
Ｓインバータよりなる第１反転増幅部と、この第１反転
増幅部の出力を入力に接続する第１帰還キャパシタンス
と、前記第１反転増幅部の出力または基準電圧を択一的
に出力する第１マルチプレクサおよび第２マルチプレク
サとを備えたサンプル・ホールド回路と； 各サンプル・ホールド回路の第１マルチプレクサの出力
が接続された複数の第２キャパシタンスと、これら第２
キャパシタンスの出力が統合されつつ接続された奇数段
のＭＯＳインバータよりなる第２反転増幅部と、この第
２反転増幅部の出力を入力に接続する第２帰還キャパシ
タンスとを有する第１加算部と； 各サンプル・ホールド回路の第２マルチプレクサの出力
および第１加算部の出力が接続された複数の第３キャパ
シタンスと、これら第３キャパシタンスの出力が統合さ
れつつ接続された奇数段のＭＯＳインバータよりなる第
３反転増幅部と、この第３反転増幅部の出力を入力に接
続する第３帰還キャパシタンスとを有する第２加算部
と； 第１加算部の出力から第２加算部の出力を減ずる減算部
と； 前記サンプル・ホールド回路のうちいずれか１個におけ
る前記スイッチを閉成するとともに他のスイッチを開放
しかつ所定の組合せで各サンプル・ホールド回路の第
１、第２マルチプレクサを切換えるコントロール回路
と； を備えた請求項１記載のマッチドフィルタ回路。 - 【請求項６】 サンプル・ホールド回路を複数のグルー
プにグループ分けし、各グループについて、第１マルチ
プレクサの出力が接続された第４加算部を設け、第２マ
ルチプレクサが接続された第５加算部を設け、全グルー
プの第４加算部の出力を第２加算部に入力し、全グルー
プの第５加算部の出力を第１加算部に入力してあり、第
４加算部は、各サンプル・ホールド回路の第１マルチプ
レクサの出力が接続された複数の第４キャパシタンス
と、これら第４キャパシタンスの出力が統合されつつ接
続された奇数段のＭＯＳインバータよりなる第４反転増
幅部と、この第４反転増幅部の出力を入力に接続する第
４帰還キャパシタンスとを有し、第５加算部は、各サン
プル・ホールド回路の第２マルチプレクサの出力および
第１加算部の出力が接続された複数の第５キャパシタン
スと、これら第５キャパシタンスの出力が統合されつつ
接続された奇数段のＭＯＳインバータよりなる第５反転
増幅部と、この第５反転増幅部の出力を入力に接続する
第５帰還キャパシタンスとがマッチドフィルタ回路に設
けられたことを特徴とする請求項５記載のマッチドフィ
ルタ回路。 - 【請求項７】 奇数段のＭＯＳインバータよりなる第６
反転増幅部の出力を入力に接続した基準電圧生成回路に
より基準電圧が生成されていることを特徴とする請求項
５記載のマッチドフィルタ回路。 - 【請求項８】 反転増幅部は、出力とグランドとの間に
は接地キャパシタンスが接続され、最終段のＭＯＳイン
バータより前段のＭＯＳインバータの出力を１対の平衡
レジスタンスによって電源およびグランドに接続してあ
ることを特徴とする請求項５または７のいずれか１項に
記載されたマッチドフィルタ回路。 - 【請求項９】 基準電圧はＭＯＳインバータの電源電圧
の１／２となるようにＭＯＳインバータの閾値が設定さ
れていることを特徴とする請求項７記載のマッチドフィ
ルタ回路。 - 【請求項１０】 各サンプル・ホールド回路に対するコ
ントロール回路の設定は、全てのサンプル・ホールド回
路を循環するように切り換えられることを特徴とする請
求項５記載のマッチドフィルタ回路。 - 【請求項１１】 第１マルチプレクサは第１反転増幅部
の出力または基準電圧を択一的に出力し、第２マルチプ
レクサと第１マルチプレクサとは逆の選択で第１反転増
幅部出力または基準電圧を出力するようになっている請
求項５記載のマッチドフィルタ回路。 - 【請求項１２】 第１マルチプレクサおよび第２マルチ
プレクサは、いずれか一方が第１反転増幅部出力を出力
し、あるいは両者が基準電圧を出力するようになってい
る請求項５記載のマッチドフィルタ回路。
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|---|---|---|---|
| JP31002195A JP2926651B2 (ja) | 1995-11-02 | 1995-11-02 | マッチドフィルタ回路 |
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