KR950035187A - 디지탈 통신시스템의 클럭발생방법 및 그 회로 - Google Patents

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Abstract

본 발명은 디지탈 통신시스템의 클럭발생회로에 관한 것으로, 고주파수를 갖는 입력데이타를 저주파수의 클럭들을 이용하여 클럭발생이 가능하도록 하기 위하여, 입력 데이타의 전송속도에 비해 상대적으로 저주파수인 동일주파수를 가지며 각 클럭들의 위상이

Description

디지탈 통신시스템의 클럭발생방법 및 그 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 클럭발생회로의 구성을 보이는 블럭도.

Claims (12)

  1. 입력되는 데이타비트열을 추출하기 위한 동기클럭을 발생하는 디지탈 통신시스템의 클럭발생회로에 있어서, 소정의 동일주파수를 가지며 각각의 위상이의 위상지연을 갖는 2n개의 클럭들을 출력하는 클럭발생부(22)와, 입력되는 데이타비트열의 위상과 상기 2n개의 클럭들의 위상을 비교하여 그 위상차를 검출하는 위상차 검출부(18)와, 상기 위상차 검출부(18)에서 출력되는 위상차에 응답하여 위상제어신호를 출력하는 루프 필터(20)와, 상기 위상제어신호에 응답하여 클럭발생부(22)로부터 출력되는 클럭들의 위상지연을 제어하여 대응 데이타비트의 중점에서 라이징에지를 갖도록 조정하여 출력하는 위상제어부(24)로 구성됨을 특징으로 하는 디지탈 통신시스템의 클럭발생회로.
  2. 제1항에 있어서, 상기 위상차검출부(18)가, 동작전압을 공급하는 제1로드(R1)에 접속되고 제1검출신호(CTRL)을 출력하며 상기 입력 데이타비트의 논리레벨에 따라 제1방전노드(N3) 또는 제2방전노드(N4)에 선택적으로 접속되는 제1출력노드(N1)와, 동작전압이 공급되는 제2로드(R2)에 접속되고 제2검출신호()를 출력하며 상기 제1출력노드(N1)와 반대로 제1방전노드(N3) 또는 제2방전노드(N4)에 선택적으로 접속되는 제2출력노드(N2)와, 상기 클럭들의 논리레벨에 대응하여 제1방전노드(N3) 및 제2방전노드(N4)가 교번적으로 접지단에 연결되도록 방전경로를 형성하는 방전제어부(100)를 구비함을 특징으로 하는 디지탈 통신시스템의 클럭발생 회로.
  3. 제2항에 있어서, 상기 방전제어부(100)가, 각각의 일단이 제1 및 제2방전노드(N3,N4)에 n개씩 병렬접속된 2n개의 방전패스들과, 상기 방전패스들의 타단과 접지단 사이에 형성된 전류원(45)으로 구성되며, 상기 클럭들의 논리레벨에 대응하여 제1방전노드(N3)측에 접속된 어느 하나의 방전패스와 제2방전노드(N4)측에 접속된 어느 하나의 방전패스가 서로 교번적으로 방전경로를 형성함을 특징으로 하는 디지탈 통신시스템의 클럭발생회로.
  4. 제1항에 있어서, 상기 루프 필터(20)가, 상기 제1검출신호(CTRL) 및 제2검출신호()를 비교입력으로 자는 차동증폭기 및 부하소자인 커런트 미러와, 상기 커런트미러의 출력노드에 접속되며 그에 다른 정전전압을 위상제어신호(VCTL)로 출력하는 캐패시터(54)로 구성됨을 특징으로 하는 디지탈 통신시스템의 클럭발생회로.
  5. 제1항 내지 제4항중 어느 한 항에 있어서, 상기 클럭들의 주파수는 입력데이타가 갖는 최대전송속도의임을 특징으로 하는 디지탈 통신시스템의 클럭발생회로.
  6. 수신된 데이타비트열로부터 데이타를 샘플링하기 위한 동기클럭을 출력하는 디지탈 통신시스템의 클럭발생회로에 있어서, 위상제어신호에 주파수 변환되며 서로의 위상차를 차례로 갖는 2n개의 클럭들을 데이타수신부의 수신동기클럭으로 제공하는 전압제어발진기와, 입력되는 데이타비트열의 위상과 상기 2n개의 클럭들의 위상차를 검출하는 위상차 검출부(18)와, 상기 위상차 검출부(18)에서 출력되는 위상차신호에 응답하여 상기 클럭들의 라이징에지가 대응 데이타비트의 중점에 일치하도록 제어하는 상기 위상제어신호를 상기 전압제어발진기에 공급하는 루프 필터로 구성됨을 특징으로 하는 디지탈 시스템의 클럭 발생회로.
  7. 제6항에 있어서, 상기 위상검출부(18)가, 동작전압을 공급하는 제1로드(R1)에 접속되고 제1검출신호(CTRL)를 출력하며 상기 입력 데이타비트의 논리레벨에 따라 제1전방노드(N3) 또는 제2전방노드(N4)에 선택적으로 접속되는 제1출력노드(N1)와, 동작전압이 공급되는 제2로드(R2)에 접속되고 제2검출신호()를 출력하며 상기 제1출력노드(N1)와 반대로 제1방전노드(N3) 및 제2방전노드(N4)가 교번적으로 접지단에 연결되도록 방전경로를 형성하는 방전제어부(100)를 구비함을 특징으로 하는 디지탈 통신시스템 클럭발생회로.
  8. 제7항에 있어서, 상기 방전제어부(100)가, 각각의 일단이 제1 및 제2방전노드(N3,N4)에 n개씩 병렬접속된 2n개의 방전패스들과, 상기 방전패스들의 타단과 접지단 사이에 형성된 전류원(45)으로 구성되며, 상기 클럭들의 논리레벨에 대응하여 제1방전노드(N3)측에 접속된 어느 하나의 방전패스와 제2방전노드(N4)측에 접속된 어느하나의 방전패스가 서로 교번적으로 방전경로를 형성함을 특징으로 하는 디지탈 통신시스템의 클럭발생회로.
  9. 제6항에 있어서, 상기 루프 필터(20)가, 상기 제1검출신호(CTRL) 및 제2검출신호()를 비교입력으로 갖는 차동증폭기 및 부하소자인 커런트 미러와, 위상제어신호가 출력되는 상기 커런트 미러의 출력노드와 저항을 통하여 접속되는 캐패시터(54)로 구성됨을 특징으로 하는 디지탈 통신시스템의 클럭발생회로.
  10. 제6항 내지 제9항 중 어느 한 항에 있어서, 상기 클럭들의 주파수는 입력데이타가 갖는 최대전송속도의임을 특징으로 하는 디지탈 통신시스템의 클럭발생회로.
  11. 입력되는 데이타비트열로부터 데이타수신을 위한 동기클럭을 발생하는 디지탈 통신 시스템의 클럭발생회로에 있어서, 소정의 동일주파수를 가지며 각각의 위상이의 위상지연을 차례로 가지는 2n개의 클럭들을 출력하는 과정과, 입력되는 데이타비트열의 위상과 상기 2n개의 클럭들의 위상차를 검출하는 과정과, 상기 위상차에 따라 위상지연을 제어하기 위한 위상제어신호를 출력하는 과정과, 상기 위상제어신호에 응답하여 상기 클럭들의 라이징에지가 대응되는 데이타비트의 중점에 일치되도록 위상지연을 조정하는 과정으로 구성됨을 특징으로 하는 디지탈 통신시스템의 클럭발생방법.
  12. 제11항에 있어서, 상기 클럭들의 주파수는 입력데이타가 갖는 최대전송속도의임을 특징으로 하는 디지탈 통신시스템의 클럭발생방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07336342A (ja) * 1994-06-13 1995-12-22 Fujitsu Ltd クロック再生回路
DE4444601C1 (de) * 1994-12-14 1996-07-11 Sgs Thomson Microelectronics Verfahren und Vorrichtung zur empfängerseitigen RDS-Phasensynchronisation
US5850422A (en) * 1995-07-21 1998-12-15 Symbios, Inc. Apparatus and method for recovering a clock signal which is embedded in an incoming data stream
JP2817676B2 (ja) * 1995-07-31 1998-10-30 日本電気株式会社 Ｐｌｌ周波数シンセサイザ
EP0758171A3 (en) * 1995-08-09 1997-11-26 Symbios Logic Inc. Data sampling and recovery
US5790612A (en) * 1996-02-29 1998-08-04 Silicon Graphics, Inc. System and method to reduce jitter in digital delay-locked loops
SE506470C2 (sv) * 1996-04-29 1997-12-22 Ericsson Telefon Ab L M Förfarande och anordning för klockåtervinning ur en datasignal
US5844436A (en) * 1996-11-06 1998-12-01 Northern Telecom Ltd. Method of recovering a sampling clock in a framed data communications format with reduced phase jitter and wander
US5978379A (en) 1997-01-23 1999-11-02 Gadzoox Networks, Inc. Fiber channel learning bridge, learning half bridge, and protocol
DE69834762T2 (de) * 1997-04-02 2007-06-14 Koninklijke Philips Electronics N.V. Synchronisierungsschaltung
US6115439A (en) * 1997-11-14 2000-09-05 Texas Instruments Incorporated Free running digital phase lock loop
JP3189774B2 (ja) * 1998-01-28 2001-07-16 日本電気株式会社 ビット同期回路
US6275259B1 (en) * 1998-02-02 2001-08-14 International Business Machines Corporation Digital automatic gain control circuit for image system
US6389090B2 (en) * 1998-02-06 2002-05-14 3Com Corporation Digital clock/data signal recovery method and apparatus
US6374361B1 (en) * 1998-04-23 2002-04-16 Silicon Image, Inc. Skew-insensitive low voltage differential receiver
US6078630A (en) * 1998-04-23 2000-06-20 Lucent Technologies Inc. Phase-based receiver with multiple sampling frequencies
US6147531A (en) * 1998-07-09 2000-11-14 Analog Devices, Inc. Sampled delay locked loop insensitive to clock duty cycle
US7430171B2 (en) 1998-11-19 2008-09-30 Broadcom Corporation Fibre channel arbitrated loop bufferless switch circuitry to increase bandwidth without significant increase in cost
JP3196844B2 (ja) * 1998-12-17 2001-08-06 日本電気株式会社 位相調整回路
US6650720B1 (en) 1998-12-22 2003-11-18 Xilinx, Inc. Phase lock loop and transconductance circuit for clock recovery
US6356160B1 (en) 1999-07-02 2002-03-12 Xilinx, Inc. Phase lock loop and automatic gain control circuitry for clock recovery
CA2356242C (en) * 1998-12-22 2008-06-10 Xilinx, Inc. Pll and gain control for clock recovery
KR100319890B1 (ko) * 1999-01-26 2002-01-10 윤종용 지연동기루프 및 이에 대한 제어방법
JP2001142914A (ja) * 1999-11-10 2001-05-25 Fujitsu Ltd 経路探索方法及び記憶媒体
US6310521B1 (en) 1999-12-23 2001-10-30 Cypress Semiconductor Corp. Reference-free clock generation and data recovery PLL
US6683930B1 (en) 1999-12-23 2004-01-27 Cypress Semiconductor Corp. Digital phase/frequency detector, and clock generator and data recovery PLL containing the same
US6366135B1 (en) * 1999-12-23 2002-04-02 Cypress Semiconductor Corp. Data frequency detector
DE10007783A1 (de) * 2000-02-21 2001-08-23 Rohde & Schwarz Verfahren und Anordnung zur Daten- und Taktrückgewinnung bei einem biphase-codierten Datensignal
WO2001084702A2 (en) * 2000-04-28 2001-11-08 Broadcom Corporation High-speed serial data transceiver systems and related methods
US20020109552A1 (en) * 2000-06-02 2002-08-15 Tran Duke T. System and method of tuning a voltage controlled oscillator
US6987817B1 (en) * 2000-07-17 2006-01-17 Lsi Logic Corporation Digital clock recovery PLL
US6973146B1 (en) * 2000-08-29 2005-12-06 Lucent Technologies Inc. Resampler for a bit pump and method of resampling a signal associated therewith
US6894989B1 (en) 2000-08-29 2005-05-17 Agere Systems Inc. Separation circuit for an echo canceling system and method of operating the same
US6983047B1 (en) * 2000-08-29 2006-01-03 Lucent Technologies Inc. Echo canceling system for a bit pump and method of operating the same
US6472913B2 (en) 2001-01-26 2002-10-29 Oki Electric Industry Co., Ltd Method and apparatus for data sampling
US7133480B2 (en) * 2001-03-09 2006-11-07 Leica Geosystems Inc. Method and apparatus for processing digitally sampled signals at a resolution finer than that of a sampling clock
US6985550B2 (en) * 2001-04-30 2006-01-10 Agere Systems Inc. Jitter control processor and a transceiver employing the same
US6441656B1 (en) * 2001-07-31 2002-08-27 Sun Microsystems, Inc. Clock divider for analysis of all clock edges
US6380776B1 (en) * 2001-08-21 2002-04-30 Lsi Logic Corporation Electrical signal synchronization
US6873195B2 (en) * 2001-08-22 2005-03-29 Bigband Networks Bas, Inc. Compensating for differences between clock signals
US6941484B2 (en) * 2002-03-01 2005-09-06 Intel Corporation Synthesis of a synchronization clock
JP3761481B2 (ja) * 2002-03-26 2006-03-29 株式会社東芝 同期回路
US6795510B2 (en) * 2002-04-12 2004-09-21 Thomson Licensing S.A. Apparatus and method for symbol timing recovery
TWI298223B (en) * 2002-11-04 2008-06-21 Mstar Semiconductor Inc Data recovery circuit, phase detection circuit and method for detecting and correcting phase conditions
US7127629B2 (en) * 2003-06-03 2006-10-24 Intel Corporation Redriving a data signal responsive to either a sampling clock signal or stable clock signal dependent on a mode signal
JP3960271B2 (ja) * 2003-07-02 2007-08-15 ソニー株式会社 位相誤差判定方法、デジタルｐｌｌ装置
US7643576B2 (en) * 2004-05-18 2010-01-05 Avago Technologies General Ip (Singapore) Pte. Ltd. Data-signal-recovery circuit, data-signal-characterizing circuit, and related integrated circuits, systems, and methods
US7453968B2 (en) * 2004-05-18 2008-11-18 Altera Corporation Dynamic phase alignment methods and apparatus
JP4703997B2 (ja) * 2004-09-28 2011-06-15 富士通セミコンダクター株式会社 半導体集積回路
DE102005018950B4 (de) * 2004-12-01 2011-04-14 Wired Connections LLC, Wilmington Vorrichtung und Verfahren zur Phasensynchronisation mit Hilfe eines Mikrocontrollers
US7439816B1 (en) 2005-09-28 2008-10-21 Cypress Semiconductor Corporation Phase-locked loop fast lock circuit and method
US20070223639A1 (en) * 2006-03-22 2007-09-27 Reinhold Unterricker Phase-locked loop
US7728675B1 (en) 2006-03-31 2010-06-01 Cypress Semiconductor Corporation Fast lock circuit for a phase lock loop
DE112007000767B4 (de) * 2006-03-31 2010-06-24 Anritsu Corp., Atsugi-shi Datenentscheidungsvorrichtung und Fehlermessvorrichtung
FR2901930B1 (fr) * 2006-05-31 2008-09-05 Valeo Equip Electr Moteur Procede et dispositif de generation de signaux binaires dephases et leur utilisation
JP2009231896A (ja) * 2008-03-19 2009-10-08 Fujitsu Ltd 受信装置および受信方法
US7496166B1 (en) * 2008-04-29 2009-02-24 International Business Machines Corporation Dual clock spread for low clock emissions with recovery
US20100060557A1 (en) * 2008-09-10 2010-03-11 Himax Technologies Limited Data de-skew block device and method of de-skewing transmitted data
JP6036097B2 (ja) * 2012-09-27 2016-11-30 セイコーエプソン株式会社 立体視眼鏡制御装置、表示装置および立体視眼鏡制御方法
US9350527B1 (en) * 2015-03-24 2016-05-24 Sony Corporation Reception unit and receiving method
US10411716B2 (en) * 2016-06-06 2019-09-10 Richwave Technology Corp. Subsampling motion detector for detecting motion of object under measurement
CN109217869B (zh) * 2017-07-03 2024-04-05 美国莱迪思半导体公司 Pll相位旋转器系统和方法
JP6865856B2 (ja) * 2017-12-12 2021-04-28 三菱電機株式会社 光通信装置、制御方法、及び制御プログラム

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4494021A (en) * 1982-08-30 1985-01-15 Xerox Corporation Self-calibrated clock and timing signal generator for MOS/VLSI circuitry
US4584695A (en) * 1983-11-09 1986-04-22 National Semiconductor Corporation Digital PLL decoder
US4821297A (en) * 1987-11-19 1989-04-11 American Telephone And Telegraph Company, At&T Bell Laboratories Digital phase locked loop clock recovery scheme
US5185768A (en) * 1990-10-09 1993-02-09 International Business Machines Corporation Digital integrating clock extractor
US5132633A (en) * 1991-05-21 1992-07-21 National Semiconductor Corporation PLL using a multi-phase frequency correction circuit in place of a VCO
US5239561A (en) * 1991-07-15 1993-08-24 National Semiconductor Corporation Phase error processor
US5245637A (en) * 1991-12-30 1993-09-14 International Business Machines Corporation Phase and frequency adjustable digital phase lock logic system

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