JPH11312952A - マッチドフィルタおよび信号受信装置 - Google Patents
マッチドフィルタおよび信号受信装置Info
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- JPH11312952A JPH11312952A JP26475998A JP26475998A JPH11312952A JP H11312952 A JPH11312952 A JP H11312952A JP 26475998 A JP26475998 A JP 26475998A JP 26475998 A JP26475998 A JP 26475998A JP H11312952 A JPH11312952 A JP H11312952A
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- H04B2201/707—Orthogonal indexing scheme relating to spread spectrum techniques in general relating to direct sequence modulation
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- Filters That Use Time-Delay Elements (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】 １ビットの拡散符号を用いるアナログ加算タ
イプのマッチドフイルタにおいて回路規模を小さくす
る。 【解決手段】 アナログ入力信号をＡ／Ｄ変換し、デー
タレジスタＲ１１〜Ｒ１ｎおよびＲ２１〜Ｒ２ｎの２系
統のレジスタ群に順次格納する。各データレジスタＲ１
１〜Ｒ１ｎおよびＲ２１〜Ｒ２ｎの出力をセレクタＳＥ
Ｌ１〜ＳＥＬｎにより選択的に排他的論理和回路ＸＯＲ
１〜ＸＯＲｎに入力し、そのデジタルデータ各ビットと
拡散符号ｍ１〜ｍｎとの排他的諭理和を算出し、その出
力をアナログ加算器ＡＤＤでアナログ加算する。
イプのマッチドフイルタにおいて回路規模を小さくす
る。 【解決手段】 アナログ入力信号をＡ／Ｄ変換し、デー
タレジスタＲ１１〜Ｒ１ｎおよびＲ２１〜Ｒ２ｎの２系
統のレジスタ群に順次格納する。各データレジスタＲ１
１〜Ｒ１ｎおよびＲ２１〜Ｒ２ｎの出力をセレクタＳＥ
Ｌ１〜ＳＥＬｎにより選択的に排他的論理和回路ＸＯＲ
１〜ＸＯＲｎに入力し、そのデジタルデータ各ビットと
拡散符号ｍ１〜ｍｎとの排他的諭理和を算出し、その出
力をアナログ加算器ＡＤＤでアナログ加算する。
Description
【０００１】
【発明の属する技術分野】本発明はマッチドフィルタお
よび信号受信装置に係り、特に、ＤＳ−ＣＤＭＡセルラ
システムに好適なマッチドフィルタおよび信号受信装置
に関する。
よび信号受信装置に係り、特に、ＤＳ−ＣＤＭＡセルラ
システムに好適なマッチドフィルタおよび信号受信装置
に関する。
【０００２】
【従来の技術】近年、移動無線システムや無線ＬＡＮな
どの無線通信システムの分野において、スペクトラム拡
散通信方式、特に、ＤＳ−ＣＤＭＡ通信方式が注目を集
めている。スペクトラム拡散通信方式においては、情報
変調された送信データをさらにＰＮ符号を用いて拡散変
調して送信し、受信側においては該スペクトラム拡散変
調された信号と前記ＰＮ符号との相関をとって逆拡散を
行い、さらに情報復調してもとの送信データを復調する
ように構成されている。この逆拡散を行う手段として
は、スライディング相関器あるいはマッチドフィルタが
用いられている。スライディング相関器は回路規模は小
さいが相関演算を実行するために多くの時間を必要とす
る。一方、マッチドフィルタは回路規模は大きくなる
が、高速に相関処理を実行することができる。
どの無線通信システムの分野において、スペクトラム拡
散通信方式、特に、ＤＳ−ＣＤＭＡ通信方式が注目を集
めている。スペクトラム拡散通信方式においては、情報
変調された送信データをさらにＰＮ符号を用いて拡散変
調して送信し、受信側においては該スペクトラム拡散変
調された信号と前記ＰＮ符号との相関をとって逆拡散を
行い、さらに情報復調してもとの送信データを復調する
ように構成されている。この逆拡散を行う手段として
は、スライディング相関器あるいはマッチドフィルタが
用いられている。スライディング相関器は回路規模は小
さいが相関演算を実行するために多くの時間を必要とす
る。一方、マッチドフィルタは回路規模は大きくなる
が、高速に相関処理を実行することができる。
【０００３】一般に、マッチドフィルタとしては、ＣＣ
Ｄ（Charge Coupled Device）やＳＡＷ（Surface Acous
tic Wave）フィルタを用いたもの、あるいは、デジタル
ＩＣ回路によるものなどが知られている。また、本出願
人は、低消費電力化および高精度演算を可能とするアナ
ログデジタルマッチドフィルタを提案している（特開平
０６−１６４３２０号公報）。このマッチドフィルタ
は、入力アナログ信号を複数個のサンプルホールド回路
に順次サンプルホールドして記憶し、係数データを順次
循環シフトするようにして、離散化されたサンプル信号
とデジタルの係数データとをアナログデジタル乗算器に
より乗算し加算するようにしたものであり、低消費電力
および高精度の相関演算を実行することができるように
したものである。
Ｄ（Charge Coupled Device）やＳＡＷ（Surface Acous
tic Wave）フィルタを用いたもの、あるいは、デジタル
ＩＣ回路によるものなどが知られている。また、本出願
人は、低消費電力化および高精度演算を可能とするアナ
ログデジタルマッチドフィルタを提案している（特開平
０６−１６４３２０号公報）。このマッチドフィルタ
は、入力アナログ信号を複数個のサンプルホールド回路
に順次サンプルホールドして記憶し、係数データを順次
循環シフトするようにして、離散化されたサンプル信号
とデジタルの係数データとをアナログデジタル乗算器に
より乗算し加算するようにしたものであり、低消費電力
および高精度の相関演算を実行することができるように
したものである。
【０００４】
【発明が解決しようとする課題】しかしながら、前述し
たマッチドフィルタは、極めて多くのアナログ・サンプ
ルホールド回路を必要とし、そのリフレッシュ等の付加
回路を含めると回路規模が大となるという問題があっ
た。
たマッチドフィルタは、極めて多くのアナログ・サンプ
ルホールド回路を必要とし、そのリフレッシュ等の付加
回路を含めると回路規模が大となるという問題があっ
た。
【０００５】本発明はこのような従来の問題点を解消す
べく創案されたもので、低消費電力という特徴を保持し
つつ回路規模を大幅に縮小し得るマッチドフィルタを提
供することを目的としている。また、上記マッチドフィ
ルタを用いた、低消費電力かつ小型化された信号受信装
置を提供することを目的としている。
べく創案されたもので、低消費電力という特徴を保持し
つつ回路規模を大幅に縮小し得るマッチドフィルタを提
供することを目的としている。また、上記マッチドフィ
ルタを用いた、低消費電力かつ小型化された信号受信装
置を提供することを目的としている。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明のマッチドフィルタは、アナログ入力信号を
デジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変
換器から出力されるデータが順次格納されるデータ格納
手段と、１ビットの乗数データを出力する乗数供給手段
と、前記データ格納手段の各段に対応して設けられ、前
記データ格納手段の各段に格納されているデータと前記
乗数供給手段からの対応する乗数データとの排他的論理
和を算出する排他的論理和回路と、前記排他的論理和回
路の出力を加算するアナログ加算回路とを有するもので
ある。また、前記データ格納手段は複数系統設けられて
おり、前記Ａ／Ｄ変換器は複数倍のサンプリングレート
とされ、前記各系統のデータ格納手段からの出力は前記
排他的論理和回路に択一的に入力され、前記アナログ加
算回路は、前記各系統のデータ格納手段のデータに対応
した排他的論理和回路出力を時分割で演算するように構
成されているものである。
に、本発明のマッチドフィルタは、アナログ入力信号を
デジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変
換器から出力されるデータが順次格納されるデータ格納
手段と、１ビットの乗数データを出力する乗数供給手段
と、前記データ格納手段の各段に対応して設けられ、前
記データ格納手段の各段に格納されているデータと前記
乗数供給手段からの対応する乗数データとの排他的論理
和を算出する排他的論理和回路と、前記排他的論理和回
路の出力を加算するアナログ加算回路とを有するもので
ある。また、前記データ格納手段は複数系統設けられて
おり、前記Ａ／Ｄ変換器は複数倍のサンプリングレート
とされ、前記各系統のデータ格納手段からの出力は前記
排他的論理和回路に択一的に入力され、前記アナログ加
算回路は、前記各系統のデータ格納手段のデータに対応
した排他的論理和回路出力を時分割で演算するように構
成されているものである。
【０００７】さらに、前記データ格納手段は、前記Ａ／
Ｄ変換器の出力に並列に接続され、サンプリングクロッ
クに呼応して択一的に前記Ａ／Ｄ変換器出力を取込むよ
うになされた複数のデータレジスタであり、前記乗数供
給手段は、前記サンプリングクロックに応じて、前記排
他的論理和回路に供給する乗数データを順次シフトする
ように構成されているものである。さらにまた、前記デ
ータ格納手段は、サンプリングクロックに応じて前記Ａ
／Ｄ変換器の出力が入力されるシフトレジスタにより構
成されており、前記乗数供給手段は当該乗数データを格
納するレジスタにより構成されているものである。さら
にまた、前記Ａ／Ｄ変換器は前記アナログ入力信号を符
号付きデジタルデータに変換するものであり、前記排他
的論理和回路は、前記データ格納手段の各段に格納され
ているデータの符号ビットと前記１ビットの乗数との排
他的論理和を演算するものとされている。
Ｄ変換器の出力に並列に接続され、サンプリングクロッ
クに呼応して択一的に前記Ａ／Ｄ変換器出力を取込むよ
うになされた複数のデータレジスタであり、前記乗数供
給手段は、前記サンプリングクロックに応じて、前記排
他的論理和回路に供給する乗数データを順次シフトする
ように構成されているものである。さらにまた、前記デ
ータ格納手段は、サンプリングクロックに応じて前記Ａ
／Ｄ変換器の出力が入力されるシフトレジスタにより構
成されており、前記乗数供給手段は当該乗数データを格
納するレジスタにより構成されているものである。さら
にまた、前記Ａ／Ｄ変換器は前記アナログ入力信号を符
号付きデジタルデータに変換するものであり、前記排他
的論理和回路は、前記データ格納手段の各段に格納され
ているデータの符号ビットと前記１ビットの乗数との排
他的論理和を演算するものとされている。
【０００８】さらにまた、前記乗数供給手段は複数の乗
数データを格納する手段を有し、該複数の格納する手段
からの乗数データ系列を選択的に前記排他的論理和回路
に供給するようになされているものである。さらにま
た、前記乗数供給手段は、前記複数の格納する手段から
の乗数データ系列を時分割で前記排他的論理和回路に供
給するようになされており、前記アナログ加算回路は、
前記排他的論理和回路からの前記複数の乗数データ系列
に対する乗算結果出力を時分割で加算するように構成さ
れているものである。さらにまた、前記乗数供給手段
は、乗数データ系列および該乗数データ系列を１ビット
以上循環シフトした乗数データ系列を選択的に前記排他
的論理和回路に供給することができるようになされてい
るものである。
数データを格納する手段を有し、該複数の格納する手段
からの乗数データ系列を選択的に前記排他的論理和回路
に供給するようになされているものである。さらにま
た、前記乗数供給手段は、前記複数の格納する手段から
の乗数データ系列を時分割で前記排他的論理和回路に供
給するようになされており、前記アナログ加算回路は、
前記排他的論理和回路からの前記複数の乗数データ系列
に対する乗算結果出力を時分割で加算するように構成さ
れているものである。さらにまた、前記乗数供給手段
は、乗数データ系列および該乗数データ系列を１ビット
以上循環シフトした乗数データ系列を選択的に前記排他
的論理和回路に供給することができるようになされてい
るものである。
【０００９】さらにまた、前記排他的論理和回路は排他
的論理和演算の結果に応じて、外部から供給される高レ
ベル電圧あるいは低レベル電圧を選択的に出力するよう
になされているものである。さらにまた、複数の前記排
他的論理和回路の出力に応じて、外部から供給される高
レベル電圧あるいは低レベル電圧を前記アナログ加算回
路に供給するようになされているものである。さらにま
た、前記アナログ加算回路は、前記各排他的論理和回路
から出力される信号のうちの同一の桁同士を加算する各
桁に対応して設けられた複数の加算器と、前記複数の加
算器の出力を重み付け加算する重み付き加算器を有する
ものである。さらにまた、前記アナログ加算回路は、前
記各排他的論理和回路から出力される信号を重み付け加
算する複数の重み付き加算器と、該複数の重み付き加算
器の出力を加算する加算器とを有するものである。
的論理和演算の結果に応じて、外部から供給される高レ
ベル電圧あるいは低レベル電圧を選択的に出力するよう
になされているものである。さらにまた、複数の前記排
他的論理和回路の出力に応じて、外部から供給される高
レベル電圧あるいは低レベル電圧を前記アナログ加算回
路に供給するようになされているものである。さらにま
た、前記アナログ加算回路は、前記各排他的論理和回路
から出力される信号のうちの同一の桁同士を加算する各
桁に対応して設けられた複数の加算器と、前記複数の加
算器の出力を重み付け加算する重み付き加算器を有する
ものである。さらにまた、前記アナログ加算回路は、前
記各排他的論理和回路から出力される信号を重み付け加
算する複数の重み付き加算器と、該複数の重み付き加算
器の出力を加算する加算器とを有するものである。
【００１０】さらにまた、前記加算器および重み付き加
算器は、入力信号を加算あるいは重み付き加算する容量
結合と、この容量結合の出力が入力される反転増幅器で
あって、その入出力に帰還キャパシタンスが接続された
反転増幅器とを有するものである。さらにまた、前記加
算器および重み付き加算器は、入力信号を加算あるいは
重み付き加算するレジスタンス結合と、このレジスタン
ス結合の出力が入力される反転増幅器であって、その入
出力に帰還レジスタンスが接続された反転増幅器とを有
するものである。さらにまた、前記反転増幅器は奇数段
直列接続されたＣＭＯＳインバータにより構成されてい
るものである。さらにまた、前記反転増幅器はＭＯＳ差
動増幅器により構成されているものである。さらにま
た、前記反転増幅器は外部からの信号に応じてスリープ
状態となるようになされているものである。
算器は、入力信号を加算あるいは重み付き加算する容量
結合と、この容量結合の出力が入力される反転増幅器で
あって、その入出力に帰還キャパシタンスが接続された
反転増幅器とを有するものである。さらにまた、前記加
算器および重み付き加算器は、入力信号を加算あるいは
重み付き加算するレジスタンス結合と、このレジスタン
ス結合の出力が入力される反転増幅器であって、その入
出力に帰還レジスタンスが接続された反転増幅器とを有
するものである。さらにまた、前記反転増幅器は奇数段
直列接続されたＣＭＯＳインバータにより構成されてい
るものである。さらにまた、前記反転増幅器はＭＯＳ差
動増幅器により構成されているものである。さらにま
た、前記反転増幅器は外部からの信号に応じてスリープ
状態となるようになされているものである。
【００１１】さらにまた、本発明の信号受信装置は、受
信信号を直交検波した信号と１ビットの拡散符号系列と
の相関演算を実行するマッチドフィルタを少なくとも備
えたＤＳ−ＣＤＭＡ方式用信号受信装置であって、前記
マッチドフィルタは、前記直交検波した信号をデジタル
信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器から
出力されるデータが順次格納されるデータ格納手段と、
前記１ビットの拡散符号系列を出力する乗数供給手段
と、前記データ格納手段の各段に対応して設けられ、前
記データ格納手段の各段に格納されているデータと前記
乗数供給手段からの対応する１ビットの拡散符号系列と
の排他的論理和を算出する排他的論理和回路と、前記排
他的論理和回路の出力を加算するアナログ加算回路とを
有するものである。さらにまた、前記データ格納手段は
複数系統設けられており、前記Ａ／Ｄ変換器は受信信号
のチップレートの複数倍のサンプリングレートとされ、
前記各系統のデータ格納手段からの出力は前記排他的論
理和回路に択一的に入力され、前記アナログ加算回路
は、前記各系統のデータ格納手段のデータに対応した排
他的論理和回路出力を時分割で加算するように構成され
ているものである。
信信号を直交検波した信号と１ビットの拡散符号系列と
の相関演算を実行するマッチドフィルタを少なくとも備
えたＤＳ−ＣＤＭＡ方式用信号受信装置であって、前記
マッチドフィルタは、前記直交検波した信号をデジタル
信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器から
出力されるデータが順次格納されるデータ格納手段と、
前記１ビットの拡散符号系列を出力する乗数供給手段
と、前記データ格納手段の各段に対応して設けられ、前
記データ格納手段の各段に格納されているデータと前記
乗数供給手段からの対応する１ビットの拡散符号系列と
の排他的論理和を算出する排他的論理和回路と、前記排
他的論理和回路の出力を加算するアナログ加算回路とを
有するものである。さらにまた、前記データ格納手段は
複数系統設けられており、前記Ａ／Ｄ変換器は受信信号
のチップレートの複数倍のサンプリングレートとされ、
前記各系統のデータ格納手段からの出力は前記排他的論
理和回路に択一的に入力され、前記アナログ加算回路
は、前記各系統のデータ格納手段のデータに対応した排
他的論理和回路出力を時分割で加算するように構成され
ているものである。
【００１２】さらにまた、前記アナログ加算回路は、マ
ッチドフィルタ出力の相関ピークのタイミング以外のタ
イミングではスリープ状態とされるものである。さらに
また、前記乗数供給手段は、マッチドフィルタの出力の
相関ピークのタイミングに対応するように循環シフトさ
れる拡散符号系列を出力するようになされているもので
ある。さらにまた、前記Ａ／Ｄ変換器の出力が入力され
る複数のスライディング相関器を備え、前記マッチドフ
ィルタを用いて初期同期を行い、前記複数のスライディ
ング相関器を用いて受信を行うようになされているもの
である。
ッチドフィルタ出力の相関ピークのタイミング以外のタ
イミングではスリープ状態とされるものである。さらに
また、前記乗数供給手段は、マッチドフィルタの出力の
相関ピークのタイミングに対応するように循環シフトさ
れる拡散符号系列を出力するようになされているもので
ある。さらにまた、前記Ａ／Ｄ変換器の出力が入力され
る複数のスライディング相関器を備え、前記マッチドフ
ィルタを用いて初期同期を行い、前記複数のスライディ
ング相関器を用いて受信を行うようになされているもの
である。
【００１３】
【発明の実施の形態】図１は、本発明のマッチドフィル
タが用いられたＤＳ−ＣＤＭＡセルラシステムの信号受
信装置の要部の構成を示すブロック図である。この図に
おいて、１は中間周波信号ＩＦを直交検波して同相成分
（Ｉ成分）と直交成分（Ｑ成分）に分離する直交検波回
路である。３１および３２は本発明に係るマッチドフィ
ルタであり、前記直交検波回路１からローパスフィルタ
２１および２２を介して入力されるＩ成分およびＱ成分
の信号を逆拡散する。マッチドフィルタ３１および３２
からの逆拡散出力は、サンプルホールド回路８１、８２
およびレベル検出回路４に入力される。
タが用いられたＤＳ−ＣＤＭＡセルラシステムの信号受
信装置の要部の構成を示すブロック図である。この図に
おいて、１は中間周波信号ＩＦを直交検波して同相成分
（Ｉ成分）と直交成分（Ｑ成分）に分離する直交検波回
路である。３１および３２は本発明に係るマッチドフィ
ルタであり、前記直交検波回路１からローパスフィルタ
２１および２２を介して入力されるＩ成分およびＱ成分
の信号を逆拡散する。マッチドフィルタ３１および３２
からの逆拡散出力は、サンプルホールド回路８１、８２
およびレベル検出回路４に入力される。
【００１４】レベル検出回路４は前記マッチドフィルタ
３１および３２からの出力信号の電力を算出しＡ／Ｄ変
換して出力する。このレベル検出回路４の出力は、ノイ
ズ等の影響を除去するため巡回積分回路５において複数
シンボルにわたり巡回積分された後、ピーク検出回路６
に入力され、該ピーク検出回路６によって所定のしきい
値以上の相関ピークが抽出される。該ピーク検出回路６
の出力はサンプリングホールド回路制御部７に入力さ
れ、この制御部７によって前記抽出された相関ピークに
位置（位相）に合わせたサンプルホールド回路８１、８
２のサンプリングタイミングが設定される。すなわち、
これにより、所定値以上のピークに対応する逆拡散出力
のＩ、Ｑ両成分がそれぞれ対応するサンプルホールド回
路８１、８２に入力されることとなる。サンプルホール
ド回路８１および８２は、前記選択された相関ピークに
対応する前記マッチドフィルタ３１および３２からの逆
拡散出力をサンプルホールドし、該サンプルホールド回
路８１および８２の出力は同期検波回路９で同期検波さ
れ、レーク合成回路１０でタイミングを合わせてレーク
合成された後、出力インターフェス（Ｉ／Ｆ）回路から
復調データ（Ｄａｔａ）として出力される。
３１および３２からの出力信号の電力を算出しＡ／Ｄ変
換して出力する。このレベル検出回路４の出力は、ノイ
ズ等の影響を除去するため巡回積分回路５において複数
シンボルにわたり巡回積分された後、ピーク検出回路６
に入力され、該ピーク検出回路６によって所定のしきい
値以上の相関ピークが抽出される。該ピーク検出回路６
の出力はサンプリングホールド回路制御部７に入力さ
れ、この制御部７によって前記抽出された相関ピークに
位置（位相）に合わせたサンプルホールド回路８１、８
２のサンプリングタイミングが設定される。すなわち、
これにより、所定値以上のピークに対応する逆拡散出力
のＩ、Ｑ両成分がそれぞれ対応するサンプルホールド回
路８１、８２に入力されることとなる。サンプルホール
ド回路８１および８２は、前記選択された相関ピークに
対応する前記マッチドフィルタ３１および３２からの逆
拡散出力をサンプルホールドし、該サンプルホールド回
路８１および８２の出力は同期検波回路９で同期検波さ
れ、レーク合成回路１０でタイミングを合わせてレーク
合成された後、出力インターフェス（Ｉ／Ｆ）回路から
復調データ（Ｄａｔａ）として出力される。
【００１５】図２は前記マッチドフィルタ３１および３
２の一実施の形態の構成を示すブロック図である。この
図において、マッチドフィルタＭＦはアナログ入力信号
Ａｉｎ（図１における同相成分または直交成分）が入力
されるＡ／Ｄ変換器（Ａ／Ｄで示す。）を有し、Ａ／Ｄ
変換器の出力はデータレジスタ列Ｒ１１〜Ｒ１ｎおよび
Ｒ２１〜Ｒ２ｎに並列に入力されている。データレジス
タ列Ｒ１１〜Ｒ１ｎはクロックＣＬＫ１により制御さ
れ、循環的にＲ１１〜Ｒ１ｎのうちのいずれか１個のデ
ータレジスタが前記Ａ／Ｄ変換器の出力を取込むように
なされている。また、前記データレジスタ列Ｒ２１〜Ｒ
２ｎは前記クロックＣＬＫ１と半周期位相がシフトして
いる第２のクロックＣＬＫ２により制御されており、循
環的にＲ２１〜Ｒ２ｎのうちのいずれか１個のデータレ
ジスタが前記Ａ／Ｄ変換器の出力を取込むようになされ
ている。
２の一実施の形態の構成を示すブロック図である。この
図において、マッチドフィルタＭＦはアナログ入力信号
Ａｉｎ（図１における同相成分または直交成分）が入力
されるＡ／Ｄ変換器（Ａ／Ｄで示す。）を有し、Ａ／Ｄ
変換器の出力はデータレジスタ列Ｒ１１〜Ｒ１ｎおよび
Ｒ２１〜Ｒ２ｎに並列に入力されている。データレジス
タ列Ｒ１１〜Ｒ１ｎはクロックＣＬＫ１により制御さ
れ、循環的にＲ１１〜Ｒ１ｎのうちのいずれか１個のデ
ータレジスタが前記Ａ／Ｄ変換器の出力を取込むように
なされている。また、前記データレジスタ列Ｒ２１〜Ｒ
２ｎは前記クロックＣＬＫ１と半周期位相がシフトして
いる第２のクロックＣＬＫ２により制御されており、循
環的にＲ２１〜Ｒ２ｎのうちのいずれか１個のデータレ
ジスタが前記Ａ／Ｄ変換器の出力を取込むようになされ
ている。
【００１６】前記データレジスタ列に対応して、セレク
タ列ＳＥＬ１〜ＳＥＬｎ、排他的論理和回路列ＸＯＲ１
〜ＸＯＲｎが設けられ、前記データレジスタＲ１１とＲ
２１の出力は対応するセレクタＳＥＬ１に、レジスタＲ
１２とＲ２２の出力は対応するセレクタＳＥＬ２に、以
下同様にして、レジスタＲ１ｎとＲ２ｎの出力はセレク
タＳＥＬｎに入力されている。各セレクタＳＥＬ１〜Ｓ
ＥＬｎは、クロックＣＬＫ３により制御され、前記デー
タレジスタＲ１１〜Ｒ１ｎまたはＲ２１〜Ｒ２ｎのデー
タが択一的に出力される。このクロックＣＬＫ３は、前
記クロックＣＬＫ１（あるいはＣＬＫ２）と同期した信
号であり、例えば、ＣＬＫ３がハイのとき前記データレ
ジスタ列Ｒ１１〜Ｒ１ｎのデータを選択し、ローのとき
Ｒ２１〜Ｒ２ｎのデータを選択して出力するようになさ
れている。
タ列ＳＥＬ１〜ＳＥＬｎ、排他的論理和回路列ＸＯＲ１
〜ＸＯＲｎが設けられ、前記データレジスタＲ１１とＲ
２１の出力は対応するセレクタＳＥＬ１に、レジスタＲ
１２とＲ２２の出力は対応するセレクタＳＥＬ２に、以
下同様にして、レジスタＲ１ｎとＲ２ｎの出力はセレク
タＳＥＬｎに入力されている。各セレクタＳＥＬ１〜Ｓ
ＥＬｎは、クロックＣＬＫ３により制御され、前記デー
タレジスタＲ１１〜Ｒ１ｎまたはＲ２１〜Ｒ２ｎのデー
タが択一的に出力される。このクロックＣＬＫ３は、前
記クロックＣＬＫ１（あるいはＣＬＫ２）と同期した信
号であり、例えば、ＣＬＫ３がハイのとき前記データレ
ジスタ列Ｒ１１〜Ｒ１ｎのデータを選択し、ローのとき
Ｒ２１〜Ｒ２ｎのデータを選択して出力するようになさ
れている。
【００１７】各セレクタＳＥＬ１〜ＳＥＬｎの出力はそ
れぞれ対応して設けられた排他的諭理和回路ＸＯＲ１〜
ＸＯＲｎに入力される。排他的論理和回路ＸＯＲ１〜Ｘ
ＯＲｎは、それぞれ各データレジスタの複数ビット（Ｌ
ＳＢからＭＳＢまで）に対応する回路ブロックである。
前記排他的論理和回路ＸＯＲ１〜ＸＯＲｎの各他方の入
力には１ビットの拡散符号ｍ１〜ｍｎが入力されてお
り、各排他的論理和回路ＸＯＲ１〜ＸＯＲｎにおいて、
各々対応する前記セレクタＳＥＬ１〜ＳＥＬｎからのデ
ジタル化されたアナログ入力信号の各段のデータ（複数
ビットを有する）と拡散符号系列の対応するビットｍ１
〜ｍｎとの排他的諭理和演算が行われる。拡散符号が
「１」のとき、排他的諭理和によりアナログ入力信号の
各ビットは反転され、「０」のとき非反転となる。これ
は拡散符号との乗算と等価である。なお、この拡散符号
ｍ１〜ｍｎは、前記クロックＣＬＫ１（あるいはＣＬＫ
２）と同期して循環シフトしつつ前記排他的論理和回路
ＸＯＲ１〜ＸＯＲｎに印加されるようになされている。
前記排他的論理和回路ＸＯＲ１〜ＸＯＲｎの出力ａ１〜
ａｎはアナログ回路よりなる加算回路ＡＤＤに入力さ
れ、該加算回路ＡＤＤは前記排他的論理和回路ＸＯＲ１
〜ＸＯＲｎの各出力ａ１〜ａｎの加算結果Ａｏｕｔを出
力する。ここで、前記排他的論理和回路ＸＯＲ１〜ＸＯ
Ｒｎの出力はデジタルデータであり、このデジタルの入
力データをアナログ信号に変換して前記アナログ加算回
路ＡＤＤで加算して、アナログの加算結果Ａｏｕｔを出
力するようにしている。
れぞれ対応して設けられた排他的諭理和回路ＸＯＲ１〜
ＸＯＲｎに入力される。排他的論理和回路ＸＯＲ１〜Ｘ
ＯＲｎは、それぞれ各データレジスタの複数ビット（Ｌ
ＳＢからＭＳＢまで）に対応する回路ブロックである。
前記排他的論理和回路ＸＯＲ１〜ＸＯＲｎの各他方の入
力には１ビットの拡散符号ｍ１〜ｍｎが入力されてお
り、各排他的論理和回路ＸＯＲ１〜ＸＯＲｎにおいて、
各々対応する前記セレクタＳＥＬ１〜ＳＥＬｎからのデ
ジタル化されたアナログ入力信号の各段のデータ（複数
ビットを有する）と拡散符号系列の対応するビットｍ１
〜ｍｎとの排他的諭理和演算が行われる。拡散符号が
「１」のとき、排他的諭理和によりアナログ入力信号の
各ビットは反転され、「０」のとき非反転となる。これ
は拡散符号との乗算と等価である。なお、この拡散符号
ｍ１〜ｍｎは、前記クロックＣＬＫ１（あるいはＣＬＫ
２）と同期して循環シフトしつつ前記排他的論理和回路
ＸＯＲ１〜ＸＯＲｎに印加されるようになされている。
前記排他的論理和回路ＸＯＲ１〜ＸＯＲｎの出力ａ１〜
ａｎはアナログ回路よりなる加算回路ＡＤＤに入力さ
れ、該加算回路ＡＤＤは前記排他的論理和回路ＸＯＲ１
〜ＸＯＲｎの各出力ａ１〜ａｎの加算結果Ａｏｕｔを出
力する。ここで、前記排他的論理和回路ＸＯＲ１〜ＸＯ
Ｒｎの出力はデジタルデータであり、このデジタルの入
力データをアナログ信号に変換して前記アナログ加算回
路ＡＤＤで加算して、アナログの加算結果Ａｏｕｔを出
力するようにしている。
【００１８】このように乗算に相当する演算までをデジ
タル演算とすることにより、全体をアナログ回路で構成
した場合に比較して回路規模は小さくなり、消費電力も
節減することができる。また、乗算結果の加算はアナロ
グ回路により構成された加算回路ＡＤＤにより実行して
いるため、高速かつ高精度の演算を実行することができ
る。また、相互に半周期位相がシフトしているクロック
ＣＬＫ１、ＣＬＫ２を用いることによって、いわゆるダ
ブルサンプリングが可能である。ダブルサンプリングを
行わない場合には、前記データレジスタ列Ｒ１１〜Ｒ１
ｎあるいはＲ２１〜Ｒ２ｎのいずれか一方だけを設け、
前記セレクタＳＥＬ１〜ＳＥＬｎを省略することができ
る。さらにまた、上述のように２系統ではなく、さらに
多数の系統のデータレジスタ列を設けても良い。
タル演算とすることにより、全体をアナログ回路で構成
した場合に比較して回路規模は小さくなり、消費電力も
節減することができる。また、乗算結果の加算はアナロ
グ回路により構成された加算回路ＡＤＤにより実行して
いるため、高速かつ高精度の演算を実行することができ
る。また、相互に半周期位相がシフトしているクロック
ＣＬＫ１、ＣＬＫ２を用いることによって、いわゆるダ
ブルサンプリングが可能である。ダブルサンプリングを
行わない場合には、前記データレジスタ列Ｒ１１〜Ｒ１
ｎあるいはＲ２１〜Ｒ２ｎのいずれか一方だけを設け、
前記セレクタＳＥＬ１〜ＳＥＬｎを省略することができ
る。さらにまた、上述のように２系統ではなく、さらに
多数の系統のデータレジスタ列を設けても良い。
【００１９】図３は、前記拡散符号ｍ１〜ｍｎをマッチ
ドフィルタＭＦの排他的論理和回路ＸＯＲ１〜ＸＯＲｎ
に前述したように循環シフトしつつ供給するための回路
構成（乗数供給手段）の一構成例を示す図である。同図
において、マッチドフィルタに対する拡散符号の供給は
２系統の演算レジスタＣＡＬ−ＲＥＧ１、ＣＡＬ−ＲＥ
Ｇ２によって行われ、これらレジスタには入力レジスタ
ＩＮＰ−ＲＥＧ１、ＩＮＰ−ＲＥＧ２がそれぞれ接続さ
れている。各入力レジスタには別個の拡散符号Ｐａ、Ｐ
ｂがそれぞれ入力され、これら拡散符号はそれぞれ対応
する入力レジスタＩＮＰ−ＲＥＧ１およびＩＮＰ−ＲＥ
Ｇ２から演算レジスタＣＡＬ−ＲＥＧ１およびＣＡＬ−
ＲＥＧ２にそれぞれ転送される。図示するように演算レ
ジスタＣＡＬ−ＲＥＧ１、ＣＡＬ−ＲＥＧ２はその最終
段出力が初段に帰還されており、クロックＣＫによりそ
の内容が循環シフトするようになされている。このクロ
ックＣＫのタイミングは、前記データレジスタが前記Ａ
／Ｄ変換器の出力を取込むタイミングと同一タイミング
とされ、通常、前記クロックＣＬＫ１と同じ信号が使用
される。
ドフィルタＭＦの排他的論理和回路ＸＯＲ１〜ＸＯＲｎ
に前述したように循環シフトしつつ供給するための回路
構成（乗数供給手段）の一構成例を示す図である。同図
において、マッチドフィルタに対する拡散符号の供給は
２系統の演算レジスタＣＡＬ−ＲＥＧ１、ＣＡＬ−ＲＥ
Ｇ２によって行われ、これらレジスタには入力レジスタ
ＩＮＰ−ＲＥＧ１、ＩＮＰ−ＲＥＧ２がそれぞれ接続さ
れている。各入力レジスタには別個の拡散符号Ｐａ、Ｐ
ｂがそれぞれ入力され、これら拡散符号はそれぞれ対応
する入力レジスタＩＮＰ−ＲＥＧ１およびＩＮＰ−ＲＥ
Ｇ２から演算レジスタＣＡＬ−ＲＥＧ１およびＣＡＬ−
ＲＥＧ２にそれぞれ転送される。図示するように演算レ
ジスタＣＡＬ−ＲＥＧ１、ＣＡＬ−ＲＥＧ２はその最終
段出力が初段に帰還されており、クロックＣＫによりそ
の内容が循環シフトするようになされている。このクロ
ックＣＫのタイミングは、前記データレジスタが前記Ａ
／Ｄ変換器の出力を取込むタイミングと同一タイミング
とされ、通常、前記クロックＣＬＫ１と同じ信号が使用
される。
【００２０】演算レジスタＣＡＬ−ＲＥＧ１およびＣＡ
Ｌ−ＲＥＧ２内の各データはそれぞれ対応する位相・マ
ルチプレクサＰＭＵＸ１およびＰＭＵＸ２にそれぞれ入
力されている。各位相・マルチプレクサＰＭＵＸ１およ
びＰＭＵＸ２はそれぞれ対応する演算レジスタＣＡＬ−
ＲＥＧ１、ＣＡＬ−ＲＥＧ２のデータ配列をそのまま、
あるいはその直前（１チップ時間前）の循環シフト状態
のデータ配列を後段に出力する。各位相・マルチプレク
サＰＭＵＸ１、ＰＭＵＸ２の出力はレジスタ・マルチプ
レクサＲＭＵＸに入力され、ＣＡＬ−ＲＥＧ１またはＣ
ＡＬ−ＲＥＧ２の出力を択一的にＭＵＸＣＮＴとして出
力する。この出力ＭＵＸＣＮＴは、前記乗数データｍ１
〜ｍｎとして、前記排他的論理和回路ＸＯＲ１〜ＸＯＲ
ｎに入力されることとなる。そして、前記レジスタ・マ
ルチプレクサＲＭＵＸを切り替えることにより、前記排
他的論理和回路ＸＯＲ１〜ＸＯＲｎおよび前記アナログ
加算回路ＡＤＤにおいて、演算レジスタＣＡＬ−ＲＥＧ
１およびＣＡＬ−ＲＥＧ２に格納されている拡散符号系
列に対する相関処理を時分割で実行することができる。
Ｌ−ＲＥＧ２内の各データはそれぞれ対応する位相・マ
ルチプレクサＰＭＵＸ１およびＰＭＵＸ２にそれぞれ入
力されている。各位相・マルチプレクサＰＭＵＸ１およ
びＰＭＵＸ２はそれぞれ対応する演算レジスタＣＡＬ−
ＲＥＧ１、ＣＡＬ−ＲＥＧ２のデータ配列をそのまま、
あるいはその直前（１チップ時間前）の循環シフト状態
のデータ配列を後段に出力する。各位相・マルチプレク
サＰＭＵＸ１、ＰＭＵＸ２の出力はレジスタ・マルチプ
レクサＲＭＵＸに入力され、ＣＡＬ−ＲＥＧ１またはＣ
ＡＬ−ＲＥＧ２の出力を択一的にＭＵＸＣＮＴとして出
力する。この出力ＭＵＸＣＮＴは、前記乗数データｍ１
〜ｍｎとして、前記排他的論理和回路ＸＯＲ１〜ＸＯＲ
ｎに入力されることとなる。そして、前記レジスタ・マ
ルチプレクサＲＭＵＸを切り替えることにより、前記排
他的論理和回路ＸＯＲ１〜ＸＯＲｎおよび前記アナログ
加算回路ＡＤＤにおいて、演算レジスタＣＡＬ−ＲＥＧ
１およびＣＡＬ−ＲＥＧ２に格納されている拡散符号系
列に対する相関処理を時分割で実行することができる。
【００２１】このように構成することにより、小規模回
路によって、１シンポル以上の長遅延パスの受信、マル
チコードの受信、ソフトハンドオーバー時の受信処理が
可能とされている。すなわち、前記入力レジスタＩＮＰ
−ＲＥＧ１およびＩＮＰ−ＲＥＧ２に同一の拡散符号系
列を入力し、前記演算レジスタＣＡＬ−ＲＥＧ１あるい
はＣＡＬ−ＲＥＧ２において所定量だけずらせた拡散符
号系列を循環シフトさせて前記位相・マルチプレクサＰ
ＭＵＸ１およびＰＭＵＸ２、レジスタ・マルチプレクサ
ＲＭＵＸを介して前記排他的論理和回路ＸＯＲ１〜ｎに
入力することにより、１シンボル以上の長遅延パスの信
号受信が可能となる。また、前記ＩＮＰ−ＲＥＧ１およ
びＩＮＰ−ＲＥＧ２に異なる拡散符号系列を格納するこ
とにより、マルチコードの受信およびソフトハンドオー
バー時の受信処理が可能となる。
路によって、１シンポル以上の長遅延パスの受信、マル
チコードの受信、ソフトハンドオーバー時の受信処理が
可能とされている。すなわち、前記入力レジスタＩＮＰ
−ＲＥＧ１およびＩＮＰ−ＲＥＧ２に同一の拡散符号系
列を入力し、前記演算レジスタＣＡＬ−ＲＥＧ１あるい
はＣＡＬ−ＲＥＧ２において所定量だけずらせた拡散符
号系列を循環シフトさせて前記位相・マルチプレクサＰ
ＭＵＸ１およびＰＭＵＸ２、レジスタ・マルチプレクサ
ＲＭＵＸを介して前記排他的論理和回路ＸＯＲ１〜ｎに
入力することにより、１シンボル以上の長遅延パスの信
号受信が可能となる。また、前記ＩＮＰ−ＲＥＧ１およ
びＩＮＰ−ＲＥＧ２に異なる拡散符号系列を格納するこ
とにより、マルチコードの受信およびソフトハンドオー
バー時の受信処理が可能となる。
【００２２】さて、このように異なる拡散符号を用いて
相関演算を行う場合には、ＣＡＬ−ＲＥＧ１の拡散符号
による相関ピークとＣＡＬ−ＲＥＧ２の拡散符号による
相関ピークは同一タイミングで重複する可能性がある。
図５を参照して、この様子を説明する。図５において、
（１）は第１の拡散符号（コード１）に対するマルチパ
ス受信信号の例、（２）は第２の拡散符号（コード２）
に対するマルチパス受信信号の例を示す。また、この図
において、Ｔｓは１シンボル周期を示している。この図
に示すように、コード１のパス１（Ｐ１）、パス２（Ｐ
２）およびコード２のパス３（Ｐ３）はそれぞれ異なる
タイミングとなっているが、コード１のパス４（Ｐ４）
とコード２のパス５（Ｐ５）は同一タイミングとなって
いる。
相関演算を行う場合には、ＣＡＬ−ＲＥＧ１の拡散符号
による相関ピークとＣＡＬ−ＲＥＧ２の拡散符号による
相関ピークは同一タイミングで重複する可能性がある。
図５を参照して、この様子を説明する。図５において、
（１）は第１の拡散符号（コード１）に対するマルチパ
ス受信信号の例、（２）は第２の拡散符号（コード２）
に対するマルチパス受信信号の例を示す。また、この図
において、Ｔｓは１シンボル周期を示している。この図
に示すように、コード１のパス１（Ｐ１）、パス２（Ｐ
２）およびコード２のパス３（Ｐ３）はそれぞれ異なる
タイミングとなっているが、コード１のパス４（Ｐ４）
とコード２のパス５（Ｐ５）は同一タイミングとなって
いる。
【００２３】そこで、本発明の前記位相・マルチプレク
サＰＭＵＸ１およびＰＭＵＸ２は、前述のように、それ
ぞれ対応する演算レジスタＣＡＬ−ＲＥＧ１、ＣＡＬ−
ＲＥＧ２のデータ配列をそのまま、あるいはその直前
（１チップ時間前）の循環シフト状態のデータ配列を後
段に出力するように構成されている。図４は、前記位相
・マルチプレクサＰＭＵＸ１およびＰＭＵＸ２の構成例
を示すブロック図である。この図に示すように、位相・
マルチプレクサＰＭＵＸ１は演算レジスタＣＡＬ−ＲＥ
Ｇ１の初段（データＤ１で示す。）と第２段（データＤ
２で示す。）に対応した２入力１出力のデータ・マルチ
プレクサＤＭＵＸ１、第２段と第３段に対応したデータ
・マルチプレクサＤＭＵＸ２、…、第（ｎ−１）段から
最終段に対応したデータ・マルチプレクサＤＭＵＸｎ−
１、最終段と初段に対応したデータ・マルチプレクサＤ
ＭＵＸｎのｎ個のデータ・マルチプレクサを有する。そ
して、これらデータ・マルチプレクサＤＭＵＸ１〜ＤＭ
ＵＸｎを切り替えることにより、前記演算レジスタＣＡ
Ｌ−ＲＥＧ１に格納されている拡散符号系列およびそれ
を１チップ循環シフトした系列を切替えて前記位相・マ
ルチプレクサＰＭＵＸ１に供給することができるように
なされている。
サＰＭＵＸ１およびＰＭＵＸ２は、前述のように、それ
ぞれ対応する演算レジスタＣＡＬ−ＲＥＧ１、ＣＡＬ−
ＲＥＧ２のデータ配列をそのまま、あるいはその直前
（１チップ時間前）の循環シフト状態のデータ配列を後
段に出力するように構成されている。図４は、前記位相
・マルチプレクサＰＭＵＸ１およびＰＭＵＸ２の構成例
を示すブロック図である。この図に示すように、位相・
マルチプレクサＰＭＵＸ１は演算レジスタＣＡＬ−ＲＥ
Ｇ１の初段（データＤ１で示す。）と第２段（データＤ
２で示す。）に対応した２入力１出力のデータ・マルチ
プレクサＤＭＵＸ１、第２段と第３段に対応したデータ
・マルチプレクサＤＭＵＸ２、…、第（ｎ−１）段から
最終段に対応したデータ・マルチプレクサＤＭＵＸｎ−
１、最終段と初段に対応したデータ・マルチプレクサＤ
ＭＵＸｎのｎ個のデータ・マルチプレクサを有する。そ
して、これらデータ・マルチプレクサＤＭＵＸ１〜ＤＭ
ＵＸｎを切り替えることにより、前記演算レジスタＣＡ
Ｌ−ＲＥＧ１に格納されている拡散符号系列およびそれ
を１チップ循環シフトした系列を切替えて前記位相・マ
ルチプレクサＰＭＵＸ１に供給することができるように
なされている。
【００２４】すなわち、前記データ・マルチプレクサＤ
ＭＵＸ１〜ＤＭＵＸｎは、前記図５に示すＰ１〜Ｐ３の
タイミングのようにピーク重複のない通常の相関演算で
は、演算レジスタＣＡＬ−ＲＥＧ１の初段から最終段に
格納されているＤ１〜Ｄｎをそれぞれ出力し、図５のＰ
４、Ｐ５のようにピーク重複が生じるときには、その重
複のあるタイミングでＣＡＬ−ＲＥＧ１の拡散符号によ
る相関演算を行った後に、１チップ時間遅れたタイミン
グでＣＡＬ−ＲＥＧ２の拡散符号による相関演算を行
う。
ＭＵＸ１〜ＤＭＵＸｎは、前記図５に示すＰ１〜Ｐ３の
タイミングのようにピーク重複のない通常の相関演算で
は、演算レジスタＣＡＬ−ＲＥＧ１の初段から最終段に
格納されているＤ１〜Ｄｎをそれぞれ出力し、図５のＰ
４、Ｐ５のようにピーク重複が生じるときには、その重
複のあるタイミングでＣＡＬ−ＲＥＧ１の拡散符号によ
る相関演算を行った後に、１チップ時間遅れたタイミン
グでＣＡＬ−ＲＥＧ２の拡散符号による相関演算を行
う。
【００２５】図５の（３）は、前記レジスタ・マルチプ
レクサＲＭＵＸに供給される制御信号の一例を示す図で
ある。ここで、この制御信号がハイレベルのときに前記
レジスタ・マルチプレクサＲＭＵＸは前記位相・マルチ
プレクサＰＭＵＸ１を選択し、ローレベルのときに前記
位相・マルチプレクサＰＭＵＸ２を選択するものとし、
前記第１の演算レジスタＣＡＬ−ＲＥＧ１には前記第１
のコード（コード１）が格納されており、前記第２の演
算レジスタＣＡＬ−ＲＥＧ２には前記第２のコード（コ
ード２）が格納されているものとする。図５の（３）に
示すように、前記コード１のマルチパスＰ１およびＰ２
のタイミングに合わせて、制御信号をハイレベルとし、
前記レジスタ・マルチプレクサＲＭＵＸは前記演算レジ
スタＣＡＬ−ＲＥＧ１に格納されているコード１を出力
する。このとき、前記位相・マルチプレクサＰＭＵＸ１
内の前記データ・マルチプレクサＤＭＵＸ１〜ＤＭＵＸ
ｎは、前記演算レジスタＣＡＬ−ＲＥＧ１の初段から最
終段に格納されているＤ１〜Ｄｎをそのまま出力するよ
うに設定されている。これにより、前記コード１による
受信が行われる。
レクサＲＭＵＸに供給される制御信号の一例を示す図で
ある。ここで、この制御信号がハイレベルのときに前記
レジスタ・マルチプレクサＲＭＵＸは前記位相・マルチ
プレクサＰＭＵＸ１を選択し、ローレベルのときに前記
位相・マルチプレクサＰＭＵＸ２を選択するものとし、
前記第１の演算レジスタＣＡＬ−ＲＥＧ１には前記第１
のコード（コード１）が格納されており、前記第２の演
算レジスタＣＡＬ−ＲＥＧ２には前記第２のコード（コ
ード２）が格納されているものとする。図５の（３）に
示すように、前記コード１のマルチパスＰ１およびＰ２
のタイミングに合わせて、制御信号をハイレベルとし、
前記レジスタ・マルチプレクサＲＭＵＸは前記演算レジ
スタＣＡＬ−ＲＥＧ１に格納されているコード１を出力
する。このとき、前記位相・マルチプレクサＰＭＵＸ１
内の前記データ・マルチプレクサＤＭＵＸ１〜ＤＭＵＸ
ｎは、前記演算レジスタＣＡＬ−ＲＥＧ１の初段から最
終段に格納されているＤ１〜Ｄｎをそのまま出力するよ
うに設定されている。これにより、前記コード１による
受信が行われる。
【００２６】次に、前記コード２のマルチパスＰ３およ
びＰ５のタイミングに合うように前記制御信号をローレ
ベルにして、前記レジスタ・マルチプレクサＲＭＵＸを
位相マルチプレクサＰＭＵＸ２を接続するように切り替
える。これにより、前述の場合と同様にして、前記演算
レジスタＣＡＬ−ＲＥＧ２に格納されているコード２に
よる受信が行われる。ここで、図示するように、マルチ
パスＰ５のタイミングは、コード１によるマルチパスＰ
４のタイミングと重複しているため、どちらかを遅らせ
て受信しなければならない。そこで、この例では、前記
コード２によるマルチパスＰ５の受信の１チップ後に、
前記制御信号をハイレベルとし、コード１による受信を
行う。このとき、コード１、コード２の両演算における
データの状態は同一でなければならないので、前記位相
・マルチプレクサＰＭＵＸ１内の前記データ・マルチプ
レクサＤＭＵＸ１〜ＤＭＵＸｎを切替えて、１チップだ
け循環シフトしたデータＤ２〜ＤｎおよびＤ１をそれぞ
れ出力する。これは１チップ時間前のＤ１〜Ｄｎに対応
するデータである。なお、位相・マルチプレクサＰＭＵ
Ｘ２は前記位相・マルチプレクサＰＭＵＸ１と同様に構
成されているので説明を省略する。また複数チップ時間
前のデータ列を再現し得るように多入力１出力のマルチ
プレクサを用いれば、複数演算レジスタのピーク重複や
連続的ピーク重複に対応し得る。
びＰ５のタイミングに合うように前記制御信号をローレ
ベルにして、前記レジスタ・マルチプレクサＲＭＵＸを
位相マルチプレクサＰＭＵＸ２を接続するように切り替
える。これにより、前述の場合と同様にして、前記演算
レジスタＣＡＬ−ＲＥＧ２に格納されているコード２に
よる受信が行われる。ここで、図示するように、マルチ
パスＰ５のタイミングは、コード１によるマルチパスＰ
４のタイミングと重複しているため、どちらかを遅らせ
て受信しなければならない。そこで、この例では、前記
コード２によるマルチパスＰ５の受信の１チップ後に、
前記制御信号をハイレベルとし、コード１による受信を
行う。このとき、コード１、コード２の両演算における
データの状態は同一でなければならないので、前記位相
・マルチプレクサＰＭＵＸ１内の前記データ・マルチプ
レクサＤＭＵＸ１〜ＤＭＵＸｎを切替えて、１チップだ
け循環シフトしたデータＤ２〜ＤｎおよびＤ１をそれぞ
れ出力する。これは１チップ時間前のＤ１〜Ｄｎに対応
するデータである。なお、位相・マルチプレクサＰＭＵ
Ｘ２は前記位相・マルチプレクサＰＭＵＸ１と同様に構
成されているので説明を省略する。また複数チップ時間
前のデータ列を再現し得るように多入力１出力のマルチ
プレクサを用いれば、複数演算レジスタのピーク重複や
連続的ピーク重複に対応し得る。
【００２７】次に、前記アナログ加算回路ＡＤＤについ
て説明する。図６（ａ）は、前記アナログ加算回路ＡＤ
Ｄの一般構成を示すブロック図である。前記排他的論理
和回路ＸＯＲ１〜ＸＯＲｎの各出力ａ１〜ａｎは、対応
して設けられたＤ／Ａ変換器（Ｍ）１ＤＡＣに入力さ
れ、それぞれ対応する電圧を有するアナログ信号に変換
される。ここで、前記出力ａ１〜ａｎはそれぞれＭビッ
トのデータであるとする。図６の（ｂ）はＤ／Ａ変換器
（Ｍ）１ＤＡＣの構成を示し、排他的論理和回路ＸＯＲ
の各出力ビットにそれぞれ対応して設けられたＭ個の１
ビットのＤ／Ａ変換器１ＤＡＣにより構成されている。
各Ｄ／Ａ変換器（Ｍ）１ＤＡＣから出力される前記排他
的論理和回路ＸＯＲ１〜ＸＯＲｎの各桁の出力が変換さ
れたアナログ信号は、それぞれ対応する桁の加算を行う
アナログ加算器１〜アナログ加算器Ｍに入力される。各
アナログ加算器１〜アナログ加算器Ｍにからの各桁毎の
加算結果は、重み付け加算器に入力され、それぞれの桁
に対応する重みを付加されて加算される。
て説明する。図６（ａ）は、前記アナログ加算回路ＡＤ
Ｄの一般構成を示すブロック図である。前記排他的論理
和回路ＸＯＲ１〜ＸＯＲｎの各出力ａ１〜ａｎは、対応
して設けられたＤ／Ａ変換器（Ｍ）１ＤＡＣに入力さ
れ、それぞれ対応する電圧を有するアナログ信号に変換
される。ここで、前記出力ａ１〜ａｎはそれぞれＭビッ
トのデータであるとする。図６の（ｂ）はＤ／Ａ変換器
（Ｍ）１ＤＡＣの構成を示し、排他的論理和回路ＸＯＲ
の各出力ビットにそれぞれ対応して設けられたＭ個の１
ビットのＤ／Ａ変換器１ＤＡＣにより構成されている。
各Ｄ／Ａ変換器（Ｍ）１ＤＡＣから出力される前記排他
的論理和回路ＸＯＲ１〜ＸＯＲｎの各桁の出力が変換さ
れたアナログ信号は、それぞれ対応する桁の加算を行う
アナログ加算器１〜アナログ加算器Ｍに入力される。各
アナログ加算器１〜アナログ加算器Ｍにからの各桁毎の
加算結果は、重み付け加算器に入力され、それぞれの桁
に対応する重みを付加されて加算される。
【００２８】図７は、前記アナログ加算回路ＡＤＤの一
構成例を示す図である。この例は、前記排他的論理和回
路ＸＯＲ１〜ＸＯＲｎの出力を、前記Ｄ／Ａ変換器を介
することなくそのまま前記加算器１〜加算器Ｍに入力し
た例である。図７において、加算回路ＡＤＤは各排他的
論理和回路出力の対応ビット、すなわち最上位ビット、
第２位ビット、．‥、最下位ビットがそれぞれ入力され
たアナログ加算器７1〜７Mを有し、これらアナログ加算
器７1〜７Mの出力はさらに重み付き加算器９によって重
み付加算されている。この重み付加算は、各ビットの合
計値にそのビットの重みを乗じつつ統合加算するもの
で、ＸＯＲ１〜ＸＯＲｎの出力和のアナログ値となる。
構成例を示す図である。この例は、前記排他的論理和回
路ＸＯＲ１〜ＸＯＲｎの出力を、前記Ｄ／Ａ変換器を介
することなくそのまま前記加算器１〜加算器Ｍに入力し
た例である。図７において、加算回路ＡＤＤは各排他的
論理和回路出力の対応ビット、すなわち最上位ビット、
第２位ビット、．‥、最下位ビットがそれぞれ入力され
たアナログ加算器７1〜７Mを有し、これらアナログ加算
器７1〜７Mの出力はさらに重み付き加算器９によって重
み付加算されている。この重み付加算は、各ビットの合
計値にそのビットの重みを乗じつつ統合加算するもの
で、ＸＯＲ１〜ＸＯＲｎの出力和のアナログ値となる。
【００２９】加算器７1はＸＯＲ１〜ＸＯＲｎの出力
Ｘ’１１、Ｘ’２１、・・・、Ｘ’Ｎ１に対応したキャ
パシタンスＣ１１〜ＣＮ１の出力を統合してなる容量結
合を有し、この容量結合の出力に反転増幅回路８１が接
続されている。反転増幅回路８１の出力は帰還キャパシ
タンスＣｆ１によってその入力に接続され、加算回路の
出力の線形特性が補償されている。ここでＣ１１〜ＣＮ
１への入力をＸ’１１、Ｘ’２１、・・・、Ｘ’Ｎ１と
すると、加算器７1の出力Ｖｏ７１は式（１）のとおり
となる。なおＣ１１＝Ｃ２１＝．．．．＝ＣＮ１＝Ｃｆ
１／Ｎであり、反転増幅回路のオフセット電圧をＶｂと
する。
Ｘ’１１、Ｘ’２１、・・・、Ｘ’Ｎ１に対応したキャ
パシタンスＣ１１〜ＣＮ１の出力を統合してなる容量結
合を有し、この容量結合の出力に反転増幅回路８１が接
続されている。反転増幅回路８１の出力は帰還キャパシ
タンスＣｆ１によってその入力に接続され、加算回路の
出力の線形特性が補償されている。ここでＣ１１〜ＣＮ
１への入力をＸ’１１、Ｘ’２１、・・・、Ｘ’Ｎ１と
すると、加算器７1の出力Ｖｏ７１は式（１）のとおり
となる。なおＣ１１＝Ｃ２１＝．．．．＝ＣＮ１＝Ｃｆ
１／Ｎであり、反転増幅回路のオフセット電圧をＶｂと
する。
【数１】 ここに加算器７2〜７Mは同様の構成であるので説明を省
略する。
略する。
【００３０】重み付き加算器９は加算器７1〜７Mに対応
したキャパシタンスＣ１〜ＣＭの出力を統合してなる容
量結合と、この容量結合の出力に接続された反転増幅回
路１０を有し、反転増幅回路の出力は帰還キャパシタン
スＣｆによってその入力に接続されている。Ｃ１〜ＣＭ
は前記Ａ／Ｄ変換回路最上位ビット〜最下位ビットの重
み、すなわち２m-1，２m-2，…，２2，２1，２0に比例
した容量を有し、ＣｆとＣ１〜ＣＭの関係は式（２）の
とおりである。またＣ１〜ＣＭに対する入力電圧をＶ１
〜ＶＭとすると、出力電圧Ｖｏ９は式（３）で表現され
る。
したキャパシタンスＣ１〜ＣＭの出力を統合してなる容
量結合と、この容量結合の出力に接続された反転増幅回
路１０を有し、反転増幅回路の出力は帰還キャパシタン
スＣｆによってその入力に接続されている。Ｃ１〜ＣＭ
は前記Ａ／Ｄ変換回路最上位ビット〜最下位ビットの重
み、すなわち２m-1，２m-2，…，２2，２1，２0に比例
した容量を有し、ＣｆとＣ１〜ＣＭの関係は式（２）の
とおりである。またＣ１〜ＣＭに対する入力電圧をＶ１
〜ＶＭとすると、出力電圧Ｖｏ９は式（３）で表現され
る。
【数２】
【００３１】図８は前記反転増幅回路８１をＣｆ１、Ｃ
１１〜ＣＮ１とともに示したものであり、反転増幅回路
は３段のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２、ＩＮ
Ｖ３を直列してなる。図７では省略されているが、Ｃｆ
１と反転増幅回路出力の間にはマルチプレクサＭＵＸ６
が接続され、ＭＵＸ６はＣｆ１出力側を反転増幅回路出
力または基準電圧Ｖｒｅｆに接続する。反転増幅回路の
入力はスイッチＳＷ６２によってグランドに接続可能で
あり、またＣｆ１の入出力はスイッチＳＷ６１によって
短絡可能である。ＭＵＸ６をＶｒｅｆに接続し、かつＳ
Ｗ６１を閉成することにより、Ｃｆ１の電荷は解消され
ていわゆるリフレッシュが行なわれる。一方ＳＷ６２に
よって反転増幅回路ＩＮＶ１のゲート入力をグランドに
接続し、かつＳＷ６１を開放すると、各ＣＭＯＳインバ
ータはスリープ状態となり、電力消費が防止される。さ
らにＣ１１〜ＣＮ１の入力にはマルチプレクサＭＵＸ１
１〜ＭＵＸＮ１が接続され、これマルチプレクサによっ
てＣ１１〜ＣＮ１はそれぞれＸ’１１〜Ｘ’Ｎ１または
Ｖｒｅｆに択一的に接続される。リフレッシュ状態にお
いては、Ｃ１１〜ＣＮ１はＶｒｅｆに接続される。
１１〜ＣＮ１とともに示したものであり、反転増幅回路
は３段のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２、ＩＮ
Ｖ３を直列してなる。図７では省略されているが、Ｃｆ
１と反転増幅回路出力の間にはマルチプレクサＭＵＸ６
が接続され、ＭＵＸ６はＣｆ１出力側を反転増幅回路出
力または基準電圧Ｖｒｅｆに接続する。反転増幅回路の
入力はスイッチＳＷ６２によってグランドに接続可能で
あり、またＣｆ１の入出力はスイッチＳＷ６１によって
短絡可能である。ＭＵＸ６をＶｒｅｆに接続し、かつＳ
Ｗ６１を閉成することにより、Ｃｆ１の電荷は解消され
ていわゆるリフレッシュが行なわれる。一方ＳＷ６２に
よって反転増幅回路ＩＮＶ１のゲート入力をグランドに
接続し、かつＳＷ６１を開放すると、各ＣＭＯＳインバ
ータはスリープ状態となり、電力消費が防止される。さ
らにＣ１１〜ＣＮ１の入力にはマルチプレクサＭＵＸ１
１〜ＭＵＸＮ１が接続され、これマルチプレクサによっ
てＣ１１〜ＣＮ１はそれぞれＸ’１１〜Ｘ’Ｎ１または
Ｖｒｅｆに択一的に接続される。リフレッシュ状態にお
いては、Ｃ１１〜ＣＮ１はＶｒｅｆに接続される。
【００３２】反転増幅回路８１は、初段インバータと第
２段インバータの間にＭＯＳ抵抗ＭＲ１が接続され、全
体のゲインが抑制されている。また最終段インバータの
入出力間にはＭＯＳ抵抗ＭＲ２およびキャパシタンスＣ
Ｐ６を直列した位相補償回路が接続され、前記ゲイン抑
制効果とあいまって反転増幅回路の発振が防止されてい
る。
２段インバータの間にＭＯＳ抵抗ＭＲ１が接続され、全
体のゲインが抑制されている。また最終段インバータの
入出力間にはＭＯＳ抵抗ＭＲ２およびキャパシタンスＣ
Ｐ６を直列した位相補償回路が接続され、前記ゲイン抑
制効果とあいまって反転増幅回路の発振が防止されてい
る。
【００３３】前述のように、前記スイッチＳＷ６２によ
り反転増幅器８１をスリープ状態とすることができるた
め、相関ピーク以外のタイミングで、このスイッチＳＷ
６２を開放することにより消費電力を低減することがで
きる。また、このように相関ピーク以外のタイミングで
反転増幅器８１をスリープ状態として加算器ＡＤＤの電
力消費をなくしても、前記乗数供給回路における演算レ
ジスタＣＡＬ−ＲＥＧ１、ＣＡＬ−ＲＥＧ２の循環動作
を行われている。そこで、前記演算レジスタＣＡＬ−Ｒ
ＥＧ１およびＣＡＬ−ＲＥＧ２を相関ピークのタイミン
グに対応するように循環させ、相関ピーク以外のタイミ
ングでは循環動作を停止させるようにする。これによ
り、消費電力をより低減することが可能となる。ただ
し、この場合には、前記演算レジスタＣＡＬ−ＲＥＧ１
およびＣＡＬ−ＲＥＧ２として、１クロックで任意の段
にシフト可能なジグザグ型シフトレジスタを使用するこ
ととなる。
り反転増幅器８１をスリープ状態とすることができるた
め、相関ピーク以外のタイミングで、このスイッチＳＷ
６２を開放することにより消費電力を低減することがで
きる。また、このように相関ピーク以外のタイミングで
反転増幅器８１をスリープ状態として加算器ＡＤＤの電
力消費をなくしても、前記乗数供給回路における演算レ
ジスタＣＡＬ−ＲＥＧ１、ＣＡＬ−ＲＥＧ２の循環動作
を行われている。そこで、前記演算レジスタＣＡＬ−Ｒ
ＥＧ１およびＣＡＬ−ＲＥＧ２を相関ピークのタイミン
グに対応するように循環させ、相関ピーク以外のタイミ
ングでは循環動作を停止させるようにする。これによ
り、消費電力をより低減することが可能となる。ただ
し、この場合には、前記演算レジスタＣＡＬ−ＲＥＧ１
およびＣＡＬ−ＲＥＧ２として、１クロックで任意の段
にシフト可能なジグザグ型シフトレジスタを使用するこ
ととなる。
【００３４】さて、前記図７に示した実施の形態では、
前記排他的論理和回路ＸＯＲ１〜ＸＯＲｎの出力をその
まま前記アナログ加算器の入力に印加していたが、ノイ
ズの影響等を排除するために、外部の電圧供給源から、
高レベル電圧ＶＨおよび低レベル電圧ＶＬを供給するこ
とが望ましい。外部から高レベル電圧および低レベル電
圧を供給するようにした実施の形態について、図９を参
照して説明する。図９に示すように、この実施の形態で
は、前記排他的論理和回路ＸＯＲの出力Ｘ’１〜X’Mに
それぞれ対応してセレクタＳＥＬ１１〜ＳＥＬ１Mが設
けられており、各セレクタＳＥＬ１１〜ＳＥＬ１Mの出
力は対応する前記アナログ加算器の入力側のキャパシタ
ンスに接続される。各セレクタＳＥＬ１１〜ＳＥＬ１M
には、入力信号として外部から供給される高レベル電圧
ＶＨ、低レベル電圧ＶＬおよび基準電圧Ｖｒｅｆが供給
されており、制御信号として前記排他的論理和回路ＸＯ
Ｒのビット出力およびリフレッシュ制御信号ＣＲが供給
されている。そして、前記排他的論理和回路ＸＯＲの出
力ビットがハイレベルのとき前記高レベル電圧ＶＨを出
力し、ＸＯＲの出力ビットがローレベルのとき前記低レ
ベル電圧ＶＬを出力し、前記リフレッシュ制御信号ＣＲ
がハイレベルのとき、前記基準電圧Ｖｒｅｆを出力する
ように制御される。このように構成することにより、前
記外部から供給されるノイズのない電圧をアナログ加算
器入力することが可能となり、より高精度の演算が可能
となる。
前記排他的論理和回路ＸＯＲ１〜ＸＯＲｎの出力をその
まま前記アナログ加算器の入力に印加していたが、ノイ
ズの影響等を排除するために、外部の電圧供給源から、
高レベル電圧ＶＨおよび低レベル電圧ＶＬを供給するこ
とが望ましい。外部から高レベル電圧および低レベル電
圧を供給するようにした実施の形態について、図９を参
照して説明する。図９に示すように、この実施の形態で
は、前記排他的論理和回路ＸＯＲの出力Ｘ’１〜X’Mに
それぞれ対応してセレクタＳＥＬ１１〜ＳＥＬ１Mが設
けられており、各セレクタＳＥＬ１１〜ＳＥＬ１Mの出
力は対応する前記アナログ加算器の入力側のキャパシタ
ンスに接続される。各セレクタＳＥＬ１１〜ＳＥＬ１M
には、入力信号として外部から供給される高レベル電圧
ＶＨ、低レベル電圧ＶＬおよび基準電圧Ｖｒｅｆが供給
されており、制御信号として前記排他的論理和回路ＸＯ
Ｒのビット出力およびリフレッシュ制御信号ＣＲが供給
されている。そして、前記排他的論理和回路ＸＯＲの出
力ビットがハイレベルのとき前記高レベル電圧ＶＨを出
力し、ＸＯＲの出力ビットがローレベルのとき前記低レ
ベル電圧ＶＬを出力し、前記リフレッシュ制御信号ＣＲ
がハイレベルのとき、前記基準電圧Ｖｒｅｆを出力する
ように制御される。このように構成することにより、前
記外部から供給されるノイズのない電圧をアナログ加算
器入力することが可能となり、より高精度の演算が可能
となる。
【００３５】図１０の（ａ）は、回路規模を小さくする
ことのできる他の実施の形態の構成を示す図である。こ
の実施の形態では、２つの排他的論理和回路の出力に基
づく電圧をセレクタから出力するようにしており、前記
アナログ加算器への入力を半分に減らすことができる。
したがって、回路規模をより小さくすることが可能であ
る。図１０の（ａ）に示すように、この実施の形態にお
けるセレクタＳＥＬ２１〜ＳＥＬ２Ｍには、制御信号と
して、第１の排他的論理和回路ＸＯＲ１と第２の排他的
論理和回路ＸＯＲ２の対応する桁の出力データＸ１、Ｘ
２および前記リフレッシュ制御信号ＣＲが入力されてい
る。この実施の形態のセレクタＳＥＬ２１〜ＳＥＬ２Ｍ
は図１０の（ｂ）に示す真理値表にしたがって出力電圧
ＶＨ、ＶｒｅｆあるいはＶＬを選択して出力する。ま
た、リフレッシュ制御信号ＣＲがハイレベルのときには
基準電圧Ｖｒｅｆが出力される。このように、この実施
の形態によれば、２つの排他的論理和回路ＸＯＲ１およ
びＸＯＲ２について１つの電圧出力が得られ、アナログ
加算器に入力することとなるため、アナログ加算器に入
力数を半減することが可能となる。
ことのできる他の実施の形態の構成を示す図である。こ
の実施の形態では、２つの排他的論理和回路の出力に基
づく電圧をセレクタから出力するようにしており、前記
アナログ加算器への入力を半分に減らすことができる。
したがって、回路規模をより小さくすることが可能であ
る。図１０の（ａ）に示すように、この実施の形態にお
けるセレクタＳＥＬ２１〜ＳＥＬ２Ｍには、制御信号と
して、第１の排他的論理和回路ＸＯＲ１と第２の排他的
論理和回路ＸＯＲ２の対応する桁の出力データＸ１、Ｘ
２および前記リフレッシュ制御信号ＣＲが入力されてい
る。この実施の形態のセレクタＳＥＬ２１〜ＳＥＬ２Ｍ
は図１０の（ｂ）に示す真理値表にしたがって出力電圧
ＶＨ、ＶｒｅｆあるいはＶＬを選択して出力する。ま
た、リフレッシュ制御信号ＣＲがハイレベルのときには
基準電圧Ｖｒｅｆが出力される。このように、この実施
の形態によれば、２つの排他的論理和回路ＸＯＲ１およ
びＸＯＲ２について１つの電圧出力が得られ、アナログ
加算器に入力することとなるため、アナログ加算器に入
力数を半減することが可能となる。
【００３６】図１１は本発明のマッチドフィルタの第２
の実施の形態を示す図である。この図に示すようにこの
実施の形態では、前記図２に示した実施の形態のように
データレジスタに循環的にデータを取り込む構成に替え
て、データをシフトレジスタＳＦＲＥＧ７１、ＳＦＲＥ
Ｇ７２に入力して、順次後段にシフトする。この場合に
は、拡散符号を固定した状態で演算が可能である。各シ
フトレジスタの各段の出力は前記と同様のセレクタＳＥ
Ｌ１〜ＳＥＬｎに入力され、その後段の排他的諭理和回
路、加算回路も同様である。
の実施の形態を示す図である。この図に示すようにこの
実施の形態では、前記図２に示した実施の形態のように
データレジスタに循環的にデータを取り込む構成に替え
て、データをシフトレジスタＳＦＲＥＧ７１、ＳＦＲＥ
Ｇ７２に入力して、順次後段にシフトする。この場合に
は、拡散符号を固定した状態で演算が可能である。各シ
フトレジスタの各段の出力は前記と同様のセレクタＳＥ
Ｌ１〜ＳＥＬｎに入力され、その後段の排他的諭理和回
路、加算回路も同様である。
【００３７】図１２は前記Ａ／Ｄ変換回路の出力を符号
付きデジタルデータとした実施の形態である。この図に
示すように、前記Ａ／Ｄ変換回路からは、絶対値を示す
デジタルデータａおよび符号ビットｓが出力されてい
る。これらａ、ｓは、前述の場合と同様に、データレジ
スタ列Ｒ１１〜Ｒ１ｎおよびＲ２１〜Ｒ２ｎに入力さ
れ、セレクタＳＥＬ１〜ＳＥＬｎによってレジスタ列Ｒ
１１〜Ｒ１ｎまたはＲ２１〜Ｒ２ｎが選択される。ＳＥ
Ｌ１〜ＳＥＬｎの出力のうち符号ビットｓ１〜Ｓｎは排
他的諭理和回路ＸＯＲ１〜ＸＯＲｎに入力され、絶対値
ａ１〜ａｎは直接加算回路ＡＤＤ２に入力される。
付きデジタルデータとした実施の形態である。この図に
示すように、前記Ａ／Ｄ変換回路からは、絶対値を示す
デジタルデータａおよび符号ビットｓが出力されてい
る。これらａ、ｓは、前述の場合と同様に、データレジ
スタ列Ｒ１１〜Ｒ１ｎおよびＲ２１〜Ｒ２ｎに入力さ
れ、セレクタＳＥＬ１〜ＳＥＬｎによってレジスタ列Ｒ
１１〜Ｒ１ｎまたはＲ２１〜Ｒ２ｎが選択される。ＳＥ
Ｌ１〜ＳＥＬｎの出力のうち符号ビットｓ１〜Ｓｎは排
他的諭理和回路ＸＯＲ１〜ＸＯＲｎに入力され、絶対値
ａ１〜ａｎは直接加算回路ＡＤＤ２に入力される。
【００３８】図１３は、前記図１２に示す加算回路ＡＤ
Ｄ２の構成を示す図である。この図に示すように、前記
加算回路ＡＤＤ２はＡ／Ｄ変換器出力のビット数（符号
ビットを除く）に対応したＭ個の小加算回路ＡＤＤ２Ｓ
１〜ＡＤＤ２ＳＭを有し、これら小加算回路の出力は統
合加算回路に入力されている。統合加算回路は、複数の
キャパシタンスＣ９１１〜Ｃ９１Ｍよりなる容量結合の
出力を、反転増幅回路ＩＮＶ９１に入力し、この反転増
幅回路ＩＮＶ９１の入出力を帰還キャパシタンスＣｆ９
によって接続している。この統合加算回路は各小加算回
路の出力をそのビットの重みに応じた重みをもって加算
する。ここにキャパシタンスＣ９１１〜Ｃ９１Ｍは２
m-1，２m-2，…，２2，２1，２0に比例した容量を有
し、Ｃｆ９とＣ９１１〜Ｃ９１Ｍの関係は式（４）のと
おりである。このときＡＤＤ２の出力Ａｏｕｔは式
（５）で表現される。
Ｄ２の構成を示す図である。この図に示すように、前記
加算回路ＡＤＤ２はＡ／Ｄ変換器出力のビット数（符号
ビットを除く）に対応したＭ個の小加算回路ＡＤＤ２Ｓ
１〜ＡＤＤ２ＳＭを有し、これら小加算回路の出力は統
合加算回路に入力されている。統合加算回路は、複数の
キャパシタンスＣ９１１〜Ｃ９１Ｍよりなる容量結合の
出力を、反転増幅回路ＩＮＶ９１に入力し、この反転増
幅回路ＩＮＶ９１の入出力を帰還キャパシタンスＣｆ９
によって接続している。この統合加算回路は各小加算回
路の出力をそのビットの重みに応じた重みをもって加算
する。ここにキャパシタンスＣ９１１〜Ｃ９１Ｍは２
m-1，２m-2，…，２2，２1，２0に比例した容量を有
し、Ｃｆ９とＣ９１１〜Ｃ９１Ｍの関係は式（４）のと
おりである。このときＡＤＤ２の出力Ａｏｕｔは式
（５）で表現される。
【数３】
【００３９】図１４は、前記図１３における小加算回路
ＡＤＤ２Ｓの構成を示す図である。この図に示すよう
に、前記小加算回路ＡＤＤ２Ｓ１は符号ビットと乗数と
の排他的諭理和ｓ１〜ｓｎが制御信号として入力された
セレクタＳＥＬ９１〜ＳＥＬ９ｎを有し、これらセレク
タＳＥＬ９１〜ＳＥＬ９ｎには基準電圧Ｖｒｅｆおよび
前記データａ１〜ａｎが入力されている。セレクタＳＥ
Ｌ９１〜ＳＥＬ９ｎはその出力を、キャパシタンスＣ１
０１１〜Ｃ１０１ｎよりなる容量結合、またはＣ１０２
１〜Ｃ１０２ｎよりなる容量結合にそれぞれ導く。容量
結合（Ｃ１０１１〜Ｃ１０１ｎ）の出力は反転増幅回路
ＩＮＶ１０１に接続され、ＩＮＶ１Ｏ１の出力は帰還キ
ャパシタンスＣｆ１Ｏ１によってその入力に接続されて
いる。容量結合（Ｃ１０２１〜Ｃ１０２ｎ）の出力およ
び反転増幅回路ＩＮＶ１０１の出力は、キャパシタンス
ＣＣ１よりなる容量結合によって反転増幅回路ＩＮＶ１
０２に接続され、ＩＮＶ１０２の出力は帰還キャパシタ
ンスＣｆ１０２を介してその入力に接続されている。な
おＡＤＤ２Ｓ２〜ＡＤＤ２ＳＭはＡＤＤ２Ｓ１と同様に
構成されているので説明を省略する。
ＡＤＤ２Ｓの構成を示す図である。この図に示すよう
に、前記小加算回路ＡＤＤ２Ｓ１は符号ビットと乗数と
の排他的諭理和ｓ１〜ｓｎが制御信号として入力された
セレクタＳＥＬ９１〜ＳＥＬ９ｎを有し、これらセレク
タＳＥＬ９１〜ＳＥＬ９ｎには基準電圧Ｖｒｅｆおよび
前記データａ１〜ａｎが入力されている。セレクタＳＥ
Ｌ９１〜ＳＥＬ９ｎはその出力を、キャパシタンスＣ１
０１１〜Ｃ１０１ｎよりなる容量結合、またはＣ１０２
１〜Ｃ１０２ｎよりなる容量結合にそれぞれ導く。容量
結合（Ｃ１０１１〜Ｃ１０１ｎ）の出力は反転増幅回路
ＩＮＶ１０１に接続され、ＩＮＶ１Ｏ１の出力は帰還キ
ャパシタンスＣｆ１Ｏ１によってその入力に接続されて
いる。容量結合（Ｃ１０２１〜Ｃ１０２ｎ）の出力およ
び反転増幅回路ＩＮＶ１０１の出力は、キャパシタンス
ＣＣ１よりなる容量結合によって反転増幅回路ＩＮＶ１
０２に接続され、ＩＮＶ１０２の出力は帰還キャパシタ
ンスＣｆ１０２を介してその入力に接続されている。な
おＡＤＤ２Ｓ２〜ＡＤＤ２ＳＭはＡＤＤ２Ｓ１と同様に
構成されているので説明を省略する。
【００４０】このような構成において、符号ビットと乗
数とのＸＯＲ演算結果が「０」（正）のときセレクタは
入力を容量結合（Ｃ１０１１〜Ｃ１０１ｎ）に導き、
「１」（負）のときＣ１０２１〜Ｃ１０２ｎに導く。小
加算回路は各ビットの出力を単純加算し、前記統合加算
回路とともに、式（６）のＡ１で表現される加減算を実
行する。なおＣ１０１１＝Ｃ１０１２＝．．．＝Ｃ１０
１ｎ＝Ｃ１０２１＝Ｃ１０２２＝．．．＝Ｃ１０２ｎ＝
ＣＣ１／ｎ＝Ｃｆ１０１／ｎ＝Ｃｆ１０２／ｎとし、さ
らに式（７）、（８）の関係が成立するものとする。
数とのＸＯＲ演算結果が「０」（正）のときセレクタは
入力を容量結合（Ｃ１０１１〜Ｃ１０１ｎ）に導き、
「１」（負）のときＣ１０２１〜Ｃ１０２ｎに導く。小
加算回路は各ビットの出力を単純加算し、前記統合加算
回路とともに、式（６）のＡ１で表現される加減算を実
行する。なおＣ１０１１＝Ｃ１０１２＝．．．＝Ｃ１０
１ｎ＝Ｃ１０２１＝Ｃ１０２２＝．．．＝Ｃ１０２ｎ＝
ＣＣ１／ｎ＝Ｃｆ１０１／ｎ＝Ｃｆ１０２／ｎとし、さ
らに式（７）、（８）の関係が成立するものとする。
【数４】
【００４１】なお、前記図６、図７および図１３のよう
に複数データのビット毎の単純和（重み無）を先に求
め、これにビット重みを乗じて加算する構成に替えて、
例えば、図７のＸＯＲ１出力Ｘ’１１〜Ｘ’１Ｍに対し
てビット重みに対応した重み付加算を行い、同様の演算
をＸＯＲ２〜ＸＯＲｎについて行って、その結果を単純
加算することも可能である。但し、重み付加算回路が増
加し、キャパシタンス形成のための単位キャパシタンス
個数が増加する等、回路規模は大となる。
に複数データのビット毎の単純和（重み無）を先に求
め、これにビット重みを乗じて加算する構成に替えて、
例えば、図７のＸＯＲ１出力Ｘ’１１〜Ｘ’１Ｍに対し
てビット重みに対応した重み付加算を行い、同様の演算
をＸＯＲ２〜ＸＯＲｎについて行って、その結果を単純
加算することも可能である。但し、重み付加算回路が増
加し、キャパシタンス形成のための単位キャパシタンス
個数が増加する等、回路規模は大となる。
【００４２】図１５は、前記アナログ加算回路の他の実
施の形態のための構成を示し、前記図７の加算器７1に
対応した加算器７１Ｒを図示する。加算器７１ＲはＣ１
１〜ＣＮ１に対応したレジスタンスＲ１１〜ＲＮ１より
なるレジスタンス結合を反転増幅回路８１Ｒに接続して
なり、反転増幅回路の出力は帰還レジスタンスＲｆ１に
よってその入力に接続されている。各レジスタンスＲ１
１〜ＲＮ１に対する入力をＸ’１１〜Ｘ’Ｎ１とし、Ｎ
・Ｒｆ１＝Ｒ１１＝Ｒ２１＝．．．＝ＲＮ１とすると、
出力Ｖｏ１０１は式（９）で表現される。
施の形態のための構成を示し、前記図７の加算器７1に
対応した加算器７１Ｒを図示する。加算器７１ＲはＣ１
１〜ＣＮ１に対応したレジスタンスＲ１１〜ＲＮ１より
なるレジスタンス結合を反転増幅回路８１Ｒに接続して
なり、反転増幅回路の出力は帰還レジスタンスＲｆ１に
よってその入力に接続されている。各レジスタンスＲ１
１〜ＲＮ１に対する入力をＸ’１１〜Ｘ’Ｎ１とし、Ｎ
・Ｒｆ１＝Ｒ１１＝Ｒ２１＝．．．＝ＲＮ１とすると、
出力Ｖｏ１０１は式（９）で表現される。
【数５】 従って、加算（単純加算）が実行されていることが分
る。
る。
【００４３】図１６は加算回路のさらに他の実施の形態
のための構成を示し、図７の重み付き加算器９に対応し
た重み付き加算器９Ｒを図示する。重み付き加算器９Ｒ
はＣ１〜ＣＭに対応したレジスタンスＲ１〜ＲＭよりな
るレジスタンス結合を反転増幅回路１０Ｒに接続してな
り、反転増幅回路の出力は帰還レジスタンスＲｆによっ
てその入力に接続されている。各レジスタンスＲ１〜Ｒ
Ｍに対する入力をＶｏ１０１〜Ｖｏ１０Ｍとすると、Ｍ
Ｒｆ、Ｒ１〜ＲＭの関係は式（１０）のように設定さ
れ、出力Ａｏｕｔは式（１１）で表現される。
のための構成を示し、図７の重み付き加算器９に対応し
た重み付き加算器９Ｒを図示する。重み付き加算器９Ｒ
はＣ１〜ＣＭに対応したレジスタンスＲ１〜ＲＭよりな
るレジスタンス結合を反転増幅回路１０Ｒに接続してな
り、反転増幅回路の出力は帰還レジスタンスＲｆによっ
てその入力に接続されている。各レジスタンスＲ１〜Ｒ
Ｍに対する入力をＶｏ１０１〜Ｖｏ１０Ｍとすると、Ｍ
Ｒｆ、Ｒ１〜ＲＭの関係は式（１０）のように設定さ
れ、出力Ａｏｕｔは式（１１）で表現される。
【数６】 従って、重み付加算が実行されていることが分る。
【００４４】図１７は、前記図８のＣＭＯＳインバータ
型反転増幅回路に替えてＭＯＳ差動増幅器ＤＡＭＰを使
用した実施例を示す図である。この実施例では容量結合
の出力がＤＡＭＰの反転入力に接続され、非反転入力が
接地されている。ＤＡＭＰの出力は帰還キャパシタンス
ＣＦ１３を介してその入力に接続されている。
型反転増幅回路に替えてＭＯＳ差動増幅器ＤＡＭＰを使
用した実施例を示す図である。この実施例では容量結合
の出力がＤＡＭＰの反転入力に接続され、非反転入力が
接地されている。ＤＡＭＰの出力は帰還キャパシタンス
ＣＦ１３を介してその入力に接続されている。
【００４５】図１８は図１７のＤＡＭＰの構成例を示す
図である。この図に示すように、ＭＯＳ差動増幅器ＤＡ
ＭＰは電源Ｖｄｄと定電流源ＩＳとの間で直列に接続さ
れたＭＯＳトランジスタ対Ｔ１３１、Ｔ１３３およびこ
れと対称なトランジスタ対Ｔ１３２、Ｔ１３４を有す。
Ｔ１３１、Ｔ１３２はそのゲートが相互に接続され、さ
らにＴ１３３のドレインに接続されている。入力信号Ｖ
ｉ１３はＴ１３３のゲートに入力され、Ｔ１３４のゲー
トは接地されている。そしてＴ１３４のドレインが出力
端子に接続されている。そして定電流源ＩＳには制御信
号ＳＷＶが入力され、適宜ＩＳを遮断して、ＤＡＭＰを
スリープ状態とし得る。これによって適時ＤＡＭＰの電
力消費を停止し得る。
図である。この図に示すように、ＭＯＳ差動増幅器ＤＡ
ＭＰは電源Ｖｄｄと定電流源ＩＳとの間で直列に接続さ
れたＭＯＳトランジスタ対Ｔ１３１、Ｔ１３３およびこ
れと対称なトランジスタ対Ｔ１３２、Ｔ１３４を有す。
Ｔ１３１、Ｔ１３２はそのゲートが相互に接続され、さ
らにＴ１３３のドレインに接続されている。入力信号Ｖ
ｉ１３はＴ１３３のゲートに入力され、Ｔ１３４のゲー
トは接地されている。そしてＴ１３４のドレインが出力
端子に接続されている。そして定電流源ＩＳには制御信
号ＳＷＶが入力され、適宜ＩＳを遮断して、ＤＡＭＰを
スリープ状態とし得る。これによって適時ＤＡＭＰの電
力消費を停止し得る。
【００４６】図１９は、以上のマッチドフィルタを適用
したＤＳ−ＣＤＭＡ用信号受信装置の他の実施の形態を
示す図である。この図において、アナログ入力信号Ａｉ
ｎはＡ／Ｄ変換回路を経た後マッチドフィルタＭＦに入
力され、同時にスライディング相関器ＳＣ１、ＳＣ２、
ＳＣ３に入力されている。ここで、前記マッチドフィル
タＭＦは入力信号Ａｉｎに対する初期同期に使用され、
初期同期完了後はスライディング相関器による復調を行
う。これによってマッチドフィルタＭＦにおける消費電
力を大幅に節減し得る。初期同期後のトラッキングにつ
いては間欠的にマッチドフィルタＭＦを使用し、あるい
は別個のＤＬＬ（delay-locked loop）を使用する。Ｄ
ＬＬを用いた場合は消費電力の点で有利であるが別個の
回路が必要になり、回路規模では不利である。初期同期
に際しては、マッチドフィルタ出力はフレーム同期等の
ための回路１２１に入力され、この回路から符号生成、
制御のための回路１２２に与えられた信号に基づいて、
ＳＣ１〜ＳＣ３の同期タイミングが設定される。スライ
ディング相関器ＳＣ１〜ＳＣ３の出力はレーク合成その
他のための回路１２３に入力される。また、スライディ
ング相関器は一般にデジタル回路で構成されるため、マ
ッチドフィルタヘの入力をデジタル化しておけば両者の
整合性が良好となる。
したＤＳ−ＣＤＭＡ用信号受信装置の他の実施の形態を
示す図である。この図において、アナログ入力信号Ａｉ
ｎはＡ／Ｄ変換回路を経た後マッチドフィルタＭＦに入
力され、同時にスライディング相関器ＳＣ１、ＳＣ２、
ＳＣ３に入力されている。ここで、前記マッチドフィル
タＭＦは入力信号Ａｉｎに対する初期同期に使用され、
初期同期完了後はスライディング相関器による復調を行
う。これによってマッチドフィルタＭＦにおける消費電
力を大幅に節減し得る。初期同期後のトラッキングにつ
いては間欠的にマッチドフィルタＭＦを使用し、あるい
は別個のＤＬＬ（delay-locked loop）を使用する。Ｄ
ＬＬを用いた場合は消費電力の点で有利であるが別個の
回路が必要になり、回路規模では不利である。初期同期
に際しては、マッチドフィルタ出力はフレーム同期等の
ための回路１２１に入力され、この回路から符号生成、
制御のための回路１２２に与えられた信号に基づいて、
ＳＣ１〜ＳＣ３の同期タイミングが設定される。スライ
ディング相関器ＳＣ１〜ＳＣ３の出力はレーク合成その
他のための回路１２３に入力される。また、スライディ
ング相関器は一般にデジタル回路で構成されるため、マ
ッチドフィルタヘの入力をデジタル化しておけば両者の
整合性が良好となる。
【００４７】
【発明の効果】前述のとおり、本発明に係るマッチドフ
ィルタは、時系列のアナログ入力信号をＡ／Ｄ変換して
デジタルデータとして保持し、１ビットの拡散符号との
デジタルデータ各ビットとの排他的諭理和により乗算と
等価な処理を行い、その後アナログ加算を行うので、低
消費電力という特徴を保持しつつ回路規模を大幅に縮小
し得るという優れた効果を有する。
ィルタは、時系列のアナログ入力信号をＡ／Ｄ変換して
デジタルデータとして保持し、１ビットの拡散符号との
デジタルデータ各ビットとの排他的諭理和により乗算と
等価な処理を行い、その後アナログ加算を行うので、低
消費電力という特徴を保持しつつ回路規模を大幅に縮小
し得るという優れた効果を有する。
【図１】 本発明のマッチドフィルタを用いたＤＳ−Ｃ
ＤＭＡセルラシステムの信号受信装置の一実施の形態を
示すプロック図である。
ＤＭＡセルラシステムの信号受信装置の一実施の形態を
示すプロック図である。
【図２】 本発明に係るマッチドフィルタの一実施の形
態を示すブロック図である。
態を示すブロック図である。
【図３】 同２に示したマッチドフィルタにおける拡散
符号のためのレジスタを示すブロック図である。
符号のためのレジスタを示すブロック図である。
【図４】 図３における位相マルチプレクサの構成例を
示すブロック図である。
示すブロック図である。
【図５】 相関ピークのタイミングの重複を説明するた
めの図である。
めの図である。
【図６】 図２に示したマッチドフィルタにおけるアナ
ログ加算回路の一例を示すプロック図である。
ログ加算回路の一例を示すプロック図である。
【図７】 図２に示したマッチドフィルタにおけるアナ
ログ加算回路の一構成例を示す図である。
ログ加算回路の一構成例を示す図である。
【図８】 図７における反転増幅回路の構成例を示す回
路図である。
路図である。
【図９】 排他的論理和回路の構成例を示す図である。
【図１０】 排他的論理和回路の他の構成例を示す図で
ある。
ある。
【図１１】 本発明のマッチドフィルタの第２の実施の
形態の構成を示すブロック図である。
形態の構成を示すブロック図である。
【図１２】 本発明のマッチドフィルタの第３の実施の
形態の構成を示すブロック図である。
形態の構成を示すブロック図である。
【図１３】 図１２に示した実施の形態における加算回
路の構成例を示す回路図である。
路の構成例を示す回路図である。
【図１４】 同１２に示した実施の形態における小加算
回路の構成例を示す回路図である。
回路の構成例を示す回路図である。
【図１５】 アナログ加算器の他の構成例を示す回路図
である。
である。
【図１６】 図１５の加算器とともに用いられる加算器
の構成例を示す回路図である。
の構成例を示す回路図である。
【図１７】 アナログ加算器の他の構成例を示す回路図
である。
である。
【図１８】 図１７に示したアナログ加算器におけるＭ
ＯＳ差動増幅器の構成例を示す図である。
ＯＳ差動増幅器の構成例を示す図である。
【図１９】 本発明のＤＳ−ＣＤＭＡセルラシステム用
信号受信装置の他の実施の形態を示すブロック図であ
る。
信号受信装置の他の実施の形態を示すブロック図であ
る。
１ 検波器 ２１、２２ ローパスフィルタ ３１、３２ マッチドフィルタ ４ レベル検出回路 ５ 巡回積分回路 ６ ピーク検出回路 ７ 制御部 ７１〜７１ｎ、７１Ｒ、９、９Ｒ 加算器 ８１〜８Ｍ 反転増幅回路 ８１、８２ サンプルホールド回路 ９ 同期検波回路 １０ レーク合成回路 １１ 出力Ｉ／Ｆ １２１〜１２３ 回路 Ａ／Ｄ Ａ／Ｄ変換器 Ｒ１１〜Ｒ１ｎ、Ｒ２１〜Ｒ２ｎ レジスタ ＳＥＬ１〜ＳＥＬｎ セレクタ ＸＯＲ１〜ＸＯＲｎ 排他的論理和回路 ＡＤＤ、ＡＤＤ２ 加算回路 ＡＤＤ２Ｓ１〜ＡＤＤ２Ｓｎ 小加算回路 ＣＡＬ−ＲＥＧ１、ＣＡＬ−ＲＥＧ２ 演算レジスタ ＩＮＰ−ＲＥＧ１、ＩＮＰ−ＲＥＧ２ 入力レジスタ ＰＭＵＸ１、ＰＭＵＸ２ 位相マルチプレクサ ＤＭＵＸ１〜ＤＭＵＸｎ データマルチプレクサ ＭＵＸ６ マルチプレクサ ＳＷ６１、ＳＷ６２ スイッチ Ｃ１〜ＣＭ、Ｃ１１〜ＣＮ１、Ｃ１２〜ＣＮ２、ＣＩＭ
〜ＣＮＭ、ＣＰ６、Ｃ９１１〜Ｃ９１ｎ、Ｃ９２１〜Ｃ
９２ｎ、ＣＣ１、ＣＣ２、Ｃ１３１〜Ｃ１３ｎキャパシ
タンス Ｃ１Ｏ、Ｃ２０、Ｃｆ１〜ＣｆＭ、Ｃｆ、ＣＦ 帰還キ
ャパシタンス ＩＮＶ１〜ＩＮＶ３、ＩＮＶ９１、ＩＮＶ９２ ＣＭＯ
Ｓインバータ ＭＲ１、ＭＲ２ ＭＯＳ抵抗 ＳＦＲＥＧ１、ＳＦＲＥＧＦ２ シフトレジスタ Ｒ１１〜ＲＮ１、Ｒ１〜ＲＮ レジスタンス Ｒｆ１、Ｒｆ 帰還レジスタンス・ ＳＣ１〜ＳＣ３ スライディング相関器 ＤＡＭＰ ＭＯＳ差動増幅器 Ｔ１３１〜Ｔ１３４ トランジスタ ＩＳ 定電流源 ＳＷＶ 制御信号 Ｖｒｅｆ 基準電圧
〜ＣＮＭ、ＣＰ６、Ｃ９１１〜Ｃ９１ｎ、Ｃ９２１〜Ｃ
９２ｎ、ＣＣ１、ＣＣ２、Ｃ１３１〜Ｃ１３ｎキャパシ
タンス Ｃ１Ｏ、Ｃ２０、Ｃｆ１〜ＣｆＭ、Ｃｆ、ＣＦ 帰還キ
ャパシタンス ＩＮＶ１〜ＩＮＶ３、ＩＮＶ９１、ＩＮＶ９２ ＣＭＯ
Ｓインバータ ＭＲ１、ＭＲ２ ＭＯＳ抵抗 ＳＦＲＥＧ１、ＳＦＲＥＧＦ２ シフトレジスタ Ｒ１１〜ＲＮ１、Ｒ１〜ＲＮ レジスタンス Ｒｆ１、Ｒｆ 帰還レジスタンス・ ＳＣ１〜ＳＣ３ スライディング相関器 ＤＡＭＰ ＭＯＳ差動増幅器 Ｔ１３１〜Ｔ１３４ トランジスタ ＩＳ 定電流源 ＳＷＶ 制御信号 Ｖｒｅｆ 基準電圧
Claims (22)
- 【請求項１】 アナログ入力信号をデジタル信号に変換
するＡ／Ｄ変換器と、 前記Ａ／Ｄ変換器から出力されるデータが順次格納され
るデータ格納手段と、 １ビットの乗数データを出力する乗数供給手段と、 前記データ格納手段の各段に対応して設けられ、前記デ
ータ格納手段の各段に格納されているデータと前記乗数
供給手段からの対応する乗数データとの排他的論理和を
算出する排他的論理和回路と、 前記排他的論理和回路の出力を加算するアナログ加算回
路とを有することを特徴とするマッチドフィルタ。 - 【請求項２】 前記データ格納手段は複数系統設けられ
ており、 前記Ａ／Ｄ変換器は複数倍のサンプリングレートとさ
れ、 前記各系統のデータ格納手段からの出力は前記排他的論
理和回路に択一的に入力され、 前記アナログ加算回路は、前記各系統のデータ格納手段
のデータに対応した排他的論理和回路出力を時分割で演
算するように構成されていることを特徴とする前記請求
項１記載のマッチドフィルタ。 - 【請求項３】 前記データ格納手段は、前記Ａ／Ｄ変換
器の出力に並列に接続され、サンプリングクロックに呼
応して択一的に前記Ａ／Ｄ変換器出力を取込むようにな
された複数のデータレジスタであり、 前記乗数供給手段は、前記サンプリングクロックに応じ
て、前記排他的論理和回路に供給する乗数データを順次
シフトするように構成されていることを特徴とする前記
請求項１あるいは２記載のマッチドフィルタ。 - 【請求項４】 前記データ格納手段は、サンプリングク
ロックに応じて前記Ａ／Ｄ変換器の出力が入力されるシ
フトレジスタにより構成されており、 前記乗数供給手段は当該乗数データを格納するレジスタ
により構成されていることを特徴とする前記請求項１あ
るいは２記載のマッチドフィルタ。 - 【請求項５】 前記Ａ／Ｄ変換器は前記アナログ入力信
号を符号付きデジタルデータに変換するものであり、 前記排他的論理和回路は、前記データ格納手段の各段に
格納されているデータの符号ビットと前記１ビットの乗
数との排他的論理和を演算するものであることを特徴と
する前記請求項１あるいは２記載のマッチドフィルタ。 - 【請求項６】 前記乗数供給手段は複数の乗数データを
格納する手段を有し、該複数の格納する手段からの乗数
データ系列を選択的に前記排他的論理和回路に供給する
ようになされていることを特徴とする前記請求項１ある
いは２記載のマッチドフィルタ。 - 【請求項７】 前記乗数供給手段は、前記複数の格納す
る手段からの乗数データ系列を時分割で前記排他的論理
和回路に供給するようになされており、 前記アナログ加算回路は、前記排他的論理和回路からの
前記複数の乗数データ系列に対する乗算結果出力を時分
割で加算するように構成されていることを特徴とする前
記請求項６記載のマッチドフィルタ。 - 【請求項８】 前記乗数供給手段は、乗数データ系列お
よび該乗数データ系列を１ビット以上循環シフトした乗
数データ系列を選択的に前記排他的論理和回路に供給す
ることができるようになされていることを特徴とする前
記請求項３記載のマッチドフィルタ。 - 【請求項９】 前記排他的論理和回路は排他的論理和演
算の結果に応じて、外部から供給される高レベル電圧あ
るいは低レベル電圧を選択的に出力するようになされて
いることを特徴とする前記請求項１あるいは２記載のマ
ッチドフィルタ。 - 【請求項１０】 複数の前記排他的論理和回路の出力に
応じて、外部から供給される高レベル電圧あるいは低レ
ベル電圧を前記アナログ加算回路に供給するようになさ
れていることを特徴とする前記請求項１あるいは２記載
のマッチドフィルタ。 - 【請求項１１】 前記アナログ加算回路は、前記各排他
的論理和回路から出力される信号のうちの同一の桁同士
を加算する各桁に対応して設けられた複数の加算器と、
前記複数の加算器の出力を重み付け加算する重み付き加
算器を有することを特徴とする前記請求項１あるいは２
記載のマッチドフィルタ。 - 【請求項１２】 前記アナログ加算回路は、前記各排他
的論理和回路から出力される信号を重み付け加算する複
数の重み付き加算器と、該複数の重み付き加算器の出力
を加算する加算器とを有することを特徴とする前記請求
項１あるいは２記載のマッチドフィルタ。 - 【請求項１３】 前記加算器および重み付き加算器は、
入力信号を加算あるいは重み付き加算する容量結合と、
この容量結合の出力が入力される反転増幅器であって、
その入出力に帰還キャパシタンスが接続された反転増幅
器とを有することを特徴とする前記請求項１１あるいは
１２記載のマッチドフィルタ。 - 【請求項１４】 前記加算器および重み付き加算器は、
入力信号を加算あるいは重み付き加算するレジスタンス
結合と、このレジスタンス結合の出力が入力される反転
増幅器であって、その入出力に帰還レジスタンスが接続
された反転増幅器とを有することを特徴とする前記請求
項１１あるいは１２記載のマッチドフィルタ。 - 【請求項１５】 前記反転増幅器は奇数段直列接続され
たＣＭＯＳインバータにより構成されていることを特徴
とする前記請求項１３あるいは１４記載のマッチドフィ
ルタ。 - 【請求項１６】 前記反転増幅器はＭＯＳ差動増幅器に
より構成されていることを特徴とする前記請求項１３あ
るいは１４記載のマッチドフィルタ。 - 【請求項１７】 前記反転増幅器は外部からの信号に応
じてスリープ状態となるようになされていることを特徴
とする前記請求項１３あるいは１４記載のマッチドフィ
ルタ。 - 【請求項１８】 受信信号を直交検波した信号と１ビッ
トの拡散符号系列との相関演算を実行するマッチドフィ
ルタを少なくとも備えたＤＳ−ＣＤＭＡ方式用信号受信
装置であって、 前記マッチドフィルタは、 前記直交検波した信号をデジタル信号に変換するＡ／Ｄ
変換器と、 前記Ａ／Ｄ変換器から出力されるデータが順次格納され
るデータ格納手段と、 前記１ビットの拡散符号系列を出力する乗数供給手段
と、 前記データ格納手段の各段に対応して設けられ、前記デ
ータ格納手段の各段に格納されているデータと前記乗数
供給手段からの対応する１ビットの拡散符号系列との排
他的論理和を算出する排他的論理和回路と、 前記排他的論理和回路の出力を加算するアナログ加算回
路とを有するものであることを特徴とする信号受信装
置。 - 【請求項１９】 前記データ格納手段は複数系統設けら
れており、 前記Ａ／Ｄ変換器は受信信号のチップレートの複数倍の
サンプリングレートとされ、 前記各系統のデータ格納手段からの出力は前記排他的論
理和回路に択一的に入力され、 前記アナログ加算回路は、前記各系統のデータ格納手段
のデータに対応した排他的論理和回路出力を時分割で加
算するように構成されていることを特徴とする前記請求
項１８記載の信号受信装置。 - 【請求項２０】 前記アナログ加算回路は、マッチドフ
ィルタ出力の相関ピークのタイミング以外のタイミング
ではスリープ状態とされることを特徴とする前記請求項
１９記載の信号受信装置。 - 【請求項２１】 前記乗数供給手段は、マッチドフィル
タの出力の相関ピークのタイミングに対応するように循
環シフトされる拡散符号系列を出力するようになされて
いることを特徴とする前記請求項２０記載の信号受信装
置。 - 【請求項２２】 前記Ａ／Ｄ変換器の出力が入力される
複数のスライディング相関器を備え、前記マッチドフィ
ルタを用いて初期同期を行い、前記複数のスライディン
グ相関器を用いて受信を行うことを特徴とする前記請求
項１８記載の信号受信装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26475998A JP3328593B2 (ja) | 1998-02-25 | 1998-09-18 | マッチドフィルタおよび信号受信装置 |
| EP19990103383 EP0939500A3 (en) | 1998-02-25 | 1999-02-22 | Matched filter and signal reception apparatus |
| KR1019990006014A KR19990072875A (ko) | 1998-02-25 | 1999-02-24 | 매치드필터및신호수신장치 |
| US09/256,351 US6389438B1 (en) | 1998-02-25 | 1999-02-24 | Matched filter and signal reception apparatus |
| CN99102387A CN1232317A (zh) | 1998-02-25 | 1999-02-25 | 匹配滤波器和信号接收装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-60569 | 1998-02-25 | ||
| JP6056998 | 1998-02-25 | ||
| JP26475998A JP3328593B2 (ja) | 1998-02-25 | 1998-09-18 | マッチドフィルタおよび信号受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11312952A true JPH11312952A (ja) | 1999-11-09 |
| JP3328593B2 JP3328593B2 (ja) | 2002-09-24 |
Family
ID=26401646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26475998A Expired - Fee Related JP3328593B2 (ja) | 1998-02-25 | 1998-09-18 | マッチドフィルタおよび信号受信装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6389438B1 (ja) |
| EP (1) | EP0939500A3 (ja) |
| JP (1) | JP3328593B2 (ja) |
| KR (1) | KR19990072875A (ja) |
| CN (1) | CN1232317A (ja) |
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