KR19990072875A - 매치드필터및신호수신장치 - Google Patents

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KR19990072875A
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Abstract

아날로그입력신호는 A/D컨버터에 의해 디지털데이터로 변환되고, 상관연산으로 디지털승산이 복수의 배타적논리합회로에 의해 실시되며, 또한, 복수의 배타적논리합회로 출력의 아날로그가산이 실시된다. 상기 승산에서, 상기 디지털데이터는 1비트의 확산코드에 의해 승산된다. 상기 배타적논리합회로 출력은 각 비트의 가중치를 가산하고, 상기 가산결과는 가중되고 합산된다.

Description

매치드필터 및 신호수신장치 {Matched Filter and Signal Reception Apparatus}
본 발명은 매치드필터와 신호수신장치에 관한 것이고, 특히 DS-CDMA셀룰러시스템에 적합한 매치드필터와 신호수신장치에 관한 것이다.
최근에, DS-CDMA(Direct Sequence Code Division Multiple Access) 셀룰러시스템은, 큰 용량을 가지고 있으므로, 육상 이동통신의 사용자가 증가함에 따라 관심이 집중되고 있다. DS-CDMA시스템에서, 송신기측에서는, 송신데이터는 PN코드에 의해 변조된 후 확산되고, 수신측에서는, 상기 송신데이터가 재생산되도록 PN코드에 의해 상기 수신된 신호를 역확산한다. 슬라이딩상관기나 매치드필터는 역확산용으로 사용된다. 상기 슬라이딩상관기는 회로규모가 작지만, 상관연산에 많은 시간을 필요로 한다. 반면에, 상기 매치드필터는 상관연산이 빠르지만, 회로규모가 다소 크다.
기존의 매치드필터는 CCD(Charge Coupled Device)나 SAW(Surface Acoustic Wave) 장치 혹은 디지털회로로 구성되어 있다. 매치드필터는 본 발명의 발명자에 의해 특개평 06-164320호에 제안되었고, 상기 매치드필터는 저소비전력 뿐만아니라 고속인 아날로그회로로 구성되어 있다. 상기 매치드필터는 불특정한 복수의 입력아날로그신호를 유지하기 위한 샘플홀드회로와, 시프트되고 순환되는 승산기에 의해 상기 아날로그신호를 승산하는 복수의 승산회로와, 상기 승산된 데이터를 가산하는 가산기로 구성되어 있다.
그러나, 상기 제안된 매치드필터는 많은 아날로그 샘플홀드회로와 리프레쉬회로와 같은 주변회로로 인하여 회로규모가 다소 크게 된다는 문제를 가지고 있다.
본 발명은 저소비전력 뿐만이 아닌 회로규모가 작은 매치드필터와 신호수신장치를 제공하는 것을 목적으로 하고 있다.
본 발명에 따르면, 매치드필터는 아날로그신호를 디지털데이터로 변환하기 위한 A/D컨버터와 상기 디지털데이터를 유지하기 위한 복수 단계를 가진 데이터유지수단과, 확산코드를 공급하기 위한 승수공급수단(multiplier supplying mean)과, 디지털데이터 중 하나와 상기 1비트 데이터 중 하나의 배타적 논리합(exclusive-OR)을 각각 연산하는 상기 단계에 상응하는 복수의 배타적 논리합회로와, 상기 배타적 논리합 연산의 결과를 가산하는 아날로그가산기로 구성되어 있다.
본 발명에 따른 매치드필터에서, 아날로그 입력데이터는 아날로그/디지털 (A/D)컨버터와 상기 디지털데이터의 배타적 논리합에 의해 디지털데이터로 변환되고, PN코드는 연산된다.
본 발명에 따른 다른 매치드필터에서, 아날로그 입력데이터는 A/D컨버터와 디지털데이터의 배타적 논리합에 의해 디지털데이터로 변환되고, PN코드는 연산되며, 그러고 나서, 배타적 논리합의 출력은 아날로그가산기에 의해 가산된다.
도 1은, 본 발명에 따른 매치드필터를 사용하는 DS-CDMA셀룰러 시스템용 신호수신장치의 실시예를 나타내는 블록도이다.
도 2는, 본 발명에 따른 매치드필터의 제1실시에를 나타내는 블록도이다.
도 3은, 도 2에서 PN코드의 복수 레지스터를 나타내는 블록도이다.
도 4는, 도 3에서 위상멀티플렉서를 나타내는 블록도이다.
도 5는, 상관피크의 오버랩(OVERLAP)을 가진 신호파를 나타내는 블록도이다.
도 6은, 도 2에서의 상기 매치드필터에서의 아날로그가산기를 나타내는 블록도이다.
도 7은, 도 6에서의 아날로그가산기의 D/A컨버터를 나타내는 블록도이다.
도 8은, 다른 아날로그가산기를 나타내는 블록도이다.
도 9는, 도 8에서의 반전증폭을 나타내는 블록도이다.
도 10은, 배타적논리합(exclusive-OR)회로를 나타내는 블록도이다.
도 11은, 다른 배타적논리합(exclusive-OR)회로를 나타내는 블록도이다.
도 12는, 도 11에서의 셀렉터의 진리표이다.
도 13은, 본 발명에 따른 매치드필터의 제2실시예를 나타내는 블록도이다.
도 14는, 본 발명에 따른 매치드필터의 제3실시예를 나타내는 블록도이다.
도 15는, 도 14에서의 아날로그가산기를 나타내는 블록도이다.
도 16은, 도 15에서의 부가산기를 나타내는 블록도이다.
도 17은, 제3실시예용의 다른 아날로그가산기를 나타내는 회로도이다.
도 18은, 도 17에서의 상기 가산기와 함께 사용되는 아날로그가산기를 나타내는 회로도이다.
도 19는, 도 17에서의 상기 가산기와 함께 사용된 다른 아날로그가산기를 나타내는 회로도이다.
도 20은, 도 19에서의 상기 아날로그가산기에서 MOS차동증폭기(MOS Differential Amplifier)를 타나내는 회로도이다.
도 21은, DS-CDMA셀룰러시스템용 신호수신장치의 다른 실시예를 나타내는 블록도이다.
이하에서, DS-CDMA셀룰러시스템용 신호수신장치와 매치드필터의 실시예들은 첨부한 도면을 참조하여 설명한다.
도 1은, DS-CDMA셀룰러시스템용 신호수신장치의 주요부를 나타내는 블록도이다.
도 1에서, 1은 직교검출에 의해 I-성분과 Q-성분으로 중간주파수(IF)신호를 분리하기 위한 직교검출기이다. 31, 32는 본 발명에 따른 매치드필터이고, 상기 매치드필터(31),(32)는 각각 상기 I-성분과 Q-성분을 역확산하고, 각각 로패스필터(21),(22)를 거쳐 통과한다. 매치드필터(31),(32)로부터의 역확산출력은 샘플홀드회로(81),(82)와 레벨검출회로(4)에 입력된다.
상기 레벨검출회로(4)는 매치드필터(31),(32)로부터의 출력의 신호파워를 연산하고, 디지털데이터출력으로 신호파워를 변환한다. 상기 레벨검출회로(4)의 출력은 노이즈 등의 영향을 줄이기 위해 순환집적회로(5)에 의해 복수의 심벌주기동안 집적된다. 상기 순환집적회로(5)의 출력은, 미리 설정한 문턱값보다 큰 피크를 검출하기 위한 피크검출회로(6)로 입력된다. 상기 피크검출회로(6)의 출력은, 피크검출회로(6)에 의해 검출된 피크의 위상에 동기하여 샘플홀드회로(81),(82)의 샘플링과 홀딩의 타이밍을 결정하기 위한 컨트롤러(7)에 입력된다. 그러므로, 문턱값보다 큰 피크에 따른 역확산출력의 상기 I-성분과 Q-성분은 각각 샘플홀드회로(81),(82)에 입력된다. 상기 샘플홀드회로(81),(82)는 상술한 선택된 상관피크에 따라 상기 매치드필터(31),(32)로부터 역확산출력을 샘플링하고 홀딩한다. 상기 샘플홀드회로(81),(82)의 출력은 동기화하기 위해 동상의 출력을 시프트하는 동기검파회로(9)에 의해 검출되고, 그 출력이 레이크합성기(10)로 입력되어 합성된다. 상기 레이크합성기(10)로부터의 출력은 변조된 데이터를 생성하기 위해 출력인터페이스(output interface(I/F))로 입력된다.
도 2는 상기 매치드필터(31),(32)의 실시예를 나타내는 블록도이다. 상기 매치드필터(MF)는 아날로그입력신호(Ain)를 수신하는 A/D컨버터와, I-성분과 Q-성분중의 하나와, 일련의 데이터레지스터(R11∼R1n)와 일련의 데이터레지스터(R21 ∼R2n)의 출력을 포함한다. 상기 일련의 데이터레지스터(R11∼R1n)는 상기 데이터레지스터(R11∼R1n)중의 하나가, 계속적이고 순환적으로, A/D컨버터의 출력을 수신하도록 클럭(CLK1)에 의해 제어된다. 상기 일련의 데이터레지스터(R21∼R2n)는 상기 데이터레지스터(R21∼R2n)중 하나가, 계속적이고 순환적으로, A/D컨버터의 출력을 수신하도록, 상기 클럭(CLK1)과 동일한 주기이지만, 상기 클럭(CLK1)보다 반주기 시프트된 클럭(CLK2)에 의해 제어된다.
일련의 셀렉터(SEL1∼SELn)와 일련의 배타적논리합(XOR1∼XORn)은 데이터레지스터(R11∼R1n)와 데이터레지스터(R21∼R2n)에 따라 제공된다. 상기 데이터레지스터(R11,R21)의 출력은 셀렉터(SEL1)에 따라 입력되고, 상기 데이터레지스터(R12, R22)의 출력은 셀렉터(SEL2)에 따라 입력되며, 유사하게 데이터레지스터(R1n,R2n)의 출력은 셀렉터(SELn)에 따라 입력된다. 상기 셀렉터(SEL1∼SELn)는 상기 셀렉터(SEL1∼SELn)의 각각이 일련의 데이터레지스터(R11∼R1n)와 일련의 데이터레지스터(R21∼R2n)로부터의 출력중 하나를 선택적으로 출력하도록, 클럭(CLK3)에 의해 제어된다. 상기 클럭(CLK3)은 클럭(CLK1)이나 클럭(CLK2)에 동기한다. 클럭(CLK3)이 하이일 때, 일련의 데이터레지스터(R11∼R1n)의 데이터는 선택되고, 클럭(CLK3)이 로일 때, 일련의 데이터레지스터(R21∼R2n)의 데이터는 선택된다. 상기 셀렉터(SEL1∼SELn) 출력의 각각은 복수의 비트(LSB∼MSB)를 포함하고, 배타적논리합(XOR1∼XORn)의 상응하는 배타적논리회로에 입력된다.
일련의 확산코드(m1∼mn)는 각각 배타적논리합회로(XOR1∼XORn)의 입력에 입력되고, 상기 각각의 배타적논리합회로(XOR1∼XORn)의 또 다른 입력은 셀렉터(SEL1∼SELn)의 각 출력이다. 각 배타적논리합회로는 상응하는 셀렉터(SEL1∼SELn)의 출력의 배타적논리합과 확산코드에 상응하는 비트의 논리연산을 실시한다. 상기 확산코드가 "1"일 때, 아날로그입력에 상응하는 디지털비트는 반전되고, "0"일 때, 반전되지 않는다. 이것은 확산회로에 의한 승산과 등가이다. 상기 확산코드(m1∼mn)는 상기 클럭(CLK1)에 응답하여 순환시프트되고, 배타적논리합회로(XOR1∼XORn)에 입력된다.
배타적논리합회로(XOR1∼XORn)의 출력(a1∼an)은 상기 출력(a1∼an)의 총합(Aout)을 출력하기 위한 아날로그가산기(ADD)에 입력된다. 상기 배타적논리합회로(XOR1∼XORn)의 출력은 디지털데이터이고, 상기 가산기(ADD)는 가산결과로 아날로그데이터(Aout)를 출력하도록 디지털데이터를 아날로그데이터로 변환한다.
상기 회로가 디지털승산을 실시하므로, 통상 전체를 아날로그회로로 했을 때와 비교하여 회로규모와 전력소비가 감소한다. 승산출력이 아날로그가산기(ADD)에 의해 가산되므로, 본 실시예의 순환속도는 빠르고, 또한 정확도는 높다.
상기 클럭 CLK1과 CLK2는 상호 "더블샘플링(doublr sampling)"을 할 수 있으므로 반주기로 시프트된다. 상기 더블샘플링이 불필요할 때, 단지 일련의 데이터레지스터(R11∼R1n),(R21∼R2n)들 중 하나가 제공되고, 상기 셀렉터(SEL1∼SELn)는 생략된다. 게다가, 둘 이상의 일력의 데이터레지스터가 높은 샘플링비율을 위해 제공된다.
도 3은, 도 2에서의 배타적논리합회로(XOR1∼XORn)에 PN코드(m1∼mn:승산기)를 제공하기 위한 복수의 레지스터를 나타내는 블록도이다. PN코드를 제공하기 위한 2시스템으로 제1시스템은 연산레지스터(CAL-REG1)에 의한 것이고, 제2시스템은 연산레지스터(CAL-REG2)에 의한 것이다. 입력레지스터(INP-REG1),(INP-REG2)는 연산레지스터(CAL-REG1),(CAL-REG2)에 각각 접속된다. 다른 확산코드(Pa,Pb)는 입력레지스터(INP-REG1)에 각각 입력되고, 연산레지스터(CAL-REG1),(CAL-REG2)에 각각 입력된다. 상기 연산레지스터(CAL-REG1),(CAL-REG2)의 마지막 단계는 상기 PN코드(m1∼mn)가 클럭(CK)에 따라 순환되도록 그들의 첫단계에 각각 접속된다. 상기 클럭(CK)는 상기 데이터레지스터가 A/D컨버터로부터의 출력을 수신하는 타이밍과 동기한다. 상기 클럭(CLK1)은, 통상 CK로서 사용된다.
상기 연산레지스터(CAL-REG1),(CAL-REG2)에서 데이터는 각각 위상멀티플렉서 (PMUX1,PMUX2)로 입력된다. 상기 위상멀티플렉서(PMUX1,PMUX2)는 연산레지스터 (CAL-REG1),(CAL-REG2)에서 각각 데이터를 출력하거나 혹은 1칩시간에 의해 뒤로 시프트된 상태로 출력한다. 상기 위상멀티플렉서(PMUX1,PMUX2)의 출력은 연산레지스터(CAL-REG1),(CAL-REG2)의 출력을 선택하여 MUXCNT로 출력하기 위한 레지스터멀티플렉서 (RMUX)이다. MUXCNT는 승산기(m1∼mn)로 배타적논리합회로(XOR1∼XORn)에 입력된다. 상기 레지스터멀티플렉서(RMUX)를 스위칭하는 것으로, 연산레지스터(CAL-REG1),(CAL-REG2)에서의 PN코드에 의한 상관연산은 시분할법에 의해 실시된다.
상술하듯이, 멀티코드의 1심벌주기보다 긴 지연패스의 수신과 소프트핸드오버(soft hand-over)의 신호수신은 작은 회로로 인식된다.
동일 확산코드가 미리 설정된 위상에 의해 서로 다른 위상으로 입력레지스터(INP-REG1),(INP-REG2)에 입력되었을 때, 1심벌주기보다 긴 지연패스는 역확산될 수 있다. 또한, 다른 확산코드가 입력레지스터(INP-REG1),(INP-REG2)에 입력되었을 때, 멀티코드와 소프트핸드오버를 위한 신호수신은 가능하다.
연산레지스터(CAL-REG1),(CAL-REG2)에 저장된 PN코드에 의해 복수의 상관피크가 동시에 생길 수도 있다.
도 5에 나타내듯이, 3개의 상관피크(P1,P2,P4)는 심벌주기(Ts)에서 연산레지스터(CAL-REG1)에서의 제1코드에 의해 생성된다. 2개의 상관피크(P3,P5)는 심벌주기(Ts)에서 연산레지스터(CAL-REG1)에서의 제2코드에 의해 생성된다. 상기 피크 P4와 P5는 동시에 발생하고, 피크의 중첩을 야기할 것이다. 상기 위상멀티플렉서 (PMUX1,PMUX2)는 그들 스스로, 각각 연산레지스터(CAL-REG1),(CAL-REG2)에서 상술하듯이 1칩시간에 의해 뒤로 시프트된 상태로 데이터를 출력하므로, 상기 중첩피크는 분리될 수 있다.
도 4는, 도 3에서의 위상멀티플렉서(PMUX1)를 나타내는 블록도이다. 상기 위상멀티플렉서(PMUX1,PMUX2)는 각각 데이터 D1과 D2, D2와 D3,...,Dn-1과 Dn, 및 Dn과 D1에 상응하는 복수의 2입력1출력의 데이터멀티플렉서(DMUX1∼DMUXn)를 포함한다. 이들 데이터멀티플렉서를 동기하여 스위칭하는 것에 의해, 상기 연산레지스터(CAL-REG1)에서의 데이터는 그들이 현상태이거나 1칩시간 이전 즉, 뒤로 시프트된 상태로서 위상멀티플렉서(PMUX1)를 거쳐 출력된다.
만약, 도 3에서, 상기 피크(P1,P2,P3)에 중첩이 없다면, 상기 연산레지스터(CAL-REG1)에서의 데이터(D1∼Dn)는 그들의 출력대로 출력한다. 만약 상기 피크(P4,P5)에서 중첩이 있다면, 상기 연산레지스터(CAL-REG1)에서의 확산코드에 의해 상관연산이 즉시 실시되고, 1칩시간 후에는, 연산레지스터(CAL-REG2)에 의해 상관연산이 실시된다.
도 5에서 상기 제어신호는, 상기 제어신호의 "0"과 "1"에 따라 위상멀티플렉서(PMUX1,PMUX2)를 선택하기 위해 레지스터멀티플렉서(RMUX)에 입력된다. 상기 멀티패스(P1,P2)를 동기화하는 것에서, 상기 제어신호는 상기 레지스터 멀티플렉서(RMUX)가 상기 연산레지스터(CAL-REG1)에 저장된 제1코드를 출력하도록 하이레벨 "1"로 된다. 그러면, 상기 데이터멀티플렉서(DMUX1∼DMUXn)는 그대로의 데이터(D1∼Dn)를 출력한다. 그러면, 제1코드에 의한 역확산이 실시된다.
상기 제어신호가 상기 레지스터멀티플렉서(RMUX)가 위상멀티플렉서(PMUX2)에 접속되도록 상기 피크(P3,P5)를 동기화하기 위해 로레벨 "0"으로 된다. 상기 신호는 상기 연산레지스터(CAL-REG2)에서 저장된 제2확산부호에 의해 역확산된다. 제2코드에 의해 피크(P5)의 역확산이 1칩시간 후에 실시되어, 상기 피크(P4,P5)가 중첩하므로, 상기 제어신호는 제1코드에 의해 역확산되도록 하이레벨 "1"로 된다. 상기 동시에 수신된 신호는 이들 역확산된 것에 의해 진행되어야 하고, 상기 데이터멀티플렉서(DMUX1∼DMUXn)는 상기 뒤로 시프트된 데이터가 발생되도록 스위칭된다.
상기 위상멀티플렉서(PMUX2)는 위상멀티플렉서(PMUX1)와 동일하므로 그 설명을 생략한다.
상기 데이터멀티플렉서가 3입력이상-1출력의 멀티플렉서로 대체된다면, 복수의 칩시간 전에 데이터는 재생산될 수 있다. 복수의 피크중첩이나, 복수의 연속하는 중첩은 분리될 수 있다.
다음은 가산기(ADD)를 설명한다. 도 6은, 도 2에서의 상기 매치드필터에서 아날로그가산기를 나타내는 블록도이다. 상기 배타적논리합회로(XOR1∼XORn)의 출력(a1∼an)은, 디지털데이터(a1∼an)를 아날로그전압신호로 변환하도록, 상응하는 D/A컨버터((M)1DAC)에 각각 입력된다. 여기서, 상기 디지털데이터(a1∼an)는 "M"비트 신호이다.
도 7은, "M"개의 1비트D/A컨버터(1bitDAC)를 포함하는 도 6에서의 상기 아날로그가산기의 D/A컨버터를 나타내는 블록도이다. 상기 배타적논리합회로(XOR1∼ XORn)의 디지털신호에 상응하는 아날로그신호는 상기 상응하는 아날로그가산기(Adder1∼AdderM)에 입력된다. 상기 아날로그가산기(Adder1∼ AdderM) 출력의 디지털비트의 각각은 동일 비트의 다른 디지털비트에 가산되고, 가중치에 의해 가중되며, 가중치부가회로에 의해 합산된다.
도 8은, 다른 아날로그가산기(ADD)를 나타내는 블록도이다. 이 아날로그가산기는 D/A컨버터없이, 직접 배타적논리합회로(XOR1∼XORn)의 출력을 가산한다. 상기 가산기(ADD)는 MSB에서 LSB까지의 비트를 수신하기 위해 71에서 7M의 아날로그가산기를 포함하고, 가중치부가회로(59)는 가중값과 함께 총합을 연산한다. 상기 가중치부가회로(59)는 배타적논리합회로(XOR1∼XORn) 출력의 총합이다.
상기 가산기(571)는, 통상 반전증폭기(581)의 입력에 접속된 병렬커패시턴스 (C11∼CN1)의 출력으로 구성된 커패시티브커플링(capacitive coupling)을 포함한다. 상기 반전증폭기(581)의 출력은 그것의 입력에 대하여 증폭기 출력의 선형성을 보상하기 위해, 귀환커패시턴스(Cf1)를 거쳐 그것의 입력에 접속된다. 여기서, 커패시턴스(C11∼CN1)의 입력은 X'11내지 X'N1이고, C11=C21=...=CN1=Cf1/N이며, 상기 증폭기의 오프셋전압은 Vb, 또한, 상기 가산기(571)의 출력은 다음 수학식(1)로 정의된다.
가산기(572∼57M)은 71과 동일하므로, 그 설명을 생략한다.
상기 가중치부가회로(59)는 통상 반전증폭기(60)의 입력에 접속되고, 상기 가산기(571∼57M)에 상응하는 병렬커패시턴스(C1∼CM)로 구성된 커패시티브 커플링을 포함한다. 상기 반전증폭기(60)의 출력은 그것의 입력에 대하여 상기 증폭기 출력의 선형성을 보상하기 위해 그것의 입력에 귀환커패시턴스(Cf)를 거쳐 입력된다. 여기서, 상기 커패시턴스(C1∼CM)는 A/D컨버터의 MSB에서 LSB의 가중치에 비례한 정전용량을 가지며, 즉, 2m-1, 2m-2, ..., 22, 21, 20이다. Cf와 C1과 CM의 관계는 수학식 (2)로 된다. 또한, 상기 반전증폭기(60)의 출력전압(Vo9)은 수학식 (3)으로 되며, 여기서 상기 C1 내지 C의 입력전압은 V1내지 VM이다.
도 9는, 커패시턴스(Cf,C1∼CN)를 포함한 상기 반전증폭기(581)를 나타내는 블록도이다. 상기 반전증폭기(581)는 직렬로 접속된 3단계의 CMOS인버터(INV1,INV2, INV3)를 포함한다. 멀티플렉서(MUX6)는 상기 증폭기의 출력과 상기 귀환커패시턴스 (Cf1)의 출력 사이에, 상기 증폭기의 출력이나 혹은 기준전압(Vref)을 선택하기 위해, 접속되어 있다. 상기 증폭기의 입력은, 스위치(SW62)를 거쳐 접속가능하고, 귀환커패시턴스(Cf1)는 스위치(SW61)에 의해 단락될 수 있다. 기준전압(Vref)에 멀티플렉서(MUX6)을 접속하고, 스위치(SW61)를 닫는 것에 의해, Cf의 전기적 부하는 리프레쉬를 위해 없어진다. 접지에 INV1의 게이트입력을 접속하고, SW62를 오픈하는 것에 의해, 상기 CMOS인버터는 전력소비를 줄이기 위해 슬립모드로 된다. 멀티플렉서(MUX11∼MUXN1)는 X'11 내지 X'N1에 C1 내지 CN을 선택적으로 접속하기 위해 상기 커패시턴스의 입력(C1∼CN)에 접속된다. 리프레쉬 시에, C1 내지 CN은 기준전압(Vref)에 접속된다.
MOS저항(MR1)은 반전증폭기(581)에서 상기 증폭기의 총 이득을 줄이기 위해, 상기 제1단과 제2단의 CMOS인버터에 접속되어 있다. MOS저항(MR2)과 커패시턴스(CP6)의 직렬회로는 위상보상을 위해, CMOS인버터 최종단의 입력과 출력에 접속되어 있다. 불안정한 발진상태와 예상치않게 큰 크기의 출력이 방지된다.
상술하듯이, 상기 반전증폭기(581)는 스위치(SW62)에 의해, 슬립모드로 될 수 있으므로, 전력소비는 상기 스위치(SW62)가 오픈되는 것에 의해, 다른 타이밍에서, 보상피크보다 줄어든다.
상기 연산레지스터(CAL-REG1),(CAL-REG2)는 상기 반전증폭기(581)가 상기 가산기(ADD)의 전력소비를 방지하기 위해 슬립모드일 때에도 상기 데이터를 순환시프트한다. 만약, 상기 순환 및 시프트가 상관피크만으로 조정된다면, 계속적인 순환은 불필요하다. 그러면, 전력소비는 줄어든다. 이 경우, 지그재그형 시프트레지스터는 1클럭에서 어떤 단계의 데이터를 시프트하는데 필요하다.
도 8에서, XOR1 내지 XORn의 출력은 상기 아날로그가산기에 직접 입력되지만, 도 10에서 보이듯이, 외부로부터 공급된 하이레벨 공급전압(VH)이나 로레벨 공급전압(VL)을 사용하는 것이 바람직하다.
도 10에 보이듯이, 셀렉터(SEL11∼SEL1M)는 배타적논리합회로(X'1∼X'M)의 출력과 상기 아날로그가산기의 입력측에서 커패시턴스에 접속되는 출력에 접속된다. 상기 전압(VH,VL)과 기준전압(Vref)은 XOR의 출력비트와 리프레쉬제어신호(CR)에 의해 제어되는 셀렉터(SEL11∼SEL1M)에 공급된다. 상기 출력비트가 하이레벨일 때, 상기 하이레벨 전압(VH)은 출력되고, 상기 출력비트가 로레벨일 때, 상기 로레벨 전압(VL)은 출력된다. CR이 하이레벨일 때, 상기 기준전압(Vref)이 출력된다. 이 회로에서, 노이즈없이 상기 전압들은 아날로그가산기에 공급되고, 또한 순환정확도도 향상된다.
도 11은, 회로규모를 줄이기 위한 또 다른 배타적논리합회로를 나타내는 블록도이다. 이 실시예에서, 각 셀렉터는 2개의 배타적논리합회로(XOR1,XOR2)의 출력에 따라 4단계의 전압을 출력한다. 아날로그가산기의 입력 수는 도 10에서의 실시예의 절반이다. 상기 배타적논리합회로(XOR1,XOR2)의 출력(X1,X2)에 상응하는 비트와 상기 리프레쉬신호(CR)은 제어신호로서 상기 셀렉터(SEL21,SEL2M)에 입력된다. 상기 셀렉터(SEL21,SEL2M)는 도 12에서의 진리표에 따라 전압(VH,VL)을 출력한다. 사기 리프레쉬신호(CR)이 하이레벨일 때, 상기 기준전압(Vref)은 XOR1과 XOR2의 출력에 관계없이 출력된다.
상기 셀렉터(SEL21,SEL2M)의 각각이 XOR1과 XOR2로부터의 2출력에 따라 1전압을 출력하므로, 상기 아날로그 가산기의 입력수는 반으로 줄어든다.
도 13은, 본 발명에 따른 매치드필터의 제2실시예를 나타내는 블록도이다. 도 2에서 데이터레지스터에 입력신호의 순환하는 입력 대신, 그 입력신호가 트레일링엔드(trailing ends)를 향하여 신호를 시프트하는 시프트레지스터(SFREG1, SFREG2)에 연속적으로 입력된다. 상기 확산코드는 상기 시프트레지스터의 단계에 대하여는 고정될 수 있다. 또한 상기 실시예와 동일하게, 시프트레지스터의 출력은 배타적논리합회로(XOR1∼XORn)와 상기 가산기(ADD)를 따라서 셀렉터(SEL1∼SELn)로 출력된다.
도 14는 A/D컨버터로부터의 출력이 기호화 된 디지털데이터인 매치드필터의 제3실시예를 나타내는 블록도이다. 절대값을 가리키는 디지털데이터 "a"와 기호비트 "b"는 상기 A/D컨버터로부터의 출력이다. 상기 데이터 "a"와 "b"는 일련의 레지스터(R11∼R1n)나 레지스터(R21∼R2n)에 병렬로 입력되고, 그 일련의 레지스터 중 하나는 셀렉터(SEL1∼SELn)에 의해 선택된다. 상기 기호비트(s1∼sn)는 배타적논리합회로(XOR1∼XORn)에 입력되고, a1 내지 an은 상기 가산기(ADD2)에 직접 입력된다.
도 15는, 도 14에서의 아날로그가산기(ADD2)를 나타내는 블록도이다. 상기 아날로그가산기(ADD2)는 A/D컨버터의 절대비트에 상응하는 부가산기(ADD2S1∼ ADD2Sm)를 포함한다. 상기 부가산기의 출력은 복수의 커패시턴스(C911∼C91M)를 가진 커패시티브 커플링과 그것의 입력에서, 커패시티브 커플링의 출력에 접속된 반전증폭기(INV91)와 상기 반전증폭기(INV91)의 입력과 출력 사이에 접속된 귀환커패시턴스(Cf9)에 접속된 가산회로에 입력된다. 상기 가산회로는 비트 가산치에 상응하는 가산치를 부가산기의 출력에 가산하고, 그것의 총계를 낸다. 상기 커패시턴스(C911∼C91M)는 2m-1, 2m-2, ..., 22, 21, 20의 용량비율을 가지고, Cf9와 C911 내지 C91M은 수학식 (4)로 나타낼 수 있다. 가산기(ADD2)의 출력(Aout)은 수학식 (5)에 의해 표현된다.
도 16은, 도 14에서의 부가산기(ADD2S1)를 나타내는 블록도이다. 상기 부가산기(ADD2S1)는 표시비트의 배타적논리합회로와 승산기의 출력이 입력되는 셀렉터(SEL91∼SEL9n)를 포함한다. 상기 기준전압(Vref)과 절대값 데이터(a1∼an)는 셀렉터(SEL91∼SEL9n)에 입력된다. 상기 셀렉터(SEL91∼SEL9n)는 커패시턴스 (C1011∼C101n),(C1021∼C102n)를 가진 커패시턴스 커플링 중 하나에 a1 내지 an을 안내한다. 상기 커패시티브 커플링(C1011∼C101n)의 출력은 반전증폭기(INV101)의 입력과 귀환커패시턴스(Cf101)를 거쳐 그것의 입력에 접속된 출력에 접속되어 있다. 상기 반전증폭기(INV101)의 출력은 커패시턴스(CC1)를 거쳐 반전증폭기 (INV102)에 접속되어 있고, 커패시티브 커플링(C1021∼C102n)은 반전증폭기 (INV102)에 직접 접속되어 있다. INV102의 출력은 귀환커패시턴스(Cf102)를 거쳐 그것의 입력에 접속되어 있다. ADD2S2 내지 ADD2SM은 ADD2S1과 동일하므로, 그 설명을 생략한다. 상기 배타적논리합회로가 "0"(포지티브)일 때, 상기 셀렉터는 커패시티브 커플링(C1011∼C101n)에 입력을 안내하고, "1"(네거티브)일 때, 커패시티브 커플링(C1021∼C102n)에 입력을 안내한다. 상기 부가산기는 간단히 출력비트를 가산하고, 수학식 (6)에서 A1에 의해 보이듯이, 가산과 감산을 실행한다. 여기서, C1011=C1012=...=C101n=C1021=C1022=...=C102n=CC1/n=Cf101/n=Cf102/n이고, 수학식 (7)과 (8)이 주어진다.
도 6, 도 7 및 도 13에서 나타내듯이, 각 가중의 면에서 보아 동일한 가중의 총비트를 합산하기 위한 회로대신에, 배타적논리합회로(XOR1)로부터의 출력(X'11∼X'1M)(도 8)이 가중되고, 동일 연산이 XOR2∼XORn에도 실시되고, 상기 가중된 부가결과는 무두 합쳐진다. 이 회로는 가중된 부가회로와 커패시턴스군의 증가에 따라 회로규모도 증가한다.
도 17은, 제3실시예를 위한 다른 아날로그가산기를 나타내는 회로도이다. 상기 아날로그가산기는 상기 가산기(571)에 상당하는 가산기(71R)를 포함한다. 상기 가산기(71R)는 C11 내지 CN1에 상응하는 병렬저항으로 구성되고, 그 출력이 통상 반전증폭기(81R)의 입력에 접속되는 저항커플링을 포함하고 있다. 상기 반전증폭기(81R)의 출력은 그것의 입력에 귀환저항(Rf1)을 거쳐 접속되어 있다. 여기서, 상기 저항(R11∼RN1)에는 X'11 내지 X'N1이 각각 입력되고, N*Rf1=R11= R21=...=RN1이며, 그 출력은 다음 수학식 (9)로 정의된다.
이로써 간단한 가산이 실행된다.
도 18은, 도 8에서의 가중치부가회로와 유사한 가중치부가회로(9R)를 사용하는 아날로그가산기를 나타내는 회로도이다. 상기 가중치부가회로(9R)는 C1 내지 CM에 상응하는 저항(R1∼RM)으로 구성된 저항커플링을 포함한다. 상기 저항커플링의 출력은 그것의 입력에 귀환저항(Rf)을 거쳐 접속되어 있다.
상기 저항(R1∼RM)의 입력이 Vo101 내지 Vo10M일 때, MRf와 R1 내지 RM사이의 관계는 수학식 (10)이다. 또한, 출력(Aout)은 수학식 (11)로 나타내어 진다.
도 19는, CMOS인버터-반전증폭기 대신에, MOS차동증폭기(MOS differential amplifier : DAMP)를 사용한 다른 아날로그가산기를 나타내는 회로도이다. DAMP의 출력은 반전되어 입력되고, 비반전된 입력은 접지된다. DAMP의 출력은 그것의 입력에 귀환커패시턴스(CF13)를 거쳐 접속되어 있다.
도 20은, 도 19에서의 MOS차동증폭기(DAMP)를 나타내는 회로도이다. 상기 MOS차동증폭기는 2쌍의 대칭을 이루는 MOS트랜지스터(T131,T133),(T132,T134)를 포함하고 있다. 상기 트랜지스터(T131,T132)는 상호 그들의 게이트에 접속되어 있고, 그들 게이트는 상기 트랜지스터(T133)의 드레인에 접속되어 있다. 입력신호는 상기 트랜지스터(T133)에 입력되고, 트랜지스터(T134)의 게이트는 접지된다. 상기 T134의 드레인은 입력단자에 접속된다. 상수전류원(IS)이 배치되고, 제어신호(SWV)는 상기 전류원에 입력된다. 상기 DAMP는, 전력소비를 멈추기 위해, IS는 제어신호에 의해 컷오프상태로 될때, 슬립모드로 된다.
도 21은, 상술한 매치드필터를 사용한 DS-CDMA셀룰러 시스템을 위한 신호수신장치의 다른 실시예를 나타내는 블록도이다.
도 21에서, 아날로그입력신호(Ain)는 A/D컨버터를 거쳐 통과하고, 슬라이딩상관기(SC1,SC2,SC3)와 매치드필터에 입력된다. 상기 매치드필터는 입력신호(Ain)의 초기획득을 위해 사용된 후, 상기 초기획득을 완성한다. 또한 복조는 상기 슬라이딩상관기에 의해 실시된다. 상기 매치드필터의 전력소비는 감소된다. 상기 매치드필터는 간헐적으로 초기획득 후에 트랙킹을 위해 사용되거나, 혹은 DLL(delay-locked-loop)이 트랙킹에 사용된다. 전력소비는 상기 DLL에 의해 감소될 수 있지만, DLL을 부가하면 회로규모는 크게 된다. 상기 매치드필터의 출력은 상기 초기획득 동안에 프레임동기화를 위해 회로(121)에 입력된다. 상기 회로(121)는 상기 슬라이딩상관기(SC1∼SC3)의 동기타이밍을 결정하고 코드발생과 제어를 위해 회로(122)에 신호를 출력한다. 상기 슬라이딩상관기(SC1∼SC3)의 출력은 레이크합성기와 같은 여러 과정을 위해 회로(123)에 입력된다. 상기 슬라이딩상관기는 일반적으로 디지털회로이므로, 매치드필터로의 상기 디지털입력은 슬라이딩상관기를 고려하면 적합하다.
상술하듯이, 본 발명에 관한 매치드필터는, 시계열의 아날로그입력신호를 A/D변환하여 디지털로 유지하고, 1비트의 확산부호와의 디지털데이터 각 비트와의 배타적논리합에 의해 승산과 등가인 처리를 실시하고, 그 후 아날로그가산을 실시하므로, 저소비전력이라는 특징을 유지하면서 회로규모를 대폭 축소할 수 있다는 우수한 효과가 있다.

Claims (18)

  1. 계속적인 아날로그입력신호와 일련의 1비트데이터로 구성된 확산코드 사이의 상관을 연산하기 위한 매치드필터에 있어서, 아날로그데이터를 디지털데이터로 변환하기 위한 아날로그/디지털(A/D)컨버터와; 상기 디지털데이터를 각 단계마다 유지하기 위한 복수의 단계를 가진 1 또는 그 이상의 데이터유지수단과; 상기 확산코드를 공급하기 위한 승수공급수단과; 상기 디지털데이터 중 하나와 상기 1비트데이터 중 하나의 배타적논리합(exclusive-OR)을 각각 연산하며, 상기 단계들에 대응하는 복수의 배타적논리합회로와; 상기 배타적논리합을 가산하기 위한 가산기로 구성되어 있는 것을 특징으로 하는 매치드필터.
  2. 제1항에 있어서, 복수의 상기 데이터유지수단이 제공되고; 상기 A/D컨버터는, 상기 데이터유지수단의 수에 대응하는 멀티플샘플링레이트의 샘플링클럭에 따라 상기 아날로그신호를 수신하고; 상기 각 데이터유지수단은, 상기 배타적논리합회로에 상기 아날로그신호를 출력하기 위해 계속적으로 선택되고; 또한, 상기 아날로그가산기는, 상기 선택된 데이터유지수단에 따라 상기 배타적논리합을 가산하는 것을 특징으로 하는 매치드필터.
  3. 제2항에 있어서, 상기 각 데이터유지수단은, 상기 샘플링클럭에 동기하여 계속적이고 연속적으로 상기 디지털데이터를 수신하는 복수의 데이터레지스터이고; 상기 데이터유지수단은, 상기 A/D컨버터에 병렬로 접속되며, 상기 데이터유지수단 중 하나는 상기 샘플링클럭에 동기하여 상기 디지털데이터를 수신하기 위해 계속적으로 선택되며; 또한, 상기 승수공급수단은, 상기 디지털데이터의 배열(order)과 상기 확산부호의 배열 사이의 관계가 결정되도록 상기 샘플링클럭에 동기하여 상기 확산부호를 순환시프트시키는 시프트레지스터인 것을 특징으로 하는 매치드필터.
  4. 제2항에 있어서, 상기 각 데이터유지수단은, 상기 샘플링클럭에 동기하여 상기 디지털데이터를 수신하여 시프트하는 시프트레지스터이며; 그리고, 상기 승수공급수단은, 상기 확산코드를 유지하기 위한 레지스터로 구성되어 있는 것을 특징으로 하는 매치드필터.
  5. 제2항에 있어서, 상기 디지털데이터는, 상기 아날로그신호의 포지티브와 네거티브를 가리키는 사인비트를 가지는 부호화된 디지털데이터이고; 두 상태를 가지는 섹션신호는, 상기 신호비트와 상기 확산부호의 배타적논리합에 의해 연산되며; 그리고, 상기 아날로그가산기는, 상기 섹션신호의 한 상태에 따른 배타적논리합의 합계로부터 상기 섹션신호의 다른 상태에 따른 배타적논리합의 합계를 감산하는 것을 특징으로 하는 매치드필터.
  6. 제2항에 있어서, 상기 승수공급수단은, 서로 다른 확산부호를 유지하며, 그 중 하나가 상기 배타적논리합회로에 공급되도록 선택되는 복수의 승수유지수단으로 구성되어 있는 것을 특징으로 하는 매치드필터.
  7. 제6항에 있어서, 상기 복수의 승수유지수단은, 시분할방법에 의해 선택되고, 상기 아날로그가산기는, 상기 승수유지수단의 선택에 동기하여 시분할방법으로 그 합계를 연산하는 것을 특징으로 하는 매치드필터.
  8. 제3항에 있어서, 1 또는 그 이상의 승수유지수단은, 상기 관계를 결정하는 배열로부터 한 단계에 의해 시프트된 상기 확산부호를 출력하는 것을 특징으로 하는 매치드필터.
  9. 제3항에 있어서, 상기 각 배타적논리합회로는, 상기 디지털데이터와 상기 확산코드의 배타적논리합에 따라 외부로부터 공급된 하이레벨(high level)이나 로레벨(low level) 전압을 출력하는 것을 특징으로 하는 매치드필터.
  10. 제2항에 있어서, 상기 각 배타적논리합회로는, 상기 복수의 배타적논리합에 따라 외부로부터 공급된 복수의 레벨전압을 출력하는 것을 특징으로 하는 매치드필터.
  11. 제3항에 있어서, 상기 아날로그가산기는, 상기 배타적논리합회로로부터의 상기 출력비트의 가중치들 중 하나에 각각 상응하는 복수의 아날로그부가산기로 구성되어 있고, 상기 각 아날로그부가산기는, 가중치에 상응하는 상기 비트를 가산하고, 상기 아날로그가산기는, 또한, 상기 부가산기의 상기 출력을 부가하고 그들의 합계를 내기 위해 가중치부가회로를 더욱 구비한 것을 특징으로 하는 매치드필터.
  12. 제3항에 있어서, 상기 아날로그가산기는, 상기 배타적논리합회로의 출력을 가중하고 그들의 합계를 내기 위한 복수의 가중치부가회로와, 상기 가중치부가회로의 출력들을 합산하기 위한 가산기로 구성되어 있는 것을 특징으로 하는 매치드필터.
  13. 제3항에 있어서, 상기 아날로그가산기는, 입력전압에 접속된 복수의 커패시턴스와, 통상 상기 커패시턴스의 출력에 접속된 반전증폭기와, 그리고 상기 반전증폭기의 입력과 출력의 사이에 접속된 귀환커패시턴스를 포함하는 커패시티브커플링으로 구성되어 있으며, 상기 커패시티브커플링에서 상기 가중치부가와 상기 합산이 실시되는 것을 특징으로 하는 매치드필터.
  14. 제3항에 있어서, 상기 아날로그가산기는, 입력전압에 접속된 복수의 저항과 통상 상기 저항의 출력에 접속된 반전증폭기와, 그리고 상기 반전증폭기의 입력과 출력의 사이에 접속된 귀환저항을 포함하는 저항커플링으로 구성되어 있으며, 상기 저항커플링에서 상기 가중치부가와 합산이 실시되는 것을 특징으로 하는 매치드필터.
  15. 제13항 또는 제14항에 있어서, 상기 반전증폭기는, 직렬로 접속된 복수의 CMOS인버터를 포함하고 있는 것을 특징으로 하는 매치드필터.
  16. 제13항 또는 제14항에 있어서, 상기 반전증폭기는, MOS차동증폭기를 포함하고 있는 것을 특징으로 하는 매치드필터.
  17. 제13항 또는 제14항에 있어서, 상기 반전증폭기는, 외부로부터의 제어에 의해 슬립모드로 되는 것을 특징으로 하는 매치드필터.
  18. 계속적인 아날로그입력신호와 일련의 1비트데이터로 구성된 확산코드 사이의 상관을 연산하기 위한 매치드필터를 사용하는 DS-CDMA통신시스템의 신호수신장치에 있어서: 아날로그데이터를 디지털데이터로 변환하기 위한 아날로그/디지털(A/D)컨버터와; 상기 디지털데이터를 각 단계마다 유지하기 위한 복수의 단계를 가진 1 또는 그 이상의 데이터유지수단과; 상기 확산코드를 공급하기 위한 승수공급수단과; 상기 디지털데이터 중 하나와 상기 1비트데이터 중 하나의 배타적논리합(exclusive-OR)을 각각 연산하며, 상기 단계들에 대응하는 복수의 배타적논리합회로와; 상기 배타적논리합을 가산하기 위한 가산기로 구성되어 있는 것을 특징으로 하는 매치드필터.
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