JPH11177490A

JPH11177490A - Ｃｄｍａセルラ方式および信号受信装置

Info

Publication number: JPH11177490A
Application number: JP9352472A
Authority: JP
Inventors: Nagaaki Shu; 長明周; Teruhei Shu; 旭平周; Makoto Yamamoto; 山本　　誠
Original assignee: Yozan Inc
Current assignee: Yozan Inc
Priority date: 1997-12-05
Filing date: 1997-12-05
Publication date: 1999-07-02

Abstract

(57)【要約】【目的】信号受信装置を小型化する。【構成】ＳＩＲ（信号電力対干渉電力比）、送信電力
制御ビットの処理を外挿補間的に行う方式とする。信号
受信装置は、逆拡散のためのマッチドフィルタにおい
て、サンプルホールド回路の複数のマッチドフィルタバ
ンクで共用し、かつこれらマッチドフィルタバンクを止
り木チャンネル、トラフィックチャンネル両者に設定し
得る共用バンクを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＤＭＡ（Ｃｏｄｅ
ＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅＡｃｃｅｓｓ）
基地局間非同期セルラ方式に係り、特に複数の基地局に
対してこれら基地局の識別のためのロングコードを割当
て、複数の移動局に対してこれら移動局を識別するため
のショートコードを割当て、基地局から移動局への下り
回線においては、当該基地局のロングコードと送信先の
移動局のショートコードを合成した合成コードによって
送信信号を拡散し、この送信信号には送信電力制御ビッ
トその他の制御信号を含めるとともに所定スロットの周
期でパイロット信号を付加し、当該移動局は複数アンテ
ナブランチの信号を受信し、止り木チャンネルについて
複数のロングコードに対応した合成コードによる逆拡散
を行い、トラフィックチャンネルについて複数のショー
トコードに対応した合成コードによる逆拡散、すなわち
複数の基地局からの受信信号の逆拡散を行い、これら逆
拡散された信号のマルチパスの位相検出、各パスの信号
のフェージング補償を行った後、マルチパス信号をレー
ク合成し、レーク合成後の信号からＳＩＲ（信号電力対
干渉電力比）を算出するＣＤＭＡセルラ方式およびその
信号受信装置に関する。

【０００２】この種ＣＤＭＡセルラ方式は、基地局およ
び移動局の識別が可能であり、セル間にまたがった時間
管理が不要なため、セル間非同期システムを実現する上
で重要である。ここにセル間非同期システムは、ＧＰＳ
などの時間同期システムに依存することがなく、基地局
システムが安価になる。また移動局の信号受信装置は、
実用システム実現のために、合成コードの逆拡散の他
に、マルチパスに対するフェージング補償、レーク合成
の処理のみならず、初期セルサーチや周辺セルサーチの
ために複数の基地局の識別、評価を行うとともに、拡散
率を可変として伝送速度を可変とし、通信速度の向上の
ためのマルチコード伝送にも対応する。

【０００３】

【従来の技術】このようなＣＤＭＡセルラ通信システム
は信号受信装置が複雑かつ大規模なものになる可能性が
あり、移動局の特性として好ましいことではない。

【０００４】

【発明が解決しようとする課題】本発明はこのような背
景のもとに創案されたもので、信号受信装置を小型化し
得るＣＤＭＡセルラ方式、および同信号受信装置を提供
することを目的とする。

【０００５】

【課題を解決するための手段】本発明に係るＣＤＭＡセ
ルラ方式は、簡単な回路による処理の高速化を実現する
ため、ＳＩＲ（信号電力対干渉電力比）の計算、および
送信電力制御ビット復調のための受信データフェージン
グ補償を外挿補間的に行う。また本発明に係る信号受信
装置は、逆拡散のためのマッチドフィルタにおいて、サ
ンプルホールド回路の複数のマッチドフィルタで共用
し、かつこれらマッチドフィルタを止り木チャンネル、
トラフィックチャンネル両者に設定し得る共用マッチド
フィルタを設け、これによって回路規模を小さくしてい
る。

【０００６】

【発明の実施の形態】次に本発明に係るＣＤＭＡセルラ
方式およびその信号受信装置の一実施例を図面に基づい
て説明する。

【０００７】

【実施例】図１は、信号受信装置における、２アンテナ
ブランチのダイバシティ受信に対応するマッチドフィル
タを示し、２アンテナブランチの信号Ｖｂ１、Ｖｂ２に
対応した２グループサンプルホールド回路群ＳＨＧ１、
ＳＨＧ２が設けられている。これらサンプルホールド回
路群はそれぞれ、ｎ個のサンプルホールド回路ＳＨ１１
〜ＳＨ１ｎ、およびｎ個のサンプルホールド回路ＳＨ２
１〜ＳＨ２ｎよりなる。各サンプルホールド回路群は複
数のマッチドフィルタＭＵＬ１〜ＭＵＬｍに並列接続さ
れ、各マッチドフィルタはいずれか一方のサンプルホー
ルド回路群のデータを取り込み得る。このようにサンプ
ルホールド回路を複数のマッチドフィルタで共用すれ
ば、全てのマッチドフィルタについてサンプルホールド
回路を設けた場合に比較して、サンプルホールド回路の
個数を大幅に減少し得る。これは全体回路規模の縮小に
寄与する。

【０００８】各サンプルホールド回路群は、サンプルホ
ールド回路間のデータ転送を行わず、順次いずれか１個
のサンプルホールド回路が信号を取り込む方式を採用し
ており、転送誤差の発生を防止して、演算精度を高めて
いる。

【０００９】マッチドフィルタＭＵＬ１は、両サンプル
ホールド回路群における各サンプルホールド回路に対応
した複数のセレクタＳＥＬ１１〜ＳＥＬ１ｎを有し、各
セレクタにはＳＨＧ１、ＳＨＧ２の対応するサンプルホ
ールド回路の出力が入力されている。例えばセレクタＳ
ＥＬ１１にはＳＨ１１およびＳＨ２１の出力が入力さ
れ、ＳＥＬ１１はこれら出力を２者択一的に選択出力す
る。

【００１０】ＭＵＬ１にはセレクタＳＥＬ１１〜ＳＥＬ
１，ｎに対応した複数のマルチプレクサＭＵＸ１１〜Ｍ
ＵＸ１，ｎが設けられ、各マルチプレクサは対応するセ
レクタの出力を２系統の出力に振り分ける。マルチプレ
クサには拡散符号が入力され、この拡散符号に基づいて
各マルチプレクサが切り替え制御される。各マルチプレ
クサの出力は加算回路ＡＤＤに入力され、加算回路ＡＤ
Ｄにはマルチプレクサの２出力系統に対応した２系統の
入力（図１ではｐ（正）とｍ（負）で示す。）が設けら
ている。加算回路ＡＤＤの出力はスケーラ回路ＳＣＡＬ
ＥＲに入力され、出力レベルの適正化が図られる。マッ
チドフィルタＭＵＬ２〜ＭＵＬｍはＭＵＬ１と同様に構
成されているので説明を省略する。図中Ｖｏｕｔ１〜Ｖ
ｏｕｔｍはマッチドフィルタＭＵＬ１〜ＭＵＬｍの出力
である。

【００１１】図２はマッチドフィルタのコントロールの
ためのレジスタを示す。サンプルホールド回路ＳＨ１１
〜ＳＨ１ｎ、ＳＨ２１〜ＳＨ２ｎはシフトレジスタＳＭ
Ｐによりコントロールされ、ＳＭＰはＳＨ１１〜ＳＨ１
ｎ、ＳＨ２１〜ＳＨ２ｎのそれぞれに対応したｎ個の１
ビットデータを保有している。これらデータは１個の
「１」のビットと、（ｎ−１）個の「０」のビットより
なり、ＳＭＰの最終段はその初段に接続されている。す
なわちＳＭＰは「１」のビットをｎビットの周期で循環
させ、ＳＭＰのデータは対応するサンプルホールド回路
に入力され、データ「１」が入力されたサンプルホール
ド回路が信号Ｖｂ１、Ｖｂ２を取込む。

【００１２】各マッチドフィルタに供給される拡散符号
は例えばレジスタＰＮＳｎのデータＣ１〜Ｃｎであり、
レジスタはこれらデータを循環させる。前述のようにサ
ンプルホールド回路群はデータ転送を行わずに、データ
を取込むサンプルホールド回路におけるサンプリングク
ロックを生成するシフトレジスタが循環するので、拡散
符号もこれに対応して循環される。

【００１３】レジスタＰＮＳｎはｎタップのマッチドフ
ィルタにより拡散率ｎの逆拡散を行う場合であるが、ｎ
の約数のより小さい拡散率（例えばｎ＝２５６に対して
拡散率４）については、レジスタＰＮＳ４に示すよう
に、４個の拡散符号Ｃ１〜Ｃ４を繰返し格納する。

【００１４】拡散率ｎの場合には、ｎ個全てのマルチプ
レクサの出力を加算する必要があるが、より小さい拡散
率（例えば４）については、最新の４個サンプルデータ
を含むマルチプレクサの出力のみを加算する必要があ
る。このため、マルチプレクサの出力はＷｎ、Ｗ４で示
す窓により出力幅が制限される。窓Ｗｎは拡散率ｎに対
応し、ｎ個の「１」ビットよりなり、全てのマルチプレ
クサの出力が採用される。窓Ｗ４は４個の「１」の連続
ビットと（ｎ−４）個の「０」のビットよりなり、これ
らデータを循環させて、「１」のビットの位置のマルチ
プレクサの出力のみを採用する。これによって回路構成
を変更することなく、全タップ数の約数の拡散率に適宜
変更可能である。なお常に拡散率＝全タップ数の場合に
スイッチ回路を省略し得ることはいうまでもない。

【００１５】図３はマッチドフィルタ以降の回路構成を
示す。図３では理解を容易にするため、マッチドフィル
タの個数は８個に限定してあり、２個のマッチドフィル
タＭＵＬ０１、ＭＵＬ０２を止り木チャンネルグループ
Ｐｃｈに割当て、４個のマッチドフィルタＭＵＬ２１〜
ＭＵＬ２４をトラフィックチャンネルグループＴｃｈに
割り当て、２個のマッチドフィルタＭＵＬ１１、ＭＵＬ
１２を共用グループＣｃｈに割当てている。

【００１６】グループＰｃｈおよびＣｃｈの４個の出力
は４入力１出力のマルチプレクサＭＵＸｐ１〜ＭＵＸｐ
Ｓにそれぞれ入力され、各マルチプレクサはＭＵＬ０
１、ＭＵＬ０２、ＭＵＬ１１、ＭＵＬ１２の出力を択一
的に出力する。各マルチプレクサＭＵＸｐ１〜ＭＵＸｐ
Ｓの出力にはマルチパス信号・サンプルホールド回路Ｓ
Ｈｐ１〜ＳＨｐＳがそれぞれ接続され、各サンプルホー
ルド回路はＰｃｈ、Ｃｃｈで生じたピークを１個ずつ保
持する。Ｐｃｈ出力はさらにピーク検出回路ＰＤｐに入
力され、ＰＤｐは上記４個のマッチドフィルタの出力に
おける相関ピークを検出し、その電力をソーティングし
て抽出すべきピークを選択し、選択されたピークの位相
を登録する。ＰＤｐはサンプルホールド回路ＳＨｐ１〜
ＳＨｐＳに対するコントロール信号を出力し、このコン
トロール信号はデコーダＤＥＣｐによりデコードされ
て、各サンプルホールド回路へのサンプリング信号が生
成される。これによって、前記４個のマッチドフィルタ
の全部または一部についてピーク検出、選択が行われ
る。

【００１７】グループＴｃｈおよびＣｃｈの６個の出力
は６入力１出力のマルチプレクサＭＵＸｔ１〜ＭＵＸｔ
Ｒにそれぞれ入力され、各マルチプレクサはＭＵＬ２
１、ＭＵＬ２２、ＭＵＬ２３、ＭＵＬ２４、ＭＵＬ１
１、ＭＵＬ１２の出力を択一的に出力する。各マルチプ
レクサＭＵＸｔ１〜ＭＵＸｔＲの出力にはマルチパス信
号・サンプルホールド回路ＳＨｔ１〜ＳＨｔＲがそれぞ
れ接続され、各サンプルホールド回路はＴｃｈ、Ｃｃｈ
で生じたピークを１個ずつ保持する。Ｔｃｈ、Ｃｃｈ出
力はさらにピーク検出回路ＰＤｔに入力され、ＰＤｔは
上記６個のマッチドフィルタの出力における相関ピーク
を検出し、その電力をソーティングして抽出すべきピー
クを選択し、選択されたピークの位相を登録する。ＰＤ
ｔはサンプルホールド回路ＳＨｔ１〜ＳＨｔＲに対する
コントロール信号を出力し、このコントロール信号はデ
コーダＤＥＣｔによりデコードされて、各サンプルホー
ルド回路へのサンプリング信号が生成される。これによ
って、前記６個のマッチドフィルタの全部または一部に
ついてピーク検出、選択が行われる。

【００１８】共通グループＣｃｈは止り木チャンネル
側、トラフィックチャンネル側のいずれにも適用でき、
従ってトラフィックチャンネルは４〜６チャンネルの範
囲で可変であり、止り木チャンネルは２〜４チャンネル
の範囲で可変である。このように共通グループを設けて
チャンネル数を可変としたので、通信形態の自由度を高
めることができる。

【００１９】各サンプルホールド回路ＳＨｐ１〜ＳＨｐ
Ｓ、ＳＨｔ１〜ＳＨｔＲの出力には、Ａ／Ｄ変換回路Ａ
Ｄｐ１〜ＡＤｐＳ、ＡＤｔ１〜ＡＤｔＲにそれぞれ接続
され、これらＡ／Ｄ変換回路によりデジタル信号に変換
される。Ａ／Ｄ変換回路ＡＤｐ１〜ＡＤｐＳの出力はマ
ルチパス信号・マルチプレクサＭＵＸ３１に入力され、
Ａ／Ｄ変換回路ＡＤｔ１〜ＡＤｔＳの出力はマルチパス
信号・マルチプレクサＭＵＸ３２に入力されている。こ
れらマルチプレクサＭＵＸ３１、ＭＵＸ３２はサンプル
ホールド回路のデータを択一的に出力し、以後のフェー
ジング補償およびレーク合成を時分割で実行させる。こ
の時分割処理により、フェージング補償およびレーク合
成のための回路は小規模となる。なおＡ／Ｄ変換回路Ａ
Ｄｐ１〜ＡＤｐＳに替えて１個のＡ／Ｄ変換回路を設
け、これを時分割で使用して、全てのサンプルホールド
回路ＳＨｐ１〜ＳＨｐＳの信号のデジタル化を行うこと
も可能であり、Ａ／Ｄ変換回路ＡＤｔ１〜ＡＤｔＲにつ
いても同様である。

【００２０】ＭＵＸ３１は止り木チャンネルのピーク電
力が生じた位相について、相関出力を順次メモリＭＥＭ
３１に格納し、それらのＩ相、Ｑ相の信号はフェージン
グ補償回路ＰＣ３１によってフェージング補償される。
フェージング補償された信号はレーク合成回路ＲＣＭＢ
３１に入力され、レーク合成出力Ｓｏｕｔ１が生成され
る。ＭＵＸ３２はトラフィックチャンネルのピーク電力
が生じた位相について、相関出力を順次メモリＭＥＭ３
２に格納し、それらのＩ相、Ｑ相の信号はフェージング
補償回路ＰＣ３２によってフェージング補償される。フ
ェージング補償された信号はレーク合成回路ＲＣＭＢ３
２に入力され、レーク合成出力Ｓｏｕｔ２が生成され
る。

【００２１】図４は図３のＡ／Ｄ変換器ＡＤｐ１〜ＡＤ
ｐＳ、ＡＤｔ１〜ＡＤｔＲの変形例を示し、止り木チャ
ンネル側のＡ／Ｄ変換器をＡＤｐＩ、ＡＤｐＱのみと
し、トラフィックチャンネル側のＡ／Ｄ変換器をＡＤｔ
Ｉ、ＡＤｔＱのみとしている。ＡＤｐＩ、ＡＤｐＱはマ
ルチプレクサｐＭＵＸＩ、ｐＭＵＸＱをそれぞれ介して
止り木チャンネルの全てのサンプルホールド回路ＳＨｐ
１〜ＳＨｐＳに接続され、ＡＤｔＩ、ＡＤｔＱはマルチ
プレクサｔＭＵＸＩ、ｔＭＵＸＱをそれぞれ介してトラ
フィックチャンネルの全てのサンプルホールド回路ＳＨ
ｔ１〜ＳＨｔＳに接続されている。ＡＤｐＩは、サンプ
ルホールド回路ＳＨｐ１〜ＳＨｐＳについて時分割で同
相成分（Ｉ成分）をＡ／Ｄ変換し、ＡＤｐＱは、同サン
プルホールド回路について時分割で直交成分（Ｑ成分）
をＡ／Ｄ変換する。これによってＡ／Ｄ変換器の個数は
減少し、回路規模が小さくなる。同様にトラフィックチ
ャンネルではＡＤｔＩ、ＡＤｔＱによりＩ成分、Ｑ成分
のＡ／Ｄ変換をそれぞれ実行し、回路規模を小さくして
いる。なお１個のＡ／Ｄ変換器のみによってＩ成分、Ｑ
成分の両者をＡ／Ｄ変換することも可能である。

【００２２】図５は図３の回路の動作を説明するための
タイミングチャートであり、ＭＵＬ０１、ＭＵＬ０２、
ＭＵＬ１１、ＭＵＬ１２による止り木チャンネルの処理
を示す。あるシンボル周期において、これらのマッチド
フィルタのいずれかで合計５個のマルチパス信号（相関
ピーク：「ピーク」で示す。）が生じたとき、サンプル
ホールド回路ＳＨｐ１〜ＳＨｐＳのうちの５個を用いて
そのサンプルホールド（Ｓ／Ｈで示す。）が行なわれ
る。これらサンプルデータは逐次メモリＭＥＭ３１に格
納される（「メモリ」で示す。）。これよりも１シンボ
ル周期遅れて格納データに対するフェージング補償、さ
らに１シンボル周期遅れてレーク合成が行なわれる。

【００２３】図６に示すように、図１のマルチプレクサ
ＭＵＸ１１〜ＭＵＸ１ｎに対する拡散符号は演算レジス
タＣＡＬ−ＲＥＧに格納され、マルチプレクサに対する
コントロール信号ＣＲ１〜ＣＲｎが生成される。拡散コ
ードはあるシンボル周期の終了時点で１瞬で別個の符号
に入れ替えることがあり、このため次のシンボル周期で
使用する符号はあらかじめ入力レジスタＩＮＰ−ＲＥＧ
に格納しておく。また拡散符号は短いコードが繰返し使
用されることもあり、入力レジスタから演算レジスタへ
のデータ転送はスイッチ回路ＲＥＧ−ＭＵＸを介して行
なわれる。符号の繰り返し使用に際しては、入力レジス
タには１シンボル分の符号のみ入力され、この符号を演
算レジスタの複数箇所に分散させて符号の繰り返しを実
現する。

【００２３】図７はスイッチ回路の構成を示し、前記ｎ
＝２５６として説明している。図中縦線は入力レジスタ
（下側）から演算レジスタ（上側）に至る配線を示し、
配線に付された番号は０〜２５５の配線の番号である。
配線１２８番〜２５５番には複数の１２８個の２入力１
出力マルチプレクサを並列してなるマルチプレクサＭＵ
Ｘ６１が接続され、ＭＵＸ６１は、入力レジスタの１２
８〜２５５番出力を演算レジスタの１２８〜２５５番入
力に導き、あるいは入力レジスタの０〜１２７番出力を
演算レジスタの１２８〜２５５番入力に導く。すなわち
ＭＵＸ６１を入力レジスタの０〜１２７番に接続する
と、入力レジスタの０〜１２７番出力が演算レジスタの
０〜１２７番および１２８〜２５５番に振り分けられ
る。

【００２４】ＭＵＸ６１よりも入力レジスタ寄りの位置
で、配線６４番〜１２７番に６４個の２入力１出力マル
チプレクサを並列したマルチプレクサＭＵＸ６２が接続
され、ＭＵＸ６２は、入力レジスタの６４〜１２７番出
力を演算レジスタの６４〜１２７番入力に導き、あるい
は入力レジスタの０〜６３番出力を演算レジスタの６４
〜１２７番入力に導く。すなわちＭＵＸ６１を入力レジ
スタの０〜１２７番に接続した状態で、ＭＵＸ６２を入
力レジスタの０〜６３番に接続すると、入力レジスタの
０〜６３番出力が演算レジスタの０〜６３番、６４〜１
２７番、１２８〜１９１番および１９２〜２５５番に振
り分けられる。

【００２５】ＭＵＸ６２よりも入力レジスタ寄りの位置
で、配線３２番〜６３番には３２個の２入力１出力マル
チプレクサを並列してなるマルチプレクサＭＵＸ６３が
接続され、ＭＵＸ６３は、入力レジスタの３２〜６３番
出力を演算レジスタの３２〜６３番入力に導き、あるい
は入力レジスタの０〜３１番出力を演算レジスタの３２
〜６３番入力に導く。すなわちＭＵＸ６１を入力レジス
タの０〜１２７番に接続し、ＭＵＸ６２を入力レジスタ
の０〜６３番に接続した状態で、ＭＵＸ６３入力レジス
タの０〜３１番に接続すると、入力レジスタの０〜３１
番出力が演算レジスタの０〜３１番、３２〜６３番、６
４〜９５番、９６〜１２７番、１２８〜１５９番、１６
０〜１９１番、１９２〜２２３番および２２４〜２５５
番に振り分けられる。

【００２６】ＭＵＸ６３よりも入力レジスタ寄りの位置
で、配線１６番〜３１番には１６個の２入力１出力マル
チプレクサを並列してなるマルチプレクサＭＵＸ６４が
接続され、ＭＵＸ６４は、入力レジスタの１６〜３１番
出力を演算レジスタの１６〜３１番入力に導き、あるい
は入力レジスタの０〜１５番出力を演算レジスタの１６
〜３１番入力に導く。すなわちＭＵＸ６１を入力レジス
タの０〜１２７番に接続し、ＭＵＸ６２を入力レジスタ
の０〜６３番に接続し、ＭＵＸ６３を入力レジスタの０
〜３１番に接続した状態で、ＭＵＸ６４を入力レジスタ
の０〜１５番に接続すると、入力レジスタの０〜１５番
出力が演算レジスタの０〜１５番、１６〜３１番、３２
〜４７番、４８〜６３番、６４〜７９番、８０〜９５
番、９６〜１１１番、１１２〜１２７番、１２８〜１４
３番、１４４〜１５９番、１６０〜１７５番、１７６〜
１９１番、１９２〜２０７番、２０８〜２２３番、２２
４〜２３９番および２４０〜２５５番に振り分けられ
る。

【００２７】ＭＵＸ６４よりも入力レジスタ寄りの位置
で、配線８番〜１５番には８個の２入力１出力マルチプ
レクサを並列してなるマルチプレクサＭＵＸ６５が接続
され、ＭＵＸ６５は、入力レジスタの８〜１５番出力を
演算レジスタの８〜１５番入力に導き、あるいは入力レ
ジスタの０〜７番出力を演算レジスタの８〜１５番入力
に導く。すなわちＭＵＸ６１を入力レジスタの０〜１２
７番に接続し、ＭＵＸ６２を入力レジスタの０〜６３番
に接続し、ＭＵＸ６３を入力レジスタの０〜３１番に接
続し、ＭＵＸ６４を入力レジスタの０〜１５番に接続し
た状態で、ＭＵＸ６５を入力レジスタの０〜７番に接続
すると、入力レジスタの０〜７番出力が演算レジスタの
０〜７番、８〜１５番、１６〜２３番、２４〜３１番、
３２〜３９番、４０〜４７番、４８〜５５番、５６〜６
３番、６４〜７１番、７２〜７９番、８０〜８７番、８
８〜９５番、９６〜１０３番、１０４〜１１１番、１１
２〜１１９番、１２０〜１２７番、１２８〜１３５番、
１３６〜１４３番、１４４〜１５１番、１５２〜１５９
番、１６０〜１６７番、１６８〜１７５番、１７６〜１
８３番、１８４〜１９１番、１９２〜１９９番、２００
〜２０７番、２０８〜２１５番、２１６〜２２３番、２
２４〜２３１番、２３２〜２３９番、２４０〜２４７番
および２４８〜２５５番に振り分けられる。

【００２８】ＭＵＸ６５よりも入力レジスタ寄りの位置
で、配線４番〜７番に４個の２入力１出力マルチプレク
サを並列してなるマルチプレクサＭＵＸ６６が接続さ
れ、ＭＵＸ６６は、入力レジスタの４〜７番出力を演算
レジスタの４〜７番入力に導き、あるいは入力レジスタ
の０〜３番出力を演算レジスタの４〜７番入力に導く。
すなわちＭＵＸ６１を入力レジスタの０〜１２７番に接
続し、ＭＵＸ６２を入力レジスタの０〜６３番に接続
し、ＭＵＸ６３を入力レジスタの０〜３１番に接続し、
ＭＵＸ６４を入力レジスタの０〜１５番に接続し、ＭＵ
Ｘ６５を入力レジスタの０〜７番に接続した状態で、Ｍ
ＵＸ６６を入力レジスタの０〜３番に接続すると、入力
レジスタの０〜３番出力が演算レジスタの０〜３番、４
〜７番、８〜１１番、１２〜１５番、１６〜１９番、２
０〜２３番、２４〜２７番、２８〜３１番、３２〜３５
番、３６〜３９番、４０〜４３番、４４〜４７番、４８
〜５１番、５２〜５５番、５６〜５９番、６０〜６３
番、６４〜６７番、６８〜７１番、７２〜７５番、７６
〜７９番、８０〜８３番、８４〜８７番、８８〜９１
番、９２〜９５番、９６〜９９番、１００〜１０３番、
１０４〜１０７番、１０８〜１１１番、１１２〜１１５
番、１１６〜１１９番、１２０〜１２３番、１２４〜１
２７番、１２８〜１３１番、１３２〜１３５番、１３６
〜１３９番、１４０〜１４３番、１４４〜１４７番、１
４８〜１５１番、１５２〜１５５番、１５６〜１５９
番、１６０〜１６３番、１６４〜１６７番、１６８〜１
７１番、１７２〜１７５番、１７６〜１７９番、１８０
〜１８３番、１８４〜１８７番、１８８〜１９１番、１
９２〜１９５番、１９６〜１９９番、２００〜２０３
番、２０４〜２０７番、２０８〜２１１番、２１２〜２
１５番、２１６〜２１９番、２２０〜２２３番、２２４
〜２２７番、２２８〜２３１番、２３２〜２３５番、２
３６〜２３９番、２４０〜２４３番、２４４〜２４７
番、２４８〜２５１番および２５２〜２５５番に振り分
けられる。

【００２９】このように、ＭＵＸ６１〜ＭＵＸ６６を順
次０番側の配線に切り替えていけば、より短い符号の多
分岐に対応し得る。なおこの構成はこの実施例に限定さ
れるものではなく、ｎが２のべき乗の任意のレジスタ間
での約数長符号に対する多分岐転送に拡張可能である。
このときマルチプレクサは全配線の半数、その半数、さ
らにその半数というように入力レジスタの出力に接続さ
れ、これを０番側の全ての配線に接続する。

【００３０】図８において、前記サンプルホールド回路
ＳＨ１は入力電圧Ｖｉ４（図１のＶｂ１またはＶｂ２に
対応）が接続されたスイッチＳＷ４３と、このスイッチ
ＳＷ４３に接続された入力キャパシタンスＣ４２、この
入力キャパシタンスに接続された反転増幅回路ＩＮＶ
４、この反転増幅回路の出力を入力に接続する帰還キャ
パシタンスＣ４１を有し、ＳＷ４３が閉成状態から開放
状態に移行したときにＶｉｎを保持する。ＩＮＶ４には
Ｃ４１と並列にその入出力に接続されたリフレッシュス
イッチＳＷ４２が接続され、Ｃ４２の入力には基準電圧
Ｖｒｅｆを接続するリフレッシュスイッチＳＷ４４が接
続されている。基準電圧はＩＮＶ４の閾値電圧と等し
く、ＩＮＶ４の入力は常にＶｒｅｆであるため、ＳＷ４
４閉成時にはＣ４２の両端が同電位となってその電荷が
解消される。ＳＷ４２を閉成したときはＣ４１の両端が
短絡されるため、Ｃ４２の電荷が解消される。さらにＩ
ＮＶ４の入力にはグランドに接続されたスイッチＳＷ４
１が接続され、ＳＷ４１を閉成し、ＳＷ４２を開放する
とＩＮＶ４の入力はグランドに接続され、ＩＮＶ４を構
成するＣＭＯＳが飽和領域に移行し、電力消費が停止す
る。

【００３１】図９において、前記スイッチＳＷ４１は入
力電圧Ｖｉｎ５に対してｐＭＯＳ、ｎＭＯＳを並列接続
してなるトランジスタ回路Ｔ５と、このトランジスタ回
路の出力に接続され、ｐＭＯＳ、ｎＭＯＳを並列接続し
かつその入出力を短絡させたダミートランジスタ回路Ｄ
Ｔ５とよりなり、Ｔ５およびＤＴ５のゲートにはＣＬＫ
０およびその反転が制御信号として入力されている。制
御信号は、インバータＩ５によって、Ｔ５のｐＭＯＳと
ｎＭＯＳについて相互に反転され、ＤＴ５のｎＭＯＳと
ｐＭＯＳについて相互に反転されている。

【００３２】図１０において、マルチプレクサＭＵＸ１
は１対のマルチプレクサＭＵＸ９１、ＭＵＸ９２よりな
り、ＭＵＸ９１は入力電圧Ｖｉｎ９（サンプルホールド
回路ＳＨ１の出力）、基準電圧Ｖｒｅｆにそれぞれ接続
された１対のＣＭＯＳスイッチＴ９１１、Ｔ９１２より
なる。一方ＭＵＸ９２は入力電圧Ｖｉｎ９（サンプルホ
ールド回路ＳＨ１の出力）、基準電圧Ｖｒｅｆにそれぞ
れ接続された１対のＣＭＯＳスイッチＴ９２２、Ｔ９２
１よりなる。Ｔ９１１、Ｔ９２２にはＶｉｎ９が接続さ
れ、Ｔ９１２、Ｔ９２１にはＶｒｅｆが接続されてい
る。

【００３２】ＭＵＸ９１、ＭＵＸ９２の制御信号はプリ
制御信号Ｐｃｔにより生成され、ＰｃｔはバッファＢ９
１、Ｂ９２よりなるバッファ回路に入力されて遅延した
プリ制御信号ｐｃｔ'となる。バッファ回路の入出力は
ＮＯＲゲートＧ９１およびＡＮＤゲートＧ９２に入力さ
れており、Ｇ９１の出力はインバータ回路Ｉ９１に入力
され、Ｇ９２の出力はインバータ回路Ｉ９２に入力され
ている。

【００３３】Ｔ９１１は、ｎＭＯＳのゲートにＧ９１出
力が、ｐＭＯＳのゲートにＩ９１の出力が入力され、一
方Ｔ９１２は、ｎＭＯＳのゲートにＩ９２の出力が、ｐ
ＭＯＳのゲートにＧ９２の出力が入力されている。Ｇ９
１の出力は、Ｖｉｎ９を前記加算回路の正の経路の出力
Ｖｏｐとして出力させる第１制御信号ｃｔ１であり、Ｇ
９２出力はＶｒｅｆをＶｏｐとして出力させるための第
２制御信号ｃｔ２となる。Ｔ９２２は、ｐＭＯＳのゲー
トにＧ９１出力が、ｎＭＯＳのゲートにＩ９１の出力が
入力され、一方Ｔ９２１は、ｐＭＯＳのゲートにＩ９２
の出力が、ｎＭＯＳのゲートにＧ９２の出力が入力され
ている。Ｇ９１の出力は、Ｖｉｎ９を前記加算回路の負
の経路の出力Ｖｏｍとして出力させる第１制御信号ｃｔ
１であり、Ｇ９２出力はＶｒｅｆをＶｏｍとして出力さ
せるための第２制御信号ｃｔ２となる。なおＭＵＸ９
１、ＭＵＸ９２は第１、第２制御信号に対するｎＭＯ
Ｓ、ｐＭＯＳの接続が逆転しており、Ｖｏｐ＝Ｖｉｎ２
のときにはＶｏｍ＝Ｖｒｅｆであり、Ｖｏｍ＝Ｖｉｎ９
のときにはＶｏｐ＝Ｖｒｅｆとなる。

【００３４】図１１はトラフィックチャンネルにおける
１シンボル周期以上の遅延を含むマルチパスを処理する
ための拡散符号の設定の例を示す。ここでは２個のマッ
チドフィルタＭＵＬ２１、ＭＵＬ２２が使用され、合成
コードの（ｋ−１）番目の１シンボル周期の拡散符号Ｐ
Ｎｋ−１がＭＵＬ２１の演算レジスタＣＡＬ−ＲＥＧ２
１にロードされ、ｋ−２番目の拡散符号ＰＮｋ−２がＭ
ＵＬ２２の演算レジスタＣＡＬ−ＲＥＧ２２にロードさ
れている。ＭＵＬ２１によるマルチパス検出は１シンボ
ル周期以内の遅延の範囲内に限られるが、ＭＵＬ２２に
１シンボル周期遅延した拡散符号を設定すれば、ＭＵＬ
２２によって１シンボル周期以降のマルチパス信号を検
出し得る。同様により多くのマッチドフィルタに順次シ
フトした拡散符号を設定すればより長期間の遅延に対応
し得る。

【００３５】図１２はフェージング補償前の受信信号の
例を示す。この受信信号にはデータ信号Ｓｋの前にパイ
ロットシンボルＰｋが付加され、同様にＳｋ＋１に対し
てＰｋ＋１、Ｓｋ＋２に対してＰｋ＋２．．．が付加さ
れている。パイロットシンボルはデータ信号に対するフ
ェージング補償等に使用され、通常データ信号の前後の
パイロットシンボルを用いて内挿補間的（図中実線矢印
で示す。）にフェージング補償等が行なわれる。しかし
ながらＳＩＲ（信号電力対干渉電力比）やデータ信号に
含まれる送信電力制御ビットは極めて高速に処理してそ
の後の制御に使用する必要があり、このため図１2の破
線矢印で示すように先行するパイロットシンボルのみで
外挿補間的にデータ信号を処理する。

【００３６】ここにＳＩＲの計算は以下のように実行さ
れる。まず固定のシンボルパターンα（ｉ）、振幅Ａ
（ｉ）、雑音および干渉成分ｎ（ｉ）、初期位相残留誤
差θとして、レーク合成後のパイロットシンボルは式
（１）のように表現される。このパイロットシンボルパ
ターンを既知のパイロットシンボルパターンによりパイ
ロットシンボルの変調効果を除去しつつ、信号平均ＡＶ
を式（２）のように算出する。同式（２）に示すよう
に、信号平均ＡＶからそのＩ成分ＡＶｉ、Ｑ成分ＡＶｑ
が得られる。以上から信号電力Ｐｓ、干渉電力ＰＩが式
（３）、（４）のように求められる。ＳＩＲは信号電力
と干渉電力の比であり、式（５）で表現される。

【数１】

【００３７】同様の処理はマルチパスの位相が変化した
際にも必要である。このときデータ信号に後続するパイ
ロットシンボルは先行するパイロットシンボルとは同列
には扱うことができず、両者を用いた内挿補間には非常
に複雑な回路を要する。そこで先行するパイロットシン
ボルによる外挿補間を行ったところ、回路規模を拡大せ
ずに比較的良好なフェージング補償が実現できた。

【００３８】図１３において、前記加算回路ＡＤＤは
「正」の入力電圧Ｖｏ１１ｐ〜Ｖｏ１ｎｐがそれぞれ入
力されるキャパシタンスＣｐ１〜Ｃｐｎ、「負」の入力
電圧Ｖｏ１１ｍ〜Ｖｏ１ｎｍがそれぞれ入力されるキャ
パシタンスＣｍ１〜Ｃｍｎを有し、Ｃｐ１〜Ｃｐｎ、Ｃ
ｍ１〜Ｃｍｎはそれぞれ出力が統合されて容量結合
（「正」の側の容量結合を第１容量結合、「負」の側の
容量結合を第２容量結合という）が構成されている。第
１容量結合の出力は奇数段直列のＣＭＯＳよりなるイン
バータＩＮＶ７１に接続され、ＩＮＶ７１の出力は帰還
キャパシタンスＣＦ７１によってその入力に接続され、
ＩＮＶ７１は第１容量結合の出力の反転を良好な線形特
性により出力する。第２容量結合の出力は奇数段直列の
ＣＭＯＳよりなるインバータＩＮＶ７２に接続され、Ｉ
ＮＶ７２の出力は帰還キャパシタンスＣＦ７２によって
その入力に接続されている。ＩＮＶ７２の入力にはＩＮ
Ｖ７１の出力が中間キャパシタンスＣＣ７を介して接続
され、ＩＮＶ７２は第１容量結合の出力の反転と第２容
量結合の出力とを統合する。この統合結果はＣＣ７＝Ｃ
Ｆ７１とすると、式（６）に示すとおりである。

【数２】

【００３９】

【発明の効果】前述のとおり、本発明に係るＣＤＭＡセ
ルラ方式は、簡単な回路による処理の高速化を実現する
ためＳＩＲ（信号電力対干渉電力比）、送信電力制御ビ
ットの処理を外挿補間的に行い、また本発明に係る信号
受信装置は、逆拡散のためのマッチドフィルタにおい
て、サンプルホールド回路の複数のマッチドフィルタで
共用し、かつこれらマッチドフィルタを止り木チャンネ
ル、トラフィックチャンネル両者に設定し得る共用マッ
チドフィルタを設け、これによって回路規模を小さくし
たので、信号受信装置が小型化であるという優れた効果
を有する。

【図面の簡単な説明】

【図１】本発明に係る信号受信装置の一実施例におけ
るマッチドフィルタを示すブロック図である。

【図２】同マッチドフィルタのコンロロールのための
レジスタを示すブロック図である。

【図３】同実施例のマッチドフィルタおよびその後段
の回路を示すブロック図である。

【図４】図３におけるＡ／Ｄ変換器の変形例を示すブ
ロック図である。

【図５】マッチドフィルタおよびその後段の回路の動
作を示すタイミングチャートである。

【図６】マッチドフィルタにおける拡散符号を格納す
るための演算レジスタおよびそれに付随する回路を示す
ブロック図である。

【図７】図６の回路におけるマルチプレクサを示すブ
ロック図である。

【図８】図１における１個のサンプルホールド回路を
示す回路図である。

【図９】図８におけるスイッチを示す回路図である。

【図１０】図１のマルチプレクサを示す回路図であ
る。

【図１１】長遅延マルチパスの処理のための拡散符号の
設定を示すブロック図である。

【図１２】フェージング補正の計算方法を示す概念図で
ある。

【図１３】図１の加算回路を示す回路図である。

【符号の説明】

ＳＨＧ１、ＳＨＧ２．．．サンプルホールド回路グルー
プＳＨ１１〜ＳＨ１ｎ、ＳＨ２１〜ＳＨ２ｎ、ＳＨｐ１〜
ＳＨｐＳ、ＳＨｍ１〜ＳＨｍＲ．．．サンプルホールド
回路ＳＥＬ１１〜ＳＥＬ１，ｎ．．．セレクタＭＵＬ０１、ＭＵＬ０２、ＭＵＬ１１、ＭＵＬ１２、Ｍ
ＵＬ２１〜ＭＵＬ２４、ＭＵＬ１〜ＭＵＬｍ．．．マッ
チドフィルタＭＵＸ１１〜ＭＵＸ１，ｎ、ＭＵＸｐ１〜ＭＵＸｐＳ、
ＭＵＸｍ１〜ＭＵＸｍＲ、ＭＵＸ３１、ＭＵＸ３２、ｐ
ＭＵＸＩ、ｐＭＵＸＱ、ｔＭＵＸＩ、ｔＭＵＸＱ．．．
マルチプレクサＡＤＤ．．．加算回路ＳＣＡＬＥＲ．．．スケーラＶｂ１、Ｖｂ２．．．入力電圧Ｖｏｕｔ１〜Ｖｏｕｔｍ．．．出力電圧Ｓｏｕｔ１、Ｓｏｕｔ２．．．レーク合成出力Ｗ４、Ｗｎ．．．窓ＰＤｐ、ＰＤｍ．．．ピーク検出回路ＤＥＣｐ、ＤＥＣｍ．．．デコーダＡＤｐ１〜ＡＤｐＳ、ＡＤｐＩ、ＡＤｐＱ、ＡＤｔ１〜
ＡＤｔＲ、ＡＤｔＩ、ＡＤｔＱ．．．Ａ／Ｄ変換回路ＭＥＭ３１、ＭＥＭ３２．．．メモリＰＣ３１、ＰＣ３２．．．フェージング補償回路ＲＣＭ３１、ＲＣＭ３２．．．レーク合成回路Ｐｃｈ．．．止り木チャンネルグループＣｃｈ．．．共通グループＴｃｈ．．．トラフィックチャンネルグループＣＡＬ−ＲＥＧ、ＣＡＬ−ＲＥＧ１、ＣＡＬ−ＲＥＧ
２．．．演算レジスタＩＮＰ−ＲＥＧ．．．入力レジスタＲＥＧ−ＭＵＸ．．．スイッチ回路ＳＷ４１、ＳＷ４２、ＳＷ４３、ＳＷ４４、ＲＳＷ１、
ＲＳＷ２、ＳＬＳＷ１、ＳＬＳＷ２、ＳＲＳＷ１、ＳＲ
ＳＷ２．．．スイッチＩＮＶ４、ＩＮＶ７１、ＩＮＶ７２．．．反転増幅回路Ｉ５、Ｉ６Ｃ４１、Ｃ４２、Ｃｐ１〜Ｃｐｎ、Ｃｍ１〜Ｃｍｎ、Ｃ
Ｃ７、ＣＦ７１、ＣＦ７２．．．キャパシタンス。 1 整理番号＝ＹＺ１９９７０７０Ａ

Claims

【特許請求の範囲】

【請求項１】基地局から移動局への下り回線におい
て、複数の基地局に対してこれら基地局の識別のための
ロングコードを割当て、複数の移動局に対してこれら移
動局を識別するためのショートコードを割当て、当該基
地局のロングコードと送信先の移動局のショートコード
を合成した合成コードによって送信信号を拡散し、この
送信信号には送信電力制御ビットその他の制御信号を含
めるとともに所定スロットの周期でパイロット信号を付
加し、当該移動局は複数アンテナブランチの信号を受信
し、止り木チャンネルについて複数のロングコードに対
応した合成コードによる逆拡散、すなわち複数の基地局
からの受信信号の逆拡散を行い、トラフィックチャンネ
ルについて複数のショートコードに対応した合成コード
による逆拡散を行い、これら逆拡散された信号のマルチ
パスの位相検出、各パスの信号のフェージング補償を行
った後、マルチパス信号をレーク合成し、レーク合成後
の信号からＳＩＲ（信号電力対干渉電力比）を算出する
ＣＤＭＡセルラ方式において、前記各スロットにおける
ＳＩＲを、当該スロットの先頭のパイロットシンボルの
同期検波、レーク合成結果のみに基づいて算出し；前記
送信電力制御ビットを、その直前のパイロットシンボル
からの参照信号のみに基き外挿補間し、同期検波、レー
ク合成後に復調、判定して、電力制御を行う；ことを特
徴とするＣＤＭＡセルラ方式。
【請求項２】前記マルチパスの位相が変化したとき、
その複数シンボル後のスロットの先頭から新しいマルチ
パスの位相をフェージング補償およびレーク合成に反映
し、前記位相の変化を反映したスロットの直前のスロッ
トについては、当該スロットの先頭のパイロットシンボ
ルのみに基づいて外挿補間によるフェージング補償を行
いさらにレーク合成を行うことを特徴とする請求項１記
載のＣＤＭＡセルラ方式。
【請求項３】受信信号の複数の信号ブランチに対応し
た複数のサンプルホールド回路群と；これらサンプルホ
ールド回路群に、それぞれ独立にかつ択一的に接続さ
れ、いずれか１個のサンプルホールド回路群に保持され
た信号に対して所定の拡散符号を乗じ、かつその乗算結
果の和を算出するマッチドフィルタであって、止り木チ
ャンネルに割り当てられた複数のマッチドフィルタより
なる止り木チャンネルグループ、トラフィックチャンネ
ルに割当てられた複数のマッチドフィルタよりなるトラ
フィックチャンネルグループ、および止り木チャンネ
ル、トラフィックチャンネル両者に切替え可能なマッチ
ドフィルタよりなる共用グループにグループ分けされた
マッチドフィルタと；前記止り木チャンネルグループお
よび共用グループの全てのマッチドフィルタから１個を
選択して出力する複数の第１マルチプレクサと；前記ト
ラフィックチャンネルグループおよび共用グループの全
てのマッチドフィルタから１個を選択して出力する複数
の第２マルチプレクサと；前記第１マルチプレクサに対
応して設けられ、各第１マルチプレクサの出力にそれぞ
れ接続された、複数の第１マルチパス信号・サンプルホ
ールド回路と；前記第２マルチプレクサに対応して設け
られ、各第２マルチプレクサの出力にそれぞれ接続され
た複数の第２マルチパス信号・サンプルホールド回路
と；前記止り木チャンネルグループおよび共用グループ
の全てのマッチドフィルタの出力から信号電力を算出し
て電力のピークを検出し、このピークに基づいて前記第
１マルチプレクサおよび第１マルチパス信号・サンプル
ホールド回路を制御する第１ピーク検出回路と；前記ト
ラフィックチャンネルグループおよび共用グループの全
てのマッチドフィルタの出力から信号電力を算出して電
力のピークを検出し、このピークに基づいて前記第２マ
ルチプレクサおよび第２マルチパス信号・サンプルホー
ルド回路を制御する第２ピーク検出回路と；を備えたＣ
ＤＭＡセルラ方式における信号受信装置。
【請求項４】全ての第１マルチパス信号・サンプルホ
ールド回路に接続され、これら第１マルチパス信号・サ
ンプルホールド回路の出力を択一的に出力する第１マル
チパス信号・マルチプレクサと；全ての第２マルチパス
信号・サンプルホールド回路に接続され、これら第２マ
ルチパス信号・サンプルホールド回路の出力を択一的に
出力する第２マルチパス信号・マルチプレクサと；前記
第１マルチパス信号・マルチプレクサの出力をデジタル
信号に変換する第１Ａ／Ｄ変換器と；この第１Ａ／Ｄ変
換器の出力を登録する第１メモリと；前記第２マルチパ
ス信号・マルチプレクサの出力をデジタル信号に変換す
る第２Ａ／Ｄ変換器と；この第２Ａ／Ｄ変換器の出力を
登録する第２メモリと；前記第１メモリに格納された出
力をフェージング補償し、レーク合成する第１レーク合
成回路と；前記第２メモリに格納された出力をフェージ
ング補償し、レーク合成する第２レーク合成回路と；を
さらに備えたことを特徴とする請求項３記載のＣＤＭＡ
セルラ方式における信号受信装置。
【請求項５】第１Ａ／Ｄ変換器は第１マルチパス信号
・サンプルホールド回路よりも少ない個数設けられ、第
１マルチパス信号・サンプルホールド回路の出力を時分
割でデジタル信号に変換し、第２Ａ／Ｄ変換器は第２マ
ルチパス信号・サンプルホールド回路よりも少ない個数
設けられ、第２マルチパス信号・サンプルホールド回路
の出力を時分割でデジタル信号に変換することを特徴と
する請求項４記載のＣＤＭＡセルラ方式における信号受
信装置。
【請求項６】第１レーク合成回路は受信信号を基地局
ごとに時分割でフェージング補償し、レーク合成し、第
２レーク合成回路は受信信号を異なる拡散符号ごとにフ
ェージング補償し、レーク合成するようになっているこ
とを特徴とする請求項４記載のＣＤＭＡセルラ方式にお
ける信号受信装置。
【請求項７】拡散符号は最終段出力が初段に入力され
たシフトレジスタよりなる演算シフトレジスタに格納さ
れ、演算レジスタの段数は各ブランチのサンプルホール
ド回路群におけるサンプルホールド回路の個数と等しく
設定され、このサンプルホールド回路の個数の約数の個
数の拡散符号を使用するときには、その拡散符号を繰返
し前記シフトレジスタに格納し、マッチドフィルタの出
力は、前記約数と等しい個数のデータを通過させる窓か
ら出力され、この窓はサンプルホールド回路群における
データ入力タイミングに同期してシフトされ、マッチド
フィルタはこの窓を通過したデータについての演算を行
うことを特徴とする請求項４記載のＣＤＭＡセルラ方式
における信号受信装置。
【請求項８】トラフィックチャンネルグループおよび
／または共用チャンネルグループにおける複数のマッチ
ドフィルタは共通の合成コードの１シンボル周期以上シ
フトした拡散符号を使用し、これによって１シンボル以
上遅延したマルチパスを検出し得るようになっているこ
とを特徴とする請求項３記載のＣＤＭＡセルラ方式にお
ける信号受信装置。
【請求項９】演算レジスタの段数をＮとするとＮは２
のべき乗とされ、演算レジスタには、演算レジスタと同
一段数の入力レジスタがスイッチ回路を介して接続さ
れ、スイッチ回路は、演算レジスタの（Ｎ／２＋１）段
〜Ｎ段までの入力を、入力レジスタの１段〜（Ｎ／２）
段または（Ｎ／２＋１）段〜Ｎ段に接続する第１階層マ
ルチプレクサ、演算レジスタの（Ｎ／４＋１）段〜（Ｎ
／２）段までの入力を、入力レジスタの１段〜（Ｎ／
４）段または（Ｎ／４＋１）段〜（Ｎ／２）段に接続す
る第２階層マルチプレクサ、．．．、入力レジスタの
（Ｎ／【外１】＋１）段〜（Ｎ／【外２】）段の入力を１段〜（Ｎ／【外２】）または（Ｎ／【外１】＋１）段〜（Ｎ／【外２】）段に接続する第ｋ階層マルチプレクサ（ｋは
自然数）とよりなることを特徴とする請求項３記載のＣ
ＤＭＡセルラ方式における信号受信装置。
【請求項１０】半導体集積回路上に形成され、アナロ
グ処理部とデジタル処理部は別個の領域に配置されてい
ることを特徴とする請求項３記載のＣＤＭＡセルラ方式
における信号受信装置。