JPH09116522A - スペクトラム拡散通信のためのマッチドフィルタ回路 - Google Patents
スペクトラム拡散通信のためのマッチドフィルタ回路Info
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- JPH09116522A JPH09116522A JP29760295A JP29760295A JPH09116522A JP H09116522 A JPH09116522 A JP H09116522A JP 29760295 A JP29760295 A JP 29760295A JP 29760295 A JP29760295 A JP 29760295A JP H09116522 A JPH09116522 A JP H09116522A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0248—Filters characterised by a particular frequency response or filtering method
- H03H17/0254—Matched filters
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
- H04B1/707—Spread spectrum techniques using direct sequence modulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
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- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
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- Networks Using Active Elements (AREA)
Abstract
(57)【要約】
【目的】 ロングコードに対して小規模回路で対応し
得るマッチドフィルタ回路を提供することを目的とす
る。 【構成】 乗算のためのサンプルホールド回路をロン
グコードの１部の個数だけ設け、この個数に等しいＰＮ
符号を保持し得る第１乗数レジスタから並列にサンプル
ホールド回路に乗数入力を行い、このＰＮ符号に続いて
使用するＰＮ符号があるときには、そのＰＮ符号を、第
１乗数レジスタと同一容量の第２乗数レジスタに格納
し、所定のタイミングで第２乗数レジスタのＰＮ符号を
第１乗数レジスタに並列転送するものである。そして第
２乗数レジスタへのＰＮ符号入力はシリアルに行われ
る。
得るマッチドフィルタ回路を提供することを目的とす
る。 【構成】 乗算のためのサンプルホールド回路をロン
グコードの１部の個数だけ設け、この個数に等しいＰＮ
符号を保持し得る第１乗数レジスタから並列にサンプル
ホールド回路に乗数入力を行い、このＰＮ符号に続いて
使用するＰＮ符号があるときには、そのＰＮ符号を、第
１乗数レジスタと同一容量の第２乗数レジスタに格納
し、所定のタイミングで第２乗数レジスタのＰＮ符号を
第１乗数レジスタに並列転送するものである。そして第
２乗数レジスタへのＰＮ符号入力はシリアルに行われ
る。
Description
【０００１】
【産業上の利用分野】本発明は、移動体通信や無線ＬＡ
Ｎ等のためのスペクトラム拡散通信システムのためのマ
ッチドフィルタ回路に係り、特に、小規模かつ省電力の
ＬＳＩによる高速処理が可能なマッチドフィルタ回路に
関する。
Ｎ等のためのスペクトラム拡散通信システムのためのマ
ッチドフィルタ回路に係り、特に、小規模かつ省電力の
ＬＳＩによる高速処理が可能なマッチドフィルタ回路に
関する。
【０００２】
【従来の技術】マッチドフィルタ（整合フィルタ）は、
２つの信号の同一性を判定するためのフィルタであり、
スペクトラム拡散方式の通信において、信号を受信すべ
きユーザは受信信号を自らの拡散符号を用いたマッチド
フィルタで処理し、その相関ピークを検出して、同期捕
捉および保持を行う。
２つの信号の同一性を判定するためのフィルタであり、
スペクトラム拡散方式の通信において、信号を受信すべ
きユーザは受信信号を自らの拡散符号を用いたマッチド
フィルタで処理し、その相関ピークを検出して、同期捕
捉および保持を行う。
【０００３】ここに拡散符号をＰＮ（ｉ）、チップ時間
Ｔｃ、拡散率Ｍ、ある時刻（ｔ）における入力信号をＳ
（ｔ）、ある時刻ｔにおける相関出力信号Ｒ（ｔ）とす
ると、式（１）が得られる。
Ｔｃ、拡散率Ｍ、ある時刻（ｔ）における入力信号をＳ
（ｔ）、ある時刻ｔにおける相関出力信号Ｒ（ｔ）とす
ると、式（１）が得られる。
【数１】 となる。なおＰＮ（ｉ）は１ビットデータのデータ列で
ある。
ある。
【０００４】同期捕捉のためにはダブルサンプリングあ
るいはより多くのサンプリングを行う必要があり、複数
のマッチドフィルタを用い、上記式（１）の演算を複数
系統で同時に実行しその演算結果を加算する。このよう
なマッチドフィルタ回路の実現のために従来はデジタル
回路あるいはＳＡＷ（表面音波）素子が使用されていた
が、デジタル回路では回路規模が大きくなって消費電力
が大となり、移動体通信には適さず、一方ＳＡＷ素子で
は１素子による全体回路実現が容易でなくまたＳ／Ｎ比
が低いという問題があった。
るいはより多くのサンプリングを行う必要があり、複数
のマッチドフィルタを用い、上記式（１）の演算を複数
系統で同時に実行しその演算結果を加算する。このよう
なマッチドフィルタ回路の実現のために従来はデジタル
回路あるいはＳＡＷ（表面音波）素子が使用されていた
が、デジタル回路では回路規模が大きくなって消費電力
が大となり、移動体通信には適さず、一方ＳＡＷ素子で
は１素子による全体回路実現が容易でなくまたＳ／Ｎ比
が低いという問題があった。
【０００５】そこで発明者等は、特願平７−２１２４３
８号において、拡散符号が１ビットデータ列であること
に注目し、入力信号を時系列のアナログ信号としてサン
プル・ホールドした後、これをマルチプレクサによって
「１」または「−１」の系列に分岐し、それぞれの系列
信号を容量結合によって並列加算し、小規模かつ省電力
のＬＳＩによって高速処理を行うマッチドフィルタ回路
を提案している。
８号において、拡散符号が１ビットデータ列であること
に注目し、入力信号を時系列のアナログ信号としてサン
プル・ホールドした後、これをマルチプレクサによって
「１」または「−１」の系列に分岐し、それぞれの系列
信号を容量結合によって並列加算し、小規模かつ省電力
のＬＳＩによって高速処理を行うマッチドフィルタ回路
を提案している。
【０００６】しかしこのマッチドフィルタ回路において
ロングコードのＰＮ符号を処理しようとすると回路規模
が大きくなるという問題があった。
ロングコードのＰＮ符号を処理しようとすると回路規模
が大きくなるという問題があった。
【０００７】
【発明が解決しようとする課題】本発明は提案発明のこ
のような問題点を解消すべく創案されたもので、ロング
コードに対して小規模回路で対応し得るマッチドフィル
タ回路を提供することを目的とする。
のような問題点を解消すべく創案されたもので、ロング
コードに対して小規模回路で対応し得るマッチドフィル
タ回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係るマッチドフ
ィルタ回路は、前記提案発明において、乗算のためのサ
ンプルホールド回路をロングコードの１部の個数だけ設
け、この個数に等しいＰＮ符号を保持し得る第１乗数レ
ジスタから並列にサンプルホールド回路に乗数入力を行
い、このＰＮ符号に続いて使用するＰＮ符号があるとき
には、そのＰＮ符号を、第１乗数レジスタと同一容量の
第２乗数レジスタに格納し、所定のタイミングで第２乗
数レジスタのＰＮ符号を第１乗数レジスタに並列転送す
るものである。そして第２乗数レジスタへのＰＮ符号入
力はシリアルに行われる。
ィルタ回路は、前記提案発明において、乗算のためのサ
ンプルホールド回路をロングコードの１部の個数だけ設
け、この個数に等しいＰＮ符号を保持し得る第１乗数レ
ジスタから並列にサンプルホールド回路に乗数入力を行
い、このＰＮ符号に続いて使用するＰＮ符号があるとき
には、そのＰＮ符号を、第１乗数レジスタと同一容量の
第２乗数レジスタに格納し、所定のタイミングで第２乗
数レジスタのＰＮ符号を第１乗数レジスタに並列転送す
るものである。そして第２乗数レジスタへのＰＮ符号入
力はシリアルに行われる。
【０００９】
【実施例】次に本発明に係るマッチドフィルタ回路の１
実施例を図面に基づいて説明する。
実施例を図面に基づいて説明する。
【００１０】図１において、マッチドフィルタ回路ＭＦ
には、第１乗数レジスタＭＲＥＧ１が接続され、マッチ
ドフィルタはこの乗数レジスタに格納されたＰＮ符号と
入力信号Ｓ（ｔ）とを乗算し、その乗算結果の総和を出
力信号Ｒ（ｔ）として出力する。ＭＲＥＧ１は格納デー
タを始端から終端まで（図の左端から右端まで）順次シ
フトさせるシフトレジスタであり、終端のデータは始端
に帰還している。これによってＰＮ符号の循環が可能と
され、１組の入力信号に対してＰＮ符号を循環的に順次
変更しつつ乗算が実行される。
には、第１乗数レジスタＭＲＥＧ１が接続され、マッチ
ドフィルタはこの乗数レジスタに格納されたＰＮ符号と
入力信号Ｓ（ｔ）とを乗算し、その乗算結果の総和を出
力信号Ｒ（ｔ）として出力する。ＭＲＥＧ１は格納デー
タを始端から終端まで（図の左端から右端まで）順次シ
フトさせるシフトレジスタであり、終端のデータは始端
に帰還している。これによってＰＮ符号の循環が可能と
され、１組の入力信号に対してＰＮ符号を循環的に順次
変更しつつ乗算が実行される。
【００１１】ＭＲＥＧ１には、そのデータエリアに対応
したデータエリアを有する第２乗数レジスタＭＲＥＧ２
が接続され、ＭＲＥＧ２の各データを並列的にＭＲＥＧ
１に転送し得るようになっている。ＭＲＥＧ２にはその
始端にシリアル入力が設けられ、ここからＰＮ符号がシ
リアル入力される。たとえば乗数レジスタにｍ個のＰＮ
符号を格納でき、そのｎ倍の長さのロングコードを使用
する場合、まず１番目からｍ番目のＰＮ符号をＭＲＥＧ
２にシリアル入力し、シリアル入力完了後そのＰＮ符号
を並列にＭＲＥＧ１に転送する。そして１周期の乗算終
了後前に第２回目のｍ個のＰＮ符号をＭＲＥＧ２に入力
しておき、乗算終了直後に新たなＰＮ符号をＭＲＥＧ２
からＭＲＥＧ１に転送する。図１ではｉ回目のＭＲＥＧ
２へのＰＮ符号入力における、ｊ番目のＰＮ符号をＳＰ
Ｎ（ｉ，ｊ）で示している。
したデータエリアを有する第２乗数レジスタＭＲＥＧ２
が接続され、ＭＲＥＧ２の各データを並列的にＭＲＥＧ
１に転送し得るようになっている。ＭＲＥＧ２にはその
始端にシリアル入力が設けられ、ここからＰＮ符号がシ
リアル入力される。たとえば乗数レジスタにｍ個のＰＮ
符号を格納でき、そのｎ倍の長さのロングコードを使用
する場合、まず１番目からｍ番目のＰＮ符号をＭＲＥＧ
２にシリアル入力し、シリアル入力完了後そのＰＮ符号
を並列にＭＲＥＧ１に転送する。そして１周期の乗算終
了後前に第２回目のｍ個のＰＮ符号をＭＲＥＧ２に入力
しておき、乗算終了直後に新たなＰＮ符号をＭＲＥＧ２
からＭＲＥＧ１に転送する。図１ではｉ回目のＭＲＥＧ
２へのＰＮ符号入力における、ｊ番目のＰＮ符号をＳＰ
Ｎ（ｉ，ｊ）で示している。
【００１２】ＭＲＥＧ１、ＭＲＥＧ２のデータ書込み、
転送のタイミングは図１０に示すとおりであり、入力信
号Ｓ（ｔ）に同期して、パラレル転送信号ＰＴＲＡＮお
よびシリアル転送信号ＳＴＲＡＮが生成されている。Ｐ
ＴＲＡＮはＭＲＥＧ２からＭＲＥＧ１へのＰＮ符号転送
のタイミングを与え、ＳＴＲＡＮはＭＲＥＧ２へのＰＮ
符号シリアル入力のタイミングを与える。ＰＴＲＡＮは
通常マスクされて無効とされ、転送を要するときにのみ
マスク除去信号ＭＲが生成されてＰＴＲＡＮが有効とな
る。このためＰＴＲＡＮはｍ個の入力信号の最後（図１
０中「ｍ」の符号で示す。）の入力信号の終端から所定
期間中に生成され、サンプリングクロック等に基づいて
容易に生成しうるようになっている。マスク除去信号は
ＰＴＲＡＮのタイミングの前後の余裕を持った期間生成
され確実にＰＴＲＡＮを有効とする。
転送のタイミングは図１０に示すとおりであり、入力信
号Ｓ（ｔ）に同期して、パラレル転送信号ＰＴＲＡＮお
よびシリアル転送信号ＳＴＲＡＮが生成されている。Ｐ
ＴＲＡＮはＭＲＥＧ２からＭＲＥＧ１へのＰＮ符号転送
のタイミングを与え、ＳＴＲＡＮはＭＲＥＧ２へのＰＮ
符号シリアル入力のタイミングを与える。ＰＴＲＡＮは
通常マスクされて無効とされ、転送を要するときにのみ
マスク除去信号ＭＲが生成されてＰＴＲＡＮが有効とな
る。このためＰＴＲＡＮはｍ個の入力信号の最後（図１
０中「ｍ」の符号で示す。）の入力信号の終端から所定
期間中に生成され、サンプリングクロック等に基づいて
容易に生成しうるようになっている。マスク除去信号は
ＰＴＲＡＮのタイミングの前後の余裕を持った期間生成
され確実にＰＴＲＡＮを有効とする。
【００１３】ＳＴＲＡＮはサンプリングクロックと全く
同一の信号であり、常に有効な信号として生成されてい
る。ＭＲＥＧ２へのＳＰＮ（ｉ，ｊ）入力はＳ（ｔ）の
データの順序に同期して行われ、ｍ番目のデータのサン
プリングに同期してＳＰＮ（ｉ，ｍ）が入力される。そ
してＭＲＥＧ２内のデータを一定に保持したいときには
同一データをくり返し入力し、Ｓ（ｔ）のデータ順序と
の対応関係を保持しつつ必要な全てのデータが格納され
るようにする。
同一の信号であり、常に有効な信号として生成されてい
る。ＭＲＥＧ２へのＳＰＮ（ｉ，ｊ）入力はＳ（ｔ）の
データの順序に同期して行われ、ｍ番目のデータのサン
プリングに同期してＳＰＮ（ｉ，ｍ）が入力される。そ
してＭＲＥＧ２内のデータを一定に保持したいときには
同一データをくり返し入力し、Ｓ（ｔ）のデータ順序と
の対応関係を保持しつつ必要な全てのデータが格納され
るようにする。
【００１４】このようにマッチドフィルタ回路のタップ
数を全ＰＮ符号の１部の個数とすればＭＦの回路規模は
ＰＮ符号の長さに無関係に一定となり、回路規模の拡大
を最小限に抑え得る。
数を全ＰＮ符号の１部の個数とすればＭＦの回路規模は
ＰＮ符号の長さに無関係に一定となり、回路規模の拡大
を最小限に抑え得る。
【００１５】図２において、マッチドフィルタ回路演算
部ＭＦは複数のサンプル・ホールド回路ＳＨ１、ＳＨ
２、ＳＨ３、ＳＨ４、ＳＨ５、ＳＨ６に対して入力電圧
Ｖｉｎ２を並列接続してなり、各サンプル・ホールド回
路からＨ（ハイ）、Ｌ（ロー）の２系統の出力を生じ
る。サンプル・ホールド回路にはコントロール回路ＣＴ
ＲＬが接続され、順次いずれか１個のサンプル・ホール
ド回路にＶｉｎ２が取り込まれるように制御を行う。
部ＭＦは複数のサンプル・ホールド回路ＳＨ１、ＳＨ
２、ＳＨ３、ＳＨ４、ＳＨ５、ＳＨ６に対して入力電圧
Ｖｉｎ２を並列接続してなり、各サンプル・ホールド回
路からＨ（ハイ）、Ｌ（ロー）の２系統の出力を生じ
る。サンプル・ホールド回路にはコントロール回路ＣＴ
ＲＬが接続され、順次いずれか１個のサンプル・ホール
ド回路にＶｉｎ２が取り込まれるように制御を行う。
【００１６】またサンプル・ホールド回路は、コントロ
ール回路の制御に基づき、入力電圧Ｖｉｎ２をＨ側また
はＬ側の一方に導き、他方には基準電圧Ｖｒを接続す
る。この経路選択は入力信号に乗ずべき１ビット符号
（ＰＮ符号）に対応して行われ、この段階で乗算が完了
したことになる。
ール回路の制御に基づき、入力電圧Ｖｉｎ２をＨ側また
はＬ側の一方に導き、他方には基準電圧Ｖｒを接続す
る。この経路選択は入力信号に乗ずべき１ビット符号
（ＰＮ符号）に対応して行われ、この段階で乗算が完了
したことになる。
【００１７】サンプル・ホールド回路ＳＨ１は、図３の
ように構成され、入力電圧Ｖｉｎ３はスイッチＳＷに接
続されている。スイッチＳＷの出力はキャパシタンスＣ
３１に接続され、キャパシタンスＣ３１の出力には３段
の直列なＭＯＳインバータＩ１、Ｉ２、Ｉ３が接続され
ている。最終段のＭＯＳインバータＩ３の出力Ｖｏ３は
帰還キャパシタンスＣ３２を介してＩ１の入力に接続さ
れ、これによってＶｉｎが良好な線形性をもってＩ３の
出力に生じるようになっている。Ｉ３の出力は２個のマ
ルチプレクサＭＵＸ３１、ＭＵＸ３２に入力され、また
これらマルチプレクサには共通な基準電圧Ｖｒが接続さ
れている。ＳＷが閉成されると、Ｃ３１はＶｉｎ３に対
応した電荷で充電され、Ｉ１〜Ｉ３のフィードバック機
能により出力の線形特性が保証される。そして、その後
スイッチＳＷが開放されたときにサンプル・ホールド回
路ＳＨ１はＶｉｎ３を保持することになる。
ように構成され、入力電圧Ｖｉｎ３はスイッチＳＷに接
続されている。スイッチＳＷの出力はキャパシタンスＣ
３１に接続され、キャパシタンスＣ３１の出力には３段
の直列なＭＯＳインバータＩ１、Ｉ２、Ｉ３が接続され
ている。最終段のＭＯＳインバータＩ３の出力Ｖｏ３は
帰還キャパシタンスＣ３２を介してＩ１の入力に接続さ
れ、これによってＶｉｎが良好な線形性をもってＩ３の
出力に生じるようになっている。Ｉ３の出力は２個のマ
ルチプレクサＭＵＸ３１、ＭＵＸ３２に入力され、また
これらマルチプレクサには共通な基準電圧Ｖｒが接続さ
れている。ＳＷが閉成されると、Ｃ３１はＶｉｎ３に対
応した電荷で充電され、Ｉ１〜Ｉ３のフィードバック機
能により出力の線形特性が保証される。そして、その後
スイッチＳＷが開放されたときにサンプル・ホールド回
路ＳＨ１はＶｉｎ３を保持することになる。
【００１８】スイッチＳＷ、マルチプレクサＭＵＸ３
１、ＭＵＸ３２はコントロール信号Ｓ１、Ｓ２、Ｓ３に
よってコントロールされ、Ｓ１は一旦閉成された後、入
力電圧を取り込むべき時点においてＳＷを開放する。Ｓ
２、Ｓ３は反転した信号であり、一方のマルチプレクサ
がＶｉｎ３を出力するときには、他方のマルチプレクサ
はＶｒを出力する。ＭＵＸ３１は前記Ｈ（ハイ）の系統
の出力を生じ、ＭＵＸ３２はＬ（ロー）の系統の出力で
ある。このＨ、Ｌは拡散符号の「１」、「−１」に対応
しており、ある時点の入力電圧に符号「１」を乗ずるべ
きときには、ＭＵＸ３１からＶｉｎを出力し、「−１」
を乗ずるべきときにはＭＵＸ３２からＶｉｎ３を出力す
る。
１、ＭＵＸ３２はコントロール信号Ｓ１、Ｓ２、Ｓ３に
よってコントロールされ、Ｓ１は一旦閉成された後、入
力電圧を取り込むべき時点においてＳＷを開放する。Ｓ
２、Ｓ３は反転した信号であり、一方のマルチプレクサ
がＶｉｎ３を出力するときには、他方のマルチプレクサ
はＶｒを出力する。ＭＵＸ３１は前記Ｈ（ハイ）の系統
の出力を生じ、ＭＵＸ３２はＬ（ロー）の系統の出力で
ある。このＨ、Ｌは拡散符号の「１」、「−１」に対応
しており、ある時点の入力電圧に符号「１」を乗ずるべ
きときには、ＭＵＸ３１からＶｉｎを出力し、「−１」
を乗ずるべきときにはＭＵＸ３２からＶｉｎ３を出力す
る。
【００１９】最終段のＩ３の出力は接地キャパシタンス
Ｃ３３を介してグランドに接続され、また第２段のＩ２
の出力は１対の平衡レジスタンスＲ３１、Ｒ３２を介し
て電源電圧Ｖｄｄおよびグランドに接続されている。こ
のような構成により、フィードバック系を含む反転増幅
回路の発振が防止されている。
Ｃ３３を介してグランドに接続され、また第２段のＩ２
の出力は１対の平衡レジスタンスＲ３１、Ｒ３２を介し
て電源電圧Ｖｄｄおよびグランドに接続されている。こ
のような構成により、フィードバック系を含む反転増幅
回路の発振が防止されている。
【００２０】図４に示すように、スイッチＳＷはｎ型Ｍ
ＯＳトランジスタのソース、ドレインをｐ型ＭＯＳトラ
ンジスタのドレイン、ソースとそれぞれ接続してなるト
ランジスタ回路Ｔ４よりなり、このトランジスタ回路の
ｎＭＯＳのドレイン側の端子に入力電圧Ｖｉｎ４を接続
し、ｎＭＯＳのソースの端子を同様の構成のダミートラ
ンジスタＤＴ４を介して出力端子Ｖｏｕｔ４に接続して
なる。トランジスタ回路Ｔ４におけるｎＭＯＳトランジ
スタのゲートにはＳ１が入力され、ｐＭＯＳトランジス
タのゲートにはＳ１をインバータＩ４で反転した信号が
入力されている。これによって、Ｓ１がハイレベルのと
きには、Ｔ４が導通し、ローレベルのときにはＴ４は遮
断される。
ＯＳトランジスタのソース、ドレインをｐ型ＭＯＳトラ
ンジスタのドレイン、ソースとそれぞれ接続してなるト
ランジスタ回路Ｔ４よりなり、このトランジスタ回路の
ｎＭＯＳのドレイン側の端子に入力電圧Ｖｉｎ４を接続
し、ｎＭＯＳのソースの端子を同様の構成のダミートラ
ンジスタＤＴ４を介して出力端子Ｖｏｕｔ４に接続して
なる。トランジスタ回路Ｔ４におけるｎＭＯＳトランジ
スタのゲートにはＳ１が入力され、ｐＭＯＳトランジス
タのゲートにはＳ１をインバータＩ４で反転した信号が
入力されている。これによって、Ｓ１がハイレベルのと
きには、Ｔ４が導通し、ローレベルのときにはＴ４は遮
断される。
【００２１】図５に示すように、マルチプレクサＭＵＸ
３１はｎ型、ｐ型の１対のＭＯＳトランジスタのドレイ
ン、ソースを相互に接続してなるトランジスタ回路Ｔ５
１、Ｔ５２のｎＭＯＳのソース側の端子を共通出力端子
Ｖｏｕｔ５に接続してなり、Ｔ５１におけるｎＭＯＳの
ドレイン側の端子にはＭＯＳインバータＩ３の出力Ｖｏ
３（図中Ｖｉｎ５１で示す。）を接続し、Ｔ５２のドレ
インには基準電圧Ｖｒ（図中Ｖｉｎ５２で示す。）が接
続されている。トランジスタ回路Ｔ５１におけるｎＭＯ
Ｓトランジスタのゲートおよびトランジスタ回路Ｔ５２
におけるｐＭＯＳトランジスタのゲートには信号Ｓ２が
入力され、Ｔ５１のｐＭＯＳおよびＴ５２のｎＭＯＳの
ゲートにはＳ２をインバータＩ５で反転した信号が入力
されている。これによって、Ｓ２がハイレベルのときに
は、Ｔ５１が導通してＴ５２は遮断され、ローレベルの
ときにはＴ５２が導通しＴ５１が遮断される。すなわち
ＭＵＸ３１は、Ｓ２のコントロールによりＶｏ３または
Ｖｒを択一的に出力し得る。
３１はｎ型、ｐ型の１対のＭＯＳトランジスタのドレイ
ン、ソースを相互に接続してなるトランジスタ回路Ｔ５
１、Ｔ５２のｎＭＯＳのソース側の端子を共通出力端子
Ｖｏｕｔ５に接続してなり、Ｔ５１におけるｎＭＯＳの
ドレイン側の端子にはＭＯＳインバータＩ３の出力Ｖｏ
３（図中Ｖｉｎ５１で示す。）を接続し、Ｔ５２のドレ
インには基準電圧Ｖｒ（図中Ｖｉｎ５２で示す。）が接
続されている。トランジスタ回路Ｔ５１におけるｎＭＯ
Ｓトランジスタのゲートおよびトランジスタ回路Ｔ５２
におけるｐＭＯＳトランジスタのゲートには信号Ｓ２が
入力され、Ｔ５１のｐＭＯＳおよびＴ５２のｎＭＯＳの
ゲートにはＳ２をインバータＩ５で反転した信号が入力
されている。これによって、Ｓ２がハイレベルのときに
は、Ｔ５１が導通してＴ５２は遮断され、ローレベルの
ときにはＴ５２が導通しＴ５１が遮断される。すなわち
ＭＵＸ３１は、Ｓ２のコントロールによりＶｏ３または
Ｖｒを択一的に出力し得る。
【００２２】図示は省略するが、マルチプレクサＭＵＸ
３２はＭＵＸ３１と同様に構成されＶｏ３とＶｒの接続
が逆転している。すなわち、ＶｒをＴ５１に、Ｖｏ３を
Ｔ５２に接続した構成となっている。これによって、Ｍ
ＵＸ３２はＭＵＸ３１と反対の出力、すなわちＭＵＸ３
１がＶｏ３を出力するときにはＶｒを、ＭＵＸ３１がＶ
ｒを出力するときにはＶｏ３を出力する。
３２はＭＵＸ３１と同様に構成されＶｏ３とＶｒの接続
が逆転している。すなわち、ＶｒをＴ５１に、Ｖｏ３を
Ｔ５２に接続した構成となっている。これによって、Ｍ
ＵＸ３２はＭＵＸ３１と反対の出力、すなわちＭＵＸ３
１がＶｏ３を出力するときにはＶｒを、ＭＵＸ３１がＶ
ｒを出力するときにはＶｏ３を出力する。
【００２３】信号Ｓ２は拡散符号に対応し、Ｓ２＝１の
ときに１×Ｖｉｎ２＝Ｖｉｎ２をＡＤＤ２１に出力す
る。このときＳ３は−１であり、０に対応したＶｒをＡ
ＤＤ２２に出力する。一方、Ｓ２＝−１のときには、０
に対応したＶｒをＡＤＤ２１に出力する。このとき、Ｓ
３は＋１であり、１×Ｖｉｎ２＝Ｖｉｎ２をＡＤＤ２２
に出力する。
ときに１×Ｖｉｎ２＝Ｖｉｎ２をＡＤＤ２１に出力す
る。このときＳ３は−１であり、０に対応したＶｒをＡ
ＤＤ２２に出力する。一方、Ｓ２＝−１のときには、０
に対応したＶｒをＡＤＤ２１に出力する。このとき、Ｓ
３は＋１であり、１×Ｖｉｎ２＝Ｖｉｎ２をＡＤＤ２２
に出力する。
【００２４】前記式（１）のＳ（ｔ−ｉ・Ｔｃ）は各サ
ンプル・ホールド回路で保持された電圧であり、ＰＮ
（ｉ）はその時点で各サンプル・ホールド回路に与える
べき信号Ｓ２（拡散符号）である。ある時点で保持され
た信号の順序に対して拡散符号は一定であり、新たな信
号を取り込むタイミングでは最も古い信号に替えて新た
な信号を取り込む。この際各サンプル・ホールド回路Ｓ
Ｈ１〜ＳＨ６とＰＮ（ｉ）の対応関係がずれることにな
り、コントロール回路はこれに応じたＰＮ（ｉ）のシフ
トを行う。このような符号供給のシフトを行わない場合
には、サンプル・ホールド回路間でのデータ転送を行う
ことになり、データ転送に伴う誤差が発生することにな
る。すなわち、符号のシフトはデータ転送誤差を防止す
る上で有効である。
ンプル・ホールド回路で保持された電圧であり、ＰＮ
（ｉ）はその時点で各サンプル・ホールド回路に与える
べき信号Ｓ２（拡散符号）である。ある時点で保持され
た信号の順序に対して拡散符号は一定であり、新たな信
号を取り込むタイミングでは最も古い信号に替えて新た
な信号を取り込む。この際各サンプル・ホールド回路Ｓ
Ｈ１〜ＳＨ６とＰＮ（ｉ）の対応関係がずれることにな
り、コントロール回路はこれに応じたＰＮ（ｉ）のシフ
トを行う。このような符号供給のシフトを行わない場合
には、サンプル・ホールド回路間でのデータ転送を行う
ことになり、データ転送に伴う誤差が発生することにな
る。すなわち、符号のシフトはデータ転送誤差を防止す
る上で有効である。
【００２５】式（１）における積算は、前記加算部ＡＤ
Ｄ２１〜ＡＤ２６で実行され、各サンプル・ホールド回
路の出力電圧ＶＨ、ＶＬがＡＤＤ２５、ＡＤＤ２６にお
いてそれぞれ積算されている。この積算は直接実行され
ず、サンプル・ホールド回路を複数のグループに分け、
各グループごとに出力ＶＨ、ＶＬを一旦ＡＤＤ２１〜Ａ
ＤＤ２４で積算する。そしてＶＨを積算するＡＤＤ２
１、ＡＤＤ２３の出力を全てＡＤＤ２５に入力し、ＶＬ
を積算するＡＤＤ２２、ＡＤＤ２４の出力を全てＡＤＤ
２６に入力する。さらにＡＤＤ２６にはＡＤＤ２５の出
力も入力されている。ここに図２では６個のサンプル・
ホールド回路が図示され、これを３個ずつのグループに
分けているが、１００〜数１００ビットあるいはさらに
長いコードに対して、例えば１２８個等、適当な個数設
けられる。
Ｄ２１〜ＡＤ２６で実行され、各サンプル・ホールド回
路の出力電圧ＶＨ、ＶＬがＡＤＤ２５、ＡＤＤ２６にお
いてそれぞれ積算されている。この積算は直接実行され
ず、サンプル・ホールド回路を複数のグループに分け、
各グループごとに出力ＶＨ、ＶＬを一旦ＡＤＤ２１〜Ａ
ＤＤ２４で積算する。そしてＶＨを積算するＡＤＤ２
１、ＡＤＤ２３の出力を全てＡＤＤ２５に入力し、ＶＬ
を積算するＡＤＤ２２、ＡＤＤ２４の出力を全てＡＤＤ
２６に入力する。さらにＡＤＤ２６にはＡＤＤ２５の出
力も入力されている。ここに図２では６個のサンプル・
ホールド回路が図示され、これを３個ずつのグループに
分けているが、１００〜数１００ビットあるいはさらに
長いコードに対して、例えば１２８個等、適当な個数設
けられる。
【００２６】図６に示すように、加算部ＡＤＤ１は１グ
ループのサンプル・ホールド回路の個数に対応した個数
のキャパシタンスＣ６１、Ｃ６２、Ｃ６３よりなる容量
結合ＣＰ６を有し、その出力は３段の直列なＭＯＳイン
バータＩ６１、Ｉ６２、Ｉ６３に接続されている。最終
段のＭＯＳインバータＩ３の出力は帰還キャパシタンス
Ｃ６４を介してＩ６１の入力に接続され、これによって
ＣＰ６の出力が良好な線形性をもってＩ６３の出力に生
じるようになっている。各キャパシタンスＣ６１〜Ｃ６
３の入力電圧をＶｉｎ６１、Ｖｉｎ６２、Ｖｉｎ６３と
すると、Ｉ６３の出力Ｖｏｕｔ６は、
ループのサンプル・ホールド回路の個数に対応した個数
のキャパシタンスＣ６１、Ｃ６２、Ｃ６３よりなる容量
結合ＣＰ６を有し、その出力は３段の直列なＭＯＳイン
バータＩ６１、Ｉ６２、Ｉ６３に接続されている。最終
段のＭＯＳインバータＩ３の出力は帰還キャパシタンス
Ｃ６４を介してＩ６１の入力に接続され、これによって
ＣＰ６の出力が良好な線形性をもってＩ６３の出力に生
じるようになっている。各キャパシタンスＣ６１〜Ｃ６
３の入力電圧をＶｉｎ６１、Ｖｉｎ６２、Ｖｉｎ６３と
すると、Ｉ６３の出力Ｖｏｕｔ６は、
【数２】 となる。ここに、Ｖｉｎ６１〜Ｖｉｎ６３およびＶｏｕ
ｔ６は基準電圧Ｖｒを基準とした電圧であり、また、キ
ャパシタンスＣ６１、Ｃ６２、Ｃ６３、Ｃ６４の容量比
は１対１対１対３に設定されている。これにより、
ｔ６は基準電圧Ｖｒを基準とした電圧であり、また、キ
ャパシタンスＣ６１、Ｃ６２、Ｃ６３、Ｃ６４の容量比
は１対１対１対３に設定されている。これにより、
【数３】 なる反転加算値の正規化出力が得られる。この正規化に
より、最大電圧が電源電圧を超えることが防止されてい
る。
より、最大電圧が電源電圧を超えることが防止されてい
る。
【００２７】最終段のＩ６３の出力は接地キャパシタン
スＣ６５を介してグランドに接続され、また第２段のＩ
６２の出力は１対の平衡レジスタンスＲ６１、Ｒ６２を
介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。
スＣ６５を介してグランドに接続され、また第２段のＩ
６２の出力は１対の平衡レジスタンスＲ６１、Ｒ６２を
介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。
【００２８】図７に示すように、加算部ＡＤＤ２５は接
続された加算部ＡＤＤ２１、ＡＤＤ２３の個数に対応し
た個数のキャパシタンスＣ７１、Ｃ７２よりなる容量結
合ＣＰ７を有し、その出力は３段の直列なＭＯＳインバ
ータＩ７１、Ｉ７２、Ｉ７３に接続されている。最終段
のＭＯＳインバータＩ７３の出力は帰還キャパシタンス
Ｃ７３を介してＩ７１の入力に接続され、これによって
ＣＰ７の出力が良好な線形性をもってＩ７３の出力に生
じるようになっている。各キャパシタンスＣ７１、Ｃ７
２の入力電圧をＶｉｎ７１、Ｖｉｎ７２とすると、Ｉ７
３の出力Ｖｏｕｔ７は、
続された加算部ＡＤＤ２１、ＡＤＤ２３の個数に対応し
た個数のキャパシタンスＣ７１、Ｃ７２よりなる容量結
合ＣＰ７を有し、その出力は３段の直列なＭＯＳインバ
ータＩ７１、Ｉ７２、Ｉ７３に接続されている。最終段
のＭＯＳインバータＩ７３の出力は帰還キャパシタンス
Ｃ７３を介してＩ７１の入力に接続され、これによって
ＣＰ７の出力が良好な線形性をもってＩ７３の出力に生
じるようになっている。各キャパシタンスＣ７１、Ｃ７
２の入力電圧をＶｉｎ７１、Ｖｉｎ７２とすると、Ｉ７
３の出力Ｖｏｕｔ７は、
【数４】 となる。ここに、Ｖｉｎ７１、Ｖｉｎ７２およびＶｏｕ
ｔ７は基準電圧Ｖｒを基準とした電圧であり、またＣ７
１、Ｃ７２、Ｃ７３の容量比は１対１対２に設定されて
いる。これによって、
ｔ７は基準電圧Ｖｒを基準とした電圧であり、またＣ７
１、Ｃ７２、Ｃ７３の容量比は１対１対２に設定されて
いる。これによって、
【数５】 なる加算値の正規化出力が得られる。この正規化によ
り、最大電圧が電源電圧を超えることが防止されてい
る。
り、最大電圧が電源電圧を超えることが防止されてい
る。
【００２９】最終段のＩ７３の出力は接地キャパシタン
スＣ７４を介してグランドに接続され、また第２段のＩ
７２の出力は１対の平衡レジスタンスＲ７１、Ｒ７２を
介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。
スＣ７４を介してグランドに接続され、また第２段のＩ
７２の出力は１対の平衡レジスタンスＲ７１、Ｒ７２を
介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。
【００３０】図８に示すように、加算部ＡＤＤ２６は接
続された３個のＡＤＤ２２、ＡＤＤ２４およびＡＤＤ２
５に対応したキャパシタンスＣ８１、Ｃ８２、Ｃ８３よ
りなる容量結合ＣＰ８を有し、その出力は３段の直列な
ＭＯＳインバータＩ８１、Ｉ８２、Ｉ８３に接続されて
いる。最終段のＭＯＳインバータＩ８３の出力は帰還キ
ャパシタンスＣ８４を介してＩ８１の入力に接続され、
これによってＣＰ８の出力が良好な線形性をもってＩ８
３の出力に生じるようになっている。各キャパシタンス
Ｃ８１〜Ｃ８３の入力電圧（Ｖｒを基準とした電圧）を
Ｖｉｎ８１、Ｖｉｎ８２、Ｖｉｎ８３とすると、Ｉ８３
の出力Ｖｏｕｔ８（Ｖｒを基準とした電圧）は、
続された３個のＡＤＤ２２、ＡＤＤ２４およびＡＤＤ２
５に対応したキャパシタンスＣ８１、Ｃ８２、Ｃ８３よ
りなる容量結合ＣＰ８を有し、その出力は３段の直列な
ＭＯＳインバータＩ８１、Ｉ８２、Ｉ８３に接続されて
いる。最終段のＭＯＳインバータＩ８３の出力は帰還キ
ャパシタンスＣ８４を介してＩ８１の入力に接続され、
これによってＣＰ８の出力が良好な線形性をもってＩ８
３の出力に生じるようになっている。各キャパシタンス
Ｃ８１〜Ｃ８３の入力電圧（Ｖｒを基準とした電圧）を
Ｖｉｎ８１、Ｖｉｎ８２、Ｖｉｎ８３とすると、Ｉ８３
の出力Ｖｏｕｔ８（Ｖｒを基準とした電圧）は、
【数６】 となる。ここに、Ｃ８１、Ｃ８２、Ｃ８３、Ｃ８４の容
量比は１対１対２対２に設定され、
量比は１対１対２対２に設定され、
【数７】 なる反転加算値の正規化出力が得られる。なお、Ｃ８３
の重みがＣ８１、Ｃ８２の２倍に設定されているのは、
ＡＤＤ２５で正規化された影響を除去する（正規化され
ていないＶ８１、Ｖ８２と整合させる）ためである。以
上の正規化により、最大電圧が電源電圧を超えることが
防止されている。
の重みがＣ８１、Ｃ８２の２倍に設定されているのは、
ＡＤＤ２５で正規化された影響を除去する（正規化され
ていないＶ８１、Ｖ８２と整合させる）ためである。以
上の正規化により、最大電圧が電源電圧を超えることが
防止されている。
【００３１】最終段のＩ８３の出力は接地キャパシタン
スＣ８５を介してグランドに接続され、また第２段のＩ
８２の出力は１対の平衡レジスタンスＲ８１、Ｒ８２を
介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。
スＣ８５を介してグランドに接続され、また第２段のＩ
８２の出力は１対の平衡レジスタンスＲ８１、Ｒ８２を
介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。
【００３２】前記基準電圧Ｖｒは、図９に示す基準電圧
生成回路Ｖｒｅｆによって生成される。この基準電圧生
成回路は３段の直列なインバータＩ９１、Ｉ９２、Ｉ９
３の最終段出力を初段入力に帰還させた回路であり、前
記加算部と同様に接地キャパシタンスＣ９５、平衡レジ
スタンスＲ９１、Ｒ９２による発振防止処理が施されて
いる。基準電圧生成回路Ｖｒｅｆはその入出力電圧が等
しくなる安定点に出力が収束し、各ＭＯＳインバータの
閾値設定により所望の基準電圧を生成し得る。一般には
正負両方向に充分大きなダイナミックレンジを確保する
ために、Ｖｒ＝Ｖｄｄ／２と設定されることが多い。こ
こにＶｄｄはＭＯＳインバータの電源電圧である。
生成回路Ｖｒｅｆによって生成される。この基準電圧生
成回路は３段の直列なインバータＩ９１、Ｉ９２、Ｉ９
３の最終段出力を初段入力に帰還させた回路であり、前
記加算部と同様に接地キャパシタンスＣ９５、平衡レジ
スタンスＲ９１、Ｒ９２による発振防止処理が施されて
いる。基準電圧生成回路Ｖｒｅｆはその入出力電圧が等
しくなる安定点に出力が収束し、各ＭＯＳインバータの
閾値設定により所望の基準電圧を生成し得る。一般には
正負両方向に充分大きなダイナミックレンジを確保する
ために、Ｖｒ＝Ｖｄｄ／２と設定されることが多い。こ
こにＶｄｄはＭＯＳインバータの電源電圧である。
【００３３】以上のマッチドフィルタ回路は容量結合に
よるアナログ加算を行うため、回路規模はデジタル処理
の場合に比較して大幅に縮小され、また並列加算である
ため処理速度は速い。さらにサンプル・ホールド回路や
加算部は入出力が全て電圧信号であるため、電流消費は
わずかであり、消費電力が少ない。
よるアナログ加算を行うため、回路規模はデジタル処理
の場合に比較して大幅に縮小され、また並列加算である
ため処理速度は速い。さらにサンプル・ホールド回路や
加算部は入出力が全て電圧信号であるため、電流消費は
わずかであり、消費電力が少ない。
【００３４】なお加算部等の出力精度はＭＯＳインバー
タの特性のばらつきや、キャパシタンス容量比で決定さ
れるが、インバータに関しては相互に近接配置すること
によりばらつきを抑制し得る。またキャパシタンスに関
しては、複数の単位キャパシタンス配列の中で分散的な
接続により個々のキャパシタンスを構成することにより
容量比の精度を高め得る。
タの特性のばらつきや、キャパシタンス容量比で決定さ
れるが、インバータに関しては相互に近接配置すること
によりばらつきを抑制し得る。またキャパシタンスに関
しては、複数の単位キャパシタンス配列の中で分散的な
接続により個々のキャパシタンスを構成することにより
容量比の精度を高め得る。
【００３５】前述のとおり、本発明に係るマッチドフィ
ルタ回路は、乗算のためのサンプルホールド回路をロン
グコードの１部の個数だけ設け、この個数に等しいＰＮ
符号を保持し得る第１乗数レジスタから並列にサンプル
ホールド回路に乗数入力を行い、このＰＮ符号に続いて
使用するＰＮ符号があるときには、そのＰＮ符号を、第
１乗数レジスタと同一容量の第２乗数レジスタに格納
し、所定のタイミングで第２乗数レジスタのＰＮ符号を
第１乗数レジスタに並列転送し、さらに第２乗数レジス
タへのＰＮ符号入力はシリアルに行うので、ロングコー
ドに対して小規模回路で対応し得るという優れた効果を
有する。
ルタ回路は、乗算のためのサンプルホールド回路をロン
グコードの１部の個数だけ設け、この個数に等しいＰＮ
符号を保持し得る第１乗数レジスタから並列にサンプル
ホールド回路に乗数入力を行い、このＰＮ符号に続いて
使用するＰＮ符号があるときには、そのＰＮ符号を、第
１乗数レジスタと同一容量の第２乗数レジスタに格納
し、所定のタイミングで第２乗数レジスタのＰＮ符号を
第１乗数レジスタに並列転送し、さらに第２乗数レジス
タへのＰＮ符号入力はシリアルに行うので、ロングコー
ドに対して小規模回路で対応し得るという優れた効果を
有する。
【図１】本発明に係るマッチドフィルタ回路の１実施例
を示すブロック図。
を示すブロック図。
【図２】同実施例の個々のマッチドフィルタ回路の演算
部部分を示すブロック図。
部部分を示すブロック図。
【図３】図２におけるサンプルホールド回路を示す回路
図である。
図である。
【図４】図３におけるスイッチを示す回路図である。
【図５】図３におけるマルチプレクサを示す回路図であ
る。
る。
【図６】図２における第１加算器を示す回路図である。
【図７】図２における第５加算器を示す回路図である。
【図８】図２にける第６加算器を示す回路図である。
【図９】基準電圧を生成するための回路を示す回路図で
ある。
ある。
【図１０】図１における乗数レジスタと入力信号のタイ
ミング関係を示すタイミング図である。
ミング関係を示すタイミング図である。
ＡＤＤ２１、ＡＤＤ２２、ＡＤＤ２３、ＡＤＤ２４、Ａ
ＤＤ２５、ＡＤＤ２６ ．．． 加算部 Ｃ３１、Ｃ３２、Ｃ３３、Ｃ６１、Ｃ６２、Ｃ６３、Ｃ
６４、Ｃ６５、Ｃ７１、Ｃ７２、Ｃ７３、Ｃ７４、Ｃ８
１、Ｃ８２、Ｃ８３、Ｃ８４、Ｃ８５、Ｃ９５ ．．．
キャパシタンス ＣＴＲＬ ．．． コントロール回路 ＤＴ４ ．．． ダミートランジスタ Ｉ１、Ｉ２、Ｉ３、Ｉ６１、Ｉ６２、Ｉ６３、Ｉ７１、
Ｉ７２、Ｉ７３、Ｉ８１、Ｉ８２、Ｉ８３、Ｉ９１、Ｉ
９２、Ｉ９３ ．．． ＭＯＳインバータ ＭＦ１、ＭＦ２ ．．． マッチドフィルタ回路演
算部 ＭＵＸ１、ＭＵＸ２ ．．． マルチプレクサ ＳＨ１、ＳＨ２、ＳＨ３、ＳＨ４、ＳＨ５、ＳＨ６
．．． サンプル・ホールド回路 Ｒ３１、Ｒ３２、Ｒ６１、Ｒ６２、Ｒ７１、Ｒ７２、Ｒ
８１、Ｒ８２、Ｒ９１、Ｒ９２ ．．． レジスタンス ＳＷ ．．． スイッチ Ｔ４、Ｔ５１、Ｔ５２ ．．． トランジスタ回路 Ｖｒｅｆ ．．． 基準電圧発生回路 ＣＬＫ１、ＣＬＫ２ ．．． クロック Ｒ（ｔ） ．．． 出力電圧 Ｓ（ｔ） ．．． 入力電圧。
ＤＤ２５、ＡＤＤ２６ ．．． 加算部 Ｃ３１、Ｃ３２、Ｃ３３、Ｃ６１、Ｃ６２、Ｃ６３、Ｃ
６４、Ｃ６５、Ｃ７１、Ｃ７２、Ｃ７３、Ｃ７４、Ｃ８
１、Ｃ８２、Ｃ８３、Ｃ８４、Ｃ８５、Ｃ９５ ．．．
キャパシタンス ＣＴＲＬ ．．． コントロール回路 ＤＴ４ ．．． ダミートランジスタ Ｉ１、Ｉ２、Ｉ３、Ｉ６１、Ｉ６２、Ｉ６３、Ｉ７１、
Ｉ７２、Ｉ７３、Ｉ８１、Ｉ８２、Ｉ８３、Ｉ９１、Ｉ
９２、Ｉ９３ ．．． ＭＯＳインバータ ＭＦ１、ＭＦ２ ．．． マッチドフィルタ回路演
算部 ＭＵＸ１、ＭＵＸ２ ．．． マルチプレクサ ＳＨ１、ＳＨ２、ＳＨ３、ＳＨ４、ＳＨ５、ＳＨ６
．．． サンプル・ホールド回路 Ｒ３１、Ｒ３２、Ｒ６１、Ｒ６２、Ｒ７１、Ｒ７２、Ｒ
８１、Ｒ８２、Ｒ９１、Ｒ９２ ．．． レジスタンス ＳＷ ．．． スイッチ Ｔ４、Ｔ５１、Ｔ５２ ．．． トランジスタ回路 Ｖｒｅｆ ．．． 基準電圧発生回路 ＣＬＫ１、ＣＬＫ２ ．．． クロック Ｒ（ｔ） ．．． 出力電圧 Ｓ（ｔ） ．．． 入力電圧。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 誠 東京都世田谷区北沢３−５−18鷹山ビル 株式会社鷹山内 (72)発明者 佐和橋 衛 東京都港区虎ノ門二丁目10番１号 エヌ・ ティ・ティ移動通信網株式会社内 (72)発明者 安達 文幸 東京都港区虎ノ門二丁目10番１号 エヌ・ ティ・ティ移動通信網株式会社内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18鷹山ビル 株式会社鷹山内
Claims (11)
- 【請求項１】 入力電圧に接続されたスイッチと、この
スイッチの出力に接続された第１キャパシタンスと、こ
の第１キャパシタンスの出力に接続された奇数段のＭＯ
Ｓインバータよりなる第１反転増幅部と、この第１反転
増幅部の出力を入力に接続する第１帰還キャパシタンス
と、前記第１反転増幅部の出力または基準電圧を択一的
に出力する第１マルチプレクサおよび第２マルチプレク
サとを備えたサンプル・ホールド回路と；各サンプル・
ホールド回路の第１マルチプレクサの出力が接続された
複数の第２キャパシタンスと、これら第２キャパシタン
スの出力が統合されつつ接続された奇数段のＭＯＳイン
バータよりなる第２反転増幅部と、この第２反転増幅部
の出力を入力に接続する第２帰還キャパシタンスとを有
する第１加算部と；各サンプル・ホールド回路の第２マ
ルチプレクサの出力および第１加算部の出力が接続され
た複数の第３キャパシタンスと、これら第３キャパシタ
ンスの出力が統合されつつ接続された奇数段のＭＯＳイ
ンバータよりなる第３反転増幅部と、この第３反転増幅
部の出力を入力に接続する第３帰還キャパシタンスとを
有する第２加算部と；前記第１加算部の出力から第２加
算部の出力を減ずる減算部と；前記サンプル・ホールド
回路のうちいずれか１個における前記スイッチを閉成す
るとともに他のスイッチを開放しかつ所定の組合せで各
サンプル・ホールド回路の第１、第２マルチプレクサを
切換えるコントロール回路と；を備えたスペクトラム拡
散通信のためのマッチドフィルタ回路において、 前記サンプル・ホールド回路の個数に等しいＰＮ符号を
保持しつつそのＰＮ符号を並列に前記コントロール回路
に入力し、かつ１回の演算ごとに保持されたＰＮ符号を
循環的にシフトする第１乗数レジスタと、この第１乗数
レジスタの各データエリアに並列に接続されたデータエ
リアを有しかつＰＮ符号をシリアル入力し得る第２乗数
レジスタとを備え、第２乗数レジスタのＰＮ符号は適時
第１乗数レジスタの対応データエリアに転送されること
を特徴とするマッチドフィルタ回路。 - 【請求項２】 第２乗数レジスタから第１乗数レジスタ
へのＰＮ符号転送はマッチドフィルタの１周期の演算の
終了直後に実行されることを特徴とする請求項１記載の
マッチドフィルタ回路。 - 【請求項３】 第２乗数レジスタから第１乗数レジスタ
への転送信号を、マッチドフィルタの１周期の終了直後
には常に生成しておき、転送を行わないときはこの転送
信号をマスクし、転送を行うときにのみこのマスクを除
去することを特徴とする請求項２記載のマッチドフィル
タ回路。 - 【請求項４】 第２乗数レジスタへのＰＮ符号のシリア
ル入力はマッチドフィルタのサンプリングクロックに同
期して行われることを特徴とする請求項１記載のマッチ
ドフィルタ回路。 - 【請求項５】 サンプル・ホールド回路を複数のグルー
プにグループ分けし、各グループについて、第１マルチ
プレクサの出力が接続された第４加算部を設け、第２マ
ルチプレクサが接続された第５加算部を設け、全グルー
プの第４加算部の出力を第２加算部に入力し、全グルー
プの第５加算部の出力を第１加算部に入力してあり、第
４加算部は、各サンプル・ホールド回路の第１マルチプ
レクサの出力が接続された複数の第４キャパシタンス
と、これら第４キャパシタンスの出力が統合されつつ接
続された奇数段のＭＯＳインバータよりなる第４反転増
幅部と、この第４反転増幅部の出力を入力に接続する第
４帰還キャパシタンスとを有し、第５加算部は、各サン
プル・ホールド回路の第２マルチプレクサの出力および
第１加算部の出力が接続された複数の第５キャパシタン
スと、これら第５キャパシタンスの出力が統合されつつ
接続された奇数段のＭＯＳインバータよりなる第５反転
増幅部と、この第５反転増幅部の出力を入力に接続する
第５帰還キャパシタンスとがマッチドフィルタ回路に設
けられたことを特徴とする請求項１記載のマッチドフィ
ルタ回路。 - 【請求項６】 奇数段のＭＯＳインバータよりなる第６
反転増幅部と、この第６反転増幅部の出力を入力に接続
する第６帰還キャパシタンスとを備えた基準電圧生成回
路により基準電圧が生成されていることを特徴とする請
求項１記載のマッチドフィルタ回路。 - 【請求項７】 反転増幅部は、出力とグランドとの間に
は接地キャパシタンスが接続され、最終段のＭＯＳイン
バータより前段でＭＯＳインバータの出力を１対の平衡
レジスタンスによって電源およびグランドに接続してあ
ることを特徴とする請求項４または６に記載されたマッ
チドフィルタ回路。 - 【請求項８】 基準電圧はＭＯＳインバータの電源電圧
の１／２となるようにＭＯＳインバータの閾値が設定さ
れていることを特徴とする請求項６記載のマッチドフィ
ルタ回路。 - 【請求項９】 各サンプル・ホールド回路に対するコン
トロール回路の設定は、全てのサンプル・ホールド回路
を循環するように切り換えられることを特徴とする請求
項１記載のマッチドフィルタ回路。 - 【請求項１０】 第１マルチプレクサは第１反転増幅部
の出力または基準電圧を択一的に出力し、第２マルチプ
レクサは第１マルチプレクサとは逆の選択で第１反転増
幅部出力または基準電圧を出力するようになっている請
求項１記載のマッチドフィルタ回路。 - 【請求項１１】 第１マルチプレクサおよび第２マルチ
プレクサは、いずれか一方が第１反転増幅部出力を出力
し、あるいは両者が基準電圧を出力するようになってい
る請求項１記載のマッチドフィルタ回路。
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