JP3862918B2 - フィルタ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、連続的なアナログ入力信号をサンプリングして時系列で入力し、この時系列アナログサンプリング信号に係数を乗じて演算するフィルタ回路に関し、特にスペクトラム拡散方式を用いる無線通信装置内の受信機のマッチトフィルタや帯域制限フィルタとして好適に実施されるフィルタ回路に関する。
【０００２】
【従来の技術】
従来から、前記スペクトラム拡散受信機の逆拡散手段として、マッチトフィルタが使用されている。マッチトフィルタとして、従来のＮタップのマッチトフィルタの構成例を図１８に示す。図１８において、ｄｍおよびｒｍは、それぞれ時点ｍにおけるスペクトラム拡散受信信号および相関信号を表わし、ｐｎは周期Ｎの拡散符号を表わす（ｎ＝０，１，２，…，Ｎ−１）。前記拡散符号ｐｎの区間長（チップ区間長）をＴｃとして、受信信号ｄｍはチップ区間長Ｔｃと等しい周期で時間的にサンプリングされているものとする。なお、拡散符号ｐｎにおいて、ｐｎとｐｎ＋１とでは、ｐｎ＋１の方が過去の符号を示すこととする。他の信号、たとえば受信信号ｄｍにおいては、ｄｍとｄｍ＋１とでは、ｄｍの方が過去の信号を示す。
【０００３】
送信側において拡散を受けるデータの区間長（シンボル区間長）をＴｓとすると、拡散比Ｎはチップ区間長Ｔｃ、シンボル区間長Ｔｓとの間に、Ｎ＝Ｔｓ／Ｔｃの関係がある。図１８のように、通常のマッチトフイルタでは、タップ数Ｍは拡散比Ｎに等しい。以下、動作説明を簡単化するため、受信信号ｄｍはベースバンド帯域の信号とする。
【０００４】
遅延回路ｄは、Ｎ−１個の遅延素子ｄｉ（ｉ＝１，２，…，Ｎ−１）が縦続接続されて構成されており、遅延素子ｄ１には前記受信信号ｄｍが入力される。各遅延素子ｄｉでの遅延時間は、前記チップ区間長Ｔｃに等しい。そして、各遅延素子ｄｉの出力ｄｍ−ｉおよび入力信号ｄｍのそれぞれには、乗算回路ｍｎで拡散符号ｐｎが乗算されて、乗算回路出力の総てが加算回路ｋにて相互に加算される。これによって、拡散符号ｐｎの１周期の区間Ｔｓに対する相関信号ｒｍが求められる。
【０００５】
一般の拡散符号ｐｎは、「＋１」か「−１」の２値しかとらないので、通常の乗算回路ｍｎは、加算回路ｋへの入力の正負を拡散符号ｐｎに従って反転させて、前記各遅延素子ｄｉの出力ｄｍ−ｉおよび入力信号ｄｍを出力する。図１８の構成から理解されるように、マッチトフィルタ内部では、拡散符号ｐｎを固定して、チップ区間長Ｔｃ毎にずれてゆく受信信号ｄｍとの相互相関関数を計算している。受信信号ｄｍと拡散符号ｐｎとの位相が一致した時点で、相関信号ｒｍの絶対値は最大値となる。受信信号ｄｍと拡散符号ｐｎとの周期性によって、この位相が一致する時点はシンボル区間長の前記Ｔｓ毎に訪れ、その時点が同期位相となり、同期捕捉や同期追跡に用いられる。このように、マッチトフィルタを用いる逆拡散は必ず拡散符号ｐｎの１周期の区間Ｔｓ周期で行えるので、受信信号ｄｍと拡散符号ｐｎとの位相を合わせる操作は不要である。
【０００６】
また、他のスペクトラム拡散受信機のマッチトフィルタとして、たとえば特開平９−８３４８６号公報には、アナログ入力信号に対し、ＰＮ符号による重み付け加算を行い、加算結果をアナログ出力信号として出力する積和演算部を設け、この積和演算部のアナログ出力を間欠的に保持し、保持したアナログ信号のピークを検出し、検出したピーク値のタイミングを決定して、このピーク値のタイミングでのみ、アナログ／デジタル変換器でアナログ信号のピーク値をデジタル化する技術が開示されている。
【０００７】
このように構成することによって、アナログ／デジタル変換器の動作速度を最小限に抑えることができ、この結果、消費電力の低減を図っている。
【０００８】
さらにまた、他のフィルタ回路として、たとえばIEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol.30, No.12, DECEMBER 1995, P1350-1356の“A 20-Msample/s Switched-Capacitor Finite-Impulse-Response Filter Using a Transposed Structure." には、switched capacitor回路を用いて図１９で示すようなＦＩＲフィルタを構成し、入力信号ｖｉと係数ａ１〜ａ４との乗算を行い、部分相関値をパイプライン方式で４段アナログ加算し、相関値ｖｏを出力する技術が開示されている。
【０００９】
上記の論文に開示された技術によれば、短いタップ数の場合の相関値を、少ない消費電力で、アナログ計算することができる。
【００１０】
さらにまた、他のフィルタ回路として、特許第２７７３０７５号公報には、電荷転送素子であるＣＣＤをアナログシフトレジスタとして用い、相関値を出力するマッチトフィルタの技術が開示されている。このように構成することによっても、短いタップ数の場合の相関値を、少ない消費電力で、アナログ計算することができる。
【００１１】
【発明が解決しようとする課題】
マッチトフィルタは、同期捕捉時間が短いという特長がある。しかしながら、回路規模が大きくなるという問題点がある。すなわち、図１８の構成をデジタル回路で実現すると、加算回路ｋの回路規模が大きくなってしまうという問題がある。これは、デジタルの多入力加算回路は、２入力加算回路の組合わせでしか実現することができず、タップ数がＮの場合は、最低でもＮ−１個の２入力加算回路が必要となるためである。また、チップ区間長Ｔｃが短くなるほど高速動作が要求されるので、消費電流が増大するという問題もある。
【００１２】
そこで、これら問題を解決するために、上記特開平９−８３４８６号公報に記載されるように、反転増幅回路を使ったアナログマッチトフィルタが注目されつつある。
【００１３】
しかしながら、上記特開平９−８３４８６号公報に記載された構成では、アナログ／デジタル変換器の動作速度を抑えることで、ベースバンド処理部における消費電力を小さくできるが、アナログ信号のピークを検出するための回路が複雑になる。このように、アナログ出力信号でピーク検出した値をアナログ／デジタル変換しているので、ピーク検出が複雑であるにも関わらず、ピーク値の検出精度が低いという問題があった。したがって、アナログスペクトラム拡散受信信号を精度良く復調することができないという問題がある。
【００１４】
また、前記図１９で示す構成では、４段の少ないタップ数の例であるので、アナログ加算器ｋ１〜ｋ４に大きなダイナミックレンジは必要ないが、マッチトフィルタとして用いるためには、２５６回から５１２回の部分相関値の加算が必要であり、このような多段の構成では、前記部分相関値が多く累積される後段側になるほど、その累積された部分相関値を飽和させないために、アナログ加算器には大きなダイナミックレンジが必要になる。このため、前記加算器での電力消費が大きいという問題がある。一方、前記部分相関値のレベルを小さくすると、加算器のダイナミックレンジを小さくすることが可能であるけれども、相関出力ｖｏの後続回路での処理を簡単にするために、デジタル出力へと変換するためのアナログ／デジタル変換器に高い分解能が必要になり、その構成が複雑化して電力消費が大きくなるという問題が生じる。
【００１５】
さらにまた、特許第２７７３０７５号公報に記載された構成でも、少ないタップ数のＰＮ符号の場合には問題が生じないけれども、実際のマッチトフイルタとして用いるためには、２５６回から５１２回の部分相関値の加算が必要であり、蓄えなければならない電荷量が多くなり、Ｓ／Ｎが劣化するという問題がある。
【００１６】
本発明は、上記の問題点を解決するためになされたもので、その目的は、回路規模や消費電力を小さくし、かつ回路規模や消費電力が少なくても受信信号の受信精度を向上させ、後続回路での信号処理が簡単なフィルタ回路を提供することにある。
【００１７】
【課題を解決するための手段】
本発明に係るフィルタ回路は、上記の課題を解決するために、複数段のユニット回路が相互に縦続接続され、各ユニット回路内で、同一サンプリングタイミングでのアナログ入力信号と該各演算手段毎に予め設定されている係数とを演算し、自段での演算結果に前段から転送された信号を加算した信号を順次後段側のユニット回路へアナログ入力信号のサンプリング周期だけ遅延させて転送することによって、最終段のユニット回路からは、総ての係数とその係数個分の連続する時系列アナログサンプリング信号との演算結果の累算値が求められるようにし、その累算値をデジタルデータで出力するようにしたフィルタ回路において、最終段のユニット回路以外の任意の１つの段のユニット回路で、前段のユニット回路からの出力と自段での演算結果との加算値をアナログ入力信号のサンプリング周期だけ遅延させる一方で低ビット量子化し、その量子化結果をアナログ入力信号のサンプリング周期だけ遅延させ、遅延した該量子化結果のデジタル／アナログ変換値を遅延した前記加算値から減算した残差を当該ユニット回路の出力として後続のユニット回路へ順次転送してゆき、前段のユニット回路までの量子化結果の総和と自段での量子化結果とを加算してアナログ入力信号のサンプリング周期だけ遅延させて後続のユニット回路へ順次転送してゆき、最終段のユニット回路で、前段のユニット回路からの出力と自段での演算結果との加算値を低ビット量子化し、前段のユニット回路までの量子化結果の総和と自段での量子化結果とを加算してアナログ入力信号のサンプリング周期だけ遅延させて出力することを特徴とする。
【００１８】
また、本発明に係るフィルタ回路は、上記の課題を解決するために、複数段のユニット回路が相互に縦続接続され、各ユニット回路内の演算手段が同一サンプリングタイミングでのアナログ入力信号と該各演算手段毎に予め設定されている係数とを演算した自段での演算結果に前段から転送された信号を加算した信号を順次後段側のユニット回路へアナログ入力信号のサンプリング周期だけ遅延させて転送することによって、最終段のユニット回路からは、総ての係数とその係数個分の連続する時系列アナログサンプリング信号との演算結果の累算値が求められるようにし、その累算値をデジタルデータで出力するようにしたフィルタ回路において、最終段のユニット回路以外の任意の１つの段のユニット回路で、前段のユニット回路からの第１の出力と自段での演算結果との加算値から前段のユニット回路からの第２の出力を減算した演算値をアナログ入力信号のサンプリング周期だけ遅延させて当該ユニット回路の第１の出力として後続のユニット回路へ順次転送してゆき、前記演算値を低ビット量子化し、その量子化結果をアナログ入力信号のサンプリング周期だけ遅延させ、遅延した該量子化結果のデジタル／アナログ変換値を当該ユニット回路の第２の出力として後続のユニット回路へ順次転送してゆき、前段のユニット回路までの量子化結果の総和と自段での量子化結果とを加算してアナログ入力信号のサンプリング周期だけ遅延させて後続のユニット回路へ順次転送してゆき、最終段のユニット回路で、前段のユニット回路からの第１の出力と自段での演算結果との加算値から前段のユニット回路からの第２の出力を減算した演算値を低ビット量子化し、前段のユニット回路までの量子化結果の総和と自段での量子化結果とを加算してアナログ入力信号のサンプリング周期だけ遅延させて出力することを特徴とする。
【００１９】
上記の各構成によれば、各ユニット回路は部分相関値を演算し、その累算値が所定値より大きくなる任意の段のユニット回路で、演算結果を低ビット量子化し、後段側へは、前記累算値から量子化結果のアナログ変換値を減算した残差分のアナログ信号と、量子化結果とを、順次出力してゆくことによって、次段のユニット回路における加算手段のダイナミックレンジの拡大を抑制する。
【００２０】
したがって、前記累算値を求める加算手段のダイナミックレンジは、各ユニット回路内で求められる部分相関値と、前段のユニット回路からの前記残差分のアナログ信号との加算値に対して飽和しないレベルであればよく、たとえば前記マッチトフィルタとして用いるように２５６段や５１２段の多段構成としても、該加算手段の回路規模や電力消費を小さくすることができるとともに、高分解能で、高速なアナログ／デジタル変換器を使用しなくても、部分相関値の累算値を高精度に、かつ後続回路での処理の簡単なデジタル出力で得ることができる。
【００２１】
また、前記低ビット量子化およびアナログ残差の演算のための構成は、前記のとおり最終段のユニット回路以外の任意の段のユニット回路に設けられるので、要求される出力の分解能に合わせて、たとえば１段おき、または２段おき等の等間隔に間引かれてもよく、例えば、前記最終段のユニット回路以外の前記任意の１つの段のユニット回路の２つの間に設けられる１段のユニット回路で、前段のユニット回路からの第１の出力と自段での演算結果との加算値から前段のユニット回路からの第２の出力を減算した演算値をアナログ入力信号のサンプリング周期だけ遅延させて当該ユニット回路の第１の出力として後続のユニット回路へ順次転送してゆき、前段のユニット回路までの量子化結果の総和アナログ入力信号のサンプリング周期だけ遅延させて後続のユニット回路へ順次転送してゆき、当該ユニット回路の後段に設けられる前記任意の１つの段のユニット回路での前記演算値は、前段のユニット回路からの第２の出力が減算されない値であるように構成することによって、必要最小限の回路構成で、要求機能（分解能）を満足することができる。
【００２２】
さらにまた、本発明に係るフィルタ回路は、上記の課題を解決するために、複数段のユニット回路が相互に縦続接続され、各ユニット回路内の演算手段が同一サンプリングタイミングでのアナログ入力信号と該各演算手段毎に予め設定されている係数との演算結果を順次後段側のユニット回路へ転送して、その段での演算結果と相互に加算することによって、最終段のユニット回路からは、総ての係数とその係数個分の連続する時系列アナログサンプリング信号との演算結果の累算値が求められるようにし、その累算値をデジタルデータで出力するようにしたフィルタ回路において、最終段のユニット回路以外の任意の段のユニット回路で、自段での演算結果を前段からの累算値に加算した加算値を低ビット量子化し、その量子化結果のデジタル／アナログ変換値を前記加算値から減算した残差を求めることで、該任意の段以降のユニット回路では、前記累算値をアナログデータとデジタルデータとの合算値で表し、最終段のユニット回路からは少なくともデジタルデータで出力することを特徴とする。
【００２３】
上記の構成によれば、各ユニット回路は部分相関値を演算し、任意の段以降では、その累算値をアナログデータとデジタルデータとの合算値で表す。すなわち、前記累算値が所定値より大きくなる任意の段のユニット回路で、演算結果を低ビット量子化し、後段側へは、前記累算値から量子化結果のアナログ変換値を減算した残差分のアナログ信号と、量子化結果とを、順次出力してゆく。
【００２４】
したがって、前記累算値を求める加算手段のダイナミックレンジは、各ユニット回路内で求められる部分相関値と、前段のユニット回路からの前記残差分のアナログ信号との加算値に対して飽和しないレベルであればよく、たとえば前記マッチトフィルタとして用いるように２５６段や５１２段の多段構成としても、該加算手段の回路規模や電力消費を小さくすることができるとともに、高分解能で、高速なアナログ／デジタル変換器を使用しなくても、部分相関値の累算値を高精度に、かつ後続回路での処理の簡単なデジタル出力で得ることができる。
【００２５】
また、本発明に係るフィルタ回路は、上記の課題を解決するために、複数段のユニット回路が相互に縦続接続され、各ユニット回路内の演算手段が同一サンプリングタイミングでのアナログ入力信号と該各演算手段毎に予め設定されている係数とを演算した自段での演算結果に前段から転送された信号を加算した信号を順次後段側のユニット回路へアナログ入力信号のサンプリング周期だけ遅延させて転送することによって、最終段のユニット回路からは、総ての係数とその係数個分の連続する時系列アナログサンプリング信号との演算結果の累算値が求められるようにし、その累算値をデジタルデータで出力するようにしたフィルタ回路において、最終段のユニット回路以外の任意の１つの段のユニット回路が、自段における演算結果を、転送されてきた前段のユニット回路からの出力と相互に加算する第１の加算手段と、第１の加算手段の出力をアナログ入力信号のサンプリング周期だけ遅延させる第１の遅延手段と、第１の加算手段からの出力を低ビット量子化する量子化手段と、自段における前記量子化手段の量子化結果を、前段のユニット回路までの量子化結果の総和に加算してゆく第２の加算手段と、前記量子化手段からの出力をアナログ入力信号のサンプリング周期だけ遅延させる第２の遅延手段と、前記第２の遅延手段の出力をアナログ変換するデジタル／アナログ変換手段と、前記第２の加算手段の出力をアナログ入力信号のサンプリング周期だけ遅延させて自段を含む前段のユニット回路までの量子化結果の総和を出力する第３の遅延手段と、前記第１の遅延手段の出力から、前記デジタル／アナログ変換手段の出力を減算し、残差を自段の出力として次段のユニット回路へ転送する第３の加算手段とを含み、最終段のユニット回路が、前記第１の加算手段と、前記量子化手段と、前記第２の加算手段と、前記第３の遅延手段とを含むことを特徴とする。
【００２６】
上記の構成によれば、各演算手段からの部分相関値の累算値を演算するアナログの第１の加算手段が前記係数の設定などから飽和する虞のある１または複数の任意の段および最終段において量子化手段を設け、該量子化手段によって演算結果を低ビット量子化し、後段側へは、その量子化結果と、デジタル／アナログ変換手段および第３の加算手段によって求めた量子化による残差分のアナログ信号とを、それぞれ順次出力してゆく。カウンタなどで実現され、デジタルの加算手段であり、本構成によって増加することになる第２の加算手段の電力消費は、アナログの加算手段である第１の加算手段よりも飛躍的に小さい。
【００２７】
したがって、第１の加算手段のダイナミックレンジは、対応する演算手段で求められる部分相関値と、前段の第３の加算手段からの前記残差分のアナログ信号との加算値に対して飽和しないレベルであればよく、たとえば前記マッチトフィルタとして用いるように２５６段や５１２段の多段構成としても、該第１の加算手段の回路規模や電力消費を小さくすることができるとともに、高分解能で、高速なアナログ／デジタル変換器を使用しなくても、部分相関値の累算値を高精度に、かつ後続回路での処理の簡単なデジタル出力で得ることができる。
【００２８】
さらにまた、本発明に係るフィルタ回路は、上記の課題を解決するために、複数段のユニット回路が相互に縦続接続され、各ユニット回路内の演算手段が同一サンプリングタイミングでのアナログ入力信号と該各演算手段毎に予め設定されている係数とを演算した自段での演算結果に前段から転送された信号を加算した信号を順次後段側のユニット回路へアナログ入力信号のサンプリング周期だけ遅延させて転送することによって、最終段のユニット回路からは、総ての係数とその係数個分の連続する時系列アナログサンプリング信号との演算結果の累算値が求められるようにし、その累算値をデジタルデータで出力するようにしたフィルタ回路において、最終段のユニット回路以外の任意の１つの段のユニット回路が、自段における演算結果を、転送されてきた前段のユニット回路からの出力と相互に加算する第１の加算手段と、第１の加算手段の出力をアナログ入力信号のサンプリング周期だけ遅延させる第１の遅延手段と、第１の加算手段からの出力を低ビット量子化する量子化手段と、自段における前記量子化手段の量子化結果を、前段のユニット回路までの量子化結果の総和に加算してゆく第２の加算手段と、前記量子化手段からの出力をアナログ入力信号のサンプリング周期だけ遅延させる第２の遅延手段と、前記第２の遅延手段の出力をアナログ変換するデジタル／アナログ変換手段と、前記第２の加算手段の出力をアナログ入力信号のサンプリング周期だけ遅延させて自段を含む前段のユニット回路までの量子化結果の総和を出力する第３の遅延手段とを含み、前記デジタル／アナログ変換手段の出力をユニット回路からの出力として次段の第１の加算手段に与えて、自段の第１の加算手段の出力から減算させ、最終段のユニット回路が、前記第１の加算手段と、前記量子化手段と、前記第２の加算手段と、前記第３の遅延手段とを含むことを特徴とする。
【００２９】
上記の構成によれば、各演算手段からの部分相関値の累算値を演算するアナログの第１の加算手段が前記係数の設定などから飽和する虞のある１または複数の任意の段および最終段において量子化手段を設け、該量子化手段によって演算結果を低ビット量子化し、後段側へは、その量子化結果と、デジタル／アナログ変換手段によって求めた前記量子化結果のアナログ変換値と、前記第１の加算手段からのアナログ信号とを、それぞれ順次出力してゆく。次段の第１の加算手段で、前記量子化結果のアナログ変換値は第１の加算手段からのアナログ信号から減算され、こうして残差分のアナログ信号が求められ、その段での演算結果に加算される。カウンタなどで実現され、デジタルの加算手段であり、本構成によって増加することになる第２の加算手段の電力消費は、アナログの加算手段である第１の加算手段よりも飛躍的に小さい。
【００３０】
したがって、第１の加算手段のダイナミックレンジは、対応する演算手段で求められる部分相関値と、前段からの前記残差分のアナログ信号との加算値に対して飽和しないレベルであればよく、たとえば前記マッチトフィルタとして用いるように２５６段や５１２段の多段構成としても、第１の加算手段の回路規模や電力消費を小さくすることができるとともに、高分解能で、高速なアナログ／デジタル変換器を使用しなくても、部分相関値の累算値を高精度に、かつ後続回路での処理の簡単なデジタル出力で得ることができる。
【００３１】
また、本発明に係るフィルタ回路では、前記任意の１つの段のユニット回路は予め定める段数おきに設けられていることを特徴とする。
【００３２】
上記の構成によれば、前記低ビット量子化による部分相関値を演算する構成を、総ての段のユニット回路に設けるのではなく、前記予め定める段数おきの周期的に設けるようにして、等間隔に間引きを行う。
【００３３】
したがって、アナログ計算量が偏らないようにして、要求分解能を満足しつつ、必要最小限の構成で、低消費電力に、相関値の演算を行うことができる。
【００３４】
さらにまた、本発明に係るフィルタ回路は、最終段のユニット回路は、前記第１および第２の遅延手段と、前記デジタル／アナログ変換手段とを含み、フィルタ回路は、該最終段のユニット回路における前記デジタル／アナログ変換手段の出力を、該最終段のユニット回路における前記第１の遅延手段の出力から減算し、該最終段でのアナログ残差を求める第４の加算手段と、前記第４の加算手段からの出力をアナログ／デジタル変換する高分解能のアナログ／デジタル変換手段とをさらに備えることを特徴とする。
【００３５】
上記の構成によれば、最終段の演算手段で量子化できなかったアナログ残差を、高分解能のアナログ／デジタル変換手段によってデジタル変換し、相関出力の一部として用いる。
【００３６】
したがって、前記最終段のユニット回路の第２の加算手段からの上位ビットの相関出力と、前記アナログ／デジタル変換手段からの下位ビットの相関出力とを合わせて実際の相関出力を形成するので、高精度な相関出力を得ることができる。
【００３７】
また、本発明に係るフィルタ回路は、前記各演算手段へのアナログ入力信号ラインに介在され、前記アナログ入力信号に代えて基準電圧を入力する第１の切換え手段と、キャリブレーションモード時に前記各演算手段へ前記基準電圧を入力することによって最終段のユニット回路における前記第３の遅延手段から出力されるＤＣオフセット分ストアするメモリと、相関演算モード時に、前記メモリにストアされている前記ＤＣオフセット分を最終段のユニット回路における前記第３の遅延手段から出力される相関出力から減算することで、オフセット補正を行う第５の加算手段と、キャリブレーションモード時に出力される前記ＤＣオフセット分を前記メモリに導く一方、相関演算モード時に出力される前記相関出力を前記第５の加算器に導く第２の切換え手段とをさらに備えることを特徴とする。
【００３８】
上記の構成によれば、第１の切換え手段を切換えて、各演算手段に基準電圧を入力するキャリブレーションモードとすると、出力されてきた相関出力はＤＣオフセット分を現すことになり、これを第２の切換え手段を切換えることで、通常の相関演算モード時の出力ラインからメモリに入力し、ストアしておく。
【００３９】
したがって、前記通常の相関演算モード時には、第５の加算手段がそのストア値を相関出力から減算することで、前記ＤＣオフセット分を除去した高精度な相関出力を得ることができる。
【００４０】
さらにまた、本発明に係るフィルタ回路は、総ての第２の加算手段のビット数を、最終段の第２の加算手段のビット数と同一にするのではなく、初段から最終段まで段階的に前記ビット数を増加することを特徴とする。
【００４１】
上記の構成によれば、前段側の演算手段での量子化結果にその段における量子化結果を加算するカウント動作を行う第２の加算手段において、カウント値の小さい初段側のビット数を小さく、最終段側となるにつれて大きく設定する。
【００４２】
したがって、前記第２の加算手段は必要なビット数のみの構成となり、フリップフロップの回路規模を最小限にすることができる。
【００４３】
また、本発明に係るフィルタ回路は、前記量子化手段をコンパレータとし、２値または３値の量子化を行うことを特徴とする。
【００４４】
上記の構成によれば、前述のように前記量子化手段は低ビットであるので、構成の簡単なコンパレータで実現する。
【００４５】
さらにまた、本発明に係るフィルタ回路では、前記アナログ入力信号はスペクトラム拡散受信信号であり、前記係数は拡散符号であり、前記各演算手段は前記スペクトラム拡散受信信号と前記拡散符号との相関演算を行う相関演算器であり、スペクトラム拡散受信機に適用されて逆拡散を行うマッチトフィルタであることを特徴とする。
【００４６】
上記の構成によれば、一般に、ベースバンド処理をすべてデジタル処理にした場合、電力の多くはマッチトフィルタで消費されてしまうのに対して、前述のように構成していることによって、大部分の処理はアナログ処理となり、ベースバンド処理部における電力消費を大幅に削減することができるとともに、回路規模を小さくすることができる。
【００４７】
また、本発明に係るフィルタ回路では、前記演算手段の段数Ｍは、前記拡散符号の符号長Ｎの整数φ倍個分設けられていることを特徴とする。
【００４８】
上記の構成によれば、１シンボル周期（拡散符号の１周期）のφ倍で、前記相関出力を加算平均することができ、相関値の演算精度が良くなり、スペクトラム拡散通信における同期を、精度良く、かつ迅速に補足することができる。
【００４９】
さらにまた、本発明に係るフィルタ回路では、前記演算手段の段数Ｍは、Ｉ成分用とＱ成分用とのそれぞれに対して前記拡散符号の符号長Ｎ個分、すなわち２Ｎ個分設けられており、さらに振幅計算部を備えていることを特徴とする。
【００５０】
上記の構成によれば、スペクトラム拡散受信信号の同相成分（Ｉ成分）と直交成分（Ｑ成分）とのそれぞれと、前記拡散符号との相関演算を行い、その演算結果を、振幅計算部において、たとえば２乗和の平方根またはその近似値によって振幅値を計算することによって、複素マッチトフィルタを実現することができる。
【００５１】
したがって、このマッチトフイルタを含んだベースバンド処理部は、２系統のデータ列を同時に復調することができ、情報の伝送効率が良くなる。また、Ｉ成分とＱ成分との拡散符号が同じ場合には、前記係数器を共通化することで、Ｉ成分用とＱ成分用との２個のマッチトフィルタを個別に作成する場合に比べて、電力消費、回路規模とも少なくすることができる。
【００５２】
また、本発明に係るフィルタ回路では、前記Ｍ段の演算手段群がＫ組設けられており、同一段の演算手段には相互に同一の拡散符号が設定され、各組の演算手段群には、チップ周期Ｔｃの１／Ｋだけ相互に位相がずれたクロック信号が与えられ、さらに各群の最終段の演算手段からの相関出力を、前記Ｔｃ／Ｋ毎に順次選択して出力するマルチプレクサを備えていることを特徴とする。
【００５３】
上記の構成によれば、たとえばＫ＝２とすると、第１の系統の各演算手段と第２の系統の各演算手段とには、相互に位相がＴｃ／２だけずれたクロック信号が与えられる。最終段の演算手段のうち、前記クロック信号によって、スペクトラム拡散受信信号がサンプリングされて相関値の演算されている系統側の演算手段からの相関値が、マルチプレクサで選択されて、前記相関出力として出力される。
【００５４】
したがって、それぞれの演算手段が相関演算を行う周期を前記チップ周期Ｔｃ毎の低速度動作としても、１チップ周期Ｔｃの１／Ｋの時間間隔で、スペクトラム拡散受信信号のサンプリングが行われるので、時間的に細かく相関値の演算を行うことができる。
【００５５】
さらにまた、本発明に係るフィルタ回路では、前記演算手段は、前記Ｍ段の各段毎にＫ個が縦続接続されて構成されており、各段のＫ個の演算手段には、同一の前記係数が与えられるとともに、チップ周期Ｔｃの１／Ｋだけ相互に位相がずれたクロック信号が与えられることを特徴とする。
【００５６】
上記の構成によれば、たとえばＫ＝２とすると、同一の拡散符号を使用するＭ段の各段毎に２つの演算手段は、相互に位相がＴｃ／２だけずれたクロック信号に応答して、スペクトラム拡散受信信号をサンプリングして相関値の演算を交互に行う。
【００５７】
したがって、上記の構成に比べて、前記マルチプレクサを用いることなく、上記の構成と同様に、それぞれの演算手段が相関演算を行う周期を前記チップ周期Ｔｃ毎の低速度動作としても、１チップ周期Ｔｃの１／Ｋの時間間隔で、スペクトラム拡散受信信号のサンプリングが行われるので、時間的に細かく相関値の演算を行うことができるとともに、たとえばＫ＝２の場合にはデジタル加算値が１ビット、Ｋ＝４の場合には２ビット増加し、スペクトラム拡散受信信号の同期を精度良く補足することができる。
【００５８】
また、本発明に係るフィルタ回路は、前記アナログ入力信号がスペクトラム拡散受信信号であり、前記各演算手段が前記スペクトラム拡散受信信号と前記係数との相関演算を行う相関演算器であり、スペクトラム拡散受信機に適用されて逆拡散を行うマッチトフィルタであり、該マッチトフィルタが同期補足を行っていない空き時間に、前記係数を総て「１」として、アナログ入力信号の移動平均のアナログ／デジタル変換値を求めることを特徴とする。
【００５９】
上記の構成によれば、マッチトフィルタが同期補足を行っていない空き時間に、係数を総て「１」に切換えることによって、最終段の第２の加算手段からの出力がアナログ入力信号の移動平均値のアナログ／デジタル変換値を示すので、他の構成を全く変更することなく、該移動平均値のアナログ／デジタル変換値を求めることもできる。
【００６０】
さらにまた、本発明に係るフィルタ回路は、前記複数段のユニット回路が縦続接続されてなる基本列に対し、複数段のユニット回路が部分的に縦続接続されてなる複数の列をさらに追加して備え、その複数列間の相互に対応する段のユニット回路内の演算手段は相互に同一のサンプリングタイミングでのアナログ入力信号を演算に用い、前記相互に対応する段の係数の加算値が、その段に所望とすべき係数値となるように各並列ユニット回路間で分割されて設定され、追加された各列における初段のユニット回路には、前記複数段のユニット回路の初段ユニット回路と同様、前段のユニット回路までの量子化結果の総和として「０」が与えられるとともに、前記演算手段の演算結果に加算される値として基準値が与えられ、追加された１つの列における最終段のユニット回路には、当該列の最終段のユニット回路の前段のユニット回路までの量子化結果の総和と、追加された他の列の最終段のユニット回路から前段のユニット回路までの量子化結果の総和とを加算するとともに、その加算結果をアナログ入力信号のサンプリング周期だけ遅延させる補助ユニット回路と、前記複数段のユニット回路において前記補助ユニットに対応する段のユニット回路から最終段のユニット回路までの量子化結果の総和出力の遅延と同量の遅延を前記補助ユニット回路の出力に与える遅延調整手段とを備え、前記基本列には、前記遅延調整手段の出力と前記基本列の最終段のユニット回路の出力とを加算する第３の加算手段と、当該第３の加算手段の出力をアナログ入力信号のサンプリング周期だけ遅延させる第４の遅延手段とを備えていることを特徴とする。
【００６１】
上記の構成によれば、比較的大きい係数値が設定される段では、ユニット回路は複数個並列構成とされて、その段に所望とすべき係数値がそれらの各並列ユニット回路間で分割される。
【００６２】
したがって、各ユニット回路内で、その段でのアナログ演算結果と前段からのアナログ残差とを加算する加算器のダイナミックレンジを小さくすることができる。たとえば、ダイナミックレンジが３の加算器は、ダイナミックレンジが１の加算器に比べて、３〜５倍の電力を消費するので、単一の加算器を用いる場合に比べて、分割した並列ユニット回路内の加算器の電力消費の和は小さくすることができる。
【００６３】
また、本発明に係るフィルタ回路は、一方の列の演算結果を他方の列に合流させるにあたって、前記他方の列では、前記アナログ入力信号に対する乗算係数が０であるユニット回路を用い、該ユニット回路における乗算係数を１として、前記一方の列のアナログ残差を前記アナログ入力信号に代えて入力し、前段からのアナログ残差に加算することを特徴とする。
【００６４】
上記の構成によれば、一方の列の演算結果を他方の列に合流させるにあたって、アナログ入力信号に対する乗算係数が０のユニット回路は、如何なるアナログ入力信号が入力されても、その乗算結果は０であるので、該乗算係数が０であるユニット回路を用いる。ここで、前記一方の列のユニット回路の縦続接続が終了した次の段に、対応して他方の列に乗算係数が０であるユニット回路がない場合は、たとえば遅延器の縦続接続などによって、前記乗算係数が０であるさらに後段側のユニット回路を用いる。そして、前記乗算係数を１として、前記一方の列のアナログ残差を前記アナログ入力信号に代えて入力する。
【００６５】
したがって、合流される側のユニット回路の加算器では、本来、その段での乗算結果と、前段からのアナログ残差と、合流させるアナログ残差とを相互に加算する必要があり、他の段の加算器と同等のダイナミックレンジではオーバーフローを生じる虞があるのに対して、乗算係数が０であるユニット回路の加算器では、前段からのアナログ残差と、合流させるアナログ残差とを相互に加算するだけでよく、通常のユニット回路と同様に、前記オーバーフローの虞れをなくすことができる。
【００６６】
さらにまた、本発明に係るフィルタ回路では、前記アナログ入力信号は通信用受信機の受信信号または周波数変換された信号であり、前記係数は帯域制限フィルタの特性を決定する係数であり、前記各演算手段は前記通信用受信機の受信信号または周波数変換された信号と前記帯域制限フィルタの特性を決定する係数との相関演算を行う相関演算器であり、通信用受信機の受信系信号の変換部に適用される帯域制限フィルタであることを特徴とする。
【００６７】
上記の構成によれば、前記通信用受信機の受信系信号の変換部に適用される帯域制限フィルタでは、前記のような比較的大きい係数値を用いる必要があり、また前記ユニット回路の段数は１０〜２０程度である。
【００６８】
したがって、並列構成とすべき段が比較的前段側で、かつ縦続接続されるユニット回路の一部を前記合流のための特殊な構造にする必要がないように、ユニット回路の段数が最大の列の最後段のユニット回路の後方で合流を行う場合にも、並列回路側に設ける前記遅延器などは比較的少なくてすみ、好適である。
【００６９】
【発明の実施の形態】
本発明の実施の第１の形態について、図１に基づいて説明すれば、以下のとおりである。
【００７０】
図１は、本発明の実施の第１の形態のＦＩＲフィルタの電気的構成を示すブロック図である。このＦＩＲフィルタは、前記図１０で示すフィルタではなく、図１１で示すフィルタを基本構成としており、Ｎ段の相関演算ユニットＦｊ（ｊ＝１，２，…，Ｎ、総称するときは添字ｊは省略する。以下同じ。）が縦続接続されて構成されている。チップ周期Ｔｃでサンプリングされたタイミングｍでのアナログ入力信号Ｓｍは、総ての相関演算ユニットＦに共通に入力される。
【００７１】
各相関演算ユニットＦｊは、演算手段を構成する乗算器Ｍｊおよび係数器Ａｊと、第１の加算手段である加算器Ｋ１ｊと、量子化手段である量子化器Ｑｊと、第１の遅延手段である遅延器Ｄ１ｊと、第２の遅延手段である遅延器Ｄ２ｊと、デジタル／アナログ変換手段であるデジタル／アナログ変換器Ｃｊと、第２の加算手段である加算器Ｋ２ｊと、第３の遅延手段である遅延器Ｄ３ｊと、第３の加算手段である加算器Ｋ３ｊとを備えて構成されている。
【００７２】
なお、最終段の相関演算ユニットＦＮでは、遅延器Ｄ１Ｎ，Ｄ２Ｎおよびデジタル／アナログ変換器ＣＮは、省略されてもよく、この図１は、設計の簡略化などのために、総ての相関演算ユニットＦを同一構成とした例を示している。
【００７３】
各乗算器Ｍｊは、対応する係数器Ａｊに予め設定されている係数ａｊと前記アナログ入力信号Ｓｍとを相互に乗算し、その乗算結果は、加算器Ｋ１ｊにおいて、前段の相関演算ユニットＦｊ−１における後述するアナログ残差信号と相互に加算されて、量子化器Ｑｊで量子化される。なお、第１段目の相関演算ユニットＦ１における加算器Ｋ１１に入力されるアナログ残差信号は、基準電圧Ｖｒｅｆ（図１の例では接地レベル）となっている。
【００７４】
量子化器Ｑは、予め設定された基準レベルとアナログ加算値との大小を比較する１ビット出力のコンパレータで実現することができる。また、前記量子化器Ｑは、前記基準レベルを＋側と−側とにそれぞれ設定する３値出力のコンパレータなどであってもよく、このように低ビット出力で、低消費電力の量子化器である。
【００７５】
量子化器Ｑｊでの量子化結果は、カウンタなどで実現される加算器Ｋ２ｊにおいて、前段の相関演算ユニットＦｊ−１の加算器Ｋ２ｊ−１からの量子化結果と相互に加算され、遅延器Ｄ３ｊにおいて前記チップ周期Ｔｃだけ遅延された後、次段の相関演算ユニットＦｊ＋１の加算器Ｋ２ｊ＋１に出力される。
【００７６】
前記量子化器Ｑが前述のように３値出力の比較器である場合、加算器Ｋ２は、ｕｐ／ｄｏｗｎカウンタで実現することができる。その場合、前記量子化器Ｑの出力が、「＋１」であるときにはカウント値をインクリメントし、「−１」であるときにはカウント値をデンクリメントし、「０」であるときにはカウント動作を行わない。
【００７７】
また、前記量子化器Ｑｊでの量子化結果は、遅延器Ｄ２ｊにおいて前記チップ周期Ｔｃだけ遅延された後、デジタル／アナログ変換器Ｃｊに入力されてアナログ信号に変換され、加算器Ｋ３ｊにおいて、遅延器Ｄ１ｊで遅延された前記加算器Ｋ１ｊの出力から減算され、次段の相関演算ユニットＦｊ＋１への前記アナログ残差信号が作成される。
【００７８】
このように構成することによって、遅延器Ｄ３ｊからのデジタル出力および加算器Ｋ３ｊからのアナログ残差出力を合わせて考えると、時点ｍ＋１のアナログ入力信号Ｓｍ＋１に対して、第１段目の相関演算ユニットＦ１は、（Ｓｍ＋１＊ａ１）の部分相関値を出力する。時点ｍ＋２においては、時点ｍ＋１で出力された第１段目の相関演算ユニットＦ１での部分相関値は第２段目の相関演算ユニットＦ２に転送され、アナログ入力信号Ｓｍ＋２に対して該第２段目の相関演算ユニットＦ２は、（Ｓｍ＋１＊ａｌ）＋（Ｓｍ＋２＊ａ２）となる部分相関値の累算値を出力する。同時に第１段目の相関演算ユニットＦ１は、（Ｓｍ＋２＊ａ１）の部分相関値を出力する。
【００７９】
時点ｍ＋Ｎ−１においては、時点ｍ＋Ｎ−２で出力された部分相関値の累算値が最終の第Ｎ段目の相関演算ユニットＦＮに転送され、該相関演算ユニットＦＮは、（Ｓｍ＋１＊ａｌ）＋（Ｓｍ＋２＊ａ２）＋…＋（Ｓｍ＋Ｎ−１＊ａＮ）の累算値を出力する。同時に、第１段目の相関演算ユニットＦ１は、（Ｓｍ＋Ｎ−１＊ａｌ）の部分相関値を出力し、第２段目の相関演算ユニットＦ２は、（Ｓｍ＋Ｎ−２＊ａｌ）＋（Ｓｍ＋Ｎ−１＊ａ２）の累算値を出力する。
【００８０】
つまり、常に最終第Ｎ段目の相関演算ユニットＦＮのデジタル出力部分から、前記チップ周期Ｔｃ毎に、相関出力Ｏｍが出力される。
【００８１】
以上のように構成することによって、アナログ加算器Ｋ１ｊのダイナミックレンジは、対応する各相関演算ユニットＦｊで求められる部分相関値と、前段の相関演算ユニットＦｊ−１からの前記アナログ残差信号との加算値に対して飽和しないレベルであればよく、たとえば前記マッチトフィルタとして用いるようにＮ＝２５６段や５１２段の多段構成としても、該加算器Ｋ１の回路規模や電力消費を小さくすることができるとともに、部分相関値の累算値を高精度に、かつ後続回路での処理の簡単なデジタル出力で得ることができる。
【００８２】
本発明の実施の第２の形態について、図２に基づいて説明すれば、以下のとおりである。
【００８３】
図２は、本発明の実施の第２の形態のマッチトフィルタの電気的構成を示すブロック図である。このマッチトフィルタは、前述の図１で示すＦＩＲフィルタに類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このマッチトフィルタでは、前記第３の加算手段である加算器Ｋ３ｊ−１が、前記第１の加算手段である加算器Ｋ１ｊで共用されていることである。オペアンプなどを用いて実現されるアナログの加算器Ｋ１ｊは、３以上の入力に対しても相互に加減算を行うことができ、アナログ信号である前記デジタル／アナログ変換器Ｃｊ−１からの出力をこの加算器Ｋ１ｊで減算して、前記アナログ残差信号を求めることができる。
【００８４】
また、スペクトラム拡散受信機に適用されて逆拡散を行うマッチトフィルタであるので、前記係数器Ａｊは拡散符号生成手段となり、それぞれ拡散符号Ｐｊをストアしており、該拡散符号Ｐｊを前記乗算器Ｍｊにチップ周期Ｔｃ毎に出力する。前記拡散符号Ｐｊは、「＋１」または「−１」の２値であり、これに対して前記係数ａｊは、多値であってもよい。前記拡散符号Ｐｊは、時間経過に係わりなく、固定値であるけれども、通信エリアなどに対応して複数種類設定可能とし、それらの１つを選択使用するようにしてもよい。
【００８５】
さらにまた、前記アナログ入力信号Ｓｍはスペクトラム拡散受信信号Ｄｍとなり、前記乗算器Ｍｊは前記スペクトラム拡散受信信号Ｄｍと前記拡散符号Ｐｊとの相関演算を行う相関演算器となり、最終段の相関演算ユニットＦＮからの相関出力Ｏｍは、相関信号Ｒｍとなる。相関演算ユニットＦｊの段数Ｎは、前記拡散符号Ｐｊの符号長のＮ個分設けられている。
【００８６】
このようにして、前記図１で示す加算器Ｋ１の回路規模や電力消費を小さくすることができるとともに、部分相関値の累算値を高精度に、かつ後続回路での処理の簡単なデジタル出力で得ることができるＦＩＲフィルタで、スペクトラム拡散受信機に適用されて逆拡散を行う基本的なマッチトフィルタを実現することができる。
【００８７】
本発明の実施の第３の形態について、図３に基づいて説明すれば、以下のとおりである。
【００８８】
図３は、本発明の実施の第３の形態のマッチトフィルタの電気的構成を示すブロック図である。このマッチトフィルタは、前述の図２で示すマッチトフィルタに類似し、対応する部分には、同一の参照符号を付して、その説明を省略する。注目すべきは、このマッチトフィルタでは、一部の相関演算ユニットＦｉ（ｉ＝２，４，…，Ｎ−１）で、量子化器Ｑｉと、遅延器Ｄ２ｉと、デジタル／アナログ変換器Ｃｉと、加算器Ｋ３ｉとが省略されていることである。この図３の例では、１段おき、すなわち相関演算ユニットＦｊの段数Ｎに対して、Ｎ／２個が間引かれている。
【００８９】
間引かれている相関演算ユニットＦｉでは、乗算器Ｍｉが前記部分相関値を演算し、加算器Ｋ１ｉが前段の相関演算ユニットＦｉ−１からの前記アナログ残差信号との加算値を求め、その加算値が遅延器Ｄ１ｉにおいて前記チップ周期Ｔｃだけ遅延された後出力されるとともに、前段の相関演算ユニットＦｉ−１における量子化結果が遅延器Ｄ３ｉにおいて遅延されてスルー出力される。
【００９０】
前記間引きの度合いは、相関信号Ｒｍに必要な分解能に応じて決定することができ、前記１段おき、または２段おき等の等間隔であってもよく、またＦＩＲフィルタで、係数器Ａに設定されている係数ａが小さく、加算器Ｋ１の飽和の虞が小さい場合などであってもよい。
【００９１】
このようにして、相関演算ユニットＦｉでは、構成を簡略化することができる。ただし、最終段の相関演算ユニットＦＮの加算器Ｋ２Ｎで求められる累算値の最大出力が、前記図１や図２で示すように間引きが行われない場合においてＮカウントであるとすると、１段おきに間引かれる場合にはＮ／２カウントとなり、２段おきに間引かれる場合にはＮ／３カウントとなり、前記累算値の分解能が低くなる。したがって、要求される出力の分解能に合わせて、均等に間引くことによって、必要最小限の回路構成で、要求機能（分解能）を満足することができる。
【００９２】
本発明の実施の第４の形態について、図４に基づいて説明すれば、以下のとおりである。
【００９３】
図４は、本発明の実施の第４の形態のマッチトフィルタの電気的構成を示すブロック図である。このマッチトフィルタは、前述の図２で示すマッチトフィルタに類似し、対応する部分には、同一の参照符号を付して、その説明を省略する。注目すべきは、このマッチトフィルタでは、Ｈ＝Ｎ×φ（φは２以上の整数）個の相関演算ユニットＦｈ（ｈ＝１，２，…，Ｎ−１，Ｎ，Ｎ＋１，…，Ｈ−１，Ｈ）が設けられている。前記拡散符号Ｐｎは、φ回繰返されることになり、係数器Ａｈは、各相関演算ユニットＦｈ毎に、すなわちＨ個のタップ数だけ設けられてもよく、また各拡散符号Ｐｎ毎に１つ、すなわちφ個の相関演算ユニットで共用されてもよい。
【００９４】
このマッチトフィルタでは、１シンボル周期（ＰＮ符号１周期）のφ倍で、前記相関出力Ｒｍを加算平均することになる。すなわち、時点ｍ＋Ｈにおいては、第１段目の相関演算ユニットＦ１は、（Ｄｍ＋Ｈ＊Ｐｌ）の部分相関値を出力し、第２段目の相関演算ユニットＦ２は、（Ｄｍ＋Ｈ−１＊Ｐｌ）＋（Ｄｍ＋Ｈ＊Ｐ２）の累算値を出力し、最終Ｈ段目の相関演算ユニットＦＨは、（Ｄｍ＋１＊Ｐｌ）十（Ｄｍ＋２＊Ｐ２）＋…＋（Ｄｍ＋Ｎ＊ＰＮ）＋（Ｄｍ＋Ｎ＋１＊Ｐ１）＋…＋（Ｄｍ＋Ｈ−１＊ＰＮ−１）＋（Ｄｍ＋Ｈ＊ＰＮ）の累算値を出力する。
【００９５】
つまり、常に最終Ｈ段目の相関演算ユニットＦＨのデジタル出力部分から、前記チップ周期Ｔｃ毎に、加算平均された相関出力ＲｍAVが出力される。したがって、相関値の演算精度が良くなり、スペクトラム拡散通信における同期を、精度良く、かつ迅速に補足することができる。
【００９６】
図５は、本発明の実施の第５の形態のマッチトフィルタの電気的構成を示すブロック図である。このマッチトフィルタは、前述の図２で示すマッチトフィルタに類似し、対応する部分には、同一の参照符号を付して、その説明を省略する。注目すべきは、このマッチトフィルタでは、相関演算ユニットは、前述と同様に参照符Ｆｊで示す第１の系統と、添字ａを付して示す第２の系統との２系統設けられて、２倍のオーバーサンプリングを行うことである。第２の系統の構成は第１の系統と同一に構成されており、第２の系統の各相関演算ユニットＦｊａ内の構成要素には、第１の系統の対応する相関演算ユニットＦｊ内の構成要素と同一の参照符号に、前記添字ａを付して示す。ただし、オーバーサンプリングの倍数Ｋは、この図５の例の２に限らず、他の値であってもよいことは言うまでもない。
【００９７】
係数器Ａｊは、共通の拡散符号を用いる同じ段数の相関演算ユニットＦｊ，Ｆｊａ間で共用されている。また、第１の系統の各相関演算ユニットＦｊと第２の系統の各相関演算ユニットＦｊａとには、相互に位相がＴｃ／Ｋだけずれたクロック信号が与えられる。最終段の相関演算ユニットＦＮ，ＦＮａのうち、前記クロック信号によって、スペクトラム拡散受信信号Ｄｍがサンプリングされて相関値の演算されている系統側の相関演算ユニットからの相関値が、マルチプレクサＳＷで選択されて、前記相関信号Ｒｍとして出力される。
【００９８】
このように構成することによって、それぞれの系統の相関演算ユニットＦｊ，Ｆｊａが相関演算を行う周期を前記チップ周期Ｔｃ毎の低速度動作としても、Ｋ倍のオーバーサンプリングによる高精度な演算結果を得ることができる。
【００９９】
本発明の実施の第６の形態について、図６に基づいて説明すれば、以下のとおりである。
【０１００】
図６は、本発明の実施の第６の形態のマッチトフィルタの電気的構成を示すブロック図である。このマッチトフィルタは、前述の図５で示すマッチトフィルタに類似している。このマッチトフィルタでは、前記第１の系統の各相関演算ユニットＦｊには、スペクトラム拡散受信信号ＤｍのＩ信号成分ＤｍＩが与えられ、これを参照符ＦｊＩで示し、前記第２の系統の各相関演算ユニットＦｊａには、スペクトラム拡散受信信号ＤｍのＱ信号成分ＤｍＱが与えられ、これを参照符ＦｊＱで示す。相関演算ユニットＦｊＩ，ＦｊＱには、同一のクロック信号が与えられる。各系統の相関演算ユニットＦｊＩ，ＦｊＱからの相関信号ＲｍＩ，ＲｍＱは、振幅計算部Ｅにおいて、２乗和の平方根またはその近似値によって振幅値が計算され、その時点でのマッチトフィルタの振幅相関出力として、前記チップ周期Ｔｃ毎に出力される。
【０１０１】
このようにして、複素マッチトフィルタを実現することができる。
【０１０２】
この複素マッチトフィルタをオーバーサンプリング対応にするには、前記Ｉ信号成分ＤｍＩの系統の相関演算ユニットＦｊＩと、前記Ｑ信号成分ＤｍＱの系統の相関演算ユニットＦｊＱとのそれぞれに、前記図５で示す手法を適用すればよい。
【０１０３】
本発明の実施の第７の形態について、図７に基づいて説明すれば、以下のとおりである。
【０１０４】
図７は、本発明の実施の第７の形態のマッチトフィルタの電気的構成を示すブロック図である。このマッチトフィルタは、Ｋ（図７ではＫ＝２）倍のオーバーサンプリングを行うものであり、その基本構成は、前述の図２で示すマッチトフィルタに基づいている。各係数器Ａｊは、前記チップ周期Ｔｃ毎に拡散符号Ｐｊを出力する。相関演算ユニットはＮ×Ｋ個設けられており、各拡散符号Ｐｊ毎に、Ｆｊ１，Ｆｊ２，…，ＦｊＫとなっており、それらが縦続接続されている。
【０１０５】
また、前記図５のマッチトフィルタと同様に、各相関演算ユニットＦｊ１，Ｆｊ２，…，ＦｊＫには、相互に位相がＴｃ／Ｋだけずれたクロック信号が与えられる。したがって、時点ｍで相関演算ユニットＦｊ１が相関演算を行っているとすると、その時点ｍからＴｃ／Ｋだけ経過した時点ｍ＋１では相関演算ユニットＦｊ２が相関演算を行う…。
【０１０６】
このように構成することによって、前記マルチプレクサＳＷを用いることなく、チップ周期Ｔｃの１／Ｋで、最終段の相関演算ユニットＦＮＫから、前記相関信号Ｒｍを出力することができる。また、オーバーサンプリングが加算されるので、たとえばＫ＝２の場合にはデジタル加算値が１ビット、Ｋ＝４の場合には２ビット増加し、スペクトラム拡散受信信号の同期を精度良く補足することができる。
【０１０７】
本発明の実施の第８の形態について、図８に基づいて説明すれば、以下のとおりである。
【０１０８】
図８は、本発明の実施の第８の形態のマッチトフィルタの電気的構成を示すブロック図である。このマッチトフィルタは、前述の図２で示すマッチトフィルタに類似している。このマッチトフィルタは、最終段の相関演算ユニットＦＮで残ったアナログ残差まで用いて、高精度な相関信号Ｒｍを求めるものである。
【０１０９】
前記最終段の相関演算ユニットＦＮのデジタル／アナログ変換器ＣＮからの出力は、第４の加算手段である加算器Ｋ０において、該相関演算ユニットＦＮの遅延器Ｄ１Ｎを介する部分相関値から減算された後、アナログ／デジタル変換手段である高分解能のアナログ／デジタル変換器Ｃ０においてアナログ／デジタル変換される。したがって、前記最終段の相関演算ユニットＦＮの遅延器Ｄ３Ｎからの上位ビットの相関出力Ｒｍ１と、前記アナログ／デジタル変換器Ｃ０からの下位ビットの相関出力Ｒｍ２とが前記相関出力Ｒｍとなる。このようにして、高精度な相関出力Ｒｍを得ることができる。
【０１１０】
本発明の実施の第９の形態について、図９に基づいて説明すれば、以下のとおりである。
【０１１１】
図９は、本発明の実施の第９の形態のマッチトフィルタの電気的構成を示すブロック図である。このマッチトフィルタは、前述の図２で示すマッチトフィルタに基づいている。このマッチトフィルタは、ＤＣオフセットを補正するものである。
【０１１２】
このため、各相関演算ユニットＦｊの乗算器Ｍｊにスペクトラム拡散受信信号Ｄｍを供給する信号ラインには、第１の切換え手段であるマルチプレクサＧ１が介在されており、最終段の相関演算ユニットＦＮの遅延器Ｄ３Ｎからの出力ラインにも、第２の切換え手段であるマルチプレクサＧ２が介在されている。また、前記ＤＣオフセット分ΔＲｍをストアするメモリＧ３と、前記遅延器Ｄ３Ｎからの前記ＤＣオフセット分ΔＲｍを含む相関出力Ｒｍ’から、前記ＤＣオフセット分ΔＲｍを減算する第５の加算手段である加算器ＫＣとが設けられている。
【０１１３】
動作は、マッチトフィルタのＤＣオフセットを測定するキャリブレーションモードと、相関出力を測定する相関演算モードとに分かれる。前記キャリブレーションモードでは、マルチプレクサＧ１によって前記スペクトラム拡散受信信号Ｄｍに代えて基準電圧ＶCAL を乗算器Ｍｊの入力信号とした状態で相関演算を行い、その出力値を前記ＤＣオフセット分ΔＲｍとして、マルチプレクサＧ２を介してデジタルメモリＧ３にストアする。理論的には、入力が前記基準電圧ＶCAL の場合の相関出力は０となるように設定されており、この場合の相関出力が前記ＤＣオフセット分ΔＲｍであるとみなせる。
【０１１４】
相関演算モードでは、マルチプレクサＧ１はスペクトラム拡散受信信号Ｄｍを乗算器Ｍｊの入力信号として相関演算を行い、その相関出力Ｒｍ’がマルチプレクサＧ２を介して加算器ＫＣに与えられ、該加算器ＫＣによって前記ＤＣオフセット分ΔＲｍを減算する。このようにして、ＤＣオフセット分ΔＲｍを除去した高精度な相関出力Ｒｍを得ることができる。
【０１１５】
なお、前記部分相関値を累算してゆく加算器Ｋ２ｊは総てが同一の構成でなくてもよく、たとえばＮ＝２５６とすると、加算器Ｋ２１は１ビットカウンタ、加算器Ｋ２２，Ｋ２３は２ビットカウンタ、加算器Ｋ２４〜Ｋ２７は３ビットカウンタ、加算器Ｋ２８〜Ｋ２１５は４ビットカウンタ、加算器Ｋ２１６〜Ｋ２３１は５ビットカウンタ、加算器Ｋ２３２〜Ｋ２６３は６ビットカウンタ、加算器Ｋ２６４〜Ｋ２１２７は７ビットカウンタ、加算器Ｋ２１２８〜Ｋ２２５５は８ビットカウンタ、加算器Ｋ２２５６は９ビットカウンタとする。
【０１１６】
このように構成した場合、必要なフリップフロップの総数は、
（ｌｂｉｔ＋２×２ｂｉｔ＋４×３ｂｉｔ＋８×４ｂｉｔ＋１６×５ｂｉｔ＋３２×６ｂｉｔ＋６４×７ｂｉｔ＋１２８×８ｂｉｔ＋９ｂｉｔ）×２
＝３６０４
とすることができるのに対して、総ての加算器Ｋ２１〜Ｋ２２５６を９ビットカウンタで構成した場合、必要なフリップフロップの総数が、
（２５６×９ｂｉｔ）×２＝４６０８
であるので、フリップフロップの総数を２２％削減することができる。
【０１１７】
また、上記図２〜図９のマッチトフィルタの構成において、該マッチトフィルタが同期補足を行っていない空き時間に、総ての係数器Ａ１〜ＡＮに「１」を設定することによって、時点ｍ＋Ｎ−１での相関出力Ｒｍとして、（Ｓｍ＋１＋Ｓｍ＋２＋…＋Ｓｍ＋Ｎ−１）を出力する。すなわち、前記チップ周期Ｔｃ毎に、Ｎ個のサンプリング値の移動平均されたアナログ／デジタル変換値を出力することもできる。
【０１１８】
本発明の実施の第１０の形態について、図１０〜図１２に基づいて説明すれば、以下のとおりである。
【０１１９】
図１０は、本発明の実施の第１０の形態のＦＩＲフィルタの電気的構成を示すブロック図である。このＦＩＲフィルタは、通信用受信機の受信系信号の変換部に適用される帯域制限フィルタとして用いられ、相関演算ユニットＦの段数は１０〜２０程度である。なお、図１０では、図面の簡略化のために、各相関演算ユニットＦは、演算手段を構成する乗算器Ｍおよび係数器Ａと、第２の加算手段である加算器Ｋ２と、第３の遅延手段である遅延器Ｄ３とで代表して示している。
【０１２０】
注目すべきは、このＦＩＲフィルタでは、複数ｊ（図１０では８）段の相関演算ユニットＦｊの縦続接続が、部分的に複数（図１０では３）列形成されることである。本来、このＦＩＲフィルタでは、前記帯域制限フィルタを実現するにあたって、図１１で示すように、第１段目の相関演算ユニットＦ１から、最終第８段目の相関演算ユニットＦ８までの直列回路で、相関演算ユニットＦ４〜Ｆ６には係数「３」を設定する必要があるのに対して、相関演算ユニットＦ４と並列にＦ４１，Ｆ４２、相関演算ユニットＦ５と並列にＦ５１，Ｆ５２、相関演算ユニットＦ６と並列にＦ６１，Ｆ６２を設け、それらの総ての係数を「１」としている。すなわち、相互に対応する段の係数の加算値が、その段に所望とすべき係数値となるように、並列の各相関演算ユニットＦ４，Ｆ４１，Ｆ４２；Ｆ５，Ｆ５１，Ｆ５２；Ｆ６，Ｆ６１，Ｆ６２間で分割されている。
【０１２１】
追加された前記各相関演算ユニットＦ４１，Ｆ４２；Ｆ５１，Ｆ５２；Ｆ６１，Ｆ６２にも、前記相関演算ユニットＦ１〜Ｆ８と同様に、アナログ入力信号Ｓｍが与えられる。そのアナログ入力信号Ｓｍを、相関演算ユニットＦ４１，Ｆ４２はＦ４と、相関演算ユニットＦ５１，Ｆ５２はＦ５と、相関演算ユニットＦ６１，Ｆ６２はＦ６と、それぞれ同一のサンプリングタイミングで取込み、演算を行う。
【０１２２】
ユニットＦ７１，Ｆ９は、分割した並列回路の演算結果を合流させるために設けられており、またユニットＦ８１は、タイミング合わせのために設けられている。すなわち、前記ユニットＦ８１は、前記タイミング合わせのための遅延器Ｄ３８１から構成され、前記ユニットＦ９は、前記ユニットＦ８１の遅延器Ｄ３８１からのデジタル出力と、前段の相関演算ユニットＦ８からのデジタル出力とを加算する加算器Ｋ２９と、遅延器Ｄ３９とを備えて構成されている。
【０１２３】
図１２は、前記ユニットＦ７１の具体的な一構成例を示すブロック図である。相関演算ユニットＦ６２は、残余の相関演算ユニットＦ４２，Ｆ５２；Ｆ１〜Ｆ８等と同様に構成されており、遅延器Ｄ３６２からのデジタル出力は、該ユニットＦ７１において、前段の相関演算ユニットＦ６１の遅延器Ｄ３６１（図示せず）からのデジタル出力と量子化器Ｑ７１の量子化結果とを加算する加算器Ｋ２７１の前段に設けられた加算器Ｋ４７１で、予め前記相関演算ユニットＦ６１からのデジタル出力と加算された後、前記加算器Ｋ２７１に入力される。
【０１２４】
以上のように構成することによって、相関演算ユニットＦ４〜Ｆ６内で、その段でのアナログ演算結果と前段からのアナログ残差とを加算する加算器Ｋ１４〜Ｋ１６のダイナミックレンジを小さくすることができる。すなわち、前記係数「３」に対して、前記加算器Ｋ１４〜Ｋ１６を残余の加算器Ｋ１１〜Ｋ１３；Ｋ１７，Ｋ１８と同様に構成すると、飽和してしまう虞がある。特に、相関演算ユニットＦ４よりもＦ５、さらにＦ６というように、大きい係数が連続する場合に、その可能性が高くなる。このため、前記加算器Ｋ１１〜Ｋ１３；Ｋ１７，Ｋ１８のダイナミックレンジを１とすると、加算器Ｋ１４〜Ｋ１６のダイナミックレンジは３とする必要がある。
【０１２５】
たとえば、ダイナミックレンジが３の加算器は、ダイナミックレンジが１の加算器に比べて、３〜５倍の電力を消費するので、単一の加算器Ｋ１４〜Ｋ１６を用いる場合に比べて、分割した並列の相関演算ユニットＦ４１〜Ｆ６１；Ｆ４２〜Ｆ６２内の加算器Ｋ１４１〜Ｋ１６１；Ｋ１４２〜Ｋ１６２（Ｋ１４１〜Ｋ１６１；Ｋ１４２〜Ｋ１５２は図示せず）と合わせても、電力消費の総計を小さくすることができる。したがって、大きな係数を扱う場合にも、上記のような並列回路構成とすることによって、電力消費を削減することができる。
【０１２６】
係数には、前記「３」に限らず、残余の相関演算ユニットＦ１〜Ｆ３；Ｆ７，Ｆ８の係数よりも大きい任意の数が選ばれる。その場合、その係数を該相関演算ユニットＦ１〜Ｆ３；Ｆ７，Ｆ８の係数で除算した値（余りがあるときには繰上げ）とすることによって、前記のように総ての相関演算ユニットＦの加算器Ｋ１のダイナミックレンジを小さく揃えることができる。
【０１２７】
前記ユニットＦ７１は、回路構成を規格化して設計を簡略化するために、前記加算器Ｋ４７１を除いて、残余の相関演算ユニットＦ１〜Ｆ８；Ｆ４１〜Ｆ６１等と同様に構成されているけれども、ユニットＦ９と同様に、加算器および遅延器から成る構成であってもよい。
【０１２８】
本発明の実施の第１１の形態について、図１３および図１４に基づいて説明すれば、以下のとおりである。
【０１２９】
図１３は、前記ユニットＦ７１の他の構成例を示すブロック図である。相関演算ユニットＦ６２の加算器Ｋ３６２からのアナログ残差出力は、加算用の前記ユニットＦ７１の乗算器Ｍ７１に入力される。入力されたアナログ残差は、係数器Ａ７１に設定されている係数「１」と乗算された後、加算器Ｋ１７１において、前段の相関演算ユニットＦ６１からのアナログ残差出力に加算される。デジタル出力は、前記図１２の構成と同様に、加算器Ｋ４７１で加算される。前記ユニットＦ９も、このユニットＦ７１と同様に、ユニットＦ８１からのデジタル出力だけでなく、アナログ残差も加算するようにしてもよい。
【０１３０】
また、図１４は、前記ユニットＦ７１のさらに他の構成例を示すブロック図である。前述の図１３の構成に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。この例では、前記係数器Ａ７１の係数が「１」であるので、前記乗算器Ｍ７１および係数器Ａ７１が設けられておらず、前記相関演算ユニットＦ６２の加算器Ｋ３６２からのアナログ残差出力は、直接加算器Ｋ１７１に入力される。
【０１３１】
これら図１２〜図１４で示す構成は何れが選択されてもよく、加算器Ｋ１７１のオーバフローの虞をなくし、該加算器Ｋ１７１のダイナミックレンジを残余の加算器Ｋ１１〜Ｋ１８等と等しくするのであれば前記図１２で示す構成が選択され、前記オーバフローの可能性が少なく、アナログ残差まで考慮するのであれば前記図１３または図１４で示す構成が選択される。そして、図１３の構成と図１４の構成とは、回路構成を簡略化するのであれば図１４の構成が選択され、回路構成を規格化して設計を簡略化するのであれば図１３の構成が選択されればよい。
【０１３２】
本発明の実施の第１２の形態について、図１５および図１６に基づいて説明すれば、以下のとおりである。
【０１３３】
図１５は、本発明の実施の第１２の形態のＦＩＲフィルタの電気的構成を示すブロック図であり、前述の図１０の構成に類似し、対応する部分には同一の参照符号を付して示す。注目すべきは、このＦＩＲフィルタでは、相関演算を行っている相関演算ユニットＦａで合流が行われることである。この相関演算ユニットＦａの係数は「１」であり、したがって相関演算ユニットＦ７は、本来、係数が「２」である。
【０１３４】
図１６は、前記相関演算ユニットＦａの具体的な一構成例を示すブロック図である。この相関演算ユニットＦａは、前述のユニットＦ７１に類似している。該相関演算ユニットＦａの加算器Ｋ１７１ａは、前段の相関演算ユニットＦ６１の加算器Ｋ３６１（図示せず）からのアナログ残差出力と、乗算器Ｍ７１でのアナログ演算結果と、相関演算ユニットＦ６２の加算器Ｋ３６２からのアナログ残差出力とを相互に加算する。
【０１３５】
以上のように構成することによって、前記マッチトフィルタのように縦続段数が比較的大きくなるフィルタにおいて、比較的前段側で大きな係数が必要となって並列構成となっても、所望の段で合流させることができ、最終段まで遅延器を接続してゆく必要はなく、回路構成を比較的小さくすることができる。
【０１３６】
本発明の実施の第１３の形態について、図１７に基づいて説明すれば、以下のとおりである。
【０１３７】
図１７は、本発明の実施の第１３の形態のＦＩＲフィルタの電気的構成を示すブロック図であり、前述の図１０および図１５の構成に類似し、対応する部分には同一の参照符号を付して示す。注目すべきは、このＦＩＲフィルタでは、アナログ入力信号Ｓｍに対する乗算係数が０である相関演算ユニットＦｂは、如何なるアナログ入力信号Ｓｍが入力されても、その乗算結果は０であるので、これを利用する。すなわち、該相関演算ユニットＦｂにおける乗算係数を１として、他方の列のユニットＦ６１からのアナログ残差を前記アナログ入力信号Ｓｍに代えて入力し、前段からのアナログ残差に加算する。
【０１３８】
該相関演算ユニットＦｂには、前記図１３または図１４で示すユニットＦ７１を用いればよい。並列回路の最終段のユニットＦ６１の直後に、このような乗算係数が０である相関演算ユニットがない場合は、たとえば遅延器の縦続接続などによって、前記乗算係数が０であるさらに後段側の相関演算ユニットが用いられる。
【０１３９】
以上のように構成することによって、合流される側の相関演算ユニットＦｂの加算器Ｋ１７１では、本来、その段での乗算結果と、前段からのアナログ残差と、合流させるアナログ残差とを相互に加算する必要があり、他の段の加算器と同等のダイナミックレンジではオーバーフローを生じる虞があるのに対して、乗算係数が０であるので、前段からのアナログ残差と、合流させるアナログ残差とを相互に加算するだけでよく、通常の相関演算ユニットＦ１〜Ｆ６，Ｆ８等と同様に、前記オーバーフローの虞れをなくすことができる。
【０１４０】
【発明の効果】
本発明に係るフィルタ回路は、以上のように、複数段のユニット回路が相互に縦続接続され、各ユニット回路内の演算手段が同一サンプリングタイミングでのアナログ入力信号と該各演算手段毎に予め設定されている係数との演算結果を順次後段側のユニット回路へ転送して、その段での演算結果と相互に加算することによって、最終段のユニット回路からは、総ての係数とその係数個分の連続する時系列アナログサンプリング信号との演算結果の累算値が求められるようにし、その累算値をデジタルデータに変換して出力するようにしたフィルタ回路において、前記係数値などから、前記累算値が所定値より大きくなる最終段以外の任意の段のユニット回路で、前記累算値を低ビット量子化し、その量子化結果と、前記累算値から前記量子化結果のデジタル／アナログ変換値を減算した残差分のアナログ信号とを出力する。
【０１４１】
それゆえ、前記累算値を求める加算手段のダイナミックレンジは、各ユニット回路内で求められる部分相関値と、前段のユニット回路からの前記残差分のアナログ信号との加算値に対して飽和しないレベルであればよく、マッチトフィルタとして用いるように多段構成としても、該加算手段の回路規模や電力消費を小さくすることができるとともに、高分解能で、高速なアナログ／デジタル変換器を使用しなくても、部分相関値の累算値を高精度に、かつ後続回路での処理の簡単なデジタル出力で得ることができる。
【０１４２】
さらにまた、本発明に係るフィルタ回路は、以上のように、複数段のユニット回路が相互に縦続接続され、各ユニット回路内の演算手段が同一サンプリングタイミングでのアナログ入力信号と該各演算手段毎に予め設定されている係数との演算結果を順次後段側のユニット回路へ転送して、その段での演算結果と相互に加算することによって、最終段のユニット回路からは、総ての係数とその係数個分の連続する時系列アナログサンプリング信号との演算結果の累算値が求められるようにし、その累算値をデジタルデータに変換して出力するようにしたフィルタ回路において、前記係数値などから、前記累算値が所定値より大きくなる最終段以外の任意の段のユニット回路からは、前記累算値を、該累算値を量子化したデジタルデータと、該累算値から量子化結果のアナログ変換値を減算した残差分のアナログデータとの合算値で表す。
【０１４３】
それゆえ、前記累算値を求める加算手段のダイナミックレンジは、各ユニット回路内で求められる部分相関値と、前段のユニット回路からの前記残差分のアナログ信号との加算値に対して飽和しないレベルであればよく、マッチトフィルタとして用いるように多段構成としても、該加算手段の回路規模や電力消費を小さくすることができるとともに、高分解能で、高速なアナログ／デジタル変換器を使用しなくても、部分相関値の累算値を高精度に、かつ後続回路での処理の簡単なデジタル出力で得ることができる。
【０１４４】
また、本発明に係るフィルタ回路は、以上のように、複数段のユニット回路が相互に縦続接続され、各ユニット回路内の演算手段が同一サンプリングタイミングでのアナログ入力信号と該各演算手段毎に予め設定されている係数との演算を行い、その演算結果をチップ周期で順次後段側のユニット回路へ転送して、その段での演算結果と相互に加算することによって、最終段のユニット回路からは、総ての係数とその係数個分の連続する時系列アナログサンプリング信号との演算結果の累算値が求められるようにし、その累算値をデジタルデータに変換して出力するようにしたフィルタ回路において、前記係数値などから、自段における演算結果を、転送されてきた前段の出力と相互に加算する第１の加算手段で求められる演算結果の累算値が所定値より大きくなる任意の段および最終段で、前記累算値を量子化手段で低ビット量子化し、後段側へは、その量子化結果を第２の加算手段で加算して出力するとともに、第３の加算手段で前記累算値から前記量子化結果のデジタル／アナログ変換値を減算し、その残差分のアナログ信号を出力する。
【０１４５】
それゆえ、第１の加算手段のダイナミックレンジは、対応する演算手段で求められる部分相関値と、前段の第３の加算手段からの前記残差分のアナログ信号との加算値に対して飽和しないレベルであればよく、マッチトフィルタとして用いるように多段構成としても、該第１の加算手段の回路規模や電力消費を小さくすることができるとともに、高分解能で、高速なアナログ／デジタル変換器を使用しなくても、部分相関値の累算値を高精度に、かつ後続回路での処理の簡単なデジタル出力で得ることができる。
【０１４６】
さらにまた、本発明に係るフィルタ回路は、以上のように、複数段のユニット回路が相互に縦続接続され、各ユニット回路内の演算手段が同一サンプリングタイミングでのアナログ入力信号と該各演算手段毎に予め設定されている係数との演算を行い、その演算結果をチップ周期で順次後段側のユニット回路へ転送して、その段での演算結果と相互に加算することによって、最終段のユニット回路からは、総ての係数とその係数個分の連続する時系列アナログサンプリング信号との演算結果の累算値が求められるようにし、その累算値をデジタルデータに変換して出力するようにしたフィルタ回路において、前記係数値などから、自段における演算結果を、転送されてきた前段の出力と相互に加算する第１の加算手段で求められる演算結果の累算値が所定値より大きくなる任意の段および最終段で、前記累算値を量子化手段で低ビット量子化し、後段側へは、その量子化結果を第２の加算手段で加算して出力するとともに、前記第１の加算手段からのアナログ信号と、デジタル／アナログ変換手段によって求めた前記量子化結果のアナログ変換値とを出力し、次段の第１の加算手段で減算させる。
【０１４７】
それゆえ、第１の加算手段のダイナミックレンジは、対応する演算手段で求められる部分相関値と、前段のユニット回路からの残差分のアナログ信号との加算値に対して飽和しないレベルであればよく、マッチトフィルタとして用いるように多段構成としても、該第１の加算手段の回路規模や電力消費を小さくすることができるとともに、高分解能で、高速なアナログ／デジタル変換器を使用しなくても、部分相関値の累算値を高精度に、かつ後続回路での処理の簡単なデジタル出力で得ることができる。
【０１４８】
また、本発明に係るフィルタ回路は、以上のように、前記任意の段を予め定める段数おきの段として、前記低ビット量子化による部分相関値を演算する構成を総ての段のユニット回路に設けるのではなく、等間隔に間引いて設ける。
【０１４９】
それゆえ、アナログ計算量が偏らないようにして、要求分解能を満足しつつ、必要最小限の構成で、低消費電力に、相関値の演算を行うことができる。
【０１５０】
さらにまた、本発明に係るフィルタ回路は、以上のように、最終段の演算手段で量子化できなかったアナログ残差を、高分解能のアナログ／デジタル変換手段によってデジタル変換し、相関出力の一部として用いる。
【０１５１】
それゆえ、前記最終段のユニット回路の第２の加算手段からの上位ビットの相関出力と、前記アナログ／デジタル変換手段からの下位ビットの相関出力とを合わせて実際の相関出力を形成するので、高精度な相関出力を得ることができる。
【０１５２】
また、本発明に係るフィルタ回路は、以上のように、キャリブレーションモード時に、アナログ入力信号に代えて基準電圧を入力し、現れたＤＣオフセット分をメモリにストアしておき、相関演算モード時には、前記メモリにストアされている前記ＤＣオフセット分を最終段の演算手段の相関出力から減算してオフセット補正を行う。
【０１５３】
それゆえ、前記ＤＣオフセット分を除去した高精度な相関出力を得ることができる。
【０１５４】
さらにまた、本発明に係るフィルタ回路は、以上のように、前段側の演算手段での量子化結果にその段における量子化結果を加算するカウント動作を行う第２の加算手段において、カウント値の小さい初段側のビット数を小さく、最終段側となるにつれて大きく設定する。
【０１５５】
それゆえ、前記第２の加算手段は必要なビット数のみの構成となり、フリップフロップの回路規模を最小限にすることができる。
【０１５６】
また、本発明に係るフィルタ回路は、以上のように、前記量子化手段をコンパレータとし、２値または３値の量子化を行う。
【０１５７】
それゆえ、低ビットの前記量子化手段の構成を、簡単にすることができる。
【０１５８】
さらにまた、本発明に係るフィルタ回路は、以上のように、前記アナログ入力信号をスペクトラム拡散受信信号とし、前記係数を拡散符号とし、前記各演算手段を前記スペクトラム拡散受信信号と前記拡散符号との相関演算を行う相関演算器としたマッチトフィルタとする。
【０１５９】
それゆえ、前述のように構成していることによって、大部分の処理がアナログ処理となり、マッチトフィルタとして、ベースバンド処理部における電力消費を大幅に削減することができるとともに、回路規模を小さくすることができる。
【０１６０】
また、本発明に係るフィルタ回路は、以上のように、前記演算手段の段数Ｍを、前記拡散符号の符号長Ｎの整数φ倍とする。
【０１６１】
それゆえ、１シンボル周期（拡散符号の１周期）のφ倍で、前記相関出力を加算平均することができ、相関値の演算精度が良くなり、スペクトラム拡散通信における同期を、精度良く、かつ迅速に補足することができる。
【０１６２】
さらにまた、本発明に係るフィルタ回路は、以上のように、前記演算手段を、Ｉ成分用とＱ成分用とのそれぞれに対して前記拡散符号の符号長Ｎ個ずつ備え、スペクトラム拡散受信信号の同相成分（Ｉ成分）と直交成分（Ｑ成分）とのそれぞれと前記拡散符号との相関演算を行い、その演算結果を振幅計算部において振幅値に計算し、複素マッチトフィルタを実現する。
【０１６３】
それゆえ、２系統のデータ列を同時に復調することができ、情報の伝送効率を良くすることができる。またＩ成分とＱ成分との拡散符号が同じ場合には、前記係数器を共通化することで、Ｉ成分用とＱ成分用との２個のマッチトフィルタを個別に作成する場合に比べて、電力消費、回路規模とも少なくすることができる。
【０１６４】
また、本発明に係るフィルタ回路は、以上のように、Ｍ段の演算手段群をＫ組設け、同一段の演算手段には相互に同一の拡散符号を設定し、各組の演算手段群をチップ周期Ｔｃの１／Ｋだけ相互に位相がずれたクロック信号で駆動して、各群の最終段の演算手段からの相関出力を、マルチプレクサで前記Ｔｃ／Ｋ毎に順次選択して出力することでＫ倍のオーバーサンプリングを実現する。
【０１６５】
それゆえ、それぞれの演算手段が相関演算を行う周期を前記チップ周期Ｔｃ毎の低速度動作としても、時間的に細かく相関値の演算を行うことができ、スペクトラム拡散受信信号の同期を精度良く補足することができる。
【０１６６】
さらにまた、本発明に係るフィルタ回路は、以上のように、前記演算手段を、前記Ｍ段の各段毎にＫ個を縦続接続して構成し、各演算手段を、チップ周期Ｔｃの１／Ｋだけ相互に位相がずれたクロック信号で駆動することによって、Ｋ倍のオーバーサンプリングを実現する。
【０１６７】
それゆえ、上記の構成に比べて、前記マルチプレクサを用いることなく、時間的に細かく相関値の演算を行うことができるとともに、デジタル加算値のビット数が増加し、スペクトラム拡散受信信号の同期を精度良く補足することができる。
【０１６８】
また、本発明に係るフィルタ回路は、以上のように、マッチトフィルタが同期補足を行っていない空き時間に、係数を総て「１」として、アナログ入力信号の移動平均のアナログ／デジタル変換値を求める。
【０１６９】
それゆえ、他の構成を全く変更することなく、該移動平均値のアナログ／デジタル変換値を求めることもできる。
【０１７０】
さらにまた、本発明に係るフィルタ回路は、以上のように、比較的大きい係数値が設定される段では、ユニット回路を複数個並列構成とし、その段に所望とすべき係数値をそれらの各並列ユニット回路間で分割する。
【０１７１】
それゆえ、各ユニット回路内で、その段でのアナログ演算結果と前段からのアナログ残差とを加算する加算器のダイナミックレンジを小さくすることができ、単一の加算器を用いる場合に比べて、分割した並列ユニット回路内の加算器の電力消費の和を小さくすることができる。
【０１７２】
また、本発明に係るフィルタ回路は、以上のように、一方の列の演算結果を他方の列に合流させるにあたって、アナログ入力信号に対する乗算係数が０のユニット回路を用い、前記乗算係数を１として、前記一方の列のアナログ残差を前記アナログ入力信号に代えて入力する。
【０１７３】
それゆえ、合流される側のユニット回路の加算器は、前段からのアナログ残差と、合流させるアナログ残差とを相互に加算するだけでよく、通常のユニット回路の加算器と同様に、オーバーフローの虞れをなくすことができる。
【０１７４】
さらにまた、本発明に係るフィルタ回路は、以上のように、比較的大きい係数値を用いる必要があり、また前記ユニット回路の段数が１０〜２０程度である通信用受信機の受信系信号の変換部に適用される。
【０１７５】
それゆえ、並列構成とすべき段が比較的前段側で、かつ縦続接続されるユニット回路の一部を前記合流のための特殊な構造にする必要がないように、ユニット回路の段数が最大の列の最後段のユニット回路の後方で合流を行う場合にも、並列回路側に設ける遅延器などは比較的少なくてすみ、好適である。
【図面の簡単な説明】
【図１】 本発明の実施の第１の形態のＦＩＲフィルタの電気的構成を示すブロック図である。
【図２】 本発明の実施の第２の形態のマッチトフィルタの電気的構成を示すブロック図である。
【図３】 本発明の実施の第３の形態のマッチトフィルタの電気的構成を示すブロック図である。
【図４】 本発明の実施の第４の形態のマッチトフィルタの電気的構成を示すブロック図である。
【図５】 本発明の実施の第５の形態のマッチトフィルタの電気的構成を示すブロック図である。
【図６】 本発明の実施の第６の形態のマッチトフィルタの電気的構成を示すブロック図である。
【図７】 本発明の実施の第７の形態のマッチトフィルタの電気的構成を示すブロック図である。
【図８】 本発明の実施の第８の形態のマッチトフィルタの電気的構成を示すブロック図である。
【図９】 本発明の実施の第９の形態のマッチトフィルタの電気的構成を示すブロック図である。
【図１０】 本発明の実施の第１０の形態のＦＩＲフィルタの電気的構成を示すブロック図である。
【図１１】 図１０で示すＦＩＲフィルタの原型構成を示すブロック図である。
【図１２】 図１０で示すＦＩＲフィルタにおけるユニットの具体的な一構成例を示すブロック図である。
【図１３】 本発明の実施の第１１の形態のユニットの他の構成例を示すブロック図である。
【図１４】 図１３で示すユニットのさらに他の構成例を示すブロック図である。
【図１５】 本発明の実施の第１２の形態のＦＩＲフィルタの電気的構成を示すブロック図である。
【図１６】 図１５で示すＦＩＲフィルタにおける相関演算ユニットの具体的な一構成例を示すブロック図である。
【図１７】 本発明の実施の第１３の形態のＦＩＲフィルタの電気的構成を示すブロック図である。
【図１８】 典型的な従来技術のマッチトフィルタの電気的構成を示すブロック図である。
【図１９】 他の従来技術のマッチトフィルタの電気的構成を示すブロック図である。
【符号の説明】
Ａ１〜ＡＮ 係数器
ＡＨ 係数器
Ａ１ａ〜ＡＮａ 係数器
Ｃ０ アナログ／デジタル変換器（アナログ／デジタル変換手段）
Ｃ１〜ＣＮ デジタル／アナログ変換器（デジタル／アナログ変換手段）
ＣＨ デジタル／アナログ変換器（デジタル／アナログ変換手段）
Ｃ１ａ〜ＣＮａ
デジタル／アナログ変換器（デジタル／アナログ変換手段）
Ｄ１１〜Ｄ１Ｎ 遅延器
Ｄ１Ｈ 遅延器
Ｄ１１ａ〜Ｄ１Ｎａ 遅延器
Ｄ２１〜Ｄ２Ｎ 遅延器
Ｄ２Ｈ 遅延器
Ｄ２１ａ〜Ｄ２Ｎａ 遅延器
Ｄ３１〜Ｄ３Ｎ 遅延器
Ｄ３Ｈ 遅延器
Ｄ３１ａ〜Ｄ３Ｎａ 遅延器
Ｅ 振幅計算部
Ｆ１〜ＦＮ 相関演算ユニット（ユニット回路）
ＦＨ 相関演算ユニット（ユニット回路）
Ｆ２ａ，Ｆ４ａ，…，ＦＮ−１ａ 相関演算ユニット（ユニット回路）
Ｆ１ａ〜ＦＮａ 相関演算ユニット（ユニット回路）
Ｆ１Ｉ〜ＦＮＩ；Ｆ１Ｑ〜ＦＮＱ 相関演算ユニット（ユニット回路）
Ｆ１１，Ｆ１２，Ｆ２１，Ｆ２２，ＦＮ１，ＦＮ２
相関演算ユニット（ユニット回路）
Ｆ４１，Ｆ４２；Ｆ５１，Ｆ５２；Ｆ６１，Ｆ６２
相関演算ユニット（ユニット回路）
Ｆ９；Ｆ７１，Ｆ７ａ，Ｆ７ｂ；Ｆ８１
ユニット
Ｇ１ マルチプレクサ（第１の切換え手段）
Ｇ２ マルチプレクサ（第２の切換え手段）
Ｇ３ メモリ
Ｋ０ 加算器（第４の加算手段）
Ｋ１１〜Ｋ１Ｎ 加算器（第１の加算手段）
Ｋ１Ｈ 加算器（第１の加算手段）
Ｋ１１ａ〜Ｋ１Ｎａ 加算器（第１の加算手段）
Ｋ２１〜Ｋ２Ｎ 加算器（第２の加算手段）
Ｋ２Ｈ 加算器（第２の加算手段）
Ｋ２１ａ〜Ｋ２Ｎａ 加算器（第２の加算手段）
Ｋ３１〜Ｋ３Ｎ 加算器（第３の加算手段）
ＫＣ 加算器（第５の加算手段）
Ｍ１〜ＭＮ 乗算器（演算手段）
Ｍ１ａ〜ＭＮａ 乗算器（演算手段）
Ｑ１〜ＱＮ 量子化器（量子化手段）
ＱＮ＋１，ＱＨ 量子化器（量子化手段）
Ｑ１ａ〜ＱＮａ 量子化器（量子化手段）
ＳＷ マルチプレクサ
【発明の属する技術分野】
本発明は、連続的なアナログ入力信号をサンプリングして時系列で入力し、この時系列アナログサンプリング信号に係数を乗じて演算するフィルタ回路に関し、特にスペクトラム拡散方式を用いる無線通信装置内の受信機のマッチトフィルタや帯域制限フィルタとして好適に実施されるフィルタ回路に関する。
【０００２】
【従来の技術】
従来から、前記スペクトラム拡散受信機の逆拡散手段として、マッチトフィルタが使用されている。マッチトフィルタとして、従来のＮタップのマッチトフィルタの構成例を図１８に示す。図１８において、ｄｍおよびｒｍは、それぞれ時点ｍにおけるスペクトラム拡散受信信号および相関信号を表わし、ｐｎは周期Ｎの拡散符号を表わす（ｎ＝０，１，２，…，Ｎ−１）。前記拡散符号ｐｎの区間長（チップ区間長）をＴｃとして、受信信号ｄｍはチップ区間長Ｔｃと等しい周期で時間的にサンプリングされているものとする。なお、拡散符号ｐｎにおいて、ｐｎとｐｎ＋１とでは、ｐｎ＋１の方が過去の符号を示すこととする。他の信号、たとえば受信信号ｄｍにおいては、ｄｍとｄｍ＋１とでは、ｄｍの方が過去の信号を示す。
【０００３】
送信側において拡散を受けるデータの区間長（シンボル区間長）をＴｓとすると、拡散比Ｎはチップ区間長Ｔｃ、シンボル区間長Ｔｓとの間に、Ｎ＝Ｔｓ／Ｔｃの関係がある。図１８のように、通常のマッチトフイルタでは、タップ数Ｍは拡散比Ｎに等しい。以下、動作説明を簡単化するため、受信信号ｄｍはベースバンド帯域の信号とする。
【０００４】
遅延回路ｄは、Ｎ−１個の遅延素子ｄｉ（ｉ＝１，２，…，Ｎ−１）が縦続接続されて構成されており、遅延素子ｄ１には前記受信信号ｄｍが入力される。各遅延素子ｄｉでの遅延時間は、前記チップ区間長Ｔｃに等しい。そして、各遅延素子ｄｉの出力ｄｍ−ｉおよび入力信号ｄｍのそれぞれには、乗算回路ｍｎで拡散符号ｐｎが乗算されて、乗算回路出力の総てが加算回路ｋにて相互に加算される。これによって、拡散符号ｐｎの１周期の区間Ｔｓに対する相関信号ｒｍが求められる。
【０００５】
一般の拡散符号ｐｎは、「＋１」か「−１」の２値しかとらないので、通常の乗算回路ｍｎは、加算回路ｋへの入力の正負を拡散符号ｐｎに従って反転させて、前記各遅延素子ｄｉの出力ｄｍ−ｉおよび入力信号ｄｍを出力する。図１８の構成から理解されるように、マッチトフィルタ内部では、拡散符号ｐｎを固定して、チップ区間長Ｔｃ毎にずれてゆく受信信号ｄｍとの相互相関関数を計算している。受信信号ｄｍと拡散符号ｐｎとの位相が一致した時点で、相関信号ｒｍの絶対値は最大値となる。受信信号ｄｍと拡散符号ｐｎとの周期性によって、この位相が一致する時点はシンボル区間長の前記Ｔｓ毎に訪れ、その時点が同期位相となり、同期捕捉や同期追跡に用いられる。このように、マッチトフィルタを用いる逆拡散は必ず拡散符号ｐｎの１周期の区間Ｔｓ周期で行えるので、受信信号ｄｍと拡散符号ｐｎとの位相を合わせる操作は不要である。
【０００６】
また、他のスペクトラム拡散受信機のマッチトフィルタとして、たとえば特開平９−８３４８６号公報には、アナログ入力信号に対し、ＰＮ符号による重み付け加算を行い、加算結果をアナログ出力信号として出力する積和演算部を設け、この積和演算部のアナログ出力を間欠的に保持し、保持したアナログ信号のピークを検出し、検出したピーク値のタイミングを決定して、このピーク値のタイミングでのみ、アナログ／デジタル変換器でアナログ信号のピーク値をデジタル化する技術が開示されている。
【０００７】
このように構成することによって、アナログ／デジタル変換器の動作速度を最小限に抑えることができ、この結果、消費電力の低減を図っている。
【０００８】
さらにまた、他のフィルタ回路として、たとえばIEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol.30, No.12, DECEMBER 1995, P1350-1356の“A 20-Msample/s Switched-Capacitor Finite-Impulse-Response Filter Using a Transposed Structure." には、switched capacitor回路を用いて図１９で示すようなＦＩＲフィルタを構成し、入力信号ｖｉと係数ａ１〜ａ４との乗算を行い、部分相関値をパイプライン方式で４段アナログ加算し、相関値ｖｏを出力する技術が開示されている。
【０００９】
上記の論文に開示された技術によれば、短いタップ数の場合の相関値を、少ない消費電力で、アナログ計算することができる。
【００１０】
さらにまた、他のフィルタ回路として、特許第２７７３０７５号公報には、電荷転送素子であるＣＣＤをアナログシフトレジスタとして用い、相関値を出力するマッチトフィルタの技術が開示されている。このように構成することによっても、短いタップ数の場合の相関値を、少ない消費電力で、アナログ計算することができる。
【００１１】
【発明が解決しようとする課題】
マッチトフィルタは、同期捕捉時間が短いという特長がある。しかしながら、回路規模が大きくなるという問題点がある。すなわち、図１８の構成をデジタル回路で実現すると、加算回路ｋの回路規模が大きくなってしまうという問題がある。これは、デジタルの多入力加算回路は、２入力加算回路の組合わせでしか実現することができず、タップ数がＮの場合は、最低でもＮ−１個の２入力加算回路が必要となるためである。また、チップ区間長Ｔｃが短くなるほど高速動作が要求されるので、消費電流が増大するという問題もある。
【００１２】
そこで、これら問題を解決するために、上記特開平９−８３４８６号公報に記載されるように、反転増幅回路を使ったアナログマッチトフィルタが注目されつつある。
【００１３】
しかしながら、上記特開平９−８３４８６号公報に記載された構成では、アナログ／デジタル変換器の動作速度を抑えることで、ベースバンド処理部における消費電力を小さくできるが、アナログ信号のピークを検出するための回路が複雑になる。このように、アナログ出力信号でピーク検出した値をアナログ／デジタル変換しているので、ピーク検出が複雑であるにも関わらず、ピーク値の検出精度が低いという問題があった。したがって、アナログスペクトラム拡散受信信号を精度良く復調することができないという問題がある。
【００１４】
また、前記図１９で示す構成では、４段の少ないタップ数の例であるので、アナログ加算器ｋ１〜ｋ４に大きなダイナミックレンジは必要ないが、マッチトフィルタとして用いるためには、２５６回から５１２回の部分相関値の加算が必要であり、このような多段の構成では、前記部分相関値が多く累積される後段側になるほど、その累積された部分相関値を飽和させないために、アナログ加算器には大きなダイナミックレンジが必要になる。このため、前記加算器での電力消費が大きいという問題がある。一方、前記部分相関値のレベルを小さくすると、加算器のダイナミックレンジを小さくすることが可能であるけれども、相関出力ｖｏの後続回路での処理を簡単にするために、デジタル出力へと変換するためのアナログ／デジタル変換器に高い分解能が必要になり、その構成が複雑化して電力消費が大きくなるという問題が生じる。
【００１５】
さらにまた、特許第２７７３０７５号公報に記載された構成でも、少ないタップ数のＰＮ符号の場合には問題が生じないけれども、実際のマッチトフイルタとして用いるためには、２５６回から５１２回の部分相関値の加算が必要であり、蓄えなければならない電荷量が多くなり、Ｓ／Ｎが劣化するという問題がある。
【００１６】
本発明は、上記の問題点を解決するためになされたもので、その目的は、回路規模や消費電力を小さくし、かつ回路規模や消費電力が少なくても受信信号の受信精度を向上させ、後続回路での信号処理が簡単なフィルタ回路を提供することにある。
【００１７】
【課題を解決するための手段】
本発明に係るフィルタ回路は、上記の課題を解決するために、複数段のユニット回路が相互に縦続接続され、各ユニット回路内で、同一サンプリングタイミングでのアナログ入力信号と該各演算手段毎に予め設定されている係数とを演算し、自段での演算結果に前段から転送された信号を加算した信号を順次後段側のユニット回路へアナログ入力信号のサンプリング周期だけ遅延させて転送することによって、最終段のユニット回路からは、総ての係数とその係数個分の連続する時系列アナログサンプリング信号との演算結果の累算値が求められるようにし、その累算値をデジタルデータで出力するようにしたフィルタ回路において、最終段のユニット回路以外の任意の１つの段のユニット回路で、前段のユニット回路からの出力と自段での演算結果との加算値をアナログ入力信号のサンプリング周期だけ遅延させる一方で低ビット量子化し、その量子化結果をアナログ入力信号のサンプリング周期だけ遅延させ、遅延した該量子化結果のデジタル／アナログ変換値を遅延した前記加算値から減算した残差を当該ユニット回路の出力として後続のユニット回路へ順次転送してゆき、前段のユニット回路までの量子化結果の総和と自段での量子化結果とを加算してアナログ入力信号のサンプリング周期だけ遅延させて後続のユニット回路へ順次転送してゆき、最終段のユニット回路で、前段のユニット回路からの出力と自段での演算結果との加算値を低ビット量子化し、前段のユニット回路までの量子化結果の総和と自段での量子化結果とを加算してアナログ入力信号のサンプリング周期だけ遅延させて出力することを特徴とする。
【００１８】
また、本発明に係るフィルタ回路は、上記の課題を解決するために、複数段のユニット回路が相互に縦続接続され、各ユニット回路内の演算手段が同一サンプリングタイミングでのアナログ入力信号と該各演算手段毎に予め設定されている係数とを演算した自段での演算結果に前段から転送された信号を加算した信号を順次後段側のユニット回路へアナログ入力信号のサンプリング周期だけ遅延させて転送することによって、最終段のユニット回路からは、総ての係数とその係数個分の連続する時系列アナログサンプリング信号との演算結果の累算値が求められるようにし、その累算値をデジタルデータで出力するようにしたフィルタ回路において、最終段のユニット回路以外の任意の１つの段のユニット回路で、前段のユニット回路からの第１の出力と自段での演算結果との加算値から前段のユニット回路からの第２の出力を減算した演算値をアナログ入力信号のサンプリング周期だけ遅延させて当該ユニット回路の第１の出力として後続のユニット回路へ順次転送してゆき、前記演算値を低ビット量子化し、その量子化結果をアナログ入力信号のサンプリング周期だけ遅延させ、遅延した該量子化結果のデジタル／アナログ変換値を当該ユニット回路の第２の出力として後続のユニット回路へ順次転送してゆき、前段のユニット回路までの量子化結果の総和と自段での量子化結果とを加算してアナログ入力信号のサンプリング周期だけ遅延させて後続のユニット回路へ順次転送してゆき、最終段のユニット回路で、前段のユニット回路からの第１の出力と自段での演算結果との加算値から前段のユニット回路からの第２の出力を減算した演算値を低ビット量子化し、前段のユニット回路までの量子化結果の総和と自段での量子化結果とを加算してアナログ入力信号のサンプリング周期だけ遅延させて出力することを特徴とする。
【００１９】
上記の各構成によれば、各ユニット回路は部分相関値を演算し、その累算値が所定値より大きくなる任意の段のユニット回路で、演算結果を低ビット量子化し、後段側へは、前記累算値から量子化結果のアナログ変換値を減算した残差分のアナログ信号と、量子化結果とを、順次出力してゆくことによって、次段のユニット回路における加算手段のダイナミックレンジの拡大を抑制する。
【００２０】
したがって、前記累算値を求める加算手段のダイナミックレンジは、各ユニット回路内で求められる部分相関値と、前段のユニット回路からの前記残差分のアナログ信号との加算値に対して飽和しないレベルであればよく、たとえば前記マッチトフィルタとして用いるように２５６段や５１２段の多段構成としても、該加算手段の回路規模や電力消費を小さくすることができるとともに、高分解能で、高速なアナログ／デジタル変換器を使用しなくても、部分相関値の累算値を高精度に、かつ後続回路での処理の簡単なデジタル出力で得ることができる。
【００２１】
また、前記低ビット量子化およびアナログ残差の演算のための構成は、前記のとおり最終段のユニット回路以外の任意の段のユニット回路に設けられるので、要求される出力の分解能に合わせて、たとえば１段おき、または２段おき等の等間隔に間引かれてもよく、例えば、前記最終段のユニット回路以外の前記任意の１つの段のユニット回路の２つの間に設けられる１段のユニット回路で、前段のユニット回路からの第１の出力と自段での演算結果との加算値から前段のユニット回路からの第２の出力を減算した演算値をアナログ入力信号のサンプリング周期だけ遅延させて当該ユニット回路の第１の出力として後続のユニット回路へ順次転送してゆき、前段のユニット回路までの量子化結果の総和アナログ入力信号のサンプリング周期だけ遅延させて後続のユニット回路へ順次転送してゆき、当該ユニット回路の後段に設けられる前記任意の１つの段のユニット回路での前記演算値は、前段のユニット回路からの第２の出力が減算されない値であるように構成することによって、必要最小限の回路構成で、要求機能（分解能）を満足することができる。
【００２２】
さらにまた、本発明に係るフィルタ回路は、上記の課題を解決するために、複数段のユニット回路が相互に縦続接続され、各ユニット回路内の演算手段が同一サンプリングタイミングでのアナログ入力信号と該各演算手段毎に予め設定されている係数との演算結果を順次後段側のユニット回路へ転送して、その段での演算結果と相互に加算することによって、最終段のユニット回路からは、総ての係数とその係数個分の連続する時系列アナログサンプリング信号との演算結果の累算値が求められるようにし、その累算値をデジタルデータで出力するようにしたフィルタ回路において、最終段のユニット回路以外の任意の段のユニット回路で、自段での演算結果を前段からの累算値に加算した加算値を低ビット量子化し、その量子化結果のデジタル／アナログ変換値を前記加算値から減算した残差を求めることで、該任意の段以降のユニット回路では、前記累算値をアナログデータとデジタルデータとの合算値で表し、最終段のユニット回路からは少なくともデジタルデータで出力することを特徴とする。
【００２３】
上記の構成によれば、各ユニット回路は部分相関値を演算し、任意の段以降では、その累算値をアナログデータとデジタルデータとの合算値で表す。すなわち、前記累算値が所定値より大きくなる任意の段のユニット回路で、演算結果を低ビット量子化し、後段側へは、前記累算値から量子化結果のアナログ変換値を減算した残差分のアナログ信号と、量子化結果とを、順次出力してゆく。
【００２４】
したがって、前記累算値を求める加算手段のダイナミックレンジは、各ユニット回路内で求められる部分相関値と、前段のユニット回路からの前記残差分のアナログ信号との加算値に対して飽和しないレベルであればよく、たとえば前記マッチトフィルタとして用いるように２５６段や５１２段の多段構成としても、該加算手段の回路規模や電力消費を小さくすることができるとともに、高分解能で、高速なアナログ／デジタル変換器を使用しなくても、部分相関値の累算値を高精度に、かつ後続回路での処理の簡単なデジタル出力で得ることができる。
【００２５】
また、本発明に係るフィルタ回路は、上記の課題を解決するために、複数段のユニット回路が相互に縦続接続され、各ユニット回路内の演算手段が同一サンプリングタイミングでのアナログ入力信号と該各演算手段毎に予め設定されている係数とを演算した自段での演算結果に前段から転送された信号を加算した信号を順次後段側のユニット回路へアナログ入力信号のサンプリング周期だけ遅延させて転送することによって、最終段のユニット回路からは、総ての係数とその係数個分の連続する時系列アナログサンプリング信号との演算結果の累算値が求められるようにし、その累算値をデジタルデータで出力するようにしたフィルタ回路において、最終段のユニット回路以外の任意の１つの段のユニット回路が、自段における演算結果を、転送されてきた前段のユニット回路からの出力と相互に加算する第１の加算手段と、第１の加算手段の出力をアナログ入力信号のサンプリング周期だけ遅延させる第１の遅延手段と、第１の加算手段からの出力を低ビット量子化する量子化手段と、自段における前記量子化手段の量子化結果を、前段のユニット回路までの量子化結果の総和に加算してゆく第２の加算手段と、前記量子化手段からの出力をアナログ入力信号のサンプリング周期だけ遅延させる第２の遅延手段と、前記第２の遅延手段の出力をアナログ変換するデジタル／アナログ変換手段と、前記第２の加算手段の出力をアナログ入力信号のサンプリング周期だけ遅延させて自段を含む前段のユニット回路までの量子化結果の総和を出力する第３の遅延手段と、前記第１の遅延手段の出力から、前記デジタル／アナログ変換手段の出力を減算し、残差を自段の出力として次段のユニット回路へ転送する第３の加算手段とを含み、最終段のユニット回路が、前記第１の加算手段と、前記量子化手段と、前記第２の加算手段と、前記第３の遅延手段とを含むことを特徴とする。
【００２６】
上記の構成によれば、各演算手段からの部分相関値の累算値を演算するアナログの第１の加算手段が前記係数の設定などから飽和する虞のある１または複数の任意の段および最終段において量子化手段を設け、該量子化手段によって演算結果を低ビット量子化し、後段側へは、その量子化結果と、デジタル／アナログ変換手段および第３の加算手段によって求めた量子化による残差分のアナログ信号とを、それぞれ順次出力してゆく。カウンタなどで実現され、デジタルの加算手段であり、本構成によって増加することになる第２の加算手段の電力消費は、アナログの加算手段である第１の加算手段よりも飛躍的に小さい。
【００２７】
したがって、第１の加算手段のダイナミックレンジは、対応する演算手段で求められる部分相関値と、前段の第３の加算手段からの前記残差分のアナログ信号との加算値に対して飽和しないレベルであればよく、たとえば前記マッチトフィルタとして用いるように２５６段や５１２段の多段構成としても、該第１の加算手段の回路規模や電力消費を小さくすることができるとともに、高分解能で、高速なアナログ／デジタル変換器を使用しなくても、部分相関値の累算値を高精度に、かつ後続回路での処理の簡単なデジタル出力で得ることができる。
【００２８】
さらにまた、本発明に係るフィルタ回路は、上記の課題を解決するために、複数段のユニット回路が相互に縦続接続され、各ユニット回路内の演算手段が同一サンプリングタイミングでのアナログ入力信号と該各演算手段毎に予め設定されている係数とを演算した自段での演算結果に前段から転送された信号を加算した信号を順次後段側のユニット回路へアナログ入力信号のサンプリング周期だけ遅延させて転送することによって、最終段のユニット回路からは、総ての係数とその係数個分の連続する時系列アナログサンプリング信号との演算結果の累算値が求められるようにし、その累算値をデジタルデータで出力するようにしたフィルタ回路において、最終段のユニット回路以外の任意の１つの段のユニット回路が、自段における演算結果を、転送されてきた前段のユニット回路からの出力と相互に加算する第１の加算手段と、第１の加算手段の出力をアナログ入力信号のサンプリング周期だけ遅延させる第１の遅延手段と、第１の加算手段からの出力を低ビット量子化する量子化手段と、自段における前記量子化手段の量子化結果を、前段のユニット回路までの量子化結果の総和に加算してゆく第２の加算手段と、前記量子化手段からの出力をアナログ入力信号のサンプリング周期だけ遅延させる第２の遅延手段と、前記第２の遅延手段の出力をアナログ変換するデジタル／アナログ変換手段と、前記第２の加算手段の出力をアナログ入力信号のサンプリング周期だけ遅延させて自段を含む前段のユニット回路までの量子化結果の総和を出力する第３の遅延手段とを含み、前記デジタル／アナログ変換手段の出力をユニット回路からの出力として次段の第１の加算手段に与えて、自段の第１の加算手段の出力から減算させ、最終段のユニット回路が、前記第１の加算手段と、前記量子化手段と、前記第２の加算手段と、前記第３の遅延手段とを含むことを特徴とする。
【００２９】
上記の構成によれば、各演算手段からの部分相関値の累算値を演算するアナログの第１の加算手段が前記係数の設定などから飽和する虞のある１または複数の任意の段および最終段において量子化手段を設け、該量子化手段によって演算結果を低ビット量子化し、後段側へは、その量子化結果と、デジタル／アナログ変換手段によって求めた前記量子化結果のアナログ変換値と、前記第１の加算手段からのアナログ信号とを、それぞれ順次出力してゆく。次段の第１の加算手段で、前記量子化結果のアナログ変換値は第１の加算手段からのアナログ信号から減算され、こうして残差分のアナログ信号が求められ、その段での演算結果に加算される。カウンタなどで実現され、デジタルの加算手段であり、本構成によって増加することになる第２の加算手段の電力消費は、アナログの加算手段である第１の加算手段よりも飛躍的に小さい。
【００３０】
したがって、第１の加算手段のダイナミックレンジは、対応する演算手段で求められる部分相関値と、前段からの前記残差分のアナログ信号との加算値に対して飽和しないレベルであればよく、たとえば前記マッチトフィルタとして用いるように２５６段や５１２段の多段構成としても、第１の加算手段の回路規模や電力消費を小さくすることができるとともに、高分解能で、高速なアナログ／デジタル変換器を使用しなくても、部分相関値の累算値を高精度に、かつ後続回路での処理の簡単なデジタル出力で得ることができる。
【００３１】
また、本発明に係るフィルタ回路では、前記任意の１つの段のユニット回路は予め定める段数おきに設けられていることを特徴とする。
【００３２】
上記の構成によれば、前記低ビット量子化による部分相関値を演算する構成を、総ての段のユニット回路に設けるのではなく、前記予め定める段数おきの周期的に設けるようにして、等間隔に間引きを行う。
【００３３】
したがって、アナログ計算量が偏らないようにして、要求分解能を満足しつつ、必要最小限の構成で、低消費電力に、相関値の演算を行うことができる。
【００３４】
さらにまた、本発明に係るフィルタ回路は、最終段のユニット回路は、前記第１および第２の遅延手段と、前記デジタル／アナログ変換手段とを含み、フィルタ回路は、該最終段のユニット回路における前記デジタル／アナログ変換手段の出力を、該最終段のユニット回路における前記第１の遅延手段の出力から減算し、該最終段でのアナログ残差を求める第４の加算手段と、前記第４の加算手段からの出力をアナログ／デジタル変換する高分解能のアナログ／デジタル変換手段とをさらに備えることを特徴とする。
【００３５】
上記の構成によれば、最終段の演算手段で量子化できなかったアナログ残差を、高分解能のアナログ／デジタル変換手段によってデジタル変換し、相関出力の一部として用いる。
【００３６】
したがって、前記最終段のユニット回路の第２の加算手段からの上位ビットの相関出力と、前記アナログ／デジタル変換手段からの下位ビットの相関出力とを合わせて実際の相関出力を形成するので、高精度な相関出力を得ることができる。
【００３７】
また、本発明に係るフィルタ回路は、前記各演算手段へのアナログ入力信号ラインに介在され、前記アナログ入力信号に代えて基準電圧を入力する第１の切換え手段と、キャリブレーションモード時に前記各演算手段へ前記基準電圧を入力することによって最終段のユニット回路における前記第３の遅延手段から出力されるＤＣオフセット分ストアするメモリと、相関演算モード時に、前記メモリにストアされている前記ＤＣオフセット分を最終段のユニット回路における前記第３の遅延手段から出力される相関出力から減算することで、オフセット補正を行う第５の加算手段と、キャリブレーションモード時に出力される前記ＤＣオフセット分を前記メモリに導く一方、相関演算モード時に出力される前記相関出力を前記第５の加算器に導く第２の切換え手段とをさらに備えることを特徴とする。
【００３８】
上記の構成によれば、第１の切換え手段を切換えて、各演算手段に基準電圧を入力するキャリブレーションモードとすると、出力されてきた相関出力はＤＣオフセット分を現すことになり、これを第２の切換え手段を切換えることで、通常の相関演算モード時の出力ラインからメモリに入力し、ストアしておく。
【００３９】
したがって、前記通常の相関演算モード時には、第５の加算手段がそのストア値を相関出力から減算することで、前記ＤＣオフセット分を除去した高精度な相関出力を得ることができる。
【００４０】
さらにまた、本発明に係るフィルタ回路は、総ての第２の加算手段のビット数を、最終段の第２の加算手段のビット数と同一にするのではなく、初段から最終段まで段階的に前記ビット数を増加することを特徴とする。
【００４１】
上記の構成によれば、前段側の演算手段での量子化結果にその段における量子化結果を加算するカウント動作を行う第２の加算手段において、カウント値の小さい初段側のビット数を小さく、最終段側となるにつれて大きく設定する。
【００４２】
したがって、前記第２の加算手段は必要なビット数のみの構成となり、フリップフロップの回路規模を最小限にすることができる。
【００４３】
また、本発明に係るフィルタ回路は、前記量子化手段をコンパレータとし、２値または３値の量子化を行うことを特徴とする。
【００４４】
上記の構成によれば、前述のように前記量子化手段は低ビットであるので、構成の簡単なコンパレータで実現する。
【００４５】
さらにまた、本発明に係るフィルタ回路では、前記アナログ入力信号はスペクトラム拡散受信信号であり、前記係数は拡散符号であり、前記各演算手段は前記スペクトラム拡散受信信号と前記拡散符号との相関演算を行う相関演算器であり、スペクトラム拡散受信機に適用されて逆拡散を行うマッチトフィルタであることを特徴とする。
【００４６】
上記の構成によれば、一般に、ベースバンド処理をすべてデジタル処理にした場合、電力の多くはマッチトフィルタで消費されてしまうのに対して、前述のように構成していることによって、大部分の処理はアナログ処理となり、ベースバンド処理部における電力消費を大幅に削減することができるとともに、回路規模を小さくすることができる。
【００４７】
また、本発明に係るフィルタ回路では、前記演算手段の段数Ｍは、前記拡散符号の符号長Ｎの整数φ倍個分設けられていることを特徴とする。
【００４８】
上記の構成によれば、１シンボル周期（拡散符号の１周期）のφ倍で、前記相関出力を加算平均することができ、相関値の演算精度が良くなり、スペクトラム拡散通信における同期を、精度良く、かつ迅速に補足することができる。
【００４９】
さらにまた、本発明に係るフィルタ回路では、前記演算手段の段数Ｍは、Ｉ成分用とＱ成分用とのそれぞれに対して前記拡散符号の符号長Ｎ個分、すなわち２Ｎ個分設けられており、さらに振幅計算部を備えていることを特徴とする。
【００５０】
上記の構成によれば、スペクトラム拡散受信信号の同相成分（Ｉ成分）と直交成分（Ｑ成分）とのそれぞれと、前記拡散符号との相関演算を行い、その演算結果を、振幅計算部において、たとえば２乗和の平方根またはその近似値によって振幅値を計算することによって、複素マッチトフィルタを実現することができる。
【００５１】
したがって、このマッチトフイルタを含んだベースバンド処理部は、２系統のデータ列を同時に復調することができ、情報の伝送効率が良くなる。また、Ｉ成分とＱ成分との拡散符号が同じ場合には、前記係数器を共通化することで、Ｉ成分用とＱ成分用との２個のマッチトフィルタを個別に作成する場合に比べて、電力消費、回路規模とも少なくすることができる。
【００５２】
また、本発明に係るフィルタ回路では、前記Ｍ段の演算手段群がＫ組設けられており、同一段の演算手段には相互に同一の拡散符号が設定され、各組の演算手段群には、チップ周期Ｔｃの１／Ｋだけ相互に位相がずれたクロック信号が与えられ、さらに各群の最終段の演算手段からの相関出力を、前記Ｔｃ／Ｋ毎に順次選択して出力するマルチプレクサを備えていることを特徴とする。
【００５３】
上記の構成によれば、たとえばＫ＝２とすると、第１の系統の各演算手段と第２の系統の各演算手段とには、相互に位相がＴｃ／２だけずれたクロック信号が与えられる。最終段の演算手段のうち、前記クロック信号によって、スペクトラム拡散受信信号がサンプリングされて相関値の演算されている系統側の演算手段からの相関値が、マルチプレクサで選択されて、前記相関出力として出力される。
【００５４】
したがって、それぞれの演算手段が相関演算を行う周期を前記チップ周期Ｔｃ毎の低速度動作としても、１チップ周期Ｔｃの１／Ｋの時間間隔で、スペクトラム拡散受信信号のサンプリングが行われるので、時間的に細かく相関値の演算を行うことができる。
【００５５】
さらにまた、本発明に係るフィルタ回路では、前記演算手段は、前記Ｍ段の各段毎にＫ個が縦続接続されて構成されており、各段のＫ個の演算手段には、同一の前記係数が与えられるとともに、チップ周期Ｔｃの１／Ｋだけ相互に位相がずれたクロック信号が与えられることを特徴とする。
【００５６】
上記の構成によれば、たとえばＫ＝２とすると、同一の拡散符号を使用するＭ段の各段毎に２つの演算手段は、相互に位相がＴｃ／２だけずれたクロック信号に応答して、スペクトラム拡散受信信号をサンプリングして相関値の演算を交互に行う。
【００５７】
したがって、上記の構成に比べて、前記マルチプレクサを用いることなく、上記の構成と同様に、それぞれの演算手段が相関演算を行う周期を前記チップ周期Ｔｃ毎の低速度動作としても、１チップ周期Ｔｃの１／Ｋの時間間隔で、スペクトラム拡散受信信号のサンプリングが行われるので、時間的に細かく相関値の演算を行うことができるとともに、たとえばＫ＝２の場合にはデジタル加算値が１ビット、Ｋ＝４の場合には２ビット増加し、スペクトラム拡散受信信号の同期を精度良く補足することができる。
【００５８】
また、本発明に係るフィルタ回路は、前記アナログ入力信号がスペクトラム拡散受信信号であり、前記各演算手段が前記スペクトラム拡散受信信号と前記係数との相関演算を行う相関演算器であり、スペクトラム拡散受信機に適用されて逆拡散を行うマッチトフィルタであり、該マッチトフィルタが同期補足を行っていない空き時間に、前記係数を総て「１」として、アナログ入力信号の移動平均のアナログ／デジタル変換値を求めることを特徴とする。
【００５９】
上記の構成によれば、マッチトフィルタが同期補足を行っていない空き時間に、係数を総て「１」に切換えることによって、最終段の第２の加算手段からの出力がアナログ入力信号の移動平均値のアナログ／デジタル変換値を示すので、他の構成を全く変更することなく、該移動平均値のアナログ／デジタル変換値を求めることもできる。
【００６０】
さらにまた、本発明に係るフィルタ回路は、前記複数段のユニット回路が縦続接続されてなる基本列に対し、複数段のユニット回路が部分的に縦続接続されてなる複数の列をさらに追加して備え、その複数列間の相互に対応する段のユニット回路内の演算手段は相互に同一のサンプリングタイミングでのアナログ入力信号を演算に用い、前記相互に対応する段の係数の加算値が、その段に所望とすべき係数値となるように各並列ユニット回路間で分割されて設定され、追加された各列における初段のユニット回路には、前記複数段のユニット回路の初段ユニット回路と同様、前段のユニット回路までの量子化結果の総和として「０」が与えられるとともに、前記演算手段の演算結果に加算される値として基準値が与えられ、追加された１つの列における最終段のユニット回路には、当該列の最終段のユニット回路の前段のユニット回路までの量子化結果の総和と、追加された他の列の最終段のユニット回路から前段のユニット回路までの量子化結果の総和とを加算するとともに、その加算結果をアナログ入力信号のサンプリング周期だけ遅延させる補助ユニット回路と、前記複数段のユニット回路において前記補助ユニットに対応する段のユニット回路から最終段のユニット回路までの量子化結果の総和出力の遅延と同量の遅延を前記補助ユニット回路の出力に与える遅延調整手段とを備え、前記基本列には、前記遅延調整手段の出力と前記基本列の最終段のユニット回路の出力とを加算する第３の加算手段と、当該第３の加算手段の出力をアナログ入力信号のサンプリング周期だけ遅延させる第４の遅延手段とを備えていることを特徴とする。
【００６１】
上記の構成によれば、比較的大きい係数値が設定される段では、ユニット回路は複数個並列構成とされて、その段に所望とすべき係数値がそれらの各並列ユニット回路間で分割される。
【００６２】
したがって、各ユニット回路内で、その段でのアナログ演算結果と前段からのアナログ残差とを加算する加算器のダイナミックレンジを小さくすることができる。たとえば、ダイナミックレンジが３の加算器は、ダイナミックレンジが１の加算器に比べて、３〜５倍の電力を消費するので、単一の加算器を用いる場合に比べて、分割した並列ユニット回路内の加算器の電力消費の和は小さくすることができる。
【００６３】
また、本発明に係るフィルタ回路は、一方の列の演算結果を他方の列に合流させるにあたって、前記他方の列では、前記アナログ入力信号に対する乗算係数が０であるユニット回路を用い、該ユニット回路における乗算係数を１として、前記一方の列のアナログ残差を前記アナログ入力信号に代えて入力し、前段からのアナログ残差に加算することを特徴とする。
【００６４】
上記の構成によれば、一方の列の演算結果を他方の列に合流させるにあたって、アナログ入力信号に対する乗算係数が０のユニット回路は、如何なるアナログ入力信号が入力されても、その乗算結果は０であるので、該乗算係数が０であるユニット回路を用いる。ここで、前記一方の列のユニット回路の縦続接続が終了した次の段に、対応して他方の列に乗算係数が０であるユニット回路がない場合は、たとえば遅延器の縦続接続などによって、前記乗算係数が０であるさらに後段側のユニット回路を用いる。そして、前記乗算係数を１として、前記一方の列のアナログ残差を前記アナログ入力信号に代えて入力する。
【００６５】
したがって、合流される側のユニット回路の加算器では、本来、その段での乗算結果と、前段からのアナログ残差と、合流させるアナログ残差とを相互に加算する必要があり、他の段の加算器と同等のダイナミックレンジではオーバーフローを生じる虞があるのに対して、乗算係数が０であるユニット回路の加算器では、前段からのアナログ残差と、合流させるアナログ残差とを相互に加算するだけでよく、通常のユニット回路と同様に、前記オーバーフローの虞れをなくすことができる。
【００６６】
さらにまた、本発明に係るフィルタ回路では、前記アナログ入力信号は通信用受信機の受信信号または周波数変換された信号であり、前記係数は帯域制限フィルタの特性を決定する係数であり、前記各演算手段は前記通信用受信機の受信信号または周波数変換された信号と前記帯域制限フィルタの特性を決定する係数との相関演算を行う相関演算器であり、通信用受信機の受信系信号の変換部に適用される帯域制限フィルタであることを特徴とする。
【００６７】
上記の構成によれば、前記通信用受信機の受信系信号の変換部に適用される帯域制限フィルタでは、前記のような比較的大きい係数値を用いる必要があり、また前記ユニット回路の段数は１０〜２０程度である。
【００６８】
したがって、並列構成とすべき段が比較的前段側で、かつ縦続接続されるユニット回路の一部を前記合流のための特殊な構造にする必要がないように、ユニット回路の段数が最大の列の最後段のユニット回路の後方で合流を行う場合にも、並列回路側に設ける前記遅延器などは比較的少なくてすみ、好適である。
【００６９】
【発明の実施の形態】
本発明の実施の第１の形態について、図１に基づいて説明すれば、以下のとおりである。
【００７０】
図１は、本発明の実施の第１の形態のＦＩＲフィルタの電気的構成を示すブロック図である。このＦＩＲフィルタは、前記図１０で示すフィルタではなく、図１１で示すフィルタを基本構成としており、Ｎ段の相関演算ユニットＦｊ（ｊ＝１，２，…，Ｎ、総称するときは添字ｊは省略する。以下同じ。）が縦続接続されて構成されている。チップ周期Ｔｃでサンプリングされたタイミングｍでのアナログ入力信号Ｓｍは、総ての相関演算ユニットＦに共通に入力される。
【００７１】
各相関演算ユニットＦｊは、演算手段を構成する乗算器Ｍｊおよび係数器Ａｊと、第１の加算手段である加算器Ｋ１ｊと、量子化手段である量子化器Ｑｊと、第１の遅延手段である遅延器Ｄ１ｊと、第２の遅延手段である遅延器Ｄ２ｊと、デジタル／アナログ変換手段であるデジタル／アナログ変換器Ｃｊと、第２の加算手段である加算器Ｋ２ｊと、第３の遅延手段である遅延器Ｄ３ｊと、第３の加算手段である加算器Ｋ３ｊとを備えて構成されている。
【００７２】
なお、最終段の相関演算ユニットＦＮでは、遅延器Ｄ１Ｎ，Ｄ２Ｎおよびデジタル／アナログ変換器ＣＮは、省略されてもよく、この図１は、設計の簡略化などのために、総ての相関演算ユニットＦを同一構成とした例を示している。
【００７３】
各乗算器Ｍｊは、対応する係数器Ａｊに予め設定されている係数ａｊと前記アナログ入力信号Ｓｍとを相互に乗算し、その乗算結果は、加算器Ｋ１ｊにおいて、前段の相関演算ユニットＦｊ−１における後述するアナログ残差信号と相互に加算されて、量子化器Ｑｊで量子化される。なお、第１段目の相関演算ユニットＦ１における加算器Ｋ１１に入力されるアナログ残差信号は、基準電圧Ｖｒｅｆ（図１の例では接地レベル）となっている。
【００７４】
量子化器Ｑは、予め設定された基準レベルとアナログ加算値との大小を比較する１ビット出力のコンパレータで実現することができる。また、前記量子化器Ｑは、前記基準レベルを＋側と−側とにそれぞれ設定する３値出力のコンパレータなどであってもよく、このように低ビット出力で、低消費電力の量子化器である。
【００７５】
量子化器Ｑｊでの量子化結果は、カウンタなどで実現される加算器Ｋ２ｊにおいて、前段の相関演算ユニットＦｊ−１の加算器Ｋ２ｊ−１からの量子化結果と相互に加算され、遅延器Ｄ３ｊにおいて前記チップ周期Ｔｃだけ遅延された後、次段の相関演算ユニットＦｊ＋１の加算器Ｋ２ｊ＋１に出力される。
【００７６】
前記量子化器Ｑが前述のように３値出力の比較器である場合、加算器Ｋ２は、ｕｐ／ｄｏｗｎカウンタで実現することができる。その場合、前記量子化器Ｑの出力が、「＋１」であるときにはカウント値をインクリメントし、「−１」であるときにはカウント値をデンクリメントし、「０」であるときにはカウント動作を行わない。
【００７７】
また、前記量子化器Ｑｊでの量子化結果は、遅延器Ｄ２ｊにおいて前記チップ周期Ｔｃだけ遅延された後、デジタル／アナログ変換器Ｃｊに入力されてアナログ信号に変換され、加算器Ｋ３ｊにおいて、遅延器Ｄ１ｊで遅延された前記加算器Ｋ１ｊの出力から減算され、次段の相関演算ユニットＦｊ＋１への前記アナログ残差信号が作成される。
【００７８】
このように構成することによって、遅延器Ｄ３ｊからのデジタル出力および加算器Ｋ３ｊからのアナログ残差出力を合わせて考えると、時点ｍ＋１のアナログ入力信号Ｓｍ＋１に対して、第１段目の相関演算ユニットＦ１は、（Ｓｍ＋１＊ａ１）の部分相関値を出力する。時点ｍ＋２においては、時点ｍ＋１で出力された第１段目の相関演算ユニットＦ１での部分相関値は第２段目の相関演算ユニットＦ２に転送され、アナログ入力信号Ｓｍ＋２に対して該第２段目の相関演算ユニットＦ２は、（Ｓｍ＋１＊ａｌ）＋（Ｓｍ＋２＊ａ２）となる部分相関値の累算値を出力する。同時に第１段目の相関演算ユニットＦ１は、（Ｓｍ＋２＊ａ１）の部分相関値を出力する。
【００７９】
時点ｍ＋Ｎ−１においては、時点ｍ＋Ｎ−２で出力された部分相関値の累算値が最終の第Ｎ段目の相関演算ユニットＦＮに転送され、該相関演算ユニットＦＮは、（Ｓｍ＋１＊ａｌ）＋（Ｓｍ＋２＊ａ２）＋…＋（Ｓｍ＋Ｎ−１＊ａＮ）の累算値を出力する。同時に、第１段目の相関演算ユニットＦ１は、（Ｓｍ＋Ｎ−１＊ａｌ）の部分相関値を出力し、第２段目の相関演算ユニットＦ２は、（Ｓｍ＋Ｎ−２＊ａｌ）＋（Ｓｍ＋Ｎ−１＊ａ２）の累算値を出力する。
【００８０】
つまり、常に最終第Ｎ段目の相関演算ユニットＦＮのデジタル出力部分から、前記チップ周期Ｔｃ毎に、相関出力Ｏｍが出力される。
【００８１】
以上のように構成することによって、アナログ加算器Ｋ１ｊのダイナミックレンジは、対応する各相関演算ユニットＦｊで求められる部分相関値と、前段の相関演算ユニットＦｊ−１からの前記アナログ残差信号との加算値に対して飽和しないレベルであればよく、たとえば前記マッチトフィルタとして用いるようにＮ＝２５６段や５１２段の多段構成としても、該加算器Ｋ１の回路規模や電力消費を小さくすることができるとともに、部分相関値の累算値を高精度に、かつ後続回路での処理の簡単なデジタル出力で得ることができる。
【００８２】
本発明の実施の第２の形態について、図２に基づいて説明すれば、以下のとおりである。
【００８３】
図２は、本発明の実施の第２の形態のマッチトフィルタの電気的構成を示すブロック図である。このマッチトフィルタは、前述の図１で示すＦＩＲフィルタに類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このマッチトフィルタでは、前記第３の加算手段である加算器Ｋ３ｊ−１が、前記第１の加算手段である加算器Ｋ１ｊで共用されていることである。オペアンプなどを用いて実現されるアナログの加算器Ｋ１ｊは、３以上の入力に対しても相互に加減算を行うことができ、アナログ信号である前記デジタル／アナログ変換器Ｃｊ−１からの出力をこの加算器Ｋ１ｊで減算して、前記アナログ残差信号を求めることができる。
【００８４】
また、スペクトラム拡散受信機に適用されて逆拡散を行うマッチトフィルタであるので、前記係数器Ａｊは拡散符号生成手段となり、それぞれ拡散符号Ｐｊをストアしており、該拡散符号Ｐｊを前記乗算器Ｍｊにチップ周期Ｔｃ毎に出力する。前記拡散符号Ｐｊは、「＋１」または「−１」の２値であり、これに対して前記係数ａｊは、多値であってもよい。前記拡散符号Ｐｊは、時間経過に係わりなく、固定値であるけれども、通信エリアなどに対応して複数種類設定可能とし、それらの１つを選択使用するようにしてもよい。
【００８５】
さらにまた、前記アナログ入力信号Ｓｍはスペクトラム拡散受信信号Ｄｍとなり、前記乗算器Ｍｊは前記スペクトラム拡散受信信号Ｄｍと前記拡散符号Ｐｊとの相関演算を行う相関演算器となり、最終段の相関演算ユニットＦＮからの相関出力Ｏｍは、相関信号Ｒｍとなる。相関演算ユニットＦｊの段数Ｎは、前記拡散符号Ｐｊの符号長のＮ個分設けられている。
【００８６】
このようにして、前記図１で示す加算器Ｋ１の回路規模や電力消費を小さくすることができるとともに、部分相関値の累算値を高精度に、かつ後続回路での処理の簡単なデジタル出力で得ることができるＦＩＲフィルタで、スペクトラム拡散受信機に適用されて逆拡散を行う基本的なマッチトフィルタを実現することができる。
【００８７】
本発明の実施の第３の形態について、図３に基づいて説明すれば、以下のとおりである。
【００８８】
図３は、本発明の実施の第３の形態のマッチトフィルタの電気的構成を示すブロック図である。このマッチトフィルタは、前述の図２で示すマッチトフィルタに類似し、対応する部分には、同一の参照符号を付して、その説明を省略する。注目すべきは、このマッチトフィルタでは、一部の相関演算ユニットＦｉ（ｉ＝２，４，…，Ｎ−１）で、量子化器Ｑｉと、遅延器Ｄ２ｉと、デジタル／アナログ変換器Ｃｉと、加算器Ｋ３ｉとが省略されていることである。この図３の例では、１段おき、すなわち相関演算ユニットＦｊの段数Ｎに対して、Ｎ／２個が間引かれている。
【００８９】
間引かれている相関演算ユニットＦｉでは、乗算器Ｍｉが前記部分相関値を演算し、加算器Ｋ１ｉが前段の相関演算ユニットＦｉ−１からの前記アナログ残差信号との加算値を求め、その加算値が遅延器Ｄ１ｉにおいて前記チップ周期Ｔｃだけ遅延された後出力されるとともに、前段の相関演算ユニットＦｉ−１における量子化結果が遅延器Ｄ３ｉにおいて遅延されてスルー出力される。
【００９０】
前記間引きの度合いは、相関信号Ｒｍに必要な分解能に応じて決定することができ、前記１段おき、または２段おき等の等間隔であってもよく、またＦＩＲフィルタで、係数器Ａに設定されている係数ａが小さく、加算器Ｋ１の飽和の虞が小さい場合などであってもよい。
【００９１】
このようにして、相関演算ユニットＦｉでは、構成を簡略化することができる。ただし、最終段の相関演算ユニットＦＮの加算器Ｋ２Ｎで求められる累算値の最大出力が、前記図１や図２で示すように間引きが行われない場合においてＮカウントであるとすると、１段おきに間引かれる場合にはＮ／２カウントとなり、２段おきに間引かれる場合にはＮ／３カウントとなり、前記累算値の分解能が低くなる。したがって、要求される出力の分解能に合わせて、均等に間引くことによって、必要最小限の回路構成で、要求機能（分解能）を満足することができる。
【００９２】
本発明の実施の第４の形態について、図４に基づいて説明すれば、以下のとおりである。
【００９３】
図４は、本発明の実施の第４の形態のマッチトフィルタの電気的構成を示すブロック図である。このマッチトフィルタは、前述の図２で示すマッチトフィルタに類似し、対応する部分には、同一の参照符号を付して、その説明を省略する。注目すべきは、このマッチトフィルタでは、Ｈ＝Ｎ×φ（φは２以上の整数）個の相関演算ユニットＦｈ（ｈ＝１，２，…，Ｎ−１，Ｎ，Ｎ＋１，…，Ｈ−１，Ｈ）が設けられている。前記拡散符号Ｐｎは、φ回繰返されることになり、係数器Ａｈは、各相関演算ユニットＦｈ毎に、すなわちＨ個のタップ数だけ設けられてもよく、また各拡散符号Ｐｎ毎に１つ、すなわちφ個の相関演算ユニットで共用されてもよい。
【００９４】
このマッチトフィルタでは、１シンボル周期（ＰＮ符号１周期）のφ倍で、前記相関出力Ｒｍを加算平均することになる。すなわち、時点ｍ＋Ｈにおいては、第１段目の相関演算ユニットＦ１は、（Ｄｍ＋Ｈ＊Ｐｌ）の部分相関値を出力し、第２段目の相関演算ユニットＦ２は、（Ｄｍ＋Ｈ−１＊Ｐｌ）＋（Ｄｍ＋Ｈ＊Ｐ２）の累算値を出力し、最終Ｈ段目の相関演算ユニットＦＨは、（Ｄｍ＋１＊Ｐｌ）十（Ｄｍ＋２＊Ｐ２）＋…＋（Ｄｍ＋Ｎ＊ＰＮ）＋（Ｄｍ＋Ｎ＋１＊Ｐ１）＋…＋（Ｄｍ＋Ｈ−１＊ＰＮ−１）＋（Ｄｍ＋Ｈ＊ＰＮ）の累算値を出力する。
【００９５】
つまり、常に最終Ｈ段目の相関演算ユニットＦＨのデジタル出力部分から、前記チップ周期Ｔｃ毎に、加算平均された相関出力ＲｍAVが出力される。したがって、相関値の演算精度が良くなり、スペクトラム拡散通信における同期を、精度良く、かつ迅速に補足することができる。
【００９６】
図５は、本発明の実施の第５の形態のマッチトフィルタの電気的構成を示すブロック図である。このマッチトフィルタは、前述の図２で示すマッチトフィルタに類似し、対応する部分には、同一の参照符号を付して、その説明を省略する。注目すべきは、このマッチトフィルタでは、相関演算ユニットは、前述と同様に参照符Ｆｊで示す第１の系統と、添字ａを付して示す第２の系統との２系統設けられて、２倍のオーバーサンプリングを行うことである。第２の系統の構成は第１の系統と同一に構成されており、第２の系統の各相関演算ユニットＦｊａ内の構成要素には、第１の系統の対応する相関演算ユニットＦｊ内の構成要素と同一の参照符号に、前記添字ａを付して示す。ただし、オーバーサンプリングの倍数Ｋは、この図５の例の２に限らず、他の値であってもよいことは言うまでもない。
【００９７】
係数器Ａｊは、共通の拡散符号を用いる同じ段数の相関演算ユニットＦｊ，Ｆｊａ間で共用されている。また、第１の系統の各相関演算ユニットＦｊと第２の系統の各相関演算ユニットＦｊａとには、相互に位相がＴｃ／Ｋだけずれたクロック信号が与えられる。最終段の相関演算ユニットＦＮ，ＦＮａのうち、前記クロック信号によって、スペクトラム拡散受信信号Ｄｍがサンプリングされて相関値の演算されている系統側の相関演算ユニットからの相関値が、マルチプレクサＳＷで選択されて、前記相関信号Ｒｍとして出力される。
【００９８】
このように構成することによって、それぞれの系統の相関演算ユニットＦｊ，Ｆｊａが相関演算を行う周期を前記チップ周期Ｔｃ毎の低速度動作としても、Ｋ倍のオーバーサンプリングによる高精度な演算結果を得ることができる。
【００９９】
本発明の実施の第６の形態について、図６に基づいて説明すれば、以下のとおりである。
【０１００】
図６は、本発明の実施の第６の形態のマッチトフィルタの電気的構成を示すブロック図である。このマッチトフィルタは、前述の図５で示すマッチトフィルタに類似している。このマッチトフィルタでは、前記第１の系統の各相関演算ユニットＦｊには、スペクトラム拡散受信信号ＤｍのＩ信号成分ＤｍＩが与えられ、これを参照符ＦｊＩで示し、前記第２の系統の各相関演算ユニットＦｊａには、スペクトラム拡散受信信号ＤｍのＱ信号成分ＤｍＱが与えられ、これを参照符ＦｊＱで示す。相関演算ユニットＦｊＩ，ＦｊＱには、同一のクロック信号が与えられる。各系統の相関演算ユニットＦｊＩ，ＦｊＱからの相関信号ＲｍＩ，ＲｍＱは、振幅計算部Ｅにおいて、２乗和の平方根またはその近似値によって振幅値が計算され、その時点でのマッチトフィルタの振幅相関出力として、前記チップ周期Ｔｃ毎に出力される。
【０１０１】
このようにして、複素マッチトフィルタを実現することができる。
【０１０２】
この複素マッチトフィルタをオーバーサンプリング対応にするには、前記Ｉ信号成分ＤｍＩの系統の相関演算ユニットＦｊＩと、前記Ｑ信号成分ＤｍＱの系統の相関演算ユニットＦｊＱとのそれぞれに、前記図５で示す手法を適用すればよい。
【０１０３】
本発明の実施の第７の形態について、図７に基づいて説明すれば、以下のとおりである。
【０１０４】
図７は、本発明の実施の第７の形態のマッチトフィルタの電気的構成を示すブロック図である。このマッチトフィルタは、Ｋ（図７ではＫ＝２）倍のオーバーサンプリングを行うものであり、その基本構成は、前述の図２で示すマッチトフィルタに基づいている。各係数器Ａｊは、前記チップ周期Ｔｃ毎に拡散符号Ｐｊを出力する。相関演算ユニットはＮ×Ｋ個設けられており、各拡散符号Ｐｊ毎に、Ｆｊ１，Ｆｊ２，…，ＦｊＫとなっており、それらが縦続接続されている。
【０１０５】
また、前記図５のマッチトフィルタと同様に、各相関演算ユニットＦｊ１，Ｆｊ２，…，ＦｊＫには、相互に位相がＴｃ／Ｋだけずれたクロック信号が与えられる。したがって、時点ｍで相関演算ユニットＦｊ１が相関演算を行っているとすると、その時点ｍからＴｃ／Ｋだけ経過した時点ｍ＋１では相関演算ユニットＦｊ２が相関演算を行う…。
【０１０６】
このように構成することによって、前記マルチプレクサＳＷを用いることなく、チップ周期Ｔｃの１／Ｋで、最終段の相関演算ユニットＦＮＫから、前記相関信号Ｒｍを出力することができる。また、オーバーサンプリングが加算されるので、たとえばＫ＝２の場合にはデジタル加算値が１ビット、Ｋ＝４の場合には２ビット増加し、スペクトラム拡散受信信号の同期を精度良く補足することができる。
【０１０７】
本発明の実施の第８の形態について、図８に基づいて説明すれば、以下のとおりである。
【０１０８】
図８は、本発明の実施の第８の形態のマッチトフィルタの電気的構成を示すブロック図である。このマッチトフィルタは、前述の図２で示すマッチトフィルタに類似している。このマッチトフィルタは、最終段の相関演算ユニットＦＮで残ったアナログ残差まで用いて、高精度な相関信号Ｒｍを求めるものである。
【０１０９】
前記最終段の相関演算ユニットＦＮのデジタル／アナログ変換器ＣＮからの出力は、第４の加算手段である加算器Ｋ０において、該相関演算ユニットＦＮの遅延器Ｄ１Ｎを介する部分相関値から減算された後、アナログ／デジタル変換手段である高分解能のアナログ／デジタル変換器Ｃ０においてアナログ／デジタル変換される。したがって、前記最終段の相関演算ユニットＦＮの遅延器Ｄ３Ｎからの上位ビットの相関出力Ｒｍ１と、前記アナログ／デジタル変換器Ｃ０からの下位ビットの相関出力Ｒｍ２とが前記相関出力Ｒｍとなる。このようにして、高精度な相関出力Ｒｍを得ることができる。
【０１１０】
本発明の実施の第９の形態について、図９に基づいて説明すれば、以下のとおりである。
【０１１１】
図９は、本発明の実施の第９の形態のマッチトフィルタの電気的構成を示すブロック図である。このマッチトフィルタは、前述の図２で示すマッチトフィルタに基づいている。このマッチトフィルタは、ＤＣオフセットを補正するものである。
【０１１２】
このため、各相関演算ユニットＦｊの乗算器Ｍｊにスペクトラム拡散受信信号Ｄｍを供給する信号ラインには、第１の切換え手段であるマルチプレクサＧ１が介在されており、最終段の相関演算ユニットＦＮの遅延器Ｄ３Ｎからの出力ラインにも、第２の切換え手段であるマルチプレクサＧ２が介在されている。また、前記ＤＣオフセット分ΔＲｍをストアするメモリＧ３と、前記遅延器Ｄ３Ｎからの前記ＤＣオフセット分ΔＲｍを含む相関出力Ｒｍ’から、前記ＤＣオフセット分ΔＲｍを減算する第５の加算手段である加算器ＫＣとが設けられている。
【０１１３】
動作は、マッチトフィルタのＤＣオフセットを測定するキャリブレーションモードと、相関出力を測定する相関演算モードとに分かれる。前記キャリブレーションモードでは、マルチプレクサＧ１によって前記スペクトラム拡散受信信号Ｄｍに代えて基準電圧ＶCAL を乗算器Ｍｊの入力信号とした状態で相関演算を行い、その出力値を前記ＤＣオフセット分ΔＲｍとして、マルチプレクサＧ２を介してデジタルメモリＧ３にストアする。理論的には、入力が前記基準電圧ＶCAL の場合の相関出力は０となるように設定されており、この場合の相関出力が前記ＤＣオフセット分ΔＲｍであるとみなせる。
【０１１４】
相関演算モードでは、マルチプレクサＧ１はスペクトラム拡散受信信号Ｄｍを乗算器Ｍｊの入力信号として相関演算を行い、その相関出力Ｒｍ’がマルチプレクサＧ２を介して加算器ＫＣに与えられ、該加算器ＫＣによって前記ＤＣオフセット分ΔＲｍを減算する。このようにして、ＤＣオフセット分ΔＲｍを除去した高精度な相関出力Ｒｍを得ることができる。
【０１１５】
なお、前記部分相関値を累算してゆく加算器Ｋ２ｊは総てが同一の構成でなくてもよく、たとえばＮ＝２５６とすると、加算器Ｋ２１は１ビットカウンタ、加算器Ｋ２２，Ｋ２３は２ビットカウンタ、加算器Ｋ２４〜Ｋ２７は３ビットカウンタ、加算器Ｋ２８〜Ｋ２１５は４ビットカウンタ、加算器Ｋ２１６〜Ｋ２３１は５ビットカウンタ、加算器Ｋ２３２〜Ｋ２６３は６ビットカウンタ、加算器Ｋ２６４〜Ｋ２１２７は７ビットカウンタ、加算器Ｋ２１２８〜Ｋ２２５５は８ビットカウンタ、加算器Ｋ２２５６は９ビットカウンタとする。
【０１１６】
このように構成した場合、必要なフリップフロップの総数は、
（ｌｂｉｔ＋２×２ｂｉｔ＋４×３ｂｉｔ＋８×４ｂｉｔ＋１６×５ｂｉｔ＋３２×６ｂｉｔ＋６４×７ｂｉｔ＋１２８×８ｂｉｔ＋９ｂｉｔ）×２
＝３６０４
とすることができるのに対して、総ての加算器Ｋ２１〜Ｋ２２５６を９ビットカウンタで構成した場合、必要なフリップフロップの総数が、
（２５６×９ｂｉｔ）×２＝４６０８
であるので、フリップフロップの総数を２２％削減することができる。
【０１１７】
また、上記図２〜図９のマッチトフィルタの構成において、該マッチトフィルタが同期補足を行っていない空き時間に、総ての係数器Ａ１〜ＡＮに「１」を設定することによって、時点ｍ＋Ｎ−１での相関出力Ｒｍとして、（Ｓｍ＋１＋Ｓｍ＋２＋…＋Ｓｍ＋Ｎ−１）を出力する。すなわち、前記チップ周期Ｔｃ毎に、Ｎ個のサンプリング値の移動平均されたアナログ／デジタル変換値を出力することもできる。
【０１１８】
本発明の実施の第１０の形態について、図１０〜図１２に基づいて説明すれば、以下のとおりである。
【０１１９】
図１０は、本発明の実施の第１０の形態のＦＩＲフィルタの電気的構成を示すブロック図である。このＦＩＲフィルタは、通信用受信機の受信系信号の変換部に適用される帯域制限フィルタとして用いられ、相関演算ユニットＦの段数は１０〜２０程度である。なお、図１０では、図面の簡略化のために、各相関演算ユニットＦは、演算手段を構成する乗算器Ｍおよび係数器Ａと、第２の加算手段である加算器Ｋ２と、第３の遅延手段である遅延器Ｄ３とで代表して示している。
【０１２０】
注目すべきは、このＦＩＲフィルタでは、複数ｊ（図１０では８）段の相関演算ユニットＦｊの縦続接続が、部分的に複数（図１０では３）列形成されることである。本来、このＦＩＲフィルタでは、前記帯域制限フィルタを実現するにあたって、図１１で示すように、第１段目の相関演算ユニットＦ１から、最終第８段目の相関演算ユニットＦ８までの直列回路で、相関演算ユニットＦ４〜Ｆ６には係数「３」を設定する必要があるのに対して、相関演算ユニットＦ４と並列にＦ４１，Ｆ４２、相関演算ユニットＦ５と並列にＦ５１，Ｆ５２、相関演算ユニットＦ６と並列にＦ６１，Ｆ６２を設け、それらの総ての係数を「１」としている。すなわち、相互に対応する段の係数の加算値が、その段に所望とすべき係数値となるように、並列の各相関演算ユニットＦ４，Ｆ４１，Ｆ４２；Ｆ５，Ｆ５１，Ｆ５２；Ｆ６，Ｆ６１，Ｆ６２間で分割されている。
【０１２１】
追加された前記各相関演算ユニットＦ４１，Ｆ４２；Ｆ５１，Ｆ５２；Ｆ６１，Ｆ６２にも、前記相関演算ユニットＦ１〜Ｆ８と同様に、アナログ入力信号Ｓｍが与えられる。そのアナログ入力信号Ｓｍを、相関演算ユニットＦ４１，Ｆ４２はＦ４と、相関演算ユニットＦ５１，Ｆ５２はＦ５と、相関演算ユニットＦ６１，Ｆ６２はＦ６と、それぞれ同一のサンプリングタイミングで取込み、演算を行う。
【０１２２】
ユニットＦ７１，Ｆ９は、分割した並列回路の演算結果を合流させるために設けられており、またユニットＦ８１は、タイミング合わせのために設けられている。すなわち、前記ユニットＦ８１は、前記タイミング合わせのための遅延器Ｄ３８１から構成され、前記ユニットＦ９は、前記ユニットＦ８１の遅延器Ｄ３８１からのデジタル出力と、前段の相関演算ユニットＦ８からのデジタル出力とを加算する加算器Ｋ２９と、遅延器Ｄ３９とを備えて構成されている。
【０１２３】
図１２は、前記ユニットＦ７１の具体的な一構成例を示すブロック図である。相関演算ユニットＦ６２は、残余の相関演算ユニットＦ４２，Ｆ５２；Ｆ１〜Ｆ８等と同様に構成されており、遅延器Ｄ３６２からのデジタル出力は、該ユニットＦ７１において、前段の相関演算ユニットＦ６１の遅延器Ｄ３６１（図示せず）からのデジタル出力と量子化器Ｑ７１の量子化結果とを加算する加算器Ｋ２７１の前段に設けられた加算器Ｋ４７１で、予め前記相関演算ユニットＦ６１からのデジタル出力と加算された後、前記加算器Ｋ２７１に入力される。
【０１２４】
以上のように構成することによって、相関演算ユニットＦ４〜Ｆ６内で、その段でのアナログ演算結果と前段からのアナログ残差とを加算する加算器Ｋ１４〜Ｋ１６のダイナミックレンジを小さくすることができる。すなわち、前記係数「３」に対して、前記加算器Ｋ１４〜Ｋ１６を残余の加算器Ｋ１１〜Ｋ１３；Ｋ１７，Ｋ１８と同様に構成すると、飽和してしまう虞がある。特に、相関演算ユニットＦ４よりもＦ５、さらにＦ６というように、大きい係数が連続する場合に、その可能性が高くなる。このため、前記加算器Ｋ１１〜Ｋ１３；Ｋ１７，Ｋ１８のダイナミックレンジを１とすると、加算器Ｋ１４〜Ｋ１６のダイナミックレンジは３とする必要がある。
【０１２５】
たとえば、ダイナミックレンジが３の加算器は、ダイナミックレンジが１の加算器に比べて、３〜５倍の電力を消費するので、単一の加算器Ｋ１４〜Ｋ１６を用いる場合に比べて、分割した並列の相関演算ユニットＦ４１〜Ｆ６１；Ｆ４２〜Ｆ６２内の加算器Ｋ１４１〜Ｋ１６１；Ｋ１４２〜Ｋ１６２（Ｋ１４１〜Ｋ１６１；Ｋ１４２〜Ｋ１５２は図示せず）と合わせても、電力消費の総計を小さくすることができる。したがって、大きな係数を扱う場合にも、上記のような並列回路構成とすることによって、電力消費を削減することができる。
【０１２６】
係数には、前記「３」に限らず、残余の相関演算ユニットＦ１〜Ｆ３；Ｆ７，Ｆ８の係数よりも大きい任意の数が選ばれる。その場合、その係数を該相関演算ユニットＦ１〜Ｆ３；Ｆ７，Ｆ８の係数で除算した値（余りがあるときには繰上げ）とすることによって、前記のように総ての相関演算ユニットＦの加算器Ｋ１のダイナミックレンジを小さく揃えることができる。
【０１２７】
前記ユニットＦ７１は、回路構成を規格化して設計を簡略化するために、前記加算器Ｋ４７１を除いて、残余の相関演算ユニットＦ１〜Ｆ８；Ｆ４１〜Ｆ６１等と同様に構成されているけれども、ユニットＦ９と同様に、加算器および遅延器から成る構成であってもよい。
【０１２８】
本発明の実施の第１１の形態について、図１３および図１４に基づいて説明すれば、以下のとおりである。
【０１２９】
図１３は、前記ユニットＦ７１の他の構成例を示すブロック図である。相関演算ユニットＦ６２の加算器Ｋ３６２からのアナログ残差出力は、加算用の前記ユニットＦ７１の乗算器Ｍ７１に入力される。入力されたアナログ残差は、係数器Ａ７１に設定されている係数「１」と乗算された後、加算器Ｋ１７１において、前段の相関演算ユニットＦ６１からのアナログ残差出力に加算される。デジタル出力は、前記図１２の構成と同様に、加算器Ｋ４７１で加算される。前記ユニットＦ９も、このユニットＦ７１と同様に、ユニットＦ８１からのデジタル出力だけでなく、アナログ残差も加算するようにしてもよい。
【０１３０】
また、図１４は、前記ユニットＦ７１のさらに他の構成例を示すブロック図である。前述の図１３の構成に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。この例では、前記係数器Ａ７１の係数が「１」であるので、前記乗算器Ｍ７１および係数器Ａ７１が設けられておらず、前記相関演算ユニットＦ６２の加算器Ｋ３６２からのアナログ残差出力は、直接加算器Ｋ１７１に入力される。
【０１３１】
これら図１２〜図１４で示す構成は何れが選択されてもよく、加算器Ｋ１７１のオーバフローの虞をなくし、該加算器Ｋ１７１のダイナミックレンジを残余の加算器Ｋ１１〜Ｋ１８等と等しくするのであれば前記図１２で示す構成が選択され、前記オーバフローの可能性が少なく、アナログ残差まで考慮するのであれば前記図１３または図１４で示す構成が選択される。そして、図１３の構成と図１４の構成とは、回路構成を簡略化するのであれば図１４の構成が選択され、回路構成を規格化して設計を簡略化するのであれば図１３の構成が選択されればよい。
【０１３２】
本発明の実施の第１２の形態について、図１５および図１６に基づいて説明すれば、以下のとおりである。
【０１３３】
図１５は、本発明の実施の第１２の形態のＦＩＲフィルタの電気的構成を示すブロック図であり、前述の図１０の構成に類似し、対応する部分には同一の参照符号を付して示す。注目すべきは、このＦＩＲフィルタでは、相関演算を行っている相関演算ユニットＦａで合流が行われることである。この相関演算ユニットＦａの係数は「１」であり、したがって相関演算ユニットＦ７は、本来、係数が「２」である。
【０１３４】
図１６は、前記相関演算ユニットＦａの具体的な一構成例を示すブロック図である。この相関演算ユニットＦａは、前述のユニットＦ７１に類似している。該相関演算ユニットＦａの加算器Ｋ１７１ａは、前段の相関演算ユニットＦ６１の加算器Ｋ３６１（図示せず）からのアナログ残差出力と、乗算器Ｍ７１でのアナログ演算結果と、相関演算ユニットＦ６２の加算器Ｋ３６２からのアナログ残差出力とを相互に加算する。
【０１３５】
以上のように構成することによって、前記マッチトフィルタのように縦続段数が比較的大きくなるフィルタにおいて、比較的前段側で大きな係数が必要となって並列構成となっても、所望の段で合流させることができ、最終段まで遅延器を接続してゆく必要はなく、回路構成を比較的小さくすることができる。
【０１３６】
本発明の実施の第１３の形態について、図１７に基づいて説明すれば、以下のとおりである。
【０１３７】
図１７は、本発明の実施の第１３の形態のＦＩＲフィルタの電気的構成を示すブロック図であり、前述の図１０および図１５の構成に類似し、対応する部分には同一の参照符号を付して示す。注目すべきは、このＦＩＲフィルタでは、アナログ入力信号Ｓｍに対する乗算係数が０である相関演算ユニットＦｂは、如何なるアナログ入力信号Ｓｍが入力されても、その乗算結果は０であるので、これを利用する。すなわち、該相関演算ユニットＦｂにおける乗算係数を１として、他方の列のユニットＦ６１からのアナログ残差を前記アナログ入力信号Ｓｍに代えて入力し、前段からのアナログ残差に加算する。
【０１３８】
該相関演算ユニットＦｂには、前記図１３または図１４で示すユニットＦ７１を用いればよい。並列回路の最終段のユニットＦ６１の直後に、このような乗算係数が０である相関演算ユニットがない場合は、たとえば遅延器の縦続接続などによって、前記乗算係数が０であるさらに後段側の相関演算ユニットが用いられる。
【０１３９】
以上のように構成することによって、合流される側の相関演算ユニットＦｂの加算器Ｋ１７１では、本来、その段での乗算結果と、前段からのアナログ残差と、合流させるアナログ残差とを相互に加算する必要があり、他の段の加算器と同等のダイナミックレンジではオーバーフローを生じる虞があるのに対して、乗算係数が０であるので、前段からのアナログ残差と、合流させるアナログ残差とを相互に加算するだけでよく、通常の相関演算ユニットＦ１〜Ｆ６，Ｆ８等と同様に、前記オーバーフローの虞れをなくすことができる。
【０１４０】
【発明の効果】
本発明に係るフィルタ回路は、以上のように、複数段のユニット回路が相互に縦続接続され、各ユニット回路内の演算手段が同一サンプリングタイミングでのアナログ入力信号と該各演算手段毎に予め設定されている係数との演算結果を順次後段側のユニット回路へ転送して、その段での演算結果と相互に加算することによって、最終段のユニット回路からは、総ての係数とその係数個分の連続する時系列アナログサンプリング信号との演算結果の累算値が求められるようにし、その累算値をデジタルデータに変換して出力するようにしたフィルタ回路において、前記係数値などから、前記累算値が所定値より大きくなる最終段以外の任意の段のユニット回路で、前記累算値を低ビット量子化し、その量子化結果と、前記累算値から前記量子化結果のデジタル／アナログ変換値を減算した残差分のアナログ信号とを出力する。
【０１４１】
それゆえ、前記累算値を求める加算手段のダイナミックレンジは、各ユニット回路内で求められる部分相関値と、前段のユニット回路からの前記残差分のアナログ信号との加算値に対して飽和しないレベルであればよく、マッチトフィルタとして用いるように多段構成としても、該加算手段の回路規模や電力消費を小さくすることができるとともに、高分解能で、高速なアナログ／デジタル変換器を使用しなくても、部分相関値の累算値を高精度に、かつ後続回路での処理の簡単なデジタル出力で得ることができる。
【０１４２】
さらにまた、本発明に係るフィルタ回路は、以上のように、複数段のユニット回路が相互に縦続接続され、各ユニット回路内の演算手段が同一サンプリングタイミングでのアナログ入力信号と該各演算手段毎に予め設定されている係数との演算結果を順次後段側のユニット回路へ転送して、その段での演算結果と相互に加算することによって、最終段のユニット回路からは、総ての係数とその係数個分の連続する時系列アナログサンプリング信号との演算結果の累算値が求められるようにし、その累算値をデジタルデータに変換して出力するようにしたフィルタ回路において、前記係数値などから、前記累算値が所定値より大きくなる最終段以外の任意の段のユニット回路からは、前記累算値を、該累算値を量子化したデジタルデータと、該累算値から量子化結果のアナログ変換値を減算した残差分のアナログデータとの合算値で表す。
【０１４３】
それゆえ、前記累算値を求める加算手段のダイナミックレンジは、各ユニット回路内で求められる部分相関値と、前段のユニット回路からの前記残差分のアナログ信号との加算値に対して飽和しないレベルであればよく、マッチトフィルタとして用いるように多段構成としても、該加算手段の回路規模や電力消費を小さくすることができるとともに、高分解能で、高速なアナログ／デジタル変換器を使用しなくても、部分相関値の累算値を高精度に、かつ後続回路での処理の簡単なデジタル出力で得ることができる。
【０１４４】
また、本発明に係るフィルタ回路は、以上のように、複数段のユニット回路が相互に縦続接続され、各ユニット回路内の演算手段が同一サンプリングタイミングでのアナログ入力信号と該各演算手段毎に予め設定されている係数との演算を行い、その演算結果をチップ周期で順次後段側のユニット回路へ転送して、その段での演算結果と相互に加算することによって、最終段のユニット回路からは、総ての係数とその係数個分の連続する時系列アナログサンプリング信号との演算結果の累算値が求められるようにし、その累算値をデジタルデータに変換して出力するようにしたフィルタ回路において、前記係数値などから、自段における演算結果を、転送されてきた前段の出力と相互に加算する第１の加算手段で求められる演算結果の累算値が所定値より大きくなる任意の段および最終段で、前記累算値を量子化手段で低ビット量子化し、後段側へは、その量子化結果を第２の加算手段で加算して出力するとともに、第３の加算手段で前記累算値から前記量子化結果のデジタル／アナログ変換値を減算し、その残差分のアナログ信号を出力する。
【０１４５】
それゆえ、第１の加算手段のダイナミックレンジは、対応する演算手段で求められる部分相関値と、前段の第３の加算手段からの前記残差分のアナログ信号との加算値に対して飽和しないレベルであればよく、マッチトフィルタとして用いるように多段構成としても、該第１の加算手段の回路規模や電力消費を小さくすることができるとともに、高分解能で、高速なアナログ／デジタル変換器を使用しなくても、部分相関値の累算値を高精度に、かつ後続回路での処理の簡単なデジタル出力で得ることができる。
【０１４６】
さらにまた、本発明に係るフィルタ回路は、以上のように、複数段のユニット回路が相互に縦続接続され、各ユニット回路内の演算手段が同一サンプリングタイミングでのアナログ入力信号と該各演算手段毎に予め設定されている係数との演算を行い、その演算結果をチップ周期で順次後段側のユニット回路へ転送して、その段での演算結果と相互に加算することによって、最終段のユニット回路からは、総ての係数とその係数個分の連続する時系列アナログサンプリング信号との演算結果の累算値が求められるようにし、その累算値をデジタルデータに変換して出力するようにしたフィルタ回路において、前記係数値などから、自段における演算結果を、転送されてきた前段の出力と相互に加算する第１の加算手段で求められる演算結果の累算値が所定値より大きくなる任意の段および最終段で、前記累算値を量子化手段で低ビット量子化し、後段側へは、その量子化結果を第２の加算手段で加算して出力するとともに、前記第１の加算手段からのアナログ信号と、デジタル／アナログ変換手段によって求めた前記量子化結果のアナログ変換値とを出力し、次段の第１の加算手段で減算させる。
【０１４７】
それゆえ、第１の加算手段のダイナミックレンジは、対応する演算手段で求められる部分相関値と、前段のユニット回路からの残差分のアナログ信号との加算値に対して飽和しないレベルであればよく、マッチトフィルタとして用いるように多段構成としても、該第１の加算手段の回路規模や電力消費を小さくすることができるとともに、高分解能で、高速なアナログ／デジタル変換器を使用しなくても、部分相関値の累算値を高精度に、かつ後続回路での処理の簡単なデジタル出力で得ることができる。
【０１４８】
また、本発明に係るフィルタ回路は、以上のように、前記任意の段を予め定める段数おきの段として、前記低ビット量子化による部分相関値を演算する構成を総ての段のユニット回路に設けるのではなく、等間隔に間引いて設ける。
【０１４９】
それゆえ、アナログ計算量が偏らないようにして、要求分解能を満足しつつ、必要最小限の構成で、低消費電力に、相関値の演算を行うことができる。
【０１５０】
さらにまた、本発明に係るフィルタ回路は、以上のように、最終段の演算手段で量子化できなかったアナログ残差を、高分解能のアナログ／デジタル変換手段によってデジタル変換し、相関出力の一部として用いる。
【０１５１】
それゆえ、前記最終段のユニット回路の第２の加算手段からの上位ビットの相関出力と、前記アナログ／デジタル変換手段からの下位ビットの相関出力とを合わせて実際の相関出力を形成するので、高精度な相関出力を得ることができる。
【０１５２】
また、本発明に係るフィルタ回路は、以上のように、キャリブレーションモード時に、アナログ入力信号に代えて基準電圧を入力し、現れたＤＣオフセット分をメモリにストアしておき、相関演算モード時には、前記メモリにストアされている前記ＤＣオフセット分を最終段の演算手段の相関出力から減算してオフセット補正を行う。
【０１５３】
それゆえ、前記ＤＣオフセット分を除去した高精度な相関出力を得ることができる。
【０１５４】
さらにまた、本発明に係るフィルタ回路は、以上のように、前段側の演算手段での量子化結果にその段における量子化結果を加算するカウント動作を行う第２の加算手段において、カウント値の小さい初段側のビット数を小さく、最終段側となるにつれて大きく設定する。
【０１５５】
それゆえ、前記第２の加算手段は必要なビット数のみの構成となり、フリップフロップの回路規模を最小限にすることができる。
【０１５６】
また、本発明に係るフィルタ回路は、以上のように、前記量子化手段をコンパレータとし、２値または３値の量子化を行う。
【０１５７】
それゆえ、低ビットの前記量子化手段の構成を、簡単にすることができる。
【０１５８】
さらにまた、本発明に係るフィルタ回路は、以上のように、前記アナログ入力信号をスペクトラム拡散受信信号とし、前記係数を拡散符号とし、前記各演算手段を前記スペクトラム拡散受信信号と前記拡散符号との相関演算を行う相関演算器としたマッチトフィルタとする。
【０１５９】
それゆえ、前述のように構成していることによって、大部分の処理がアナログ処理となり、マッチトフィルタとして、ベースバンド処理部における電力消費を大幅に削減することができるとともに、回路規模を小さくすることができる。
【０１６０】
また、本発明に係るフィルタ回路は、以上のように、前記演算手段の段数Ｍを、前記拡散符号の符号長Ｎの整数φ倍とする。
【０１６１】
それゆえ、１シンボル周期（拡散符号の１周期）のφ倍で、前記相関出力を加算平均することができ、相関値の演算精度が良くなり、スペクトラム拡散通信における同期を、精度良く、かつ迅速に補足することができる。
【０１６２】
さらにまた、本発明に係るフィルタ回路は、以上のように、前記演算手段を、Ｉ成分用とＱ成分用とのそれぞれに対して前記拡散符号の符号長Ｎ個ずつ備え、スペクトラム拡散受信信号の同相成分（Ｉ成分）と直交成分（Ｑ成分）とのそれぞれと前記拡散符号との相関演算を行い、その演算結果を振幅計算部において振幅値に計算し、複素マッチトフィルタを実現する。
【０１６３】
それゆえ、２系統のデータ列を同時に復調することができ、情報の伝送効率を良くすることができる。またＩ成分とＱ成分との拡散符号が同じ場合には、前記係数器を共通化することで、Ｉ成分用とＱ成分用との２個のマッチトフィルタを個別に作成する場合に比べて、電力消費、回路規模とも少なくすることができる。
【０１６４】
また、本発明に係るフィルタ回路は、以上のように、Ｍ段の演算手段群をＫ組設け、同一段の演算手段には相互に同一の拡散符号を設定し、各組の演算手段群をチップ周期Ｔｃの１／Ｋだけ相互に位相がずれたクロック信号で駆動して、各群の最終段の演算手段からの相関出力を、マルチプレクサで前記Ｔｃ／Ｋ毎に順次選択して出力することでＫ倍のオーバーサンプリングを実現する。
【０１６５】
それゆえ、それぞれの演算手段が相関演算を行う周期を前記チップ周期Ｔｃ毎の低速度動作としても、時間的に細かく相関値の演算を行うことができ、スペクトラム拡散受信信号の同期を精度良く補足することができる。
【０１６６】
さらにまた、本発明に係るフィルタ回路は、以上のように、前記演算手段を、前記Ｍ段の各段毎にＫ個を縦続接続して構成し、各演算手段を、チップ周期Ｔｃの１／Ｋだけ相互に位相がずれたクロック信号で駆動することによって、Ｋ倍のオーバーサンプリングを実現する。
【０１６７】
それゆえ、上記の構成に比べて、前記マルチプレクサを用いることなく、時間的に細かく相関値の演算を行うことができるとともに、デジタル加算値のビット数が増加し、スペクトラム拡散受信信号の同期を精度良く補足することができる。
【０１６８】
また、本発明に係るフィルタ回路は、以上のように、マッチトフィルタが同期補足を行っていない空き時間に、係数を総て「１」として、アナログ入力信号の移動平均のアナログ／デジタル変換値を求める。
【０１６９】
それゆえ、他の構成を全く変更することなく、該移動平均値のアナログ／デジタル変換値を求めることもできる。
【０１７０】
さらにまた、本発明に係るフィルタ回路は、以上のように、比較的大きい係数値が設定される段では、ユニット回路を複数個並列構成とし、その段に所望とすべき係数値をそれらの各並列ユニット回路間で分割する。
【０１７１】
それゆえ、各ユニット回路内で、その段でのアナログ演算結果と前段からのアナログ残差とを加算する加算器のダイナミックレンジを小さくすることができ、単一の加算器を用いる場合に比べて、分割した並列ユニット回路内の加算器の電力消費の和を小さくすることができる。
【０１７２】
また、本発明に係るフィルタ回路は、以上のように、一方の列の演算結果を他方の列に合流させるにあたって、アナログ入力信号に対する乗算係数が０のユニット回路を用い、前記乗算係数を１として、前記一方の列のアナログ残差を前記アナログ入力信号に代えて入力する。
【０１７３】
それゆえ、合流される側のユニット回路の加算器は、前段からのアナログ残差と、合流させるアナログ残差とを相互に加算するだけでよく、通常のユニット回路の加算器と同様に、オーバーフローの虞れをなくすことができる。
【０１７４】
さらにまた、本発明に係るフィルタ回路は、以上のように、比較的大きい係数値を用いる必要があり、また前記ユニット回路の段数が１０〜２０程度である通信用受信機の受信系信号の変換部に適用される。
【０１７５】
それゆえ、並列構成とすべき段が比較的前段側で、かつ縦続接続されるユニット回路の一部を前記合流のための特殊な構造にする必要がないように、ユニット回路の段数が最大の列の最後段のユニット回路の後方で合流を行う場合にも、並列回路側に設ける遅延器などは比較的少なくてすみ、好適である。
【図面の簡単な説明】
【図１】 本発明の実施の第１の形態のＦＩＲフィルタの電気的構成を示すブロック図である。
【図２】 本発明の実施の第２の形態のマッチトフィルタの電気的構成を示すブロック図である。
【図３】 本発明の実施の第３の形態のマッチトフィルタの電気的構成を示すブロック図である。
【図４】 本発明の実施の第４の形態のマッチトフィルタの電気的構成を示すブロック図である。
【図５】 本発明の実施の第５の形態のマッチトフィルタの電気的構成を示すブロック図である。
【図６】 本発明の実施の第６の形態のマッチトフィルタの電気的構成を示すブロック図である。
【図７】 本発明の実施の第７の形態のマッチトフィルタの電気的構成を示すブロック図である。
【図８】 本発明の実施の第８の形態のマッチトフィルタの電気的構成を示すブロック図である。
【図９】 本発明の実施の第９の形態のマッチトフィルタの電気的構成を示すブロック図である。
【図１０】 本発明の実施の第１０の形態のＦＩＲフィルタの電気的構成を示すブロック図である。
【図１１】 図１０で示すＦＩＲフィルタの原型構成を示すブロック図である。
【図１２】 図１０で示すＦＩＲフィルタにおけるユニットの具体的な一構成例を示すブロック図である。
【図１３】 本発明の実施の第１１の形態のユニットの他の構成例を示すブロック図である。
【図１４】 図１３で示すユニットのさらに他の構成例を示すブロック図である。
【図１５】 本発明の実施の第１２の形態のＦＩＲフィルタの電気的構成を示すブロック図である。
【図１６】 図１５で示すＦＩＲフィルタにおける相関演算ユニットの具体的な一構成例を示すブロック図である。
【図１７】 本発明の実施の第１３の形態のＦＩＲフィルタの電気的構成を示すブロック図である。
【図１８】 典型的な従来技術のマッチトフィルタの電気的構成を示すブロック図である。
【図１９】 他の従来技術のマッチトフィルタの電気的構成を示すブロック図である。
【符号の説明】
Ａ１〜ＡＮ 係数器
ＡＨ 係数器
Ａ１ａ〜ＡＮａ 係数器
Ｃ０ アナログ／デジタル変換器（アナログ／デジタル変換手段）
Ｃ１〜ＣＮ デジタル／アナログ変換器（デジタル／アナログ変換手段）
ＣＨ デジタル／アナログ変換器（デジタル／アナログ変換手段）
Ｃ１ａ〜ＣＮａ
デジタル／アナログ変換器（デジタル／アナログ変換手段）
Ｄ１１〜Ｄ１Ｎ 遅延器
Ｄ１Ｈ 遅延器
Ｄ１１ａ〜Ｄ１Ｎａ 遅延器
Ｄ２１〜Ｄ２Ｎ 遅延器
Ｄ２Ｈ 遅延器
Ｄ２１ａ〜Ｄ２Ｎａ 遅延器
Ｄ３１〜Ｄ３Ｎ 遅延器
Ｄ３Ｈ 遅延器
Ｄ３１ａ〜Ｄ３Ｎａ 遅延器
Ｅ 振幅計算部
Ｆ１〜ＦＮ 相関演算ユニット（ユニット回路）
ＦＨ 相関演算ユニット（ユニット回路）
Ｆ２ａ，Ｆ４ａ，…，ＦＮ−１ａ 相関演算ユニット（ユニット回路）
Ｆ１ａ〜ＦＮａ 相関演算ユニット（ユニット回路）
Ｆ１Ｉ〜ＦＮＩ；Ｆ１Ｑ〜ＦＮＱ 相関演算ユニット（ユニット回路）
Ｆ１１，Ｆ１２，Ｆ２１，Ｆ２２，ＦＮ１，ＦＮ２
相関演算ユニット（ユニット回路）
Ｆ４１，Ｆ４２；Ｆ５１，Ｆ５２；Ｆ６１，Ｆ６２
相関演算ユニット（ユニット回路）
Ｆ９；Ｆ７１，Ｆ７ａ，Ｆ７ｂ；Ｆ８１
ユニット
Ｇ１ マルチプレクサ（第１の切換え手段）
Ｇ２ マルチプレクサ（第２の切換え手段）
Ｇ３ メモリ
Ｋ０ 加算器（第４の加算手段）
Ｋ１１〜Ｋ１Ｎ 加算器（第１の加算手段）
Ｋ１Ｈ 加算器（第１の加算手段）
Ｋ１１ａ〜Ｋ１Ｎａ 加算器（第１の加算手段）
Ｋ２１〜Ｋ２Ｎ 加算器（第２の加算手段）
Ｋ２Ｈ 加算器（第２の加算手段）
Ｋ２１ａ〜Ｋ２Ｎａ 加算器（第２の加算手段）
Ｋ３１〜Ｋ３Ｎ 加算器（第３の加算手段）
ＫＣ 加算器（第５の加算手段）
Ｍ１〜ＭＮ 乗算器（演算手段）
Ｍ１ａ〜ＭＮａ 乗算器（演算手段）
Ｑ１〜ＱＮ 量子化器（量子化手段）
ＱＮ＋１，ＱＨ 量子化器（量子化手段）
Ｑ１ａ〜ＱＮａ 量子化器（量子化手段）
ＳＷ マルチプレクサ
Claims (19)
- 複数段のユニット回路が相互に縦続接続され、各ユニット回路内の演算手段が同一サンプリングタイミングでのアナログ入力信号と該各演算手段毎に予め設定されている係数とを演算した自段での演算結果に前段から転送された信号を加算した信号を順次後段側のユニット回路へアナログ入力信号のサンプリング周期だけ遅延させて転送することによって、最終段のユニット回路からは、総ての係数とその係数個分の連続する時系列アナログサンプリング信号との演算結果の累算値が求められるようにし、その累算値をデジタルデータで出力するようにしたフィルタ回路において、
最終段のユニット回路以外の任意の１つの段のユニット回路で、前段のユニット回路からの出力と自段での演算結果との加算値をアナログ入力信号のサンプリング周期だけ遅延させる一方で低ビット量子化し、その量子化結果をアナログ入力信号のサンプリング周期だけ遅延させ、遅延した該量子化結果のデジタル／アナログ変換値を遅延した前記加算値から減算した残差を当該ユニット回路の出力として後続のユニット回路へ順次転送してゆき、前段のユニット回路までの量子化結果の総和と自段での量子化結果とを加算してアナログ入力信号のサンプリング周期だけ遅延させて後続のユニット回路へ順次転送してゆき、
最終段のユニット回路で、前段のユニット回路からの出力と自段での演算結果との加算値を低ビット量子化し、前段のユニット回路までの量子化結果の総和と自段での量子化結果とを加算してアナログ入力信号のサンプリング周期だけ遅延させて出力することを特徴とするフィルタ回路。 - 複数段のユニット回路が相互に縦続接続され、各ユニット回路内の演算手段が同一サンプリングタイミングでのアナログ入力信号と該各演算手段毎に予め設定されている係数とを演算した自段での演算結果に前段から転送された信号を加算した信号を順次後段側のユニット回路へアナログ入力信号のサンプリング周期だけ遅延させて転送することによって、最終段のユニット回路からは、総ての係数とその係数個分の連続する時系列アナログサンプリング信号との演算結果の累算値が求められるようにし、その累算値をデジタルデータで出力するようにしたフィルタ回路において、
最終段のユニット回路以外の任意の１つの段のユニット回路で、前段のユニット回路からの第１の出力と自段での演算結果との加算値から前段のユニット回路からの第２の出力を減算した演算値をアナログ入力信号のサンプリング周期だけ遅延させて当該ユニット回路の第１の出力として後続のユニット回路へ順次転送してゆき、
前記演算値を低ビット量子化し、その量子化結果をアナログ入力信号のサンプリング周期だけ遅延させ、遅延した該量子化結果のデジタル／アナログ変換値を当該ユニット回路の第２の出力として後続のユニット回路へ順次転送してゆき、
前段のユニット回路までの量子化結果の総和と自段での量子化結果とを加算してアナログ入力信号のサンプリング周期だけ遅延させて後続のユニット回路へ順次転送してゆき、
最終段のユニット回路で、前段のユニット回路からの第１の出力と自段での演算結果との加算値から前段のユニット回路からの第２の出力を減算した演算値を低ビット量子化し、前段のユニット回路までの量子化結果の総和と自段での量子化結果とを加算してアナログ入力信号のサンプリング周期だけ遅延させて出力することを特徴とするフィルタ回路。 - 前記最終段のユニット回路以外の前記任意の１つの段のユニット回路の２つの間に設けられる１段のユニット回路で、前段のユニット回路からの第１の出力と自段での演算結果との加算値から前段のユニット回路からの第２の出力を減算した演算値をアナログ入力信号のサンプリング周期だけ遅延させて当該ユニット回路の第１の出力として後続のユニット回路へ順次転送してゆき、前段のユニット回路までの量子化結果の総和アナログ入力信号のサンプリング周期だけ遅延させて後続のユニット回路へ順次転送してゆき、
当該ユニット回路の後段に設けられる前記任意の１つの段のユニット回路での前記演算値は、前段のユニット回路からの第２の出力が減算されない値であることを特徴とする請求項２に記載のフィルタ回路。 - 複数段のユニット回路が相互に縦続接続され、各ユニット回路内の演算手段が同一サンプリングタイミングでのアナログ入力信号と該各演算手段毎に予め設定されている係数とを演算した自段での演算結果に前段から転送された信号を加算した信号を順次後段側のユニット回路へアナログ入力信号のサンプリング周期だけ遅延させて転送することによって、最終段のユニット回路からは、総ての係数とその係数個分の連続する時系列アナログサンプリング信号との演算結果の累算値が求められるようにし、その累算値をデジタルデータで出力するようにしたフィルタ回路において、
最終段のユニット回路以外の任意の１つの段のユニット回路は、
自段における演算結果を、転送されてきた前段のユニット回路からの出力と相互に加算する第１の加算手段と、
第１の加算手段の出力をアナログ入力信号のサンプリング周期だけ遅延させる第１の遅延手段と、
第１の加算手段からの出力を低ビット量子化する量子化手段と、
自段における前記量子化手段の量子化結果を、前段のユニット回路までの量子化結果の総和に加算してゆく第２の加算手段と、
前記量子化手段からの出力をアナログ入力信号のサンプリング周期だけ遅延させる第２の遅延手段と、
前記第２の遅延手段の出力をアナログ変換するデジタル／アナログ変換手段と、
前記第２の加算手段の出力をアナログ入力信号のサンプリング周期だけ遅延させて自段を含む前段のユニット回路までの量子化結果の総和を出力する第３の遅延手段と、
前記第１の遅延手段の出力から、前記デジタル／アナログ変換手段の出力を減算し、残差を自段の出力として次段のユニット回路へ転送する第３の加算手段とを含み、
最終段のユニット回路は、前記第１の加算手段と、前記量子化手段と、前記第２の加算手段と、前記第３の遅延手段とを含むことを特徴とするフィルタ回路。 - 複数段のユニット回路が相互に縦続接続され、各ユニット回路内の演算手段が同一サンプリングタイミングでのアナログ入力信号と該各演算手段毎に予め設定されている係数とを演算した自段での演算結果に前段から転送された信号を加算した信号を順次後段側のユニット回路へアナログ入力信号のサンプリング周期だけ遅延させて転送することによって、最終段のユニット回路からは、総ての係数とその係数個分の連続する時系列アナログサンプリング信号との演算結果の累算値が求められるようにし、その累算値をデジタルデータで出力するようにしたフィルタ回路において、
最終段のユニット回路以外の任意の１つの段のユニット回路は、
自段における演算結果を、転送されてきた前段のユニット回路からの出力と相互に加算する第１の加算手段と、
第１の加算手段の出力をアナログ入力信号のサンプリング周期だけ遅延させる第１の遅延手段と、
第１の加算手段からの出力を低ビット量子化する量子化手段と、
自段における前記量子化手段の量子化結果を、前段のユニット回路までの量子化結果の総和に加算してゆく第２の加算手段と、
前記量子化手段からの出力をアナログ入力信号のサンプリング周期だけ遅延させる第２の遅延手段と、
前記第２の遅延手段の出力をアナログ変換するデジタル／アナログ変換手段と、
前記第２の加算手段の出力をアナログ入力信号のサンプリング周期だけ遅延させて自段を含む前段のユニット回路までの量子化結果の総和を出力する第３の遅延手段とを含み、
前記デジタル／アナログ変換手段の出力をユニット回路からの出力として次段の第１の加算手段に与えて、自段の第１の加算手段の出力から減算させ、
最終段のユニット回路は、前記第１の加算手段と、前記量子化手段と、前記第２の加算手段と、前記第３の遅延手段とを含むことを特徴とするフィルタ回路。 - 前記任意の１つの段のユニット回路は予め定める段数おきに設けられていることを特徴とする請求項４または５に記載のフィルタ回路。
- 最終段のユニット回路は、前記第１および第２の遅延手段と、前記デジタル／アナログ変換手段とを含み、
フィルタ回路は、該最終段のユニット回路における前記デジタル／アナログ変換手段の出力を、該最終段のユニット回路における前記第１の遅延手段の出力から減算し、該最終段でのアナログ残差を求める第４の加算手段と、
前記第４の加算手段からの出力をアナログ／デジタル変換する高分解能のアナログ／デジタル変換手段とをさらに備えることを特徴とする請求項４〜６の何れかに記載のフィルタ回路。 - 前記各演算手段へのアナログ入力信号ラインに介在され、前記アナログ入力信号に代えて基準電圧を入力する第１の切換え手段と、
キャリブレーションモード時に前記各演算手段へ前記基準電圧を入力することによって最終段のユニット回路における前記第３の遅延手段から出力されるＤＣオフセット分ストアするメモリと、
相関演算モード時に、前記メモリにストアされている前記ＤＣオフセット分を最終段のユニット回路における前記第３の遅延手段から出力される相関出力から減算することで、オフセット補正を行う第５の加算手段と、
キャリブレーションモード時に出力される前記ＤＣオフセット分を前記メモリに導く一方、相関演算モード時に出力される前記相関出力を前記第５の加算器に導く第２の切換え手段とをさらに備えることを特徴とする請求項４〜７の何れかに記載のフィルタ回路。 - 総ての第２の加算手段のビット数を、最終段の第２の加算手段のビット数と同一にするのではなく、初段から最終段まで段階的に前記ビット数を増加することを特徴とする請求項４〜８の何れかに記載のフィルタ回路。
- 前記量子化手段をコンパレータとし、２値または３値の量子化を行うことを特徴とする請求項４〜９の何れかに記載のフィルタ回路。
- 前記アナログ入力信号はスペクトラム拡散受信信号であり、前記係数は拡散符号であり、前記各演算手段は前記スペクトラム拡散受信信号と前記拡散符号との相関演算を行う相関演算器であり、スペクトラム拡散受信機に適用されて逆拡散を行うマッチトフィルタであることを特徴とする請求項１〜１０の何れかに記載のフィルタ回路。
- 前記演算手段の段数Ｍは、前記拡散符号の符号長Ｎの整数φ倍個分設けられていることを特徴とする請求項１１記載のフィルタ回路。
- 前記演算手段の段数Ｍは、Ｉ成分用とＱ成分用とのそれぞれに対して前記拡散符号の符号長Ｎ個分設けられており、
さらに振幅計算部を備えていることを特徴とする請求項１１記載のフィルタ回路。 - 前記Ｍ段の演算手段群がＫ組設けられており、同一段の演算手段には相互に同一の拡散符号が設定され、各組の演算手段群には、チップ周期Ｔｃの１／Ｋだけ相互に位相がずれたクロック信号が与えられ、
さらに各群の最終段の演算手段からの相関出力を、前記Ｔｃ／Ｋ毎に順次選択して出力するマルチプレクサを備えていることを特徴とする請求項１１または１３記載のフィルタ回路。 - 前記演算手段は、前記Ｍ段の各段毎にＫ個が縦続接続されて構成されており、各段のＫ個の演算手段には、同一の前記係数が与えられるとともに、チップ周期Ｔｃの１／Ｋだけ相互に位相がずれたクロック信号が与えられることを特徴とする請求項１１または１３記載のフィルタ回路。
- 前記アナログ入力信号はスペクトラム拡散受信信号であり、前記各演算手段は前記スペクトラム拡散受信信号と前記係数との相関演算を行う相関演算器であり、スペクトラム拡散受信機に適用されて逆拡散を行うマッチトフィルタであり、該マッチトフィルタが同期補足を行っていない空き時間に、前記係数を総て「１」として、アナログ入力信号の移動平均のアナログ／デジタル変換値を求めることを特徴とする請求項１〜１０の何れかに記載のフィルタ回路。
- 前記複数段のユニット回路が縦続接続されてなる基本列に対し、複数段のユニット回路が部分的に縦続接続されてなる複数の列をさらに追加して備え、その複数列間の相互に対応する段のユニット回路内の演算手段は相互に同一のサンプリングタイミングでのアナログ入力信号を演算に用い、前記相互に対応する段の係数の加算値が、その段に所望とすべき係数値となるように各並列ユニット回路間で分割されて設定され、
追加された各列における初段のユニット回路には、前記複数段のユニット回路の初段ユニット回路と同様、前段のユニット回路までの量子化結果の総和として「０」が与えられるとともに、前記演算手段の演算結果に加算される値として基準値が与えられ、
追加された１つの列における最終段のユニット回路には、当該列の最終段のユニット回路の前段のユニット回路までの量子化結果の総和と、追加された他の列の最終段のユニット回路から前段のユニット回路までの量子化結果の総和とを加算するとともに、その加算結果をアナログ入力信号のサンプリング周期だけ遅延させる補助ユニット回路と、前記複数段のユニット回路において前記補助ユニットに対応する段のユニット回路から最終段のユニット回路までの量子化結果の総和出力の遅延と同量の遅延を前記補助ユニット回路の出力に与える遅延調整手段とを備え、
前記基本列には、前記遅延調整手段の出力と前記基本列の最終段のユニット回路の出力とを加算する第３の加算手段と、当該第３の加算手段の出力をアナログ入力信号のサンプリング周期だけ遅延させる第４の遅延手段とを備えていることを特徴とする請求項１〜１０の何れかに記載のフィルタ回路。 - 一方の列の演算結果を他方の列に合流させるにあたって、前記他方の列では、前記アナログ入力信号に対する乗算係数が０であるユニット回路を用い、該ユニット回路における乗算係数を１として、前記一方の列のアナログ残差を前記アナログ入力信号に代えて入力し、前段からのアナログ残差に加算することを特徴とする請求項１７記載のフィルタ回路。
- 前記アナログ入力信号は通信用受信機の受信信号または周波数変換された信号であり、前記係数は帯域制限フィルタの特性を決定する係数であり、前記各演算手段は前記通信用受信機の受信信号または周波数変換された信号と前記帯域制限フィルタの特性を決定する係数との相関演算を行う相関演算器であり、通信用受信機の受信系信号の変換部に適用される帯域制限フィルタであることを特徴とする請求項１７記載のフィルタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000062566A JP3862918B2 (ja) | 1999-06-22 | 2000-03-07 | フィルタ回路 |
| US09/598,954 US6983011B1 (en) | 1999-06-22 | 2000-06-22 | Filter circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17517899 | 1999-06-22 | ||
| JP11-175178 | 1999-06-22 | ||
| JP2000062566A JP3862918B2 (ja) | 1999-06-22 | 2000-03-07 | フィルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001068968A JP2001068968A (ja) | 2001-03-16 |
| JP3862918B2 true JP3862918B2 (ja) | 2006-12-27 |
Family
ID=26496525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000062566A Expired - Fee Related JP3862918B2 (ja) | 1999-06-22 | 2000-03-07 | フィルタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6983011B1 (ja) |
| JP (1) | JP3862918B2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3805205B2 (ja) * | 2000-04-06 | 2006-08-02 | 株式会社エヌ・ティ・ティ・ドコモ | Ｃｄｍａセルラ方式における通信品質測定方法およびその装置 |
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| US8738498B2 (en) * | 2004-01-29 | 2014-05-27 | Bgc Partners, Inc. | System and method for routing a trading order |
| US20050171890A1 (en) * | 2004-01-29 | 2005-08-04 | Daley Thomas J. | System and method for matching trading orders |
| US20050171887A1 (en) * | 2004-01-29 | 2005-08-04 | Daley Thomas J. | System and method for avoiding transaction costs associated with trading orders |
| US7840477B2 (en) | 2005-06-07 | 2010-11-23 | Bgc Partners, Inc. | System and method for routing a trading order based upon quantity |
| US8484122B2 (en) | 2005-08-04 | 2013-07-09 | Bgc Partners, Inc. | System and method for apportioning trading orders based on size of displayed quantities |
| US8494951B2 (en) * | 2005-08-05 | 2013-07-23 | Bgc Partners, Inc. | Matching of trading orders based on priority |
| US7979339B2 (en) | 2006-04-04 | 2011-07-12 | Bgc Partners, Inc. | System and method for optimizing execution of trading orders |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4156919A (en) * | 1977-11-04 | 1979-05-29 | Constant James N | Feedforward filter |
| JPH0387986A (ja) | 1989-08-30 | 1991-04-12 | Nec Eng Ltd | 積分器 |
| JP2888782B2 (ja) | 1995-09-08 | 1999-05-10 | エヌ・ティ・ティ移動通信網株式会社 | 通信のためのフィルタ回路 |
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| JP2773075B2 (ja) | 1996-10-25 | 1998-07-09 | 株式会社ジーデイーエス | 電荷領域で作動するマッチドフィルター |
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-
2000
- 2000-03-07 JP JP2000062566A patent/JP3862918B2/ja not_active Expired - Fee Related
- 2000-06-22 US US09/598,954 patent/US6983011B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6983011B1 (en) | 2006-01-03 |
| JP2001068968A (ja) | 2001-03-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050301 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050405 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050606 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050606 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060627 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060825 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060926 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060927 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |