JP2000059178A - Ｆｉｒフィルタ - Google Patents

Abstract

(57)【要約】 【課題】 入力したアナログ信号をデジタル変換するこ
となく、当該アナログ信号の周波数帯域をフィルタリン
グにより制限するＦＩＲフィルタを実現する。 【解決手段】 ＦＩＲフィルタでは例えば分配手段Ａ１
が入力したアナログ信号を正相信号と逆相信号とから成
る一対の信号に分配し、当該一対の信号が互いに１サン
プル分の時間差をもって入力されるフィルタリングのタ
ップ数ｎと同数の乗算部Ｂ１〜Ｂｎが当該一対の信号の
内のいずれか一方の信号のサンプル値をタップ係数の正
負に応じて選択入力して、入力したサンプル値と当該タ
ップ係数の絶対値とを乗算し、加算器Ａ２が各乗算部Ｂ
１〜Ｂｎでの乗算結果を総和することでフィルタリング
したアナログ信号を出力する。各乗算部Ｂ１〜Ｂｎは前
記いずれか一方の信号のサンプル値を選択入力するスイ
ッチと、入力したサンプル値を複数の容量の中からタッ
プ係数の絶対値に対応した容量を用いて保持するサンプ
ルホールド手段とから構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力したアナログ
信号の周波数帯域をフィルタリングにより制限して出力
するＦＩＲフィルタ（Finite Impulse Responseフィル
タ：有限インパルスフィルタ）に関し、特に、入力した
アナログ信号をデジタル信号に変換することなく、フィ
ルタリング処理を行うＦＩＲフィルタに関する。

【０００２】

【従来の技術】例えばスペクトラム拡散方式を用いた情
報通信では、送信機が拡散符号を乗じて変調した信号を
無線送信する一方、受信機が当該信号を受信して、受信
した信号に上記と同じ拡散符号を乗じて当該信号を復調
することが行われている。また、受信機では、送信機と
の間の同期を確立（捕捉）するために、送信機から受信
した信号と拡散符号との相関値が最大（ピーク）となる
タイミングを検出して、検出したタイミングで受信信号
を復調処理することが行われている。

【０００３】図１０には、上記した受信機において受信
信号と拡散符号との相関値を算出するスライディングコ
リレータの構成例を示してあり、このスライディングコ
リレータは例えば論理回路を用いて構成されている。同
図に示したスライディングコリレータでは、例えばＣＤ
ＭＡ方式により変調されたアナログ信号（すなわち、受
信信号）がアナログ−デジタル（Ａ−Ｄ）変換器１１に
よりデジタル信号に変換され、変換されたデジタル信号
とＰＮコードレジスタ１３から出力された拡散符号（Ｐ
Ｎコード）とが各チップ毎に乗算器１２により乗算さ
れ、各チップ毎の乗算結果が加算器１４により１シンボ
ル分累積加算されて、累積加算された１シンボル分の加
算結果が相関信号として加算器１４から出力される。

【０００４】また、上記したスライディングコリレータ
では、乗算器１２に入力されたデジタル信号に対して拡
散符号を乗算するタイミング（すなわち、拡散符号の位
相）を１チップ分ずつずらして相関信号を算出していく
ことにより、受信機では当該相関信号がピークとなるタ
イミングを検出することで受信信号中の拡散符号の位相
と当該受信信号に乗算する拡散符号の位相との同期を捕
捉することができる。

【０００５】なお、上記したスライディングコリレータ
の構成は比較的簡単であり、例えばゲート数も少なく、
Ａ−Ｄ変換器以外の部分では消費電力も少ないが、入力
されたアナログ信号をデジタル信号に変換する高精度の
Ａ−Ｄ変換器が不可欠な構成要素であるため、このＡ−
Ｄ変換器により全体としての消費電力が増大してしまう
といった不具合もある。また、上記の構成では、１シン
ボル内のチップ数回分の相関信号を１つの乗算器や加算
器により順次算出してピークを検出することが行われる
ため、同期が捕捉されるまでの時間がかかってしまうと
いった不具合もある。

【０００６】また、例えば情報通信の分野においては、
受信機により受信した信号等から不要な周波数成分を除
去するために、デジタルＦＩＲフィルタを用いて信号の
周波数帯域を制限することが行われることがある。例え
ば、フィルタリング対象となるデジタル信号中の連続し
た各サンプル値をｘ（ｍ）とし、フィルタリングの各タ
ップ係数をｈ（ｍ）とすると、一般に、フィルタリング
処理後の信号値ｙは式１のフィルタ方程式により示され
る。ここで、式１中の和の記号Σは上記したｍが１から
タップ数の値となるまでの和を算出することを示してお
り、すなわち、連続したタップ数個分の各サンプル値ｘ
（ｍ）に各タップ係数ｈ（ｍ）を乗じて総和することを
示している。

【０００７】

【数１】

【０００８】一例として、上記したｍの値をＸ−Ｙ座標
の横軸にとる一方、ｍの値に対応したタップ係数ｈ
（ｍ）の値を縦軸にとり、ｍが１からタップ数の値とな
る範囲で示した場合にタップ数個分並んだタップ係数ｈ
（ｍ）の値が左右対称となるようなＦＩＲフィルタを構
成することで左右対称なインパルス応答をする対称型Ｆ
ＩＲフィルタを構成することがある。なお、左右対称と
は具体的に、例えばフィルタリングのタップ数が８の場
合には、各タップ係数ｈ（１）〜ｈ（８）について式２
に示す関係があることを示しており、この場合には、上
記式１は式３のように示される。

【０００９】

【数２】

【００１０】

【数３】

【００１１】図１１には、フィルタリングのタップ数が
８である場合の対称型ＦＩＲフィルタの構成例を示して
あり、この対称型ＦＩＲフィルタは、シフトレジスタ部
２１と、加算部２２と、乗算部２３と、全加算部２４と
から構成されている。シフトレジスタ部２１では８個の
レジスタ（フリップフロップ回路）Ｌ１〜Ｌ８を設けて
おり、入力されたデジタル信号中の連続した各サンプル
値ｘ（ｍ）（例えば図１１中のｘ（１）〜ｘ（８））を
各レジスタＬ１〜Ｌ８により順次保持してシフトさせて
いくことが行われる。具体的には、例えば外部から第１
のレジスタＬ１に入力されたサンプル値ｘ（ｍ）が第２
のレジスタＬ２から第８のレジスタＬ８へ順次シフトさ
れていった後、当該サンプル値ｘ（ｍ）が第８のレジス
タＬ８から外部へ出力される。また、各レジスタＬ１〜
Ｌ８でのシフト処理はクロックポートに入力されたクロ
ック信号ＣＬＫ１に同期して行われる。

【００１２】加算部２２では４個の加算器２５ａ〜２５
ｄを設けており、例えば上記した第１及び第８のレジス
タＬ１、Ｌ８から出力されたサンプル値ｘ（１）、ｘ
（８）を第１の加算器２５ａにより加算するといったよ
うに、乗算するタップ係数ｈ（１）〜ｈ（４）が等しい
サンプル値同士（例えばｘ（１）とｘ（８）、ｘ（２）
とｘ（７）、ｘ（３）とｘ（６）、ｘ（４）とｘ
（５））を各加算器２５ａ〜２５ｄにより加算すること
が行われる。

【００１３】乗算部２３では４個の乗算器２６ａ〜２６
ｄを設けており、上記した各加算器２５ａ〜２５ｄから
出力された加算結果ｓ（１）〜ｓ（４）を各乗算器２６
ａ〜２６ｄにより入力し、入力した各加算結果ｓ（１）
〜ｓ（４）と対応した各タップ係数ｈ（１）〜ｈ（４）
とを乗算することが行われる。全加算部２４では３個の
加算器２７〜２９と１個のレジスタＬ９を設けており、
上記した４個の乗算器２６ａ〜２６ｄでの乗算結果を３
個の加算器２７〜２９により総和し、当該総和値をレジ
スタＬ９を介してフィルタリングした信号値ｙとして出
力することが行われる。なお、出力される信号値ｙは上
記式３で示したものと同様な値となる。また、レジスタ
Ｌ９のクロックポートには上記したクロック信号ＣＬＫ
１が入力される。

【００１４】ここで、本発明者等は、例えば構成を簡易
にして総面積を小さくすることができるデジタル対称型
ＦＩＲフィルタを発明しており、タップ数を８とした場
合の構成例を紹介しておく。図１２には、本発明者等が
発明した対称型ＦＩＲフィルタの構成例を示してあり、
この対称型ＦＩＲフィルタは、シフトレジスタ部３１
と、セレクタ部３２と、乗算部３３と、全加算部３４と
から構成されている。

【００１５】シフトレジスタ部３１は、例えば上記図１
１に示した従来の対称型ＦＩＲフィルタのシフトレジス
タ部２１の構成や動作と同様に、８個のレジスタ（例え
ばフリップフロップ回路）Ｌ１１〜Ｌ１８を設けてお
り、外部から入力されたデジタル信号中の連続した各サ
ンプル値ｘ（ｍ）を８個のレジスタＬ１１〜Ｌ１８によ
り順次保持してシフトさせていくことが行われる。な
お、各レジスタＬ１１〜Ｌ１８でのシフト処理はクロッ
クポートに入力された第１のクロック信号ＣＬＫ１に同
期して行われる。また、この例では、第１のクロック信
号ＣＬＫ１として上記図１１に示した対称型ＦＩＲフィ
ルタの場合と同じクロック信号を用いている。

【００１６】セレクタ部３２は例えば４個のセレクタス
イッチ３５ａ〜３５ｄを設けており、各セレクタスイッ
チ３５ａ〜３５ｄは、シフトレジスタ部３１から出力さ
れた２つのサンプル値を交互に切り替えて一方を出力す
る機能を有している。具体的には、各セレクタスイッチ
３５ａ〜３５ｄでは、乗算するタップ係数ｈ（１）〜ｈ
（４）が等しい２つのサンプル値を交互に切り替えて出
力することが行われ、一例として、第１のセレクタスイ
ッチ３５ａでは第１及び第８のレジスタＬ１１、Ｌ１８
から出力されたサンプル値ｘ（１）、ｘ（８）を交互に
切り替えて出力し、第２のセレクタスイッチ３５ｂでは
第２及び第７のレジスタＬ１２、Ｌ１７から出力された
サンプル値ｘ（２）、ｘ（７）を交互に切り替えて出力
し、第３のセレクタスイッチ３５ｃでは第３及び第６の
レジスタＬ１３、Ｌ１６から出力されたサンプル値ｘ
（３）、ｘ（６）を交互に切り替えて出力し、第４のセ
レクタスイッチ３５ｄでは第４及び第５のレジスタＬ１
４、Ｌ１５から出力されたサンプル値ｘ（４）、ｘ
（５）を交互に切り替えて出力することが行われる。

【００１７】また、上記した各セレクタスイッチ３５ａ
〜３５ｄでの切替は例えば各セレクタスイッチ３５ａ〜
３５ｄの”ＳＷ”ポートに上記した第１のクロック信号
ＣＬＫ１が制御信号として入力されることで制御され
る。具体的には、各セレクタスイッチ３５ａ〜３５ｄで
は、例えば入力された第１のクロック信号ＣＬＫ１が高
レベル（ＨＩＧＨ）の状態であるときにそれぞれｘ
（８）、ｘ（７）、ｘ（６）、ｘ（５）をサンプル値ｉ
（１）〜ｉ（４）として出力する一方、例えば入力され
た第１のクロック信号ＣＬＫ１が低レベル（ＬＯＷ）の
状態であるときにそれぞれｘ（１）、ｘ（２）、ｘ
（３）、ｘ（４）をサンプル値ｉ（１）〜ｉ（４）とし
て出力する。

【００１８】乗算部３３は、例えば上記図１１に示した
従来の対称型ＦＩＲフィルタの乗算部２３の構成や動作
とほぼ同様に、４個の乗算器３６ａ〜３６ｄを設けてお
り、各乗算器３６ａ〜３６ｄは、上記した各セレクタス
イッチ３５ａ〜３５ｄから出力されたサンプル値ｉ
（１）〜ｉ（４）を入力して、入力したサンプル値ｉ
（１）〜ｉ（４）と対応したタップ係数ｈ（１）〜ｈ
（４）とを乗算する機能を有している。この機能により
各乗算器３６ａ〜３６ｄからそれぞれｉ（１）・ｈ
（１）、ｉ（２）・ｈ（２）、ｉ（３）・ｈ（３）、ｉ
（４）・ｈ（４）といった乗算結果が出力される。

【００１９】全加算部３４は例えば４個の加算器３７〜
４０と２個のレジスタＬ１９、１２０を設けており、ま
ず、乗算部３３中の第１及び第２の乗算器３６ａ、３６
ｂから出力された乗算結果が第１の加算器３７により加
算されるとともに、乗算部３３中の第３及び第４の乗算
器３６ｃ、３６ｄから出力された乗算結果が第２の加算
器３８により加算され、第１及び第２の加算器３７、３
８での加算結果が第３の加算器３９により加算される。

【００２０】上記した第３の加算器３９からは式４に示
す加算結果ｙ１と式５に示す加算結果ｙ２とが交互に出
力され、これらの加算結果ｙ１、ｙ２が第４の加算器４
０に直接的に入力されるとともに、当該第４の加算器４
０に遅延用のレジスタＬ１９を介して入力される。

【００２１】

【数４】

【００２２】

【数５】

【００２３】上記した遅延用のレジスタＬ１９のクロッ
クポートには例えば上記した第１のクロック信号ＣＬＫ
１の２倍の周波数から成る第２のクロック信号ＣＬＫ２
が入力され、このレジスタＬ１９では、第３の加算器３
９から入力された加算結果を第１のクロック信号ＣＬＫ
１の半周期分遅延させて第４の加算器４０へ出力するこ
とが行われる。この遅延処理により、第４の加算器４０
には上記した加算結果ｙ１と加算結果ｙ２とが例えば同
時に入力されて加算され、当該加算結果が安定化用のレ
ジスタＬ２０に入力される。

【００２４】安定化用のレジスタＬ２０のクロックポー
トには例えば上記した第１のクロック信号ＣＬＫ１が反
転して入力され、これにより上記した第４の加算器４０
から出力された加算結果ｙ（すなわち、ｙ１＋ｙ２）の
最も安定した値が第１のクロック信号ＣＬＫ１のダウン
エッジでラッチされて出力される。なお、出力される加
算結果ｙは上記式３で示したものと同様な値となる。こ
のように、上記図１２に示した対称型ＦＩＲフィルタで
は、上記図１１に示したものと同様なフィルタリング処
理を行うことができるとともに、構成を簡易にして例え
ば基板上に形成される場合の総面積を小さくすることが
できる。

【００２５】図１３には、上記図１１に示した従来の対
称型ＦＩＲフィルタの面積と上記図１２に示した本発明
者等が発明した対称型ＦＩＲフィルタの面積とを比較し
たテーブルＱ３を示してある。なお、このテーブルＱ３
中の各数値としては、一例として、０．３５μのGateAr
ray Cellの論理合成により算出した値を示してある。同
図のテーブルＱ３では、従来の対称型ＦＩＲフィルタの
各処理部２１〜２４の面積及び総面積と、発明した対称
型ＦＩＲフィルタの各処理部３１〜３４の面積及び総面
積と、従来と発明とで対応した処理部についての面積比
（発明に係る面積を従来の面積で割って１００を乗じた
値（％））とを示してある。

【００２６】従来のシフトレジスタ部２１の構成と発明
のシフトレジスタ部３１の構成とは例えば同じであり、
両処理部２１、３１の面積は同じとなる。従来の加算部
２２に比べて発明のセレクタ部３２の方が小さな面積で
構成することができ、例えば発明のセレクタ部３２の面
積は従来の加算部２２の面積の１／３程度となる。

【００２７】従来の乗算部２３では２つのサンプル値ｘ
（ｍ）の和とタップ係数ｈ（ｍ）とを乗算するため、サ
ンプル値ｘ（ｍ）のビット幅に１を加えたビット幅から
成る数値とタップ係数ｈ（ｍ）のビット幅から成る数値
とを乗算する乗算器２６ａ〜２６ｄを設けたが、発明の
乗算部３３では１つのサンプル値ｘ（ｍ）とタップ係数
ｈ（ｍ）とを乗算するため、サンプル値ｘ（ｍ）のビッ
ト幅から成る数値とタップ係数ｈ（ｍ）のビット幅から
成る数値とを乗算する乗算器３６ａ〜３６ｄを設ければ
よく、例えば発明の乗算部３３の面積は従来の乗算部２
３の面積の９割程度となる。

【００２８】従来の全加算部２４に比べて発明の全加算
部３４では遅延用のレジスタＬ１９や第４の加算器４０
が構成要素として加えられているため、例えば発明の全
加算部３４の面積は従来の全加算部２４の面積に比べて
４割程度増加している。以上に示した全ての処理部の総
面積を比較すると、発明の対称型ＦＩＲフィルタでは従
来の対称型ＦＩＲフィルタに比べて総面積を５％程度低
減することを実現している。このように、上記図１２に
示した本発明者等が発明した対称型ＦＩＲフィルタで
は、例えば上記図１１に示した従来のものに比べて全加
算部３４の面積が増加してはいるものの、各処理部３１
〜３４の総面積については従来のものに比べて低減させ
ることができ、これにより、デジタル対称型ＦＩＲフィ
ルタの実用性を高めることができる。

【００２９】以上では、信号をデジタル処理する回路の
構成例について示したが、例えば上記したスペクトラム
拡散方式を採用した受信機等において、送信機から受信
した信号等をアナログ処理する回路が用いられる場合も
ある。図１４には、例えばスペクトラム拡散方式により
通信を行う受信機において送信機から受信した信号と拡
散符号との相関値を算出するマッチトフィルタの構成例
を示してあり、以下に述べるように、このマッチトフィ
ルタでは例えば上記図１０に示したスライディングコリ
レータに比べて同期捕捉までの時間を短縮させることが
できる。

【００３０】すなわち、同図に示したマッチトフィルタ
では、１シンボル内のチップ数ｕと同数のサンプルホー
ルド回路（Ｓ／Ｈ）Ｋ１〜Ｋｕや当該チップ数ｕと同数
の乗算器Ｊ１〜Ｊｕを設けてあり、例えばＣＤＭＡ方式
により変調されたアナログ信号（すなわち、受信信号）
が各サンプルホールド回路Ｋ１〜Ｋｕに互いに１チップ
分の時間差をもって入力されて保持され、これらｕ個の
サンプルホールド回路Ｋ１〜Ｋｕにより保持された１シ
ンボル分の信号値とＰＮコードレジスタ４１から出力さ
れた１シンボル分の拡散符号とがｕ個の乗算器Ｊ１〜Ｊ
ｕにより各チップ毎に一斉に乗算され、各乗算器Ｊ１〜
Ｊｕでの乗算結果が加算器４２により総和されて相関信
号として出力される。

【００３１】このように、上記したマッチトフィルタで
は、１シンボル内のチップ数ｕ回の乗算を一斉に実行す
る構成であるため、例えば１チップ分のアナログ信号が
入力される毎に上記した相関信号の算出を行えば、入力
アナログ信号に乗算する拡散符号の位相をｕ通りにずら
した場合の相関信号を１シンボル分のアナログ信号が取
り込まれる時間内に算出することができ、これにより、
受信機では１シンボル分のアナログ信号の取り込み時間
程度内で当該相関信号のピークを検出して送信機との同
期を捕捉することができる。

【００３２】なお、上記したマッチトフィルタでは上記
のように同期捕捉までの時間を短くすることができる一
方、１シンボル内のチップ数分のサンプルホールド回路
や乗算器を設ける必要があるため、例えば上記図１０に
示したスライディングコリレータに比べて１シンボル内
のチップ数倍のゲートが必要となってしまうことや、ゲ
ート規模が増大して消費電力が増大してしまい、移動端
末に適用することが実用上困難となってしまうといった
不具合があった。

【００３３】また、例えば上記図１０に示したスライデ
ィングコリレータや上記図１４に示したマッチトフィル
タに比べて実用性があり、受信信号をＡ−Ｄ変換器によ
りデジタル化することなくアナログ信号のまま復調を行
うこと等ができるスライディングコリレータやマッチト
フィルタの他の構成例を以下に示す。

【００３４】図１５には、スライディングコリレータの
他の構成例を概略的に示してあり、１シンボル内のチッ
プ数が４である場合を例として示してある。同図に示し
たスライディングコリレータでは、例えばＣＤＭＡ方式
により変調されたアナログ信号電圧（すなわち、受信信
号）が乗算器５１に入力されて、当該信号電圧とＰＮコ
ードレジスタ５２から出力された拡散符号とが乗算さ
れ、各チップ毎の乗算結果が各サンプルホールド回路５
３ａ〜５３ｄにより保持され、所定の時間が経過した時
点でサンプルホールド回路５３ａ〜５３ｄに保持された
１シンボル分の乗算結果が加算器５４により総和されて
相関信号として出力される。また、同図に示したスライ
ディングコリレータにおいても、入力した信号電圧に乗
算する拡散符号の位相をずらしていくことで同期を捕捉
することができる。

【００３５】また、図１６には、上記図１５に示したス
ライディングコリレータの具体的な回路構成例を示して
あり、１シンボル内のチップ数がｕ個（例えば１２８
個）である場合を示してある。上記図１６に示したスラ
イディングコリレータは差動アンプ（増幅器）６１とコ
リレータ基本構成ブロック６２とバッファアンプ６３と
から構成されており、差動アンプ６１では、例えばＣＤ
ＭＡ方式により変調されたアナログ信号（すなわち、受
信信号）をベースバンドアナログ信号として一方から入
力するとともに、当該アナログ信号の直流レベルと同じ
大きさの電圧を他方から入力し、当該アナログ信号の正
相信号と逆相信号とを出力する。

【００３６】なお、正相信号としては例えば差動アンプ
６１に入力されたアナログ信号がそのまま出力され、ま
た、逆相信号としては例えば当該アナログ信号が上記し
た直流レベル電圧を基準として反転させられた信号が出
力される。また、上記した差動アンプ６１は主として、
例えば受信信号をＬＳＩ内に取り込んで機能させるドラ
イバとしての役割や当該受信信号の正相信号や逆相信号
を出力する役割を果たすものであるため、信号の増幅率
（ゲイン）は１程度であってもよい。

【００３７】コリレータ基本構成ブロック６２では１シ
ンボル内のチップ数ｕと同数の容量（情報保持用静電容
量）Ｚ１〜Ｚｕや、当該チップ数ｕと同数のスイッチを
有したスイッチ群６５を設けており、ＰＮコードレジス
タ６４から出力された拡散符号に応じてスイッチ群６５
を制御することで各容量Ｚ１〜Ｚｕに互いに１チップ分
の時間差をもって上記した正相信号或いは逆相信号を保
持することを行う。

【００３８】具体的には、上記したスイッチ群６５中の
各スイッチは拡散符号を構成する各チップ毎の符号値に
応じて制御され、これにより、各容量Ｚ１〜Ｚｕ毎に上
記した差動アンプ６１から出力された正相信号と逆相信
号とのいずれか一方の信号が切り替えられて、切り替え
られた信号が各容量Ｚ１〜Ｚｕに電圧の形で保持され
る。なお、切替としては、例えば符号値が”１”である
チップについては正相信号を対応した容量Ｚ１〜Ｚｕに
保持させる一方、符号値が”０”であるチップについて
は逆相信号を対応した容量Ｚ１〜Ｚｕに保持させること
が行われ、これにより、上記した差動アンプ６１に入力
されたアナログ信号と１シンボル分の拡散符号との乗算
結果がｕ個の容量Ｚ１〜Ｚｕを用いて保持される。

【００３９】また、上記したコリレータ基本構成ブロッ
ク６２では上記した各容量Ｚ１〜Ｚｕに対応したｕ個の
スイッチから成る加算用スイッチ群６６を設けており、
例えばｕチップ分（すなわち、１シンボル分）の乗算結
果が上記した容量Ｚ１〜Ｚｕに保持された時点で加算用
スイッチ群６６中の各スイッチを閉じることにより、１
シンボル分の乗算結果がバッファアンプ６３により総和
されて相関信号として出力される。

【００４０】また、上記図１６に示したスライディング
コリレータでは、例えば差動アンプ６１から出力された
正相信号や逆相信号を容量Ｚ１〜Ｚｕに取り込むタイミ
ング（すなわち、受信信号の位相）を上記したスイッチ
群６５を制御することで１チップ分ずつずらして拡散符
号と乗算することを繰り返すことにより、受信機では１
シンボル内のチップ数回分（ｕ回分）の相関信号の中か
らピークを検出して送信機との同期を捕捉することがで
きる。

【００４１】また、図１７には、マッチトフィルタの他
の構成例を概略的に示してあり、例えば上記図１６に示
したスライディングコリレータの場合と同様に１シンボ
ル内のチップ数がｕ個（例えば１２８個）である場合を
示してある。上記図１７に示したマッチトフィルタは差
動アンプ７１と上記図１６に示したものと同様なｕ個の
コリレータ基本構成ブロックＥ１〜Ｅｕとバッファアン
プ７２とから構成されており、差動アンプ７１では、例
えば上記図１６に示した差動アンプ６１と同様に、ＣＤ
ＭＡ方式により変調されたアナログ信号と当該アナログ
信号の直流レベルと同じ大きさの電圧とを入力して、当
該アナログ信号の正相信号と逆相信号とを出力する。

【００４２】また、ｕ個の各コリレータ基本構成ブロッ
クＥ１〜Ｅｕの構成や動作は例えば上記図１６に示した
ものと同様であり、具体的には、各コリレータ基本構成
ブロックＥ１〜Ｅｕには互いに１チップ分の時間差をも
って上記した差動アンプ７１から出力された正相信号及
び逆相信号が入力され、これにより、各コリレータ基本
構成ブロックＥ１〜Ｅｕでは、互いに１チップ分の位相
がずれて取り込まれた正相信号及び逆相信号を用いて受
信信号とＰＮコードレジスタ（図示せず）から出力され
た拡散符号との相関信号を算出することが行われる。

【００４３】このように、上記図１７に示したマッチト
フィルタではｕ個のコリレータ基本構成ブロックＥ１〜
Ｅｕにより互いに位相が１チップ分ずれた受信信号から
算出した相関信号（”相関出力１”〜”相関出力ｕ”）
をバッファアンプ７２へ出力することが可能な構成であ
るため、受信機では例えば上記図１６に示したスライデ
ィングコリレータを用いた場合に比べて短い時間で同期
を捕捉することができる。

【００４４】

【発明が解決しようとする課題】しかしながら、従来で
は、例えば入力したアナログ信号をＡ−Ｄ変換器により
デジタル信号に変換することなく当該アナログ信号の周
波数帯域をフィルタリングにより制限することができる
アナログＦＩＲフィルタがなかったため、このようにフ
ィルタリングをアナログ処理により実現することができ
るＦＩＲフィルタの発明が要求されていた。

【００４５】例えば上記従来例で示したスペクトラム拡
散方式により送信機との間で通信を行う受信機では、上
記図１６に示したスライディングコリレータや上記図１
７に示したマッチトフィルタを逆拡散回路に備えること
で受信信号と拡散符号との相関値をアナログ処理により
算出することはできるものの、例えば受信信号をアナロ
グ信号のままフィルタリングにより帯域制限することは
できなかったため、上記したようにアナログ処理により
帯域制限を行うことができるＦＩＲフィルタの開発が望
まれていた。

【００４６】また、例えばアナログＦＩＲフィルタによ
りアナログ信号をそのまま処理することで消費電力を小
さくすることや、例えばアナログＦＩＲフィルタにより
プログラマブルに通過帯域を変更することを可能にする
ことや、また、例えばアナログＦＩＲフィルタの処理速
度を高めること等を実現することでアナログ信号のフィ
ルタリングの効率化を図りたいといった要望があった。

【００４７】本発明は、このような従来の課題を解決す
るためになされたもので、例えば入力したアナログ信号
をＡ−Ｄ変換器によりデジタル信号に変換しなくとも、
当該アナログ信号の周波数帯域をフィルタリングにより
制限して出力することができるＦＩＲフィルタを提供す
ることを目的とする。更に具体的には、本発明は、例え
ばプログラマブルにアナログ信号の通過帯域を変更する
ことが可能なＦＩＲフィルタを提供することを目的とす
る。また、具体的には、本発明は、例えばアナログ信号
のフィルタリングの処理速度を高めることができるＦＩ
Ｒフィルタを提供することを目的とする。

【００４８】

【課題を解決するための手段】上記目的を達成するた
め、本発明に係るＦＩＲフィルタでは、次のようにし
て、入力したアナログ信号の周波数帯域をフィルタリン
グにより制限して出力する。すなわち、分配手段が入力
したアナログ信号を正相信号と逆相信号とから成る一対
の信号に分配し、分配手段から出力された一対の信号が
フィルタリングのタップ数と同数の乗算部に互いに１サ
ンプル分の時間差をもって入力され、各乗算部が当該一
対の信号の内のいずれか一方の信号のサンプル値をフィ
ルタリングのタップ係数の正負に応じて選択入力して、
選択入力したサンプル値と当該タップ係数の絶対値とを
乗算し、加算器が各乗算部での乗算結果を総和すること
によりフィルタリングしたアナログ信号を出力する。ま
た、上記した各乗算部では、スイッチが前記一対の信号
の内のいずれか一方の信号のサンプル値を選択入力し、
サンプルホールド手段がスイッチにより選択入力したサ
ンプル値を複数の容量の中から前記タップ係数の絶対値
に対応した容量を用いて保持することにより当該サンプ
ル値と当該絶対値とを乗算する。

【００４９】このように、本発明に係るＦＩＲフィルタ
では、例えば入力したアナログ信号をＡ−Ｄ変換器によ
りデジタル信号に変換しなくとも、当該アナログ信号の
周波数帯域を制限することができ、これにより、アナロ
グ処理を行う低域通過フィルタや高域通過フィルタ等を
実現することができる。なお、各乗算部が乗算に用いる
タップ係数としては、例えば常に一定の値に設定するこ
ともでき、また、例えば外部からの制御信号等により当
該タップ係数の値を変更することができる構成とするこ
ともでき、後者の構成では、一例として、アナログ信号
の通過帯域を使用状況等に応じてプログラマブルに変更
することを実現することもできる。

【００５０】なお、分配手段から出力された一対の信号
がフィルタリングのタップ数と同数の乗算部に互いに１
サンプル分の時間差をもって入力される態様としては、
必ずしも各乗算部に前記一対の信号が互いに１サンプル
分の時間差をもって並列的に入力される態様が用いられ
なくともよく、例えば各乗算部に互いに１サンプル分の
時間差をもったサンプル値を順次入力していき、全ての
乗算部における当該サンプル値とタップ係数との乗算が
終了した後に加算器により乗算結果を総和するといった
態様が用いられてもよい。すなわち、要は、上記したタ
ップ数と同数の乗算部により１回のフィルタリング処理
に用いるタップ数個の時系列的なサンプル値（すなわ
ち、互いに１サンプル分の時間差をもったサンプル値）
を保持して、これらの各サンプル値と各タップ係数とを
乗算することができる構成であればよい。

【００５１】また、本発明に係るＦＩＲフィルタでは、
次のようにして、入力したアナログ信号の周波数帯域を
フィルタリングにより制限して出力する。すなわち、乗
算手段が入力したアナログ信号のサンプル値とフィルタ
リングのタップ係数とを乗算し、フィルタリングのタッ
プ数と同数のサンプルホールド部が乗算手段による各タ
ップ係数毎の乗算結果を複数のサンプルホールド回路に
より時系列的に順次保持することを互いに１サンプル分
の時間差をもって行い、加算部が各サンプルホールド部
からタップ数分の連続した乗算結果を抽出して、当該乗
算結果を総和することによりフィルタリングしたアナロ
グ信号を出力する。

【００５２】このような構成によっても、本発明に係る
ＦＩＲフィルタでは、例えば入力したアナログ信号をＡ
−Ｄ変換器によりデジタル信号に変換しなくとも、当該
アナログ信号の周波数帯域を制限することができる。ま
た、上記したサンプルホールド部中に複数のサンプルホ
ールド回路を設けているため、これら複数のサンプルホ
ールド回路を順次用いて処理を行うことでフィルタリン
グの処理速度を高めることも可能である。なお、上記と
同様に、乗算手段により乗算するタップ係数の値として
は、例えば一定の値に設定することもでき、また、例え
ば当該タップ係数の値を可変にすることもできる。

【００５３】なお、フィルタリングのタップ数と同数の
サンプルホールド部が乗算手段による各タップ係数毎の
乗算結果を複数のサンプルホールド回路により時系列的
に順次保持することを互いに１サンプル分の時間差をも
って行う態様としては、要は、加算部が各サンプルホー
ルド部から１回のフィルタリング処理に係るタップ数個
の乗算結果を抽出して総和する場合に、各サンプルホー
ルド部から抽出される乗算結果が互いに１サンプル分の
時間差をもったサンプル値に係る乗算結果であればよ
く、例えば、加算部が１回分のフィルタリング処理を行
うために乗算結果を抽出する元となる各サンプルホール
ド部のサンプルホールド回路に互いに１サンプル分の時
間差をもったサンプル値に係る乗算結果が保持されるよ
うな構成が用いられればよい。

【００５４】

【発明の実施の形態】本発明に係る第１実施例を図面を
参照して説明する。図１には、本発明に係るＦＩＲフィ
ルタの一例を示してあり、本例では、このＦＩＲフィル
タは、例えばスペクトラム拡散方式により送信機との間
で通信を行う受信機の逆拡散回路に設けられている。同
図に示したＦＩＲフィルタには、２つの入力端及び２つ
の出力端を有した差動アンプ（増幅器）Ａ１と、タップ
係数の乗算処理を行う複数のタップ係数乗算ブロックＢ
１〜Ｂｎと、加算処理を行うバッファアンプＡ２とが備
えられている。

【００５５】ここで、タップ係数乗算ブロックＢ１〜Ｂ
ｎは周波数帯域を制限するフィルタリングのタップ数ｎ
と同数個（ｎ個）備えられており、フィルタリングの各
タップ係数が各タップ係数乗算ブロックＢ１〜Ｂｎに割
り当てられている。また、各タップ係数乗算ブロックＢ
１〜Ｂｎの構成はほぼ同様であり、１つのタップ係数乗
算ブロックＢ１〜Ｂｎの具体的な回路構成例を図２に示
してある。

【００５６】差動アンプＡ１は、フィルタリングの対象
となるアナログ信号を一方の入力端から入力するととも
に、当該アナログ信号の直流レベルと等しい電圧を他方
の入力端から入力し、当該アナログ信号の正相信号を一
方の出力端から出力するとともに、当該アナログ信号の
逆相信号を他方の出力端から出力する機能を有してい
る。

【００５７】ここで、本例では、上記した正相信号とし
ては差動アンプＡ１の前記一方の入力端から入力された
アナログ信号がそのまま出力される一方、上記した逆相
信号としては差動アンプＡ１の前記一方の入力端から入
力されたアナログ信号を前記他方の入力端から入力され
た直流レベル電圧を基準として反転させた信号が出力さ
れ、これにより、差動アンプＡ１に入力されたアナログ
信号が正相信号と逆相信号とから成る一対の信号に分配
される。

【００５８】また、差動アンプＡ１でのアナログ信号の
増幅率（ゲイン）としては特に限定はなく、例えば増幅
率が１程度であっても構わない。本例では、上記した差
動アンプＡ１が入力したアナログ信号の正相信号と逆相
信号とを一対の信号として出力することにより、入力し
たアナログ信号を正相信号と逆相信号とから成る一対の
信号に分配する分配手段が構成されている。

【００５９】ｎ個のタップ係数乗算ブロックＢ１〜Ｂｎ
の構成は上記したようにほぼ同様であり、上記図２を用
いて、各タップ係数乗算ブロックＢ１〜Ｂｎの具体的な
回路構成例を説明する。ここで、各タップ係数乗算ブロ
ックＢ１〜Ｂｎには、上記した差動アンプＡ１から出力
された一対の信号が互いに１サンプル分の時間差をもっ
て入力され、本例では、第１のタップ係数乗算ブロック
Ｂ１、第２のタップ係数乗算ブロックＢ２、・・・、第
ｎのタップ係数乗算ブロックＢｎの順に前記一対の信号
が入力されるタイミングが互いに１サンプル分遅延させ
られており、また、同様な順序をもってフィルタリング
の各タップ係数が割り当てられている。

【００６０】なお、本例では以下に示すように、各タッ
プ係数乗算ブロックＢ１〜Ｂｎではフィルタリング対象
のアナログ信号から時系列的に複数のサンプル値を抽出
して、抽出した各サンプル値とフィルタリングの各タッ
プ係数とを乗算して出力することが行われ、本例では、
上記した１サンプル分の時間とは例えば或るサンプル値
の抽出を開始してから次のサンプル値の抽出を開始する
までの時間のことをいう。

【００６１】また、本例では、差動アンプＡ１と各タッ
プ係数乗算ブロックＢ１〜Ｂｎとの間の配線長を調整す
ることにより、前記一対の信号を各タップ係数乗算ブロ
ックＢ１〜Ｂｎに互いに１サンプル分の時間差をもって
入力する構成を実現しているが、このような時間差を実
現する構成としては特に限定はなく、例えば遅延バッフ
ァ等を用いて当該時間差が実現されてもよい。

【００６２】上記図２に示されるように、本例の各タッ
プ係数乗算ブロックＢ１〜Ｂｎには、タップ係数符号切
替スイッチＳ１と、８個の乗算用スイッチＳＷ１ａ〜Ｓ
Ｗ８ａと、一方の電極が接地された９個の容量（例えば
コンデンサ）Ｃ０〜Ｃ８と、９個の加算用スイッチＳＷ
０、ＳＷ１ｂ〜ＳＷ８ｂから成る加算用スイッチ群Ｓ２
とが備えられている。

【００６３】タップ係数符号切替スイッチＳ１は、上記
した差動アンプＡ１から出力された一対の信号の内のい
ずれか一方の信号（すなわち、正相信号と逆相信号との
いずれか一方の信号）を切り替えて入力する機能を有し
ており、また、いずれの信号をも入力しないオフ状態に
切り替えられることもできる。上記したように、本例で
はｎ個のタップ係数乗算ブロックＢ１〜Ｂｎのそれぞれ
にフィルタリングの各タップ係数が割り当てられてお
り、各タップ係数乗算ブロックＢ１〜Ｂｎのタップ係数
符号切替スイッチＳ１では、当該タップ係数乗算ブロッ
クＢ１〜Ｂｎに割り当てられたタップ係数の正負に応じ
てスイッチの切り替えを行う。

【００６４】具体的には、各タップ係数乗算ブロックＢ
１〜Ｂｎには例えば当該タップ係数乗算ブロックＢ１〜
Ｂｎに割り当てられたタップ係数の正負を示す符号制御
信号が外部の制御部等から入力され、一例として、本例
のタップ係数符号切替スイッチＳ１では、タップ係数が
正の値であることが符号制御信号により通知された場合
にはタップ係数乗算ブロックＢ１〜Ｂｎ内に正相信号の
サンプル値を取り込む一方、タップ係数が負の値である
ことが符号制御信号により通知された場合にはタップ係
数乗算ブロックＢ１〜Ｂｎ内に逆相信号のサンプル値を
取り込む動作を行う。

【００６５】また、上記したタップ係数符号切替スイッ
チＳ１によるスイッチの切替処理は例えば１サンプル分
の時間差毎に行われ、これにより、各タップ係数乗算ブ
ロックＢ１〜Ｂｎでは１サンプル分の時間差毎に正相信
号或いは逆相信号のいずれかのサンプル値が選択入力さ
れて、当該サンプル値が１個の容量Ｃ０及び８個の乗算
用スイッチＳＷ１ａ〜ＳＷ８ａへ入力される。本例で
は、上記したタップ係数符号切替スイッチＳ１が上記し
たように正相信号或いは逆相信号を切り替えてそのサン
プル値を取り込むことにより、入力される一対の信号の
内のいずれか一方の信号のサンプル値をフィルタリング
のタップ係数の正負に応じて選択入力するスイッチが構
成されている。

【００６６】８個の乗算用スイッチＳＷ１ａ〜ＳＷ８ａ
は、上記したタップ係数符号切替スイッチＳ１により選
択入力された信号のサンプル値をオン・オフ切替して８
個の容量Ｃ１〜Ｃ８へ出力する機能を有している。本例
では、各タップ係数乗算ブロックＢ１〜Ｂｎの乗算用ス
イッチＳＷ１ａ〜ＳＷ８ａによるスイッチ切替は当該タ
ップ係数乗算ブロックＢ１〜Ｂｎに割り当てられたタッ
プ係数の絶対値に応じて行われ、具体的には、例えば当
該絶対値を示す８ビットのタップ係数設定信号が外部の
制御部等から入力されることによりスイッチ切替が行わ
れる。

【００６７】一例として、本例では９個の容量Ｃ０、Ｃ
１、Ｃ２、・・・Ｃ８の各容量値（静電容量値）の比が
１：１：２：４：８：１６：３２：６４：１２８となる
ように設定されており、この容量比の値を用いて示す
と、８個の乗算用スイッチＳＷ１ａ〜ＳＷ８ａのそれぞ
れをオン或いはオフに切り替えることにより、タップ係
数符号切替スイッチＳ１から選択入力された信号のサン
プル値を保持させる容量値の総和値を１〜２５６のいず
れかの値に設定することができる。一般に、容量Ｃ０〜
Ｃ８に蓄積される電荷はその容量値に比例することか
ら、本例では、タップ係数符号切替スイッチＳ１により
サンプリングされたアナログ信号の電圧値と設定された
総容量値（すなわち、上記容量比を用いて示すと１〜２
５６のいずれかの値）との乗算結果に対応した電荷量が
９個の容量Ｃ０〜Ｃ８の一部或いは全てを用いて蓄積さ
れる。

【００６８】このように、本例の各タップ係数乗算ブロ
ックＢ１〜Ｂｎでは、例えば上記容量比を用いて示す
と、重み付けされた複数の容量Ｃ０〜Ｃ８によって１〜
２５６の絶対値と選択入力した信号のサンプル値とを乗
算することができ、また、上記したようにタップ係数符
号切替スイッチＳ１により選択入力する信号の正負を切
り替えることもできるため、総じて＋１〜＋２５６及び
−１〜−２５６の内のいずれかの値をタップ係数として
設定して、当該タップ係数と選択入力したサンプル値と
を乗算することができる。

【００６９】本例では、上記したようにタップ係数符号
切替スイッチＳ１から選択入力されたサンプル値を乗算
用スイッチＳＷ１ａ〜ＳＷ８ａの切替により複数の容量
Ｃ０〜Ｃ８の中からタップ係数の絶対値に対応した容量
を用いて保持することによって当該サンプル値と当該絶
対値とを乗算することにより、スイッチ（本例ではタッ
プ係数符号切替スイッチＳ１）により選択入力したサン
プル値を複数の容量の中からタップ係数の絶対値に対応
した容量を用いて保持することにより当該サンプル値と
当該絶対値とを乗算するサンプルホールド手段が構成さ
れている。

【００７０】図３には、一例として、フィルタリングの
タップ数ｎが１６である場合における低域通過フィルタ
のタップ係数の設定例をテーブルＱ１に示してあり、同
図では上記した容量比と同じ単位で値を示すとともにタ
ップ係数の精度が８ビットである場合を示してある。同
図のテーブルＱ１に示した例では、上記したタップ係数
乗算ブロックＢ１〜Ｂｎは１６個備えられ、これら１６
個のタップ係数乗算ブロックＢ１〜Ｂｎに当該テーブル
Ｑ１に示した１６個のタップ係数（テーブルＱ１中で”
タップ番号”が”０”〜”１５”に対応したタップ係
数）が１つずつ割り当てられる。

【００７１】また、この場合における各タップ係数乗算
ブロックＢ１〜Ｂｎでのタップ係数符号切替スイッチＳ
１や乗算用スイッチＳＷ１ａ〜ＳＷ８ａの切替の仕方の
具体例としては、例えば”タップ番号”が”７”に対応
したタップ係数乗算ブロックでは正相信号を選択入力す
るとともに６個の乗算用スイッチＳＷ１ａ、ＳＷ３ａ、
ＳＷ４ａ、ＳＷ５ａ、ＳＷ６ａ、ＳＷ７ａをオンにして
＋１２６のタップ係数を設定し、また、例えば”タップ
番号”が”４”に対応したタップ係数乗算ブロックでは
逆相信号を選択入力するとともに１個の乗算用スイッチ
ＳＷ５ａをオンにして−１７のタップ係数を設定する。

【００７２】加算用スイッチ群Ｓ２に設けられた９個の
各加算用スイッチＳＷ０、ＳＷ１ｂ〜ＳＷ８ｂは上記し
た各容量Ｃ０〜Ｃ８に接続されており、各容量Ｃ０〜Ｃ
８に保持されたサンプル値をオン・オフ切替してバッフ
ァアンプＡ２へ出力することにより、各容量Ｃ０〜Ｃ８
において行われた乗算の結果を当該バッファアンプＡ２
へ出力する機能を有している。

【００７３】本例の各タップ係数乗算ブロックＢ１〜Ｂ
ｎでは、例えば上記した９個の容量Ｃ０〜Ｃ８によりサ
ンプル値とタップ係数とが乗算されるとタップ係数符号
切替スイッチＳ１が一旦オフ状態に切り替えられ、その
後、例えば予め設定された所定時間経過後にバッファア
ンプＡ２による加算処理を実行させることを指示する加
算信号が外部の制御部等から入力されることにより、当
該加算信号に応じて上記した９個の加算用スイッチＳＷ
０、ＳＷ１ｂ〜ＳＷ８ｂが全てオン状態に切り替えら
れ、９個の容量Ｃ０〜Ｃ８により算出された乗算結果が
バッファアンプＡ２へ出力される。

【００７４】以上のように、本例の各タップ係数乗算ブ
ロックＢ１〜Ｂｎは、上記した分配手段（本例では差動
アンプＡ１）から出力された一対の信号が互いに１サン
プル分の時間差をもって入力されて、当該一対の信号の
内のいずれか一方の信号のサンプル値をフィルタリング
のタップ係数の正負に応じて選択入力するとともに、選
択入力したサンプル値と当該タップ係数の絶対値とを乗
算する乗算部を構成しており、乗算した結果をバッファ
アンプＡ２へ出力することを行う。

【００７５】バッファアンプＡ２は、上記したｎ個のタ
ップ係数乗算ブロックＢ１〜Ｂｎから出力されたｎ個の
乗算結果を入力し、入力した乗算結果を全て加算して総
和値を出力する機能を有しており、具体的には、例えば
１回のフィルタ処理分に係るｎ個の乗算結果を同時に入
力して、当該乗算結果の総和値を出力することを行う。
これにより、バッファアンプＡ２から出力される総和値
は、上記差動アンプＡ１に入力されたフィルタリング対
象のアナログ信号をフィルタリングした後のアナログ信
号となる。

【００７６】本例では、上記したバッファアンプＡ２が
ｎ個のタップ係数乗算ブロックＢ１〜Ｂｎから出力され
た乗算結果を総和してフィルタリングしたアナログ信号
として出力することにより、上記した各乗算部（本例で
は各タップ係数乗算ブロックＢ１〜Ｂｎ）での乗算結果
を総和することによりフィルタリングしたアナログ信号
を出力する加算器が構成されている。

【００７７】以上の構成により、本例のＦＩＲフィルタ
では、例えば入力したアナログ信号をＡ−Ｄ変換器によ
りデジタル信号に変換しなくとも、当該アナログ信号の
周波数帯域をフィルタリングにより制限して出力するこ
とができ、これにより、例えばＡ−Ｄ変換器を用いた場
合に比べて消費電力を低減させることができる。また、
ｎ個のタップ係数乗算ブロックＢ１〜Ｂｎに設定するフ
ィルタリングのタップ係数の値としては例えば常に一定
の値に設定されていてもよいが、本例のように乗算用ス
イッチＳＷ１ａ〜ＳＷ８ａをデジタル制御信号等を用い
て制御するようにすれば、装置の使用状況等に応じてフ
ィルタリングのタップ係数、すなわちアナログ信号の通
過帯域をプログラマブルに変更することが可能な構成と
することもできる。

【００７８】なお、一般に、フィルタリングによる通過
特性はタップ数やタップ係数の値や精度等によって決定
され、こうしたタップ数やタップ係数の値や精度等とし
ては、必ずしも本例に示したものに限られず、例えば要
求される通過帯域や精度等といったフィルタリングの特
性に応じて種々な設定が行われてもよい。また、同様
に、フィルタリング対象のアナログ信号から時系列的に
サンプル値を抽出するタイミング等としても、実行する
フィルタリングに応じて種々な態様が用いられてもよ
い。

【００７９】また、フィルタリングの通過特性として
も、使用状況等に応じて種々な通過帯域が設定されても
よく、各タップ係数乗算ブロックＢ１〜Ｂｎに備えられ
る容量の数や容量値としても、要求されるフィルタリン
グの特性等に応じて種々な態様のものが用いられてもよ
い。

【００８０】次に、本発明に係る第２実施例を図面を参
照して説明する。なお、本例では、説明の便宜上から、
周波数帯域を制限するフィルタリングのタップ数が４で
ある場合を例として説明する。図４には、本発明に係る
ＦＩＲフィルタの一例を示してあり、フィルタリングの
タップ数が４である場合の構成例を示してある。また、
本例では、このＦＩＲフィルタは、例えばスペクトラム
拡散方式により送信機との間で通信を行う受信機の逆拡
散回路に設けられている。

【００８１】上記図４に示したＦＩＲフィルタには、乗
算処理を行う４個の乗算器Ｍ１〜Ｍ４と、乗算器Ｍ１〜
Ｍ４での乗算結果を保持する１６個のサンプルホールド
回路Ｈ１〜Ｈ１６と、加算処理を行う４個の加算器Ｐ１
〜Ｐ４と、４個の出力用スイッチＷ１〜Ｗ４とが備えら
れている。なお、本例のフィルタリングにおいても、上
記第１実施例の場合と同様に、フィルタリング対象のア
ナログ信号から時系列的に複数のサンプル値を抽出し、
当該各サンプル値（本例では４個の連続したサンプル
値）に各タップ係数（本例では４個の各タップ係数）を
乗算して総和することによりフィルタリング処理を実行
する。

【００８２】４個の乗算器Ｍ１〜Ｍ４の構成はほぼ同様
であり、各乗算器Ｍ１〜Ｍ４にはフィルタリングの各タ
ップ係数Ｔ１〜Ｔ４が１つずつ割り当てられている。本
例では、フィルタリング対象となるアナログ信号が第１
〜第４の乗算器Ｍ１〜Ｍ４に入力され、各乗算器Ｍ１〜
Ｍ４では入力されたアナログ信号のサンプル値に割り当
てられたタップ係数Ｔ１〜Ｔ４を乗算して出力すること
を行う。

【００８３】図５には、例えば４個の乗算器Ｍ１〜Ｍ４
に対して共通に設けられた差動アンプ（増幅器）Ａ３
（上記図４では図示せず）と、１個の乗算器Ｍ１〜Ｍ４
の回路構成例を示してある。差動アンプＡ３は、２つの
入力端及び２つの出力端を有しており、フィルタリング
の対象となるアナログ信号を一方の入力端から入力する
とともに、当該アナログ信号の直流レベルと等しい電圧
を他方の入力端から入力し、当該アナログ信号の正相信
号を一方の出力端から出力するとともに、当該アナログ
信号の逆相信号を他方の出力端から出力する機能を有し
ている。

【００８４】ここで、本例においても、上記第１実施例
の場合と同様に、差動アンプＡ３の一方の入力端から入
力されたアナログ信号がそのまま正相信号として出力さ
れる一方、当該アナログ信号が他方の入力端から入力さ
れた直流レベル電圧を基準として反転させられた信号が
逆相信号として出力される。なお、差動アンプＡ３での
アナログ信号の増幅率（ゲイン）としては特に限定はな
く、例えば増幅率が１程度であっても構わない。また、
本例では好ましい態様として、差動アンプＡ３が４個の
乗算器Ｍ１〜Ｍ４に対して共通に設けられている構成と
したが、例えば各乗算器Ｍ１〜Ｍ４毎に別個の差動アン
プが設けられてもよい。

【００８５】上記図５に示されるように、本例の各乗算
器Ｍ１〜Ｍ４には、タップ係数符号切替スイッチＳ３
と、６個のトランジスタ（例えばＭＯＳトランジスタ）
Ｆ１〜Ｆ６と、２個の抵抗Ｒ１、Ｒ２と、デジタル信号
をアナログ信号に変換するデジタル−アナログ（Ｄ−
Ａ）変換器１と、定電流源である定電流回路２と、基準
電圧Ｖ１、Ｖ２等とが備えられている。なお、同図に示
した乗算器Ｍ１〜Ｍ４の回路中には、説明の便宜上か
ら、５カ所のノードＮ１〜Ｎ５を示してある。

【００８６】本例の各乗算器Ｍ１〜Ｍ４の回路構成で
は、タップ係数符号切替スイッチＳ３の切替により上記
した差動アンプＡ３から出力された正相信号或いは逆相
信号が第１トランジスタＦ１のゲート（”Ｇ”）及び第
４トランジスタＦ４のゲートに入力される構成であり、
また、第１トランジスタＦ１のソース（”Ｓ”）及び第
３トランジスタＦ３のソースがノードＮ１により抵抗Ｒ
１の一端及び当該乗算器Ｍ１〜Ｍ４の出力端と接続され
ている一方、第２トランジスタＦ２のソース及び第４ト
ランジスタＦ４のソースがノードＮ２により抵抗Ｒ２の
一端と接続されている。また、上記した２つの抵抗Ｒ
１、Ｒ２の他端は例えば同一の定電圧源Ｖｄｄに接続さ
れている。

【００８７】また、第２トランジスタＦ２のゲート及び
第３トランジスタＦ３のゲートは例えば同一の基準電圧
Ｖ１と接続されており、第１トランジスタＦ１のドレイ
ン（”Ｄ”）及び第２トランジスタＦ２のドレインがノ
ードＮ３により第５トランジスタＦ５のソースと接続さ
れている一方、第３トランジスタＦ３のドレイン及び第
４トランジスタＦ４のドレインがノードＮ４により第６
トランジスタＦ６のソースと接続されている。

【００８８】また、第５トランジスタＦ５のゲートとＤ
−Ａ変換器１とが接続されている一方、第６トランジス
タのゲートと基準電圧Ｖ２とが接続されており、第５ト
ランジスタＦ５のドレイン及び第６トランジスタＦ６の
ドレインがノードＮ５により例えばグラウンド（ＧＮ
Ｄ）に接地された定電流回路２と接続されている。な
お、本例では、上記した２個の抵抗Ｒ１、Ｒ２としては
同じ抵抗値のものが用いられており、また、第１〜第４
トランジスタＦ１〜Ｆ４としては同じサイズのものが用
いられており、また、第５トランジスタＦ５と第６トラ
ンジスタＦ６としては同じサイズのものが用いられてい
る。

【００８９】本例では、各乗算器Ｍ１〜Ｍ４のタップ係
数符号切替スイッチＳ３には、当該乗算器Ｍ１〜Ｍ４に
割り当てられたタップ係数の正負を示す符号制御信号が
外部の制御部等から入力され、また、各乗算器Ｍ１〜Ｍ
４のＤ−Ａ変換器１には、当該乗算器Ｍ１〜Ｍ４に割り
当てられたタップ係数の絶対値を示すタップ係数設定信
号がデジタル信号として外部の制御部等から入力され
る。

【００９０】タップ係数符号切替スイッチＳ３は、上記
した符号制御信号により通知されたタップ係数の正負に
応じて切替を行う機能を有しており、一例として、タッ
プ係数が正の値であることが符号制御信号により通知さ
れた場合には正相信号のサンプル値を取り込んで第１及
び第４トランジスタＦ１、Ｆ４のゲートへ出力する一
方、タップ係数が負の値であることが符号制御信号によ
り通知された場合には逆相信号のサンプル値を取り込ん
で第１及び第４トランジスタＦ１、Ｆ４のゲートへ出力
する動作を行う。

【００９１】また、Ｄ−Ａ変換器１は、上記したタップ
係数設定信号をデジタル信号からアナログ信号へ変換し
て、変換したアナログ信号を第５トランジスタＦ５のゲ
ートへ出力する機能を有しており、一例として、入力さ
れたタップ係数設定信号により示されたタップ係数の絶
対値に応じた大きさのアナログ信号を第５トランジスタ
Ｆ５のゲートへ出力する。

【００９２】各乗算器Ｍ１〜Ｍ４では、上記のようにし
て正相信号と逆相信号とのいずれか一方の信号のサンプ
ル値が入力されるとともに、アナログ化されたタップ係
数設定信号が入力されると、上記した第１トランジスタ
Ｆ１や第４トランジスタＦ４や第５トランジスタＦ５の
ゲートが制御されることにより、アナログ信号として入
力された正相信号或いは逆相信号のサンプル値とアナロ
グ信号として入力されたタップ係数設定信号とが乗算さ
れて、当該乗算結果がノードＮ１の出力端から出力され
る。

【００９３】なお、上記したタップ係数符号切替スイッ
チＳ３によるスイッチの切替処理は例えば１サンプル分
の時間差毎に行われ、これにより、各乗算器Ｍ１〜Ｍ４
では、上記差動アンプＡ３に入力されたフィルタリング
対象のアナログ信号のサンプル値と当該乗算器Ｍ１〜Ｍ
４に割り当てられたタップ係数との乗算結果が１サンプ
ル分の時間差毎に出力端から出力される。本例では、上
記のようにアナログ乗算回路から構成された各乗算器Ｍ
１〜Ｍ４がフィルタリング対象のアナログ信号のサンプ
ル値とタップ係数とを乗算することにより、入力したア
ナログ信号のサンプル値とフィルタリングのタップ係数
とを乗算する乗算手段が構成されている。

【００９４】１６個のサンプルホールド回路Ｈ１〜Ｈ１
６は、上記した乗算器Ｍ１〜Ｍ４により行われたサンプ
ル値毎の乗算結果を保持する機能を有しており、本例で
は、４個の乗算器Ｍ１〜Ｍ４のそれぞれ（すなわち４個
のタップ係数Ｔ１〜Ｔ４のそれぞれ）に４個ずつのサン
プルホールド回路Ｈ１〜Ｈ１６が割り当てられている。
具体的には、第１の乗算器Ｍ１には第１〜第４のサンプ
ルホールド回路Ｈ１〜Ｈ４から成る第１サンプルホール
ド部が接続されており、第２の乗算器Ｍ２には第５〜第
８のサンプルホールド回路Ｈ５〜Ｈ８から成る第２サン
プルホールド部が接続されており、第３の乗算器Ｍ３に
は第９〜第１２のサンプルホールド回路Ｈ９〜Ｈ１２か
ら成る第３サンプルホールド部が接続されており、第４
の乗算器Ｍ４には第１３〜第１６のサンプルホールド回
路Ｈ１３〜Ｈ１６から成る第４サンプルホールド部が接
続されている。

【００９５】上記した第１サンプルホールド部〜第３サ
ンプルホールド部の構成はほぼ同様であり、例えば第１
サンプルホールド部では第１の乗算器Ｍ１から出力され
た乗算結果を第１〜第４のサンプルホールド回路Ｈ１〜
Ｈ４により時系列的に順次保持することを行う。具体的
に、例えばフィルタリング対象のアナログ信号のサンプ
ル値が時系列的に”Ｄ１”、”Ｄ２”、”Ｄ３”、”Ｄ
４”、”Ｄ５（＝Ｄ１）”、”Ｄ６（＝Ｄ２）”、”Ｄ
７（＝Ｄ３）”、Ｄ８（＝Ｄ４）、・・・といった値で
あるとし、第１の乗算器Ｍ１に割り当てられたタップ係
数が”Ｔ１”であるとすると、上記図４に示されるよう
に、第１サンプルホールド部では、第１のサンプルホー
ルド回路Ｈ１、第２のサンプルホールド回路Ｈ２、第３
のサンプルホールド回路Ｈ３、第４のサンプルホールド
回路Ｈ４、第１のサンプルホールド回路Ｈ１、・・・と
いった順序（図４中の”データ取込１”〜”データ取込
４”を繰り返す順序）で”Ｄ１・Ｔ１”、”Ｄ２・Ｔ
１”、”Ｄ３・Ｔ１”、”Ｄ４・Ｔ１”等といった時系
列的な乗算結果を順次保持していくことを行う。

【００９６】また、第２サンプルホールド部では、第２
の乗算器Ｍ２から出力された乗算結果を第５〜第８のサ
ンプルホールド回路Ｈ５〜Ｈ８により例えば上記した第
１サンプルホールド部と１サンプル分の時間差をもって
時系列的に順次保持することを行い、具体的には、第２
の乗算器Ｍ２に割り当てられたタップ係数が”Ｔ２”で
あるとすると、上記図４に示されるように、第２サンプ
ルホールド部では、第６のサンプルホールド回路Ｈ６、
第７のサンプルホールド回路Ｈ７、第８のサンプルホー
ルド回路Ｈ８、第５のサンプルホールド回路Ｈ５、第６
のサンプルホールド回路Ｈ６、・・・といった順序（図
４中の”データ取込１”〜”データ取込４”を繰り返す
順序）で”Ｄ１・Ｔ２”、”Ｄ２・Ｔ２”、”Ｄ３・Ｔ
２”、”Ｄ４・Ｔ２”等といった時系列的な乗算結果を
順次保持していくことを行う。

【００９７】また、第３サンプルホールド部では、第３
の乗算器Ｍ３から出力された乗算結果を第９〜第１２の
サンプルホールド回路Ｈ９〜Ｈ１２により例えば上記し
た第１サンプルホールド部と２サンプル分の時間差をも
って（第２サンプルホールド部と１サンプル分の時間差
をもって）時系列的に順次保持することを行い、具体的
には、第３の乗算器Ｍ３に割り当てられたタップ係数
が”Ｔ３”であるとすると、上記図４に示されるよう
に、第３サンプルホールド部では、第１１のサンプルホ
ールド回路Ｈ１１、第１２のサンプルホールド回路Ｈ１
２、第９のサンプルホールド回路Ｈ９、第１０のサンプ
ルホールド回路Ｈ１０、第１１のサンプルホールド回路
Ｈ１１、・・・といった順序（図４中の”データ取込
１”〜”データ取込４”を繰り返す順序）で”Ｄ１・Ｔ
３”、”Ｄ２・Ｔ３”、”Ｄ３・Ｔ３”、”Ｄ４・Ｔ
３”等といった時系列的な乗算結果を順次保持していく
ことを行う。

【００９８】また、本例では、上記した第１〜第３サン
プルホールド部に備えられた１２個のサンプルホールド
回路Ｈ１〜Ｈ１２の構成はほぼ同様であり、１個のサン
プルホールド回路Ｈ１〜Ｈ１２の回路構成例を図６に示
す。同図に示されるように、本例の第１〜第１２の各サ
ンプルホールド回路Ｈ１〜Ｈ１２は、サンプルホールド
用スイッチＳＷ１１ａと、一方の電極が接地された容量
（例えばコンデンサ）Ｃ１１と、加算用スイッチＳＷ１
１ｂとから構成されている。

【００９９】サンプルホールド用スイッチＳＷ１１ａ
は、例えば乗算器Ｍ１〜Ｍ３から出力された乗算結果
（図６中の”データ”）をオン・オフ切替して容量Ｃ１
１へ出力することにより、当該乗算結果を当該容量Ｃ１
１に保持させる機能を有している。また、加算用スイッ
チＳＷ１１ｂは、例えば容量Ｃ１１に保持された乗算結
果をオン・オフ切替して一の加算器Ｐ１〜Ｐ４へ出力す
る機能を有しており、本例では、第１、第５、第９サン
プルホールド回路Ｈ１、Ｈ５、Ｈ９からの乗算結果は第
１の加算器Ｐ１へ出力され、第２、第６、第１０サンプ
ルホールド回路Ｈ２、Ｈ６、Ｈ１０からの乗算結果は第
２の加算器Ｐ２へ出力され、第３、第７、第１１サンプ
ルホールド回路Ｈ３、Ｈ７、Ｈ１１からの乗算結果は第
３の加算器Ｐ３へ出力され、第４、第８、第１２サンプ
ルホールド回路Ｈ４、Ｈ８、Ｈ１２からの乗算結果は第
４の加算器Ｐ４へ出力される。

【０１００】本例では、上記したサンプルホールド用ス
イッチＳＷ１１ａや加算用スイッチＳＷ１１ｂの切替は
例えば外部の制御部等から制御信号が入力されることに
より制御され、一例として、加算用スイッチＳＷ１１ｂ
がオフ状態であるときにサンプルホールド用スイッチＳ
Ｗ１１ａがオン状態に切り替えられることで乗算結果が
容量Ｃ１１に保持され、また、その後、サンプルホール
ド用スイッチＳＷ１１ａがオフ状態に切り替えられて加
算用スイッチＳＷ１１ｂがオン状態に切り替えられるこ
とで容量Ｃ１１に保持された乗算結果が対応した加算器
Ｐ１〜Ｐ４へ出力される。なお、本例では、上記図４中
に示した同じデータ取込系列（”データ取込１”〜”デ
ータ取込４”）に属する（すなわち、同一のサンプル値
に係る乗算結果が保持される）サンプルホールド回路で
はサンプルホールド用スイッチＳＷ１１ａが同時にオン
・オフ切替されて乗算結果が取り込まれる。

【０１０１】また、上記した第４サンプルホールド部で
は第４の乗算器Ｍ４から出力された乗算結果を第１３〜
第１６のサンプルホールド回路Ｈ１３〜Ｈ１６により例
えば上記した第１サンプルホールド部と３サンプル分の
時間差をもって（第３サンプルホールド部と１サンプル
分の時間差をもって）時系列的に順次保持することを行
い、具体的には、例えば第４の乗算器Ｍ４に割り当てら
れたタップ係数が”Ｔ４”であるとすると、上記図４に
示されるように、第４サンプルホールド部では、第１６
のサンプルホールド回路Ｈ１６、第１３のサンプルホー
ルド回路Ｈ１３、第１４のサンプルホールド回路Ｈ１
４、第１５のサンプルホールド回路Ｈ１５、第１６のサ
ンプルホールド回路Ｈ１６、・・・といった順序（図４
中の”データ取込１”〜”データ取込４”を繰り返す順
序）で”Ｄ１・Ｔ４”、”Ｄ２・Ｔ４”、”Ｄ３・Ｔ
４”、”Ｄ４・Ｔ４”等といった時系列的な乗算結果を
順次保持していくことを行う。

【０１０２】また、本例の第４サンプルホールド部に備
えられた各サンプルホールド回路Ｈ１３〜Ｈ１６の構成
はほぼ同様であるが、上記第１〜第３サンプルホールド
部に備えられたサンプルホールド回路Ｈ１〜Ｈ１２の構
成とは異なっており、第４サンプルホールド部に備えら
れた１個のサンプルホールド回路Ｈ１３〜Ｈ１６の回路
構成例を図７に示す。

【０１０３】同図に示されるように、本例の第１３〜第
１６の各サンプルホールド回路Ｈ１３〜Ｈ１６は、サン
プルホールド用スイッチＳＷ１２ａと一方の電極が接地
された容量（例えばコンデンサ）Ｃ１２ａと加算用スイ
ッチＳＷ１２ｂとから構成された第１保持部と、同様に
サンプルホールド用スイッチＳＷ１３ａと一方の電極が
接地された容量（例えばコンデンサ）Ｃ１２ｂと加算用
スイッチＳＷ１３ｂとから構成された第２保持部とを備
えている。

【０１０４】各保持部のサンプルホールド用スイッチＳ
Ｗ１２ａ、１３ａは、例えば乗算器Ｍ４から出力された
乗算結果（図７中の”データ”）をオン・オフ切替して
各保持部の容量Ｃ１２ａ、Ｃ１２ｂに保持させる機能を
有している。また、各保持部の加算用スイッチＳＷ１２
ｂ、１３ｂは、例えば各保持部の容量Ｃ１２ａ、Ｃ１２
ｂに保持された乗算結果をオン・オフ切替して一の加算
器Ｐ１〜Ｐ４へ出力する機能を有しており、本例では、
第１３サンプルホールド回路Ｈ１３からの乗算結果は第
１の加算器Ｐ１へ出力され、第１４サンプルホールド回
路Ｈ１４からの乗算結果は第２の加算器Ｐ２へ出力さ
れ、第１５サンプルホールド回路Ｈ１５からの乗算結果
は第３の加算器Ｐ３へ出力され、第１６サンプルホール
ド回路Ｈ１６からの乗算結果は第４の加算器Ｐ４へ出力
される。

【０１０５】本例では、上記した各保持部のサンプルホ
ールド用スイッチＳＷ１２ａ、ＳＷ１３ａや加算用スイ
ッチＳＷ１２ｂ、１３ｂの切替は例えば外部の制御部等
から制御信号が入力されることにより制御され、第１保
持部と第２保持部とで乗算結果の保持と乗算結果の出力
とを交互に実行することを行う。

【０１０６】具体的には、例えば第２保持部の容量Ｃ１
２ｂに或るサンプル値に係る乗算結果が保持されている
場合に、第２保持部の加算用スイッチＳＷ１３ｂと第１
保持部のサンプルホールド用スイッチＳＷ１２ａのみが
オン状態に切り替えられることで、第２保持部の容量Ｃ
１２ｂから乗算結果が一の加算器Ｐ１〜Ｐ４へ出力され
るとともに、次のサイクルの（すなわち、４個分後の）
サンプル値に係る乗算結果が第１保持部の容量Ｃ１２ａ
に保持され、全てのスイッチＳＷ１２ａ、ＳＷ１３ａ、
ＳＷ１２ｂ、ＳＷ１３ｂが一旦オフ状態に切り替えられ
る。

【０１０７】また、同様に、上記の切替により第１保持
部の容量Ｃ１２ａに乗算結果が保持されている場合に、
第１保持部の加算用スイッチＳＷ１２ｂと第２保持部の
サンプルホールド用スイッチＳＷ１３ａのみがオン状態
に切り替えられることで、第１保持部の容量Ｃ１２ａか
ら乗算結果が一の加算器Ｐ１〜Ｐ４へ出力されるととも
に、次のサイクルの（すなわち、４個分後の）サンプル
値に係る乗算結果が第２保持部の容量Ｃ１２ｂに保持さ
れ、全てのスイッチＳＷ１２ａ、ＳＷ１３ａ、ＳＷ１２
ｂ、ＳＷ１３ｂが一旦オフ状態に切り替えられる。

【０１０８】このように、本例では、第４サンプルホー
ルド部の各サンプルホールド回路Ｈ１３〜Ｈ１６を２つ
の保持部から構成してあるため、これら各サンプルホー
ルド回路Ｈ１３〜Ｈ１６では、乗算結果を保持する処理
と保持した乗算結果を出力する処理とを２つの保持部の
それぞれを用いて交互に実行することで総じて両処理を
同時に行うことができ、これにより、後述するようにフ
ィルタリングの処理速度を高めることができる。

【０１０９】なお、第４サンプルホールド部において
も、上記した第１〜第３サンプルホールド部の場合と同
様に、上記図４中に示した各データ取込系列（”データ
取込１”〜”データ取込４”）に属する（すなわち、同
一のサンプル値に係る乗算結果が保持される）サンプル
ホールド回路ではサンプルホールド用スイッチ（上記の
ように本例では２個のスイッチＳＷ１２ａ、ＳＷ１３ａ
が交互に用いられる）が同時にオン・オフ切替されて乗
算結果が取り込まれる。

【０１１０】本例では、上記したように第１〜第４サン
プルホールド部が乗算器Ｍ１〜Ｍ４による各タップ係数
Ｔ１〜Ｔ４毎の乗算結果を複数のサンプルホールド回路
Ｈ１〜Ｈ１６により時系列的に順次保持することを、例
えば１回分のフィルタリング処理に対応した４個のサン
プルホールド回路（例えばサンプルホールド回路Ｈ１、
Ｈ５、Ｈ９、Ｈ１３等）では互いに１サンプル分の時間
差をもって行うことにより、乗算手段（本例では乗算器
Ｍ１〜Ｍ４）による各タップ係数毎の乗算結果を複数の
サンプルホールド回路により時系列的に順次保持するこ
とを互いに１サンプル分の時間差をもって行うタップ数
と同数のサンプルホールド部が構成されている。

【０１１１】４個の各加算器Ｐ１〜Ｐ４は、第１〜第４
サンプルホールド部から入力された１回分のフィルタリ
ング処理に係るタップ数分（本例では４個）の連続した
乗算結果を全て加算して総和値を出力する機能を有して
おり、本例では、各加算器Ｐ１〜Ｐ４の出力端には各出
力用スイッチＷ１〜Ｗ４が接続されており、各加算器Ｐ
１〜Ｐ４により算出された総和値は各出力用スイッチＷ
１〜Ｗ４がオン状態に切り替えられることでフィルタリ
ングしたアナログ信号として出力される。なお、本例で
は、各出力用スイッチＷ１〜Ｗ４の切替は例えば外部の
制御部等から制御信号が入力されることにより制御され
る。

【０１１２】本例では、上記したように４個の加算器Ｐ
１〜Ｐ４が第１〜第４サンプルホールド部からタップ数
分の連続した乗算結果を抽出して当該乗算結果を総和し
て出力することにより、各サンプルホールド部からタッ
プ数分の連続した乗算結果を抽出し、当該乗算結果を総
和することによりフィルタリングしたアナログ信号を出
力する加算部が構成されている。

【０１１３】上記したように、本例では、第１、第５、
第９、第１３のサンプルホールド回路Ｈ１、Ｈ５、Ｈ
９、Ｈ１３から出力された乗算結果が第１の加算器Ｐ１
により総和され、第２、第６、第１０、第１４のサンプ
ルホールド回路Ｈ２、Ｈ６、Ｈ１０、Ｈ１４から出力さ
れた乗算結果が第２の加算器Ｐ２により総和され、第
３、第７、第１１、第１５のサンプルホールド回路Ｈ
３、Ｈ７、Ｈ１１、Ｈ１５から出力された乗算結果が第
３の加算器Ｐ３により総和され、第４、第８、第１２、
第１６のサンプルホールド回路Ｈ４、Ｈ８、Ｈ１２、Ｈ
１６から出力された乗算結果が第４の加算器Ｐ４により
総和される。

【０１１４】また、本例では、４個の加算器Ｐ１〜Ｐ４
による加算処理が例えば互いに１サンプル分の時間差を
もって繰り返して行われ、具体的には、第１のサンプル
ホールド回路Ｈ１等により乗算結果が取り込まれる”デ
ータ取込１”の処理が終了すると第１のサンプルホール
ド回路Ｈ１等から第１の加算器Ｐ１へ乗算結果が出力さ
れ、同様に、第２のサンプルホールド回路Ｈ２等により
乗算結果が取り込まれる”データ取込２”の処理が終了
すると第２のサンプルホールド回路Ｈ２等から第２の加
算器Ｐ２へ乗算結果が出力され、第３のサンプルホール
ド回路Ｈ３等により乗算結果が取り込まれる”データ取
込３”の処理が終了すると第３のサンプルホールド回路
Ｈ３等から第３の加算器Ｐ３へ乗算結果が出力され、第
４のサンプルホールド回路Ｈ４等により乗算結果が取り
込まれる”データ取込４”の処理が終了すると第４のサ
ンプルホールド回路Ｈ４等から第４の加算器Ｐ４へ乗算
結果が出力され、更に、再び上記した”データ取込１”
の処理に戻って以上の処理を繰り返すといった手順で上
記図６や上記図７に示した各サンプルホールド回路Ｈ１
〜Ｈ１６のサンプルホールド用スイッチＳＷ１１ａ、Ｓ
Ｗ１２ａ、ＳＷ１３ａや加算用スイッチＳＷ１１ｂ、Ｓ
Ｗ１２ｂ、ＳＷ１３ｂが制御される。

【０１１５】このような本例の処理手順を用いた場合に
は、第４サンプルホールド部に備えられた各サンプルホ
ールド回路Ｈ１３〜Ｈ１６では、例えば保持した乗算結
果を加算器Ｐ１〜Ｐ４へ出力して総和値を得る処理と次
のサイクルのサンプル値に係る乗算結果を乗算器Ｍ４か
ら入力して保持する処理とが同時に重なってしまうこと
が生じるため、これらの処理を同時に行うことができる
構成とするのが好ましく、本例では、上記したように第
４サンプルホールド部の各サンプルホールド回路Ｈ１３
〜Ｈ１６を２つの保持部から構成することにより、こう
した同時処理を実現してフィルタリング処理の速度を高
めることを実現している。

【０１１６】なお、本例の第１〜第３サンプルホールド
部では保持した乗算結果を加算器Ｐ１〜Ｐ４へ出力する
処理と次のサイクルのサンプル値に係る乗算結果を入力
して保持する処理とを同時に行う必要は生じないため、
本例では、第４サンプルホールド部の各サンプルホール
ド回路Ｈ１３〜Ｈ１６のみを２つの保持部から構成して
いる。

【０１１７】以上の構成により、本例のＦＩＲフィルタ
では、例えば入力したアナログ信号をＡ−Ｄ変換器によ
りデジタル信号に変換しなくとも、当該アナログ信号の
周波数帯域をフィルタリングにより制限して出力するこ
とができる。また、本例のＦＩＲフィルタでは、上記し
たように複数のサンプルホールド回路Ｈ１〜Ｈ１６をマ
トリクス状に配列して第４サンプルホールド部の各サン
プルホールド回路Ｈ１３〜Ｈ１６に２つの保持部を設け
る等しているため、フィルタリング処理を複数のサンプ
ルホールド部や複数の加算器Ｐ１〜Ｐ４を用いて高速に
実行することができる。

【０１１８】なお、図８のテーブルＱ２には、本例のＦ
ＩＲフィルタによりフィルタリング処理して出力される
アナログ信号の具体例を示してあり、このテーブルＱ２
には、例えば各サンプルホールド回路Ｈ１〜Ｈ１６に全
く乗算結果が保持されていない状態からの”出力順序”
と、本例のＦＩＲフィルタによりフィルタリング処理さ
れたアナログ信号の出力値（”ＦＩＲフィルタ出力
値”）と、当該出力値が４個の加算器Ｐ１〜Ｐ４の内の
いずれの加算器Ｐ１〜Ｐ４の系列（上記図４中の”加算
１”〜”加算４”）で算出されたものであるかといっ
た”出力加算系列”とを対応させて示してある。

【０１１９】また、同図のテーブルＱ２では、上記した
ようにフィルタリング対象のアナログ信号のサンプル値
が時系列的に”Ｄ１”、”Ｄ２”、”Ｄ３”、”Ｄ
４”、”Ｄ５（＝Ｄ１）”、”Ｄ６（＝Ｄ２）”、”Ｄ
７（＝Ｄ３）”、Ｄ８（＝Ｄ４）、・・・といった値で
あるとするとともに、第１〜第４の各乗算器Ｍ１〜Ｍ４
に割り当てられたタップ係数が”Ｔ１”〜”Ｔ４”であ
るとしており、このテーブルＱ２に示されるように、例
えば最初の３回分の出力値では未だタップ数分（４個）
の連続したサンプル値に係る乗算結果がそろっていない
が、４回目以降の出力順序ではタップ数分の連続した乗
算結果を用いてフィルタリング処理を行った出力値を得
ることができる。

【０１２０】また、本第２実施例では、上記した４個の
乗算器Ｍ１〜Ｍ４を用いてアナログ信号のサンプル値と
タップ係数とを乗算する乗算手段を構成したが、こうし
た乗算器Ｍ１〜Ｍ４を備えずに、例えば上記第１実施例
の図２に示したものと同様な構成を各サンプルホールド
回路Ｈ１〜Ｈ１６に適用して、こうした各サンプルホー
ルド回路Ｈ１〜Ｈ１６によりアナログ信号のサンプル値
とタップ係数とを乗算する乗算手段を構成することもで
きる。

【０１２１】図９には、上記図２に示したものと同様な
構成を第１〜第３サンプルホールド部の各サンプルホー
ルド回路Ｈ１〜Ｈ１２に適用した場合の１つのサンプル
ホールド回路Ｈ１〜Ｈ１２の構成例と、例えば各サンプ
ルホールド部毎に共通に設けられた差動アンプＡ４とを
示してある。差動アンプＡ４は、例えば上記図５に示し
た差動アンプＡ３と同様に、フィルタリングの対象とな
るアナログ信号と当該アナログ信号の直流レベルと等し
い電圧とを入力し、当該アナログ信号の正相信号と逆相
信号とを出力する機能を有している。

【０１２２】また、各サンプルホールド回路Ｈ１〜Ｈ１
２は、例えば上記図２に示したものと同様に、タップ係
数符号切替スイッチＳ４と、８個の乗算用スイッチＳＷ
２１ａ〜ＳＷ２８ａと、一方の電極が接地された９個の
容量（例えばコンデンサ）Ｃ０ａ、Ｃ２１〜Ｃ２８と、
９個の加算用スイッチＳＷ０ａ、ＳＷ２１ｂ〜ＳＷ２８
ｂから成る加算用スイッチ群とから構成される。

【０１２３】このような構成では、例えば上記図６に示
したサンプルホールド用スイッチＳＷ１１ａに対応した
タップ係数符号切替スイッチＳ４が符号制御信号に応じ
て切り替えられることにより、各サンプルホールド回路
Ｈ１〜Ｈ１６に割り当てられたタップ係数の正負に対応
した正相信号或いは逆相信号のサンプル値が各サンプル
ホールド回路Ｈ１〜Ｈ１６に取り込まれ、また、例えば
８個の乗算用スイッチＳＷ２１ａ〜ＳＷ２８ａが８ビッ
トのタップ係数設定信号に応じて切り替えられることに
より、取り込まれたサンプル値が各サンプルホールド回
路Ｈ１〜Ｈ１６に割り当てられたタップ係数の絶対値に
対応した容量Ｃ０ａ、Ｃ２１〜Ｃ２８を用いて保持され
る。

【０１２４】また、例えば９個の容量Ｃ０ａ、Ｃ２１〜
Ｃ２８に容量値の重み付けが行われていることにより上
記のようにして保持されたサンプル値とタップ係数の絶
対値とが乗算され、当該乗算後に、例えば上記図６に示
した加算用スイッチＳＷ１１ｂに対応した９個の加算用
スイッチＳＷ０ａ、ＳＷ２１ｂ〜ＳＷ２８ｂが８ビット
の加算信号に応じてオン状態に切り替えられることによ
り、乗算結果が対応した加算器Ｐ１〜Ｐ４へ出力され
る。なお、タップ係数符号切替スイッチＳ４や加算用ス
イッチＳＷ０ａ、ＳＷ２１ｂ〜ＳＷ２８ｂの切替タイミ
ングとしては、例えば上記図６に示したサンプルホール
ド用スイッチＳＷ１１ａや加算用スイッチＳＷ１１ｂと
同様な切替タイミングが用いられる。

【０１２５】また、上記図９に示したサンプルホールド
回路と同様な構成を第４サンプルホールド部の各サンプ
ルホールド回路Ｈ１３〜Ｈ１６に適用することもでき、
この場合には、これら各サンプルホールド回路Ｈ１３〜
Ｈ１６には、例えば上記図９に示した各スイッチＳ４、
ＳＷ２１ａ〜ＳＷ２８ａ、ＳＷ０ａ、ＳＷ２１ｂ〜ＳＷ
２８ｂや９個の容量Ｃ０ａ、Ｃ２１〜Ｃ２８から成る保
持部が２組設けられる。また、これら２組の保持部に備
えられたタップ係数符号切替スイッチＳ４や加算用スイ
ッチＳＷ０ａ、ＳＷ２１ｂ〜ＳＷ２８ｂの切替タイミン
グとしては、例えば上記図７に示した２つの保持部のサ
ンプルホールド用スイッチＳＷ１２ａ、ＳＷ１３ａや加
算用スイッチＳＷ１２ｂ、ＳＷ１３ｂと同様な切替タイ
ミングが用いられる。

【０１２６】ここで、本第２実施例においても、上記第
１実施例の場合と同様に、乗算手段に設定されるフィル
タリングのタップ係数の値としては、例えば常に一定の
値に設定されていてもよいが、本例のようにデジタル制
御信号等を用いて制御することにより、装置の使用状況
等に応じてフィルタリングのタップ係数、すなわちアナ
ログ信号の通過帯域をプログラマブルに変更することが
可能な構成とすることもできる。

【０１２７】また、フィルタリングのタップ数やタップ
係数の値や精度等としても、必ずしも本第２実施例に示
したものに限られず、例えば要求されるフィルタリング
の特性に応じて種々な設定が行われてもよい。また、同
様に、フィルタリング対象のアナログ信号から時系列的
にサンプル値を抽出するタイミング等としても、実行す
るフィルタリングに応じて種々な態様が用いられてもよ
い。また、フィルタリングの通過特性としても、使用状
況等に応じて種々な通過帯域が設定されてもよく、各サ
ンプルホールド部中に備えられる複数のサンプルホール
ド回路の数や各サンプルホールド回路中に備えられる容
量の容量値等としても、要求されるフィルタリングの特
性等に応じて種々な態様のものが用いられてもよい。

【０１２８】以上の第１実施例や第２実施例で示したよ
うに、本発明では、従来実現されていなかったアナログ
ＦＩＲフィルタを実現することができる。一例として、
以上の実施例のように本発明に係るＦＩＲフィルタをス
ペクトラム拡散方式により送信機との間で通信を行う受
信機の逆拡散回路に設けることにより、当該受信機で
は、送信機から受信したアナログ信号をＡ−Ｄ変換器に
よりデジタル化しなくとも、当該アナログ信号の周波数
帯域を制限することができることから、効率的なフィル
タリング処理を実現することができる。また、この場合
には、例えば拡散符号の各チップに対応した受信信号部
分からフィルタリング処理に用いる各サンプル値を抽出
するといったように、１サンプル分の時間差として拡散
符号の１チップ分の時間差を用いてフィルタリング処理
を行うこともできる。

【０１２９】なお、本発明のＦＩＲフィルタは、必ずし
もスペクトラム拡散の分野に適用可能なばかりでなく、
アナログ信号の周波数帯域をフィルタリングにより制限
することが行われる種々な分野に適用することもでき
る。

【０１３０】

【発明の効果】以上説明したように、本発明に係るＦＩ
Ｒフィルタによると、例えば入力したアナログ信号をデ
ジタル信号に変換することなく、当該アナログ信号の周
波数帯域をフィルタリングにより制限して出力すること
ができるため、アナログ信号のフィルタリング処理の効
率化を図ることができる。また、例えばアナログ信号の
通過帯域をプログラマブルに変更することが可能な構成
とすることもでき、また、例えば上記第２実施例で示し
たような構成を用いることにより、フィルタリング処理
の効率化を更に図ることもできる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るＦＩＲフィルタの構
成例を示す図である。

【図２】タップ係数乗算ブロックの構成例を示す図であ
る。

【図３】タップ係数の設定例を示す図である。

【図４】本発明の第２実施例に係るＦＩＲフィルタの構
成例を示す図である。

【図５】乗算器の構成例を説明するための図である。

【図６】サンプルホールド回路の一構成例を示す図であ
る。

【図７】サンプルホールド回路の他の構成例を示す図で
ある。

【図８】ＦＩＲフィルタからの出力値の一例を示す図で
ある。

【図９】サンプルホールド回路の他の構成例を説明する
ための図である。

【図１０】従来のスライディングコリレータの構成例を
示す図である。

【図１１】従来の対称型ＦＩＲフィルタの構成例を示す
図である。

【図１２】対称型ＦＩＲフィルタの他の構成例を示す図
である。

【図１３】２つの対称型ＦＩＲフィルタを比較した例を
示す図である。

【図１４】従来のアナログマッチトフィルタの構成例を
示す図である。

【図１５】スライディングコリレータの他の構成例を示
す図である。

【図１６】スライディングコリレータの他の構成例に係
る回路構成例を示す図である。

【図１７】アナログマッチトフィルタの他の構成例を示
す図である。

【符号の説明】

Ａ１、Ａ３、Ａ４・・差動アンプ、 Ｂ１〜Ｂｎ・・タ
ップ係数乗算ブロック、Ａ２・・バッファアンプ、Ｓ
１、Ｓ３、Ｓ４・・タップ係数符号切替スイッチ、ＳＷ
１ａ〜ＳＷ８ａ、ＳＷ２１ａ〜ＳＷ２８ａ・・乗算用ス
イッチ、Ｃ０〜Ｃ８、Ｃ１１、Ｃ１２ａ、Ｃ１２ｂ、Ｃ
０ａ、Ｃ２１〜Ｃ２８・・容量、ＳＷ０、ＳＷ１ｂ〜Ｓ
Ｗ８ｂ、ＳＷ１１ｂ〜ＳＷ１３ｂ、ＳＷ０ａ、ＳＷ２１
ｂ〜ＳＷ２８ｂ・・加算用スイッチ、Ｓ２・・加算用ス
イッチ群、 Ｍ１〜Ｍ４・・乗算器、Ｈ１〜Ｈ１６・・
サンプルホールド回路、 Ｐ１〜Ｐ４・・加算器、Ｗ１
〜Ｗ４・・出力用スイッチ、 Ｆ１〜Ｆ６・・トランジ
スタ、Ｒ１、Ｒ２・・抵抗、 Ｖ１、Ｖ２、Ｖｄｄ・・
電圧、 １・・Ｄ−Ａ変換器、２・・定電流回路、 Ｎ
１〜Ｎ５・・ノード、ＳＷ１１ａ〜ＳＷ１３ａ・・サン
プルホールド用スイッチ、

───────────────────────────────────────────────────── フロントページの続き (72)発明者 本間 聖人 東京都中野区東中野三丁目14番20号 国際 電気株式会社内 (72)発明者 金野 善行 東京都中野区東中野三丁目14番20号 国際 電気株式会社内 (72)発明者 加藤 寿 秋田県南秋田郡天王町天王字長沼64 アキ タ電子株式会社内 Ｆターム(参考） 5J098 AA14 AB02 AB25 AB27 AC03 AC05 AC10 AC20 AD14 CA01 CA08

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力したアナログ信号の周波数帯域をフ
   ィルタリングにより制限して出力するＦＩＲフィルタで
   あって、 入力したアナログ信号を正相信号と逆相信号とから成る
   一対の信号に分配する分配手段と、 分配手段から出力された一対の信号が互いに１サンプル
   分の時間差をもって入力されて、当該一対の信号の内の
   いずれか一方の信号のサンプル値をフィルタリングのタ
   ップ係数の正負に応じて選択入力し、選択入力したサン
   プル値と当該タップ係数の絶対値とを乗算するタップ数
   と同数の乗算部と、 各乗算部での乗算結果を総和することによりフィルタリ
   ングしたアナログ信号を出力する加算器と、を備え、 各乗算部は、前記一対の信号の内のいずれか一方の信号
   のサンプル値を選択入力するスイッチと、スイッチによ
   り選択入力したサンプル値を複数の容量の中から前記タ
   ップ係数の絶対値に対応した容量を用いて保持すること
   により当該サンプル値と当該絶対値とを乗算するサンプ
   ルホールド手段と、から構成されたことを特徴とするＦ
   ＩＲフィルタ。
2. 【請求項２】 入力したアナログ信号の周波数帯域をフ
   ィルタリングにより制限して出力するＦＩＲフィルタで
   あって、 入力したアナログ信号のサンプル値とフィルタリングの
   タップ係数とを乗算する乗算手段と、 乗算手段による各タップ係数毎の乗算結果を複数のサン
   プルホールド回路により時系列的に順次保持することを
   互いに１サンプル分の時間差をもって行うタップ数と同
   数のサンプルホールド部と、 各サンプルホールド部からタップ数分の連続した乗算結
   果を抽出し、当該乗算結果を総和することによりフィル
   タリングしたアナログ信号を出力する加算部と、 を備えたことを特徴とするＦＩＲフィルタ。