KR19980087397A - 스펙트럼확산 통신방식에 있어서의 신호수신장치 - Google Patents

Abstract

회로규모가 작고, 저소비전력의 스펙트럼확산통신용 신호수신회로를 제공한다.

수신신호의 직교검파출력은, 복소형매치드필터에 의해 역확산되고, 그 중의 신호전력레벨이 높은 복수의 패스가 멀티패스선택부에 의해 선택된다. 각 패스의 수신신호는, 위상보정블록에 입력되고, 각 패스의 대응에, 2개의 파일럿심벌블록의 수신신호로부터 그것에 포함되어 있는 위상오차가 위상오차산출부(31∼34:아날로그연산회로)에 의해 산출되고, 그 2개의 파일럿심벌블록의 사이에 수신된 정보심벌블록의 수신신호의 위상보정이 위상보정부(40:아날로그연산회로)에 의해 실시된다. 위상 보정된 각 패스의 역확산된 수신신호는, 타이밍을 합쳐서 레이크(RAKE)합성회로에서 합성된다.

Description

스펙트럼확산 통신방식에 있어서의 신호수신장치

본 발명은, DS-CDMA통신방식으로 사용하기에 적절한 신호수신장치에 관한 것이고, 특히, 멀티패스환경 하에 있어서 각 패스의 수신신호의 위상오차를 보정하고, 레이크합성을 실시하는 신호수신장치에 관한 것이다.

근래, 이동무선시스템이나 무선LAN 등의 무선통신시스템의 분야에 있어서, 스펙트럼확산 통신방식, 특히, DS-CDMA통신방식이 주목되고 있다. 일반적으로, 무선통신시스템에 있어서는, 송신기에서 송신된 신호가 경로길이가 다른 복수의 전송경로를 거쳐 수신기에 도달하고, 이들이 코히어런트(coherent)하게 가산되지 않으므로, 소위 멀티페이딩(multi-fading)이 발생하지만, 스펙트럼확산 통신방식에 있어서는, 레이크수신방식을 채용하는 것에 의해, 이와 같은 멀티패스를 유효하게 이용하여 신호를 수신하는 것이 가능하게 된다.

도 26(a)에 DS-CDMA통신방식에 있어서의 송신 데이터의 프레임구성의 일 예를 나타낸다. 이 도에 나타내는 예에 있어서는, 각 프레임은, 복수개(예컨대, 16개)의 슬롯으로 이루어지고, 각 슬롯은, 파일럿 심벌블록과 정보심벌블록으로 구성되어 있고, 도시하는 바와 같이, 파일럿 심벌블록(P1, P2 … Pn)과, 정보심벌블록(D1, D2 … Dn)에는, 각각 소정수(예컨대, 36심벌)의 정보심벌이 배치되어 있다.

이 송신데이터는, 예컨대 QPSK방식에 의해 정보 변조된 후, 소정의 확산부호를 사용하여 BPSK 혹은 QPSK방식에 의해 확산 변조되어 송신되는 것으로 된다.

도 26(b)는, 상술한 신호를 수신하는 레이크수신기의 요부의 구성을 나타내는 블록도이다. 이 도에 있어서, 수신안테나(101)에 수신된 스펙트럼 확산신호는 고주파수신부(102)에서 중간주파수대역의 신호로 변환되고, 분배기(103)에 의해 2개의 신호로 분할되고, 각각 승산기(106),(107)에 공급된다. 104는 국부주파수를 발생시키는 발진기이고, 그 발진기(104)로부터의 출력은, 상기한 승산기(106)에 직접 인가되면서, 그 위상을 π/2만큼 이동시키는 위상시프트회로(105)를 거쳐 상기한 승산기(107)에 입력된다. 상기한 승산기(106)에 있어서 상기한 분배기(103)에서의 중간주파수대역의 수신신호와 상기한 발진기(104)로부터의 출력신호가 승산되고, 로우패스필터(108:LPF)를 거쳐 동위상성분(I성분)의 베이스밴드신호(Ri)가 출력된다. 또한, 상기한 위상시프트회로(105)의 출력신호가 승산되고, 로우패스필터(109:LPF)를 거쳐 직교성분(Q성분)의 베이스밴드신호(Rq)가 출력된다. 이와 같이 하여 수신신호는 직교검파된다.

이와 같이 하여 얻어진 베이스밴드신호(Ri),(Rq)는, 복소형매치드필터(110)에 입력되고, PN부호생성회로(111)에 의해 발생된 참조PN부호의 I성분 및 Q성분의 계열과 각각 승산되고, 역확산이 실시된다. 이 복소형매치드필터(110)로부터 출력된 역확산출력의 동위상성분(Di)과 역확산출력의 직교성분(Dq)은, 신호레벨검출부(112), 프레임동기회로(114) 및 위상보정블록(115)에 입력된다.

상기한 신호레벨검출기(112)는, I성분의 역확산출력(Di)과 Q성분의 역확산출력(Dq)으로부터 수신신호 전력레벨이 산출되고, 멀티패스선택부(113)에 있어서, 수신신호전력레벨이 큰 순으로 복수(예컨대, 최대 4까지)의 피크가 복수의 패스로서 선택된다.

상기한 프레임동기회로(114)는, 상기한 멀티패스선택부(113)로부터 수신신호레벨이 최대의 패스를 지정하는 정보를 받고, 그 패스의 수신신호 중의 상기한 파일럿심벌블록의 심벌패턴을 검출하는 것에 의해, 프레임타이밍을 검출한다.

또한, 상기한 멀티패스선택부(113)의 출력은 위상보정블록(115)에 입력되고, 그 위상보정블록(115)에 있어서, 후술하는 바와 같이, 최대4개까지의 패스에 대응하는 수신신호에 대한 위상보정이 실시된다. 이 위상보정블록(115)으로부터의 위상 보정된 각 패스에 대응하는 수신출력은, 레이크합성부(116)에서 타이밍을 모두 합성시키고, 데이터판정회로(117)로 출력시킨다. 그리고, 그 데이터판정회로(117)에서 데이터판정을 시키고, 정보복조가 실시되어 지는 것으로 된다. 동기검파를 실시하기 위해서는, 수신신호의 절대위상을 알 필요가 있으므로, 상기한 위상보정블록(115)에 있어서, 상기한 파일럿심벌(이 송신신호벡터는 이미 알고 있다)의 수신신호의 위상회전량(오차벡터)을 검출하고, 그 오차벡터로부터 보정신호(보정벡터)를 산출하여, 수신신호벡터의 위상을 보정하고 있다.

도 27(a)에 상기한 위상보정블록(115)의 개략구성을 나타낸다. 이 도에 있어서, 120은, 상기한 복소형매치드필터(110)에서 출력된 정보심벌블록에 대응하는 베이스밴드의 역확산신호(Di,Dq)를 상기한 보정벡터를 산출하기 위해 필요한 시간만큼 지연하여 출력하기 위한 정보심벌의 지연수단이다. 또한, 130은, 상기한 복소형매치드필터(110)로부터 출력되는 파일럿심벌에 대응하는 베이스밴드의 역확산신호(Di,Dq)로부터 수신신호의 위상오차를 추출하고, 이들의 평균치를 산출하는 파일럿심벌의 위상오차추출·평균화수단이다. 더욱이, 140은, 상기한 위상오차추출·평균화수단(130)으로부터 출력되는 오차신호(오차벡터)에 근거하여, 상기한 정보심벌의 지연수단(120)에서 출력되는 상기한 정보심벌블록의 수신신호에 대하여 승산하는 것에 의해 위상보정을 실시하는 위상보정수단이다.

상술한 바와 같이, 이 DS-CDMA통신시스템에 있어서는, 정보심벌블록의 전후에 파일럿심벌블록이 삽입되어 있고, 상기한 오차벡터의 추출방법으로서 다음의 2가지 방법이 있다.

도 27(b)는, 그 제1의 방법을 설명하기 위한 도이고, 이 도에 나타내는 바와 같이, 정보심벌블록의 전후에 위치하는 파일럿심벌블록의 수신신호에서 보정벡터를 산출하고, 이들의 파일럿심벌블록에 끼워져 있는 정보심벌블록의 수신신호의 위상보정을 실시하는 방법이다. 이 경우에는, 예컨대 36심벌로 이루어진 정보심벌블록의 앞에 위치하는 4심벌의 파일럿심벌블록의 수신신호의 위상오차와, 정보심벌블록의 뒤에 위치하는 4심벌의 파일럿심벌블록의 수신신호의 위상오차의 합계8개의 심벌의 위상오차의 평균치를 사용하여, 중간에 위치하는 36심벌의 정보심벌의 위상을 보정하는 것으로 된다.

위상보정의 제2의 방법은, 정보블록의 앞에 위치하는 파일럿심벌블록(4심벌)에서 얻어지는 보정벡터를 사용하여 그 파일럿심벌블록의 바로 뒤의 정보심벌블록의 수신신호의 위상보정을 실시하는 방법이다. 이 방법의 경우에는, 상기한 위상오차추출·평균화수단(130)으로부터 오차신호가 출력될 때까지의 시간이 짧기 때문에, 상기한 지연수단(120)에 있어서의 지연시간을 작게 하는 것이 가능하지만, 상기한 제1의 방법의 경우와 비교하여, 정밀도가 낮게 된다. 따라서, 여기에는, 상기한 제1의 방법에 의해 위상오차를 추출하는 것으로서, 위상보정처리에 대하여 설명한다.

도시하지 않은 송신기로부터 송신된 파일럿심벌을 복소수I(=Ii+j·Iq)로 하고, 대응하는 역확산 후의 수신파일럿심벌이 P(=Pi+j·Pq)라고 한다. I를 송신하여 P가 수신된 것이므로, 기본적으로 I와 P는 위상만이 차이가 난다. 따라서, 다음의 식(1)에 나타내듯이, 수신신호(P)에 송신신호(I)의 공역복소수를 곱하는 것에 의해, 그 수신파일럿심벌(P)에 포함되어 있는 위상오차벡터(e)를 추출할 수 있다.

따라서, 파일럿심벌블록에 있어서의 위상오차의 평균치(E)는, 다음의 식(2)에 의해 표시될 수 있다.

여기에서, L은 파일럿심벌블록에 포함되는 심벌수(이 경우에는, L=4)이고, 상부의 k는 파일럿심벌의 번호를 나타내고 있다.

상기한 위상오차추출·평균화수단(130)으로부터는, 다음의 식(3),(4)에 나타내고, 각 슬롯에 포함되어 있는 4개의 파일럿심벌의 위상오차의 평균화된 오차벡터가 출력된다. 여기서, E^(t)는 상기한 슬롯에 포함되어 있는 파일럿심벌의 평균오차벡터이고, E^(t+1)는 뒤이은 슬롯에 포함되어 있는 파일럿심벌블록의 평균오차벡터이다.

다음으로, 각 정보심벌의 위상오차를 보정하기 위한 보정벡터를 다음의 식(5)∼(7)에 의해 정의한다.

이와 같이 상기한 슬롯에 포함되어 있는 파일럿심벌블록으로부터 산출된 평균오차벡터 E^(t)와 뒤이은 슬롯에 포함되어 있는 파일럿심벌블록으로부터 산출된 평균오차벡터 E^(t+1)의 평균치를 보정벡터(M)로서 사용하고, 그 공역벡터를 상기한 정보심벌의 수신벡터(D=Di+j·Dq)로 승산하는 것에 의해, 두 개의 파일럿심벌블록에 의해 끼워진 상기한 슬롯의 정보심벌블록의 수신신호의 위상오차를 보정한다. 이와 같이 하여, 다음의 식(8)에 나타내는 보정된 수신신호벡터(Dhat)(이하, 「D」의 상부에 산모양의 기호가 붙여진 기호를 「Dhat」로 부른다)를 구할 수 있다.

이상에 나타내는 식(1)에서 식(8)까지는, 어떤 하나의 패스에 대하여의 연산이다. 이것과 동일 연산을 상기한 멀티패스선택부(12)에 의해 선택된 각 패스의 역확산 후의 수신신호에 대하여 각각 실행하는 것에 의해, 그들의 위상오차를 보정할 수 있다.

이와 같은 위상보정처리를 각 패스의 수신신호에 대하여 실행하고, 얻어진 보정이 완료된 각 패스의 수신신호를, 타이밍을 일치시켜 가산하는 것에 의해, 레이크합성이 실시되고, 다음의 식(9) 및 식(10)으로 나타내는 합성출력(Dbar)(이하, 「D」의 상부에 횡선이 붙여진 기호를 「Dbar」라고 부른다)이 얻어진다.

여기서, 위첨자 (n)은 각 패스의 번호를 나타내고 있고, n=1, 2, …, N으로 된다. 여기서, N은, 예컨대 4로 되어 있다.

이와 같이, 정보심벌블록의 양측에 위치하는 파일럿심벌블록의 수신신호의 위상오차에 근거하여, 상기한 정보심벌블록의 수신신호의 위상보정을 실시하고 있으므로, 높은 정밀도의 위상보정을 실시할 수 있다.

상술한 종래의 레이크수신기에 있어서는, 상기한 역확산을 실시하기 위한 복소형매치드필터로서, 예컨대, DSP(digital signal processor) 등의 디지털연산회로를 사용한 매치드필터, SAW(surface acoustic wave)소자 등을 사용한 매치드필터 등이 사용되고 있다. 이 경우, 상기한 디지털연산회로를 사용할 때에는, 상기한 로우패스필터(108),(109)의 출력을 A/D변환하여 상기한 매치드필터에 입력하는 것이 실시되고 있다.

이와 같은, 종래의 매치드필터를 사용하는 경우에는, 디지털형일 때에는 다수의 디지털승산을 실시하는 것이 필요로 되고, 회로규모가 크게 되면서, 소비전력도 크게 되는 것으로 되어 있다. 또한, SAW소자에 의한 경우에는, 크기가 크고, 다른 회로요소와 동일한 칩 상에 구성할 수 없다는 문제점이 있다.

여기에서, 본 출원인은, 아날로그형의 매치드필터를 사용하는 것을 제안하고 있다(특개평09-83486호 공보). 이 때에는, 다른 회로요소와 동일한 칩 상에 구성하는 것이 가능함과 아울러, 적은 소비전력이 필요하다는 효과가 있다. 그러므로, 상기한 위상보정블록(115) 및 레이크합성부(116)는, 여전히 디지털형의 회로가 사용되고 있고, 상기한 복소형매치드필터(110)의 출력 중의, 선택된 패스에 대응하는 출력은, 디지털신호로 교환되어 상기한 위상보정블록(115)에 입력되어 있다.

또한, 상기한 정보심벌의 지연수단(120)을 아날로그형의 지연수단, 예컨대, 아날로그 시프트레지스터 등으로 구성하고, 상술한 바와 같이, 높은 정밀도의 위상보정을 실시할 때에는, 지연시간이 크게 되므로, 회로규모가 크게 된다는 문제점이 있다.

그래서, 본 발명은, 높은 정밀도의 위상보정을 실시하는 것이 가능하고, 회로규모가 작고, 또한 적은 소비전력을 필요로 하는 스펙트럼확산 통신방식에 있어서의 신호수신장치를 제공하는 것을 목적으로 하고 있다.

상기한 목적을 달성하기 위해, 본 발명의 스펙트럼확산 통신방식에 있어서의 신호수신장치는, 파일럿심벌블록과 정보심벌블록이 서로 번갈아 배치되어 송신되는 스펙트럼확산통신방식에 있어서의 신호수신장치에 있어서, 직교검파된 수신신호를 역확산하는 매치드필터와, 상기한 매치드필터로부터의 역확산출력 중, 수신전력이 큰 순서로 복수의 패스를 선택하는 멀티패스선택부와, 상기한 멀티패스선택부에 의해 선택된 패스에 대응하는 역확산신호가 입력된 위상보정수단과, 상기한 위상보정수단에서 출력된 상기한 선택된 패스의 위상 보정된 역확산신호를 타이밍을 합하여 가산하는 레이크합성부를 가지고, 상기한 위상보정수단은, 상기한 매치드필터로부터 출력되고 상기한 선택된 패스의 역확산신호를 디지털신호로 변환시키는 A/D변환기와, 상기한 A/D변환기의 출력을 저장하고, 소정시간 후에 독출하는 지연수단과, 상기한 선택된 각 패스에 대응하여 설치되고, 각각 상기한 패스의 상기한 파일럿심벌블록의 수신신호에 포함되어 있는 위상오차를 산출하는 아날로그연산회로에 의해 구성된 위상오차산출부와, 상기한 선택된 각 패스에 대응하여 설치되고, 연속하는 2개의 파일럿심벌블록의 수신신호로부터 대응하는 상기한 위상오차산출부에 의해 산출된 위상오차의 평균을 산출하는 아날로그연산회로에 의해 구성된 위상보정벡터생성부와, 상기한 각 위상보정벡터생성부로부터 출력되는 위상보정벡터와, 상기한 지연수단으로부터 독출된 상기한 수신신호를 승산하는 위상오차보정부를 가지고 있는 것이다.

또한, 상기한 위상오차산출부 및 상기한 위상보정벡터생성부에 있어서의 아날로그연산회로는 리프레시 가능한 구성으로 되어 있고, 상기한 정보심벌블록의 최후의 정보심벌의 기간에 있어서, 상기한 위상보정벡터생성부 및 상기한 위상오차산출부의 리프레시가 실시되도록 되어 있는 것이다.

더욱이, 상기한 위상보정벡터생성부는, 그 리프레시 후에, 상기한 위상오차산출부의 출력을 리로드(reload)하도록 되어 있는 것이다.

또한, 상기한 위상오차산출부의 출력이 상기한 위상오차보정벡터생성부에 리로드(reload)된 후에, 상기한 위상오차산출부가 리프레시되도록 되어 있는 것이다.

그 위에 더욱, 송신신호의 확산율에 대하여, 상기한 위상보정벡터생성부 및 상기한 위상오차산출부의 리프레시 시간이 가변으로 되도록 되어 있는 것이다.

그리고, 상기한 위상보정수단에 있어서의 A/D변환기는, 상기한 선택된 패스의 역확산신호로부터 디지털신호에의 변환을 시분할로 실행하도록 되어있는 것이다.

게다가, 상기한 위상보정수단에 있어서의 위상오차보정부는, 상기한 각위상보정벡터생성부에서 출력되는 위상보정벡터와 상기한 지연수단에서 독출된 상기한 선택된 패스의 디지털신호로 변환된 역확산신호와의 승산을 시분할로 실행하도록 되어있는 것이다.

더욱이 상기한 위상보정수단은, 상기한 지연수단으로부터 독출된 디지털데이터를, 최상위비트가 정부(正負)의 부호를 나타내고, 다른 비트가 그 절대값을 나타내도록 변환하는 수단을 가지며, 그 변환하는 수단은, 상기한 지연수단으로부터 독출된 디지털데이터가 정(正)의 신호에 대응하는 데이터일 경우에는, 그 최상위비트를 반전하고, 부(負)의 신호에 대응하는 데이터인 경우에는, 그 전체 비트를 반전하는 수단과, 상기한 위상오차보정부에 있어서의 상기한 위상보정벡터와, 상기한 디지털데이터의 승산회로에 부가된 수단에 있어서, 상기한 디지털데이터가 부의 신호에 대응하는 데이터일 때에는 1을 가산하는 수단으로 이루어진 것이다.

그리고 또한, 상기한 위상보정벡터생성부는, 선택된 패스의 수가 최대패스 수보다도 작은 때에는, 상기한 선택된 패스 이외의 패스에 대응하는 위상오차로서 기준전위를 입력하는 것에 의해, 상기한 위상오차의 평균을 산출하도록 되어 있는 것이다.

파일럿심벌블록의 수신신호에 포함되어 있는 위상오차를 아날로그연산회로에 의해 산출하여 위상보정벡터를 생성하고, 디지털신호로 변환되어 지연된 정보심벌의 수신신호와, 상기한 위상보정벡터를 아날로그형의 연산회로에 의해 승산하여 위상보정처리를 실행하고 있으므로, 위상오차의 산출을 위해서 수신신호를 디지털신호로 변환하는 A/D변환기를 설치할 필요가 없게 되고, 또한, 고속, 고정밀도 또한 저소비전력의 위상보정블록을 제공할 수 있게 된다.

또한, 리프레시를 신호의 프레임구성에 대응한 타이밍으로 실시하고 있으므로, 리프레시할 때에 있어서의 연산을 대체하기 위하여 용장(冗長)한 연산회로를 설치할 필요가 없게되고, 회로규모를 크게 하는 일없이, 고정밀도의 연산을 실행할 수 있다.

더욱이, A/D변환기 및 위상오차보정부는 시분할처리를 실시하도록 되어 있으므로, 패스 수보다도 적은 A/D변환기 및 위상오차보정부만으로 구성되므로 회로규모를 작게 할 수 있다.

도 1은, 본 발명의 신호수신장치의 일실시예의 구성을 나타내는 블록도이다.

도 2는, 본 발명의 신호수신장치의 일실시예에 있어서의 위상보정블록의 구성을 나타내는 블록도이다.

도 3은, 아날로그형 연산회로의 구성을 나타내는 도이다.

도 4는, 샘플홀더(S/H: sample holder)회로, 승산회로 및 가산회로의 구성을 나타내는 도이다.

도 5는, 리프레시를 위한 구성이 부가된 아날로그형 연산회로의 구성예를 나타내는 도이다.

도 6은, 본 발명의 신호수신장치의 일실시예에 있어서의 위상오차산출부의 개략구성을 나타내는 도이다.

도 7은, 본 발명의 신호수신장치의 일실시예에 있어서의 위상오차산출부에 있어서의 가산회로동작의 개요를 설명하기 위한 도이다.

도 8은, 본 발명의 신호수신장치의 일실시예에 있어서의 위상오차산출부의 가산기의 회로구성을 나타내는 도이다.

도 9는, 본 발명의 신호수신장치의 일실시예에 있어서의 위상보정벡터생성부의 구성을 나타내는 도이다.

도 10은, 본 발명의 신호수신장치의 일실시예에 있어서의 위상보정벡터생성부의 동작을 설명하기 위한 도이다.

도 11은, 본 발명의 신호수신장치의 일실시예에 있어서의 리프레시 가능하게 된 위상보정벡터생성부의 구성예를 나타내는 도이다.

도 12는, 본 발명의 신호수신장치에 있어서의 위상오차산출부와 위상보정벡터생성부의 리프레시 신호를 나타내는 타이밍차트이다.

도 13은, 본 발명의 신호수신장치에 있어서의 위상보정벡터생성부의 리프레시를 설명하기 위한 도이다.

도 14는, 본 발명의 신호수신장치에 있어서의 위상보정부(40)의 기능을 설명하기 위한 도이다.

도 15는, 본 발명의 신호수신장치에 있어서의 위상보정부(40)의 일 구성예를 나타내는 도이다.

도 16은, A/D변환출력 값의 보정에 대하여 설명하기 위한 도표이다.

도 17은, A/D변환출력 값의 보정을 실시하도록 한 승산기의 구성을 나타내는 도이다.

도 18은, 본 발명의 신호수신장치에 있어서의 위상보정부(40)에 있어서의 승산기의 구성예를 나타내는 도이다.

도 19는, 본 발명의 신호수신장치에 있어서의 레이크합성부의 개략구성을 나타내는 도이다.

도 20은, 본 발명의 신호수신장치에 있어서의 위상보정부 및 레이크합성부의 제어신호를 나타내는 타이밍차트이다.

도 21은, 본 발명의 신호수신장치에 있어서의 레이크합성부에 있어서 인에이블신호를 지연하기 위한 구성을 나타내는 도이다.

도 22는, 선택된 패스 수에 변동이 있는 경우에 있어서의 본 발명의 신호수신장치의 동작을 설명하기 위한 도이다.

도 23은, 본 발명의 신호수신장치의 레이크합성부에 있어서의 가산기(71),(72)의 구성을 나타내는 도이다.

도 24는, 본 발명의 신호수신장치의 레이크합성부에 있어서의 샘플홀더(S/H)회로(73),(74)의 구성예를 나타내는 도이다.

도 25는, 도 24에 나타낸 샘플홀더(S/H)회로의 동작을 설명하기 위한 타이밍차트이다.

도 26은, DS-CDMA통신시스템의 송신데이터의 프레임구성 및 레이크수신기를 설명하기 위한 도이다.

도 27은, 레이크수신기에 있어서의 위상보정블록의 개략구성 및 위상보정처리의 일 예를 나타내는 도이다.

도면의 주요부분에 대한 부호의 설명

10, 110 … 복소형매치드필터(complex-type matched filter),

11, 112 … 신호레벨검출부,

12, 113 … 멀티패스선택부,

13, 114 … 프레임동기회로,

14, 115 … 위상보정블록,

15, 116 … 레이크합성부,

16 … 자동주파수제어부,

19 … 단자,

20 … 지연수단,

21∼24, 73, 74 … 샘플홀더(S/H)회로(이하, S/H회로하고 함),

25, 75, 76 … A/D변환기,

26 … 지연RAM,

30 … 위상오차추출·평균화처리부,

31∼34 … 위상오차산출부,

35∼38 … 위상보정벡터생성부,

39 … 파일럿심벌 저장레지스터,

40 … 위상보정부,

41 … 제어신호생성부,

51∼54, 61∼64 … 승산기,

55, 56, 71, 72 … 가산기,

77 … 레지스터,

92, 93, 94 … CMOS인버터,

111 … PN생성회로,

117 … 데이터판정회로,

INV … 반전증폭기,

C … 커패시턴스,

SW … 스위치.

(실시예)

(1. 본 발명의 신호수신장치의 전체구성)

도 1은, 본 발명의 신호수신장치의 실시예의 구성을 나타내는 블록도이다. 이 도에 나타내는 것은, 상기한 도 26에 기재된 레이크수신기에 있어서의 파선으로 둘러싸인 부분에 대응하고 있다.

도 1에 있어서, 10은 상기한 도 26에 나타낸 레이크수신기에 있어서의 복소형매치드필터(110)에 상당하는 복소형매치드필터이고, 이 실시예에 있어서는, 128탭(tap)구성의 복소형매치드필터로 되어 있지만, 필요에 따라서 다른 탭수로 하는 것도 가능하다. 이 복소형매치드필터(10)는, 직교검파된 수신신호(Ri),(Rq)를 심벌레이트(symbol rate)의 2배의 클럭주파수로 샘플링하고, 이들의 신호와 소정의 확산부호반복(긴 코드PN 및 짧은 코드PN)과의 상관연산을 아날로그연산에 의해 실행하도록 구성되어 있다. 또, 송신신호의 확산율, 즉, 1심벌의 칩수에 따라서, 상기한 복소형매치드필터(10)의 유효 탭수는 가변으로 되도록 되어 있다. 예컨대, 1심벌이 64칩의 확산부호에 의해 확산 변조되어 있을 때에는, 상기한 복소형매치드필터(10)는 64 탭구성으로서 사용된다. 이 탭수의 변환은, 외부로부터의 제어신호에 의해 제어된다.

11은, 상기한 복소형매치드필터(10)에서 출력된 상관출력Di, Dq의 신호전력을 산출하는 신호레벨검출부, 12는, 상기한 신호레벨검출부(11)에서 출력된 신호레벨의 피크를 검출하고, 소정치보다도 큰 전력을 가지는 피크 중, 전력이 큰 쪽에서 복수개(예컨대, 4개)의 피크위치를 선택하는 멀티패스선택부이다.

또, 이 실시예에 있어서는, 파일럿심벌블록마다의 심벌수를 4, 1슬롯마다의 정보심벌블록의 심볼수를 36, 멀티패스선택부(11)에 의해 선택된 패스의 수를 최대4로 한 예에 대하여 설명하지만, 이것에 한정되는 것은 아니고, 다른 수치의 경우에도 같은 구성에 의해 실현할 수 있다.

13은, 상기한 복소형매치드필터(10)의 출력 중, 가장 수신전력이 큰 패스의 수신신호를 사용하여 프레임동기를 검출하는 프레임동기회로이고, 상기한 멀티패스선택부(12)로부터 출력에 의해 지정된 가장 전력이 큰 패스의 수신신호를 입력하고, 그 수신신호 중에 포함되어 있는 상기한 파일럿심벌의 수신신호가 소정의 패턴인 것을 검출하는 것에 의해, 프레임동기를 검출한다.

14는, 상기한 복소형매치드필터(10)의 출력 중, 상기한 멀티패스선택부(12)에 의해 선택된 예컨대, 4개의 패스의 수신신호를 기록하고, 각각, 상기한 파일럿심벌의 수신신호로부터 산출한 위상오차벡터를 사용하여 위상보정을 실시하는 위상보정블록이다. 또, 이 위상보정블록의 상세한 것에 대하여는 후술한다.

15는, 상기한 위상보정블록(14)으로부터 출력된 상기한 복수개의 패스의 위상 보정된 수신신호를, 타이밍을 합하여 합성하는 레이크합성부이다. 이 레이크합성부(15)의 출력(Dibar),(Dqbar)은, 후속하는 회로에 있어서 복조되는 것으로 된다.

이상의 구성은, 상기한 도 26에 나타낸 종래의 레이크수신기와 거의 동일하지만, 본 발명의 수신신호장치에 있어서는, 상기한 위상보정블록(14)이 디지털회로와 아날로그회로가 섞여 있는 형태로 실현되어 있는 점에 특징이 있다. 이것에 의해, 상술한 종래의 신호수신장치와 같이 위상보정처리를 디지털회로만을 사용하여 실현하는 경우와 비교하여, 회로규모가 작게 되고, 또한, 소비전력도 작게 되는 것이 가능하다.

이하, 본 발명의 신호수신장치에 있어서의 위상보정블록(14)에 대하여 상세하게 설명한다.

(2. 위상보정블록(14))

도 2는, 본 발명의 위상보정블록(14)의 구성을 나타내는 블록도이다. 도 27에 관하여 설명한 바와 같이 위상보정블록은, 정보심벌의 지연수단(120), 파일럿심벌의 위상오차추출·평균화수단(130) 및 정보심벌의 위상보정수단(140)으로 구성되어 있고, 상기한 정보심벌블록의 전후에 위치하는 파일럿심벌블록의 수신신호로부터 산출한 위상오차벡터를 사용하여, 상기한 정보심벌블록의 수신신호의 위상을 보정하도록 구성되어 있다. 본 발명의 위상보정블록(14)도 같은 구성으로 되어 있고, 도 2에 있어서, 20은 상기한 도 27(a)에 있어서의 정보심벌의 지연수단(120)에 대응하는 지연수단, 30은 상기한 위상오차추출·평균화수단(130)에 대응하는 위상오차추출·평균화처리부, 40은 상기한 정보심벌의 위상보정수단(140)에 대응하는 위상보정부이다.

또한, 19는 상기한 복소형매치드필터(10)의 출력에 접속된 신호입력단자이고, 상술한 바와 같이, 역확산출력 I, Q의 양 성분 Di 및 Dq가 이 단자로부터 입력된다.

더욱이, 39는 파일럿심벌저장레지스터이고, 상술한 바와 같이 미리 알고 있는 파일럿심벌의 송신데이터가 외부로부터 설정되도록 구성되어 있다.

그리고, 41은, 이 위상보정블록(14)의 각부에 공급하는 제어신호를 생성하는 제어신호생성부이다.

도시하는 바와 같이, 상기한 정보심벌의 지연수단(20)은, 상기한 입력단자(19)에 접속된 S/H회로(21∼24), 각 S/H회로(21∼24)의 출력을 디지털신호로 변환하는 A/D변환기(25) 및 상기한 A/D변환기(25)의 출력이 기억된 정보지연용의 지연RAM(26)으로 구성되어 있다.

상기한 S/H회로(21∼24)는, 샘플홀더제어신호(S/H제어신호)에 따라서, 상기한 입력단자(19)로부터 입력된 상기한 복소형매치드필터(10)의 출력을 샘플링하여 보유한다. 상술한 바와 같이, 상기한 멀티패스선택부(12)에 있어서 신호를 수신할 만한 예컨대, 4개의 패스가 선택되고, 이들의 패스에 각각 대응하고, 또한, 정보심벌블록에 대응한 타이밍에서, 상기한 S/H제어신호가 각각의 패스에 대응한 S/H회로(21∼24)에 인가되고, 각 S/H회로(21∼24)는 각각 대응하는 패스의 베이스밴드의 정보심벌블록의 수신신호를 샘플링하여 보유한다. 또한, 상기한 복소형매치드필터(10)로부터 출력된 역확산된 베이스밴드 신호의 I성분 및 Q성분 각각이 상기한 S/H회로(21∼24)에 있어서, 각각 샘플링되어 유지된다.

각 S/H회로(21∼24)로부터 순차출력된 각 패스에 대응하는 I, Q 양 성분의 베이스밴드출력은, 순차적으로, A/D변환기(25)에서, 디지털데이터(예컨대, I, Q 각각 8비트의 데이터)로 변환되고, 상기한 정보지연용의 지연RAM(26)의 소정의 어드레스에 기억된다. 여기에서는, 소수(예컨대, 2개)의 A/D변환기로 다수의 패스 신호(예컨대, 4패스의 I, Q의 신호)를 시분할로 A/D변환하고 있다. 이것에 의해 회로규모와 소비전력을 감소시킬 수 있다.

상술한 위상보정처리에 의해, 정보심벌블록의 수신신호는, 그것에 후속하는 파일럿심벌블록 신호의 수신이 종료할 때까지, 기억하여 두는 것이 필요하고, 이 RAM(26)은 #1∼#4의 각 패스의 정보심벌의 수신신호를 각각 40심벌씩 저장할 수 있는 용량으로 되어 있다. 또한, 이들의 회로에 대한 제어는 상기한 제어신호생성회로(41)로부터의 제어신호에 의해 실시된다.

또한, 이 지연RAM(26)에 데이터가 저장되어 있는 동안에 있어서의 전력소비는 매우 작고, 지연수단으로서 디지털데이터로 변환된 데이터를 지연RAM에 저장하는 수단을 채용하여도, 그 것에 의한 소비전력의 증가는, 매우 작게 된다. 또한, 아날로그지연수단을 채용한 경우에는, 회로규모가 매우 크게 되고, 이와 같은 지연RAM을 채용한 경우에는, 회로규모가 작게 된다는 이점도 있다.

상기한 위상오차추출·평균화수단(30)은, 도시하는 바와 같이, 패스1용 위상오차산출부(31), 패스2용 위상오차산출부(32), 패스3용 위상오차산출부(33) 및 패스4용 위상오차산출부(34)의 각 패스에 대응한 4개의 위상오차산출부과, 각각 대응하는 위상오차산출부(31∼34)로부터의 출력이 입력되는, 패스1용 보정벡터생성부(35), 패스2용 보정벡터생성부(36), 패스3용 보정벡터생성부(37) 및 패스4용 보정벡터생성부(38)로 구성되어 있다. 이와 같이, 이 위상오차추출·평균화수단(30)에는, 각 패스에 대응하는 위상오차산출부와 보정벡터생성부가 병렬로 설치되어 있다. 이들의 위상오차산출부(31∼34)은, 모두 동일한 구성으로 되어 있고, 또한, 상기한 위상보정벡터생성부(35∼38)도 모두 동일한 구성으로 되어 있다.

상기한 각 패스용의 위상오차산출부(31∼34)은, 상기한 멀티패스선택부(12)에 의해 선택된 각 패스에 대응하여 설치되어 있고, 상기한 식(1)에 근거하여, 상기한 파일럿심벌저장레지스터(39)에 저장되어 있는 파일럿심벌의 송신신호벡터와 각각의 패스에 대응하는 파일럿심벌의 수신신호벡터로부터, 파일럿심벌의 수신신호벡터에 포함되어 있는 위상오차벡터 E(x)(x는 패스의 번호:x=1, …, 4)를 각각 산출하고, 상기한 슬롯에 포함되어 있는 파일럿심벌블록으로부터 산출한 위상오차의 평균치(E)를 산출한다.

각 패스에 대응하게 설치되어 있는 위상오차산출부(31∼34)에서 출력된 위상오차벡터는, 각각 대응하는 위상보정벡터생성부(35∼38)에 입력되고, 상기한 식(5)∼(7)에 있어서 정의된 각 패스대응의 보정벡터 Mx(x=1, …, 4)가 산출된다.

상기한 위상보정벡터생성부(35∼38)로부터의 각각의 패스에 대응하는 보정백터 (Mx:x=1, …, 4)는, 상기한 위상보정부(40)로 출력된다. 상기한 위상보정부(40)에 있어서, 상기한 지연RAM(26)에 저장되어 있는 각 패스의 정보심벌이 순차적으로 독출되고, 각각 대응하는 상기한 위상보정벡터생성부(35∼38)로부터 출력된 보정벡터 (Mx:x=1, …, 4)와 각각 상기한 식(8)에 나타내는 정보심벌의 위상보정처리가 시분할로 행해지고, 각 패스에 각각 대응한 출력 DiMi, DqMi, DiMq 및 DqMq가 순차출력된다. 이들의 출력은, 상기한 레이크합성부(15)에 입력되고, 타이밍이 합쳐져 가산되고, 상기한 식(9) 및 식(10)에 나타내는 합성출력이 산출된다. 이와 같이 하여 패스의 다양화가 실현되는 것으로 된다.

이하, 상기한 위상보정블록(14) 내의 각부의 상세한 구성예에 대하여 설명하지만, 그 전에 먼저, 본 발명의 신호수신장치에 사용되고 있는 아날로그형의 연산회로(뉴로(neuro)연산회로)에 대하여 설명한다. 이 아날로그형 연산회로를 사용하는 것에 의해, 저소비전력 또는 고속으로 동작시키는 것이 가능하게 된다.

(2.1 아날로그형 연산회로)

도 3을 참조하여 이 아날로그형 연산회로에 대하여 설명한다. 도 3(a)는, 이 아날로그형 연산회로의 기본구성을 나타내는 도이다. 이 도에 있어서, V₁및 V₂는 입력단자(및 그것에 인가된 입력전압), V_o는 출력단자(및 그의 출력전압), INV는 반전증폭기이다. 이 반전증폭기(INV)는, CMOS 인버터의 출력이 하이레벨로부터 로우레벨 혹은 로우레벨로부터 하이레벨로 천이하는 부분을 이용하여, CMOS인버터를 증폭기로서 사용하고 있는 것이고, 기수단, 예컨대 도시하는 바와 같이 3단 직렬로 접속된 CMOS인버터(92,93,94)에 의해 구성되어 있다. 또, 저항(R1,R2)은 증폭기의 게인을 제어하기 위해, 또한 커패시턴스(C_g)는 위상조정을 위해서 각각 설치되어 있고, 어느 것도, 이 반전증폭기(INV)의 발진(oscillation)을 방지하기 위해 설치되어 있다.

또한, 상기한 입력단자(V₁)와 상기한 반전증폭기(INV)의 입력측의 점B와의 사이에는 입력커패시턴스(C₁)가 직렬로 삽입되어 있고, 상기한 입력단자(V₂)와 상기한 점B와의 사이에는 입력커패시턴스(C₂)가 직렬로 삽입되어 있다. 그리고, 상기한 반전증폭기(INV)의 출력단자(V_o)와 입력측의 점B와의 사이에는 피드백커패시턴스(C_f)가 접속되어 있다.

이와 같이 구성된 회로에 있어서, 상기한 반전증폭기(INV)의 전압증폭율은 매우 크기 때문에, 이 반전증폭기(INV)의 입력측의 점B에 있어서의 전압은 거의 일정한 직선으로 되고, 이 B점의 전압을 V_b로 한다. 이 때, B점은 각 커패시턴스(C₁),(C₂),(C_f) 및 CMOS인버터(92)를 구성하는 MOS트랜지스터의 게이트에 접속된 점이고, 어느 것의 전원으로도 플로팅(floating) 상태로 있다.

따라서, 초기상태에 있어서, 각 커패시턴스에 축적되어 있는 전하를 0으로 하면, 입력전압(V₁,V₂)이 인가된 후에 있어서도, 이 B점을 기준으로 하여 봤을 때의 각 커패시턴스의 축적된 전하의 총량은 0으로 된다. 이것에 의해, 다음의 전하보존식이 성립된다.

여기에서 각 입력전압(V₁,V₂)을 B점의 전압(V_b)을 기준으로 하는 전압으로 치환하고, V(1)=V₁-V_b, V(2)=V₂-V_b, V_out=V_o-V_b로 하면, 상기한 식(11)에서 다음의 식(12)을 유도할 수 있다.

즉, 뉴로연산회로에서는, 각 입력전압V(i)에 입력커패시턴스(C_i)와 피드백커패시턴스(C_f)의 비인 계수(C_i/C_f)를 승산한 전압의 합의 크기를 가지고, 극성이 반전된 출력전압(V_out)이 출력되는 것으로 된다.

또한, 상기에 있어서는 2개의 입력전압이 인가되는 경우에 대하여 설명하였지만, 상기한 관계는 임의의 개수의 전압이 입력된 경우에도 성립하는 것이고, 다음의 식(13)과 같이 일반적으로 나타내어지는 것이 가능하다.

또, 상기한 B점의 전압(V_b)은, 통상, 다이나믹영역을 최대로 하기 위해 전원전압V_dd의 1/2, 즉, V_b=V_dd/2로 되도록 되어 있다.

또한, 상기한 도 3(a)에 나타낸 반전증폭기(INV)에 있어서는, 저항(R1,R2)을 사용하는 것에 의해 CMOS인버터(93)의 게인을 제어하여 발진을 방지하고 있지만, 다른 구성을 채용하는 것에 의하여도, 반전증폭기(INV)의 발진을 방지할 수 있다.

도 3(b)는 이와 같은 반전증폭기(INV)의 구성의 일 예를 나타내는 도이다. 이 도에 나타내듯이, 이 반전증폭기(INV)에 있어서는, 최종단의 하나 앞단의 CMOS인버터(93)의 입출력 사이에 저항(R)과 커패시턴스(C)의 직렬회로를 접속하고 있다. 이 저항(R)과 커패시턴스(C)의 직렬회로는, CMOS인버터(93)에 대한 네거티브피드백회로로서 작동하고, CMOS인버터(93)의 부하로 되므로, 반전증폭기(INV)의 게인을 제어하는 것으로 된다. 이것에 의해, 저항(R1,R2)에 의한 관통전류가 흐르는 상기한 도 3(a)에 나타낸 경우와 비교하여, 보다 소비전력이 작게 되는 뉴로연산회로를 구성할 수 있게 된다.

이와 같은 뉴로연산회로는, 상기한 식(13)에 나타내는 출력전압(V_out)을 고정밀도로 출력할 수 있으므로, 이 회로를 사용하여, 여러 종류의 연산회로 또는 기능회로를 실현할 수 있다.

이 뉴로연산회로를 사용하여 구성된 각종의 회로에 대하여, 도 4를 참조하여 설명한다. 도 4(a)는 뉴로연산회로를 사용한 S/H회로의 구성예를 나타내는 도이다. 상기한 S/H회로(21∼24)를, 이 도 4(a)에 기재한 아날로그형 S/H회로에 의해 구성하는 것에 의해 소비전력을 작게 할 수 있다.

도 4(a)에 있어서, V_in은 입력전압, SW는 샘플링스위치회로, C_in은 상기한 반전증폭기(INV)의 입력에 직렬로 접속된 입력커패시턴스, C_f는 상기한 피드백커패시턴스, V_out은 출력전압이다. 또, 여기에서, 상기한 입력커패시턴스(C_in)와 피드백커패시턴스(C_f)는 동일한 용량을 가지는 것으로 되어 있다. 또한, 상기한 샘플링스위치회로(SW)는 예컨대, MOS트랜지스터를 사용한 아날로그스위치회로, 예컨대, CMOS트랜스밋션게이트 등에 의해 구성되어 있다.

도 4(a)로부터 명백하듯이, 이 S/H회로는 상기한 도 3(a)에 나타낸 뉴로연산회로에 있어서, 입력단자를 하나로 한 경우에 상당하는 것이다. 또한, 입력커패시턴스(C_in)의 값과 피드백커패시턴스(C_f)의 값은 같은 값으로 설정되어 있으므로, 상기한 식(12)보다, 그 출력전압(V_out)은 V_out=(-V_in)으로 된다. 즉, 상기한 샘플링스위치회로(SW)가 닫혀져 있을 때에는, 고정밀도의 반전증폭기(INV)로서 작동한다.

여기서, 최초는 상기한 샘플링스위치회로(SW)를 닫아 두고, 샘플링타이밍에 있어서 상기한 샘플링스위치회로(SW)를 개방하는 것에 의해, 그 개방된 시점에 있어서의 입력전압의 극성이 반전된 전압이 이 S/H회로의 출력단자에서 출력되고, 다음에 상기한 샘플링스위치회로(SW)가 닫혀질 때까지 그 전압이 유지되는 것으로 된다. 이와 같이 하여, 고정밀도 또한 작은 소비전력의 S/H회로를 구성할 수 있다.

다음에, 상기한 뉴로연산회로를 사용한 승산회로의 구성예를 도 4(b)에 나타낸다. 이 도에 있어서, V_in은 입력전압, V_ref는 기준전위이고, V_ref=V_dd/2=V_b로 되어 있다. 또한, MUX₁∼MUX_n은 그 제1의 입력단자가 상기한 입력전압(V_in)에 접속되고, 그 제2의 입력단자가 상기한 기준전위(V_ref)에 접속된 커패시턴스변환용 멀티플렉서이고, 이들의 출력단자는 각각 입력커패시턴스(C₁∼C_n)에 접속되어 있다. 또한, 상기한 각 커패시턴스변환용 멀티플렉서(MUX₁∼MUX_n)에는 각각 제어신호(d₁∼d_n)가 인가되어 있고, 이 제어신호(d_i:i=1, …, n)의 값이 「1」일 때에, 상기한 제1의 입력단자에 인가되어 있는 입력전압(V_in)이 선택되어 대응하는 입력커패시턴스(C_i)에 인가되고, 상기한 제어신호(d_i)의 값이 「0」인 때에는, 상기한 기준전위(V_ref=V_b)가 선택되도록 되어 있다.

또한, 각 입력커패시턴스(C₁∼C_n)의 타단은 반전증폭기(INV)의 입력측의 점B에 접속되어 있고, 반전증폭기(INV)의 출력측과 입력측의 사이에는 피드백커패시턴스(C_f)가 접속되어 있다.

여기에서, 상기한 입력커패시턴스(C₁∼C_n)의 용량은, 다음 식(14)에 나타내는 관계를 만족하도록 즉, 각 입력커패시턴스(C₁∼C_n)의 용량의 비가 2배로 되도록 되어 있다.

따라서, 이 경우의 전하보존식은 다음의 식(15)과 같이 된다.

여기에서, V_ref=V_b이므로, 출력전압(V_out)은 다음의 식(16)으로 나타내어진다.

즉, 각 비트가 각각 제어신호d₁∼d_n에 대응하는 n비트의 2진수와 V_b를 기준으로 하는 입력전압(V_in-V_b)의 승산결과가, V_b를 기준으로 하는 출력전압(V_out-V_b)으로서 얻어지는 것으로 된다.

따라서, 이 승산회로를 사용하고, n비트의 디지털계수와 입력아날로그신호전압의 승산을 직접 실시할 수 있다.

다음에, 상술한 뉴로연산회로를 사용한 가감산회로의 일 구성예를 도 4(c)에 나타낸다. 이 도에 있어서, V₁∼V₄는 각각 입력단자(및 그 입력전압), C₁∼C₄는 각각 상기한 입력단자(V₁∼V₄)에 접속된 입력커패시턴스이다. 또, 입력단자의 수는 이것에 한정되는 것은 아니고, 임의의 개수로 할 수 있다.

또한, INV1은 제1의 상술한 반전증폭기, INV2는 제2의 상술한 반전증폭기, A, B는 각각 상기한 반전증폭기(INV1, INV2)의 입력측의 점, Cf₁및 Cf₂는 각각 상기한 반전증폭기(INV1, INV2)의 피드백커패시턴스, Cc는 상기한 제1의 반전증폭기(INV1)의 출력측과 상기한 제2의 반전증폭기(INV2)의 입력측 B와의 사이에 삽입된 결합커패시턴스이다. 또한, 상기한 입력커패시턴스(C₁∼C₄)의 용량은 모두 같은 것으로 되어 있고, 그 용량을 C_in으로 한다. 더욱이, 결합커패시턴스(C_c)의 용량은 상기한 피드백커패시턴스(Cf₂)의 용량과 같게 되어 있고, 또한, 상기한 피드백커패시턴스(Cf₁,Cf₂)의 용량도 같게 되어 있다. 즉, C_c=Cf₁=Cf₂로 되어 있다.

이와 같은 구성에 있어서, 제1의 반전증폭기(INV1)의 출력측에는, 상기한 식(12)에서, 다음의 식(17)에 나타내는 출력전압(V_a)이 얻어진다.

따라서, 상기한 반전증폭기(INV2)의 출력단자에는, 다음의 식(18)으로 나타내는 출력전압(V_out)이 얻어진다.

즉, V_b를 기준으로 하는 이 가산회로의 출력전압(V_out-V_b)은, 입력단자(V₁,V₂)로부터의 입력전압을 가산하고, 입력단자(V₃,V₄)로부터 입력된 입력전압을 감산한 전압의 (C₁/Cf₂)배의 전압으로 된다. 이와 같이 하여, 고정밀도 및 저소비전력의 가감산회로를 실현할 수 있다. 또, 상기에 있어서는, 정(正)입력, 부(負)입력과 함께 2입력의 경우에 대하여 설명했지만, 입력단자의 수는 이것에 한정되는 것은 아니고, 임의의 개수로 할 수 있다.

(2.1.1 아날로그연산회로의 리프레시)

상술한 바와 같은 뉴로연산회로를 사용하는 것에 의해, 고속 및 저소비전력의 연산회로를 구성할 수 있다. 그렇지만, 이 뉴로연산회로와 같은 아날로그연산회로에 있어서는, 동작 중에 인버터나 커패시턴스에 잔류전하가 생기고, 이것에 의해 오프셋전압이 발생하여 출력정밀도가 열화한다는 문제점이 있다. 그래서, 이 오프셋전압을 해소하는 것, 즉, 연산회로의 리프레시가 필요하다.

이와 같은 리프레시 수단을 설치한 상기한 아날로그연산회로에 대하여, 도 5를 참조하여 설명한다. 이 도는, 상기한 도 3에 나타낸 뉴로연산회로에 리프레시수단을 설치한 일 구성예를 나타내고 있다. 이 도에 있어서, 상기한 도 3에 나타낸 뉴로연산회로와 동일한 구성요소에는 동일한 부호를 붙이고, 그 설명은 생략하는 것으로 한다. 이 도에 나타내듯이, 이 아날로그형 연산회로에 있어서는, 상기한 입력커패시턴스(C₁,C₂)에 기준전위(V_ref=V_b)를 입력전압으로 하여 인가하는 스위치(SW1r,SW2r)가 설치되어 있음과 아울러, 상기한 피드백커패시턴스(C_f)를 단락하는 스위치(SWr)가 설치되어 있다. 이들의 스위치(SW1r,SW2r,SWr)는, 리프레시신호(REF)에 의해, 도통과 비도통이 제어되도록 되어 있고, 예컨대, 이 신호(REF)가 하이레벨일 때에 도통되도록 되어 있다. 또한, 각 입력커패시턴스(C₁,C₂)와 각각 대응하는 전압입력단자와의 사이에는, 스위치(SW1,SW2)가 삽입되어 있고, 각 스위치(SW1,SW2)는 상기한 리프레시(REF)의 반전신호(반전REF)가 제어신호로서 공급되어 있다.

이와 같이 구성된 아날로그형 연산회로에 있어서, 상기한 제어신호(REF)가 로우레벨로 되어 있는 통상동작시에는, 상기한 스위치(SW1r,SW2r,SWr)가 개방되고, 상기한 스위치(SW1,SW2)가 도통상태로 되고, 상기한 도 3에 나타낸 아날로그형 연산회로와 동일한 동작이 실행된다.

또한, 상기한 제어신호(REF)가 하이레벨로 되는 리프레시 시에는, 상기한 스위치(SW1r,SW2r,SWr)가 닫혀지면서 상기한 스위치(SW1,SW2)가 개방되고, 상기한 입력커패시턴스(C₁,C₂)의 입력측에 각각 기준전위(V_ref)가 인가되고 또한, 상기한 피드백커패시턴스(C_f)는 단락되는 것으로 된다. 이것에 의해, 상기한 입력커패시턴스(C₁,C₂) 및 피드백커패시턴스(C_f)에 축적된 잔류전하를 해소할 수 있다.

또한, 이상은, 상기한 도 3에 나타낸 아날로그연산회로를 리프레시 가능한 경우를 설명하였지만, 상기한 도 4에 나타낸 각 회로에 있어서도, 동일하게 구성하는 것에 의해, 리프레시 가능한 회로로 할 수 있다.

이하, 본 발명의 신호수신장치에 있어서의 위상보정블록(14)의 구성에 대하여 상세하게 설명한다.

(2.2 위상오차산출부(31∼34))

상술한 바와 같이, 상기한 위상오차산출부(31∼34)는, 모두 동일한 구성으로 되어 있고, 각각에 대응하는 패스의 파일럿심벌의 수신신호에 포함되어 있는 위상오차(상기한 식(1))를 산출하고, 그 평균치(식(2))를 산출한다. 이 위상오차산출부의 기능구성의 개략을 도 6에 나타낸다. 이 도에 있어서, 51, 52, 53 및 54는 모두 승산기이고, 상기한 입력단자(19)로부터 입력된 대응하는 패스의 베이스밴드의 수신신호(Pi,Pq)와 상기한 파일럿심벌저장레지스터(39)로부터 출력된 파일럿심벌의 송신데이터에 대응하는 신호(Ii,Iq)를 각각 승산한다.

즉, 상기한 승산기(51)에 있어서는, 상기한 패스의 수신신호의 I성분 Pi와 상기한 파일럿심벌의 송신데이터의 I성분 Ii가 승산되어 PiIi가 출력된다. 동일하게, 상기한 승산기(52)에서는, 상기한 패스의 수신신호의 Q성분 Pq와 상기한 파일럿심벌의 송신데이터의 I성분 Ii가 승산되어 PqIi가 출력되고, 상기한 승산기(53)에서는, 수신신호 Pi와 송신데이터의 Q성분 Iq가 승산되어 PiIq가 출력되고, 상기한 승산기(54)에서는 상기한 수신신호 Pq와 상기한 송신데이터 Iq가 승산되어 PqIq가 출력된다.

이와 같이, 이들의 승산기(51∼54)에 있어서는, 아날로그의 수신신호(Pi,Pq)와 디지털의 송신데이터(Ii,Iq)의 승산이 행해진다. 상술한 바와 같이, 각 심벌은 QPSK변조방식에 의해 변조되므로, 송신데이터(Ii,Iq)는, 각각 +1 혹은 -1 중 어느 한 값으로 되어 있다. 따라서, 이 승산은 수신신호(Pi,Pq)와 +1 혹은 -1과의 승산으로 되고, 후술하는 바와 같이, 이들의 승산기는, 후속하는 가산기(55,56) 내에 포함되어진 형태로 실현될 수 있다.

상기한 가산기(55)에는, 상기한 승산기(51)의 출력 PiIi와 상기한 승산기(54)의 출력 PqIq가 입력되고, 그것들이 4파일럿심벌(1파일럿심벌블록)씩 가산된다. 즉, 이 가산기(55)에 있어서, 1파일럿심벌블록 내의 4개의 파일럿심벌의 위상오차의 I성분의 적분이 실시되고, 각 파일럿심벌에 포함되어 있는 위상오차의 평균치의 I성분이 산출된다.

동일하게 상기한 가산기(56)에는, 상기한 승산기(53)의 출력 PiIq의 극성이 반전된 신호와 상기한 승산기(52)의 출력 PqIi가 입력되고, 각 파일럿심벌마다에 4심벌 분이 가산된다. 이것에 의해, 이 가산기(56)에 있어서, 1파일럿심벌블록 내의 각 파일럿심벌의 위상오차의 Q성분의 적분이 실시되고, 이들의 평균치가 산출된다.

이와 같은 동작을 실행하기 위해서, 상기한 가산기(55,56)에는, 도 6(b)에 나타내는 바와 같이 각 슬롯마다에 파일럿심벌블록의 신호가 수신되는 4심벌의 기간만큼, 제어신호(샘플링블록)가 인가되어 있다. 이 제어신호(샘플링블록)는, 도 6(c)에 나타내고, 프레임동기신호, 슬롯동기신호 및 심벌동기신호에 근거하여, 상기한 제어신호생성부(41)에 의해 생성된다. 각 가산기(55,56)는, 이 제어신호가 하이레벨일 때에 대응하는 심벌의 위상오차신호를 샘플링하여 기록하고, 로우레벨일 때에 그 가산결과를 유지하도록 동작한다. 따라서, 도 6(b)에 나타내는 바와 같이, 제4심벌로 된 후에는, 다음의 슬롯의 제1심벌에 동기하여 하이레벨로 될 때까지, 4심벌 분의 가산결과가 유지되는 것으로 된다.

도 7은, 상기한 가산기(55,56)에 있어서 적분처리(이 경우에는 평균치산출처리)가 실행되는 상태를 설명하기 위한 도이다. 이 도에 있어서, (a)는 파일럿심벌블록의 제1의 심벌이 입력되어 있는 시점에 있어서의 가산기의 상태를 나타내는 도이고, (b)는 파일럿심벌블록의 제2의 심벌이 입력되어 있는 시점에 있어서의 상태를 나타내는 도이며, (c)는 상기한 제어신호를 상세하게 설명하는 도이다.

도 7(a)에 나타내듯이, 이 가산기(55,56)는, 상기한 도 3에 나타낸 아날로그형의 연산회로에 의해 구성되어 있고, 상기한 도 3과 동일한 구성요소에는, 동일한 번호를 붙이고, 설명을 생략하는 것으로 한다. 복수개의 입력커패시턴스(C1∼C4)에는, 각각 입력스위치(S1∼S4)를 거쳐 입력신호가 인가된다. 각 입력스위치(S1∼S4)는 각각 대응하는 제어신호(CTL1∼CTL4:도 7(c))에 의해, 그 개폐가 제어되도록 되어 있다.

여기에서, 상기한 입력커패시턴스(C1∼C4)의 용량과, 상기한 피드백커패시턴스(C_f)의 용량과의 사이에서 다음과 같은 관계가 있는 것으로 한다.

여기에서, 도 7(a)에 나타내는 바와 같이, 파이럿심벌블록의 제1의 심벌에 동기한 제어신호(CTL1)가 하이레벨일 때는, 상기한 입력스위치(S1)가 도통되고, 상기한 입력커패시턴스(C1)에 그 시점에 있어서의 입력신호가 인가된다(이 때의 입력신호의 값을 V1으로 한다). 이 때, 상기한 반전증폭기(INV)의 출력에는, 상기한 식(12)에 의해, Vb를 기준으로 하는 입력신호(V1-Vb)에 대응하는 출력전압Vout-Vb = -(V1-Vb)/4가 얻어진다.

다음에, 상기한 제어신호(CTL1)가 로우레벨로 되고, 상기한 제어신호(CTL2)가 하이레벨로 되면, 상기한 입력커패시턴스(C1)가 개방되고, 상기한 입력커패시턴스(C2)가 도통되고, 그 시점, 즉, 파일럿심벌블록의 제2의 심벌에 대응하는 입력(이 입력전압을 V2로 한다)이 상기한 입력커패시턴스(C2)에 인가된다. 도 7(b)는 이 때의 상태를 나타내는 도이다. 이 때, 상기한 반전증폭기(INV)의 출력전압(V_out)은, 상기한 식(12)에 의해, V_out-Vb = -((V1-Vb)+(V2-Vb))/4로 된다.

이하 동일하게 하여, 파일럿심벌블록의 제3의 심벌이 입력되는 시점에 있어서는, 상기한 제어신호(CTL3)에 의해, 상기한 입력스위치(S3)가 도통상태로 되고, 이 시점의 입력신호(V3)가 입력커패시턴스(C3)를 거쳐 입력되고, 더욱이, 제4의 심벌이 입력되는 시점에 있어서는, 제어신호(CTL4)에 의해, 입력스위치(S4)가 도통되고, 대응하는 입력전압(V4)이 상기한 입력커패시턴스(C4)를 거쳐 인가되는 것으로 한다. 이 때, 상기한 식(12)에 의해, 상기한 반전증폭기(INV)의 출력전압(V_out)은, V_out-Vb= -((V1+V2+V3+V4)/4 -Vb)로 되고, 상기한 각 시점에 있어서의 입력신호의 평균치가 출력되는 것으로 된다.

여기에서, 상기한 입력신호로서는, 상기한 도 6에 나타내는 승산기(51∼54)의 출력PiIi, PiIq, PqIi 및 PqIq의 어느 것인가가 입력되어 있는 것으로 된다. 그래서, 이 가산기를 상기한 각 입력에 대응하도록 설치하여 상기한 도 6에 나타내는 가산기(55,56)를 구성할 수 있다.

(2.2.1 가산기(55,56))

도 8은, 이 위상오차산출부에 있어서의 상기한 가산기(55,56)의 실제의 구성예를 나타내는 도이다. 이 도에 있어서, INV1 및 INV2는, 모두 상술한 반전증폭기이고, 이 직렬로 접속된 제1의 반전증폭기(INV1)와 제2의 반전증폭기(INV2)에 의해, 상기한 도 4(c)에 나타낸 가감산회로가 구성되어 있다. C₁₁∼C₁₄및 C₂₁∼C₂₄는 상기한 제1의 반전증폭기(INV1)의 입력측에 접속된 입력커패시턴스이고, C₃₁∼C₃₄및 C₄₁∼C₄₄는 상기한 제2의 반전증폭기(INV2)의 입력측으로 접속된 입력커패시턴스이다.

또한, Cf₁및 Cf₂는 각각 상기한 제1의 반전증폭기(INV1) 및 제2의 반전증폭기(INV2)의 피드백커패시턴스, Cc는 상기한 제1의 반전증폭기(INV1)의 출력측과 상기한 제2의 반전증폭기(INV2)의 입력측 사이에 접속된 결합커패시턴스이다.

이들의 각 커패시턴스는, 다음과 같은 용량비로 되어 있다.

또한, 스위치(SW_j,SW_k)는, 각각 상기한 피드백커패시턴스(Cf₁,Cf₂)에 병렬로 접속된 리프레시용의 스위치이고, MUX_C는, 상기한 결합커패시턴스(Cc)의 입력측을 상기한 제1의 반전증폭기(INV1)의 출력측과 기준전위(Vref)로 선택하여 접속하기 위한 멀티플렉서이다. 그리고, 상기한 스위치(SW_j,SW_k) 및 멀티플렉서(MUX_C)에는, 이 위상오차산출부의 리프레시를 제어하기 위한 리프레시(REF1)가 제어신호로서 공급되고 있다. 여기서, V_ref=V_b로 되어 있다.

In1 및 In2는 제1 및 제2의 신호입력단자이고, 상기한 복소형매치드필터의 출력이 이들 신호입력단자(In1,In2)에 접속되어 있다. 이 도 8에 나타내는 위상오차산출부가 I성분용의 가산기일 때에는, 상기한 제1의 신호입력단자(In1)에 상기한 패스의 베이스밴드수신신호의 V_b를 기준으로 하는 I성분(Pi+V_b)이 입력되고, 상기한 제2의 신호입력단자(In2)에 상기한 패스의 베이스밴드의 수신신호의 V_b를 기준으로 하는 Q성분(Pq+V_b)이 입력된다.

한편, 이 위상오차산출부가 Q성분용의 가산기인 때에는, 상기한 제1의 신호입력단자(In1)에 상기한 패스의 베이스밴드수신신호의 Q성분(Pq+V_b)이 입력되고, 상기한 제2의 신호입력단자(In2)에 I성분(Pi+V_b)이 입력된다.

상기한 각 입력커패시턴스(C₁₁∼C₁₄),(C₂₁∼C₂₄),(C₃₁∼C₃₄),(C₄₁∼C₄₄)에는, 도시하듯이, 각각 2개씩의 입력스위치(SWa1∼SWi4)가 접속되어 있다. 상기한 입력커패시턴스(C₁₁)에는, 도시하듯이, 상기한 제1의 신호입력단자(In1)에 접속된 스위치(SWa1)와 기준전위(V_ref)에 접속된 스위치(SWf1)가 접속되어 있다. 동일하게, 상기한 제1의 반전증폭기(INV1)의 입력측에 접속된 입력커패시턴스(C₁₂∼C₁₄)에는, 상기한 제1의 신호입력단자(In1)에 접속된 스위치(SWa2∼SWf4)가 접속되고, 상기한 기준전위(V_ref)에 접속된 스위치(SWf2∼SWf4)가 접속되어 있다.

그리고, 상기한 스위치(SWa1)에는, 제어신호로서, (반전REF)*DSHCTL_X*CTL1* Ii가 공급되고, 상기한 스위치(SWf1)에는, REF1+(DSHCTL_X*CTL1*(반전Ii))가 공급되어 있다. 여기서, REF1은 이 위상오차산출부를 리프레시하기 위한 리프레시 신호, DSHCTL_X(X는 1∼4)는, 상기한 멀티패스선택부(12)에서 출력된 패스X에 대응한 샘플링신호, CTL1은 상기한 도 7(c)에 나타내는 제1의 파일럿심벌에 대응하는 제어신호, Ii는, 상기한 파일럿심벌저장레지스터(39:도 2)에서 각 파일럿심벌의 수신타이밍에 응답하여 순차출력되는, 대응하는 송신신호벡터의 I성분의 값이다. 또한, 상술한 도 6에 있어서는, Ii 및 Iq를 +1 혹은 -1의 수치로 하여 사용하지만, 여기에서는, Ii 및 Iq는, 1 혹은 0의 값을 논리 값으로 하여 사용되고 있다. 대응관계로서는, 1→+1, 0→-1이 성립한다.

이하 동일하게 각 스위치(SWa2∼SWa4),(SWf1∼SWf4)에 각각 대응하는 제어신호가 공급되어 있고, 스위치(SWa4)에는 제어신호((반전REF1)*DSHCTL_X*CTL4*Ii)가, 스위치(SWf4)에는 제어신호(REF1+(DSHCTL_X*CTL4*(반전Ii)))가 공급되어 있다.

이와 같이, 리프레시(REF1)가 「0」으로 되어 있는 통상동작시에 있어서는, 상기한 제1의 반전증폭기(INV1)의 입력측으로 접속된 입력커패시턴스(C₁₁∼C₁₄)에는, 상기한 패스에 대응하는 수신타이밍(이것은, 상기한 제어신호DSHCTL_X에 의해 지정된다)에, 각각 대응하는 파일럿심벌, 즉, 입력커패시턴스(C₁₁)는 상기한 파일럿심벌블록의 제1의 파일럿심벌, 입력커패시턴스(C₁₂)는 제2의 파일럿심벌, 입력커패시턴스(C₁₃)는 제3의 파일럿심벌, 입력커패시턴스(C₁₄)는 제4의 파일럿심벌의 타이밍(이것은, 상기한 제어신호CTL1∼CTL4에 의해 지정된다)에서, 대응하는 상기한 스위치(SWai, SWfi(i=1∼4))가 구동되도록 되어 있다.

그리고, 그 파일럿심벌에 대응하는 송신데이터 Ii가 「1」일 때에는, 그 타이밍에 대응하는 스위치(SWai(i=1∼4))가 도통제어되고, 상기한 제1의 입력신호단자(In1)로부터의 입력신호가 상기한 입력커패시턴스(C_1i(i=1∼4))를 거쳐 상기한 제1의 반전증폭기(INV1)의 입력측으로 인가되는 것으로 된다.

한편, 상기한 파일럿심벌에 대응하는 송신데이터(Ii)가 「0」일 때에는, 대응하는 상기한 스위치(SWfi(i=1∼4))가 도통되도록 제어되고, 상기한 제1의 반전증폭기(INV1)의 입력측에는, 기준전위(V_ref)가 공급된다.

또한, 상기한 리프레시신호(REF1)가 「1」(하이레벨)로 되어 있는 리프레시 동작 시에는, 상기한 스위치(SWf1∼SWf4)가 모두 도통되도록 제어되고, 기준전위 (V_ref)가 각 입력커패시턴스(C₁₁∼C₁₄:제1의 입력커패시턴스군)에 인가되는 것으로 된다.

상기한 제1의 반전증폭기(INV1)의 입력측으로 접속된 입력커패시턴스(C₂₁∼C₂₄:제2의 입력커패시턴스군)에 대하여는, 각각, 스위치(SWb1∼SWb4)와 스위치(SWg1∼SWg4)가 접속되어 있다. 그리고, 각 스위치(SWb1∼SWb4)의 다른 쪽은, 상기한 제2의 신호입력단자(In2)에 접속되고, 스위치(SWg1∼SWg4)의 다른 쪽은, 상기한 기준전위(V_ref)에 접속되어 있다. 그리고, 상기한 스위치(SWb1∼SWb4)에는, 각각 대응하는 제어신호(((반전REF1)*DSHCTL_X*CTL1*Iq) ∼ ((반전REF1)*DSHCTL_X*CTL4*Iq)))가 공급되어 있고, 상기한 스위치(SWg1∼SWg4)에는, 대응하는 제어신호(REF1+(DSHCT L_X*CTL1*(반전Iq)) ∼ REF1+(DSHCTL_X*CTL4*(반전Iq)))가 공급되고 있다.

그리고, 상술한 경우와 동일하게, 통상동작시에 있어서, 상기한 파일럿심벌에 대응하는 송신데이터의 Q성분 Iq가 「1」일 때에는, 그 타이밍에 대응하는 상기한 스위치(SWbi(i=1∼4))를 거쳐, 상기한 제2의 입력단자(In2)의 입력전압이 대응하는 입력커패시턴스(C₂₁)에 인가된다. 한편, 대응하는 송신데이터의 Q성분 Iq가 「0」일 때에는, 대응하는 상기한 스위치(SWfi(i=1∼4))를 거쳐, 상기한 기준전위(V_ref)가 대응하는 커패시턴스(C₂₁)에 인가되는 것으로 된다.

상기한 제2의 반전증폭기(INV2)의 입력측에는, 입력커패시턴스(C₃₁∼C₃₄:제3의 입력커패시턴스군) 및 입력커패시턴스(C₄₁∼C₄₄:제4의 입력커패시턴스군)가 접속되어 있다. 그리고, 상술한 각 입력커패시턴스(C₁₁∼C₁₄),(C₂₁∼C₂₄)와 동일하게, 이들의 각 입력커패시턴스(C₃₁∼C₃₄),(C₄₁∼C₄₄)에도, 각각 2개씩의 스위치가 접속되어 있다.

제3의 입력커패시턴스군(C₃₁∼C₃₄)에는, 각각, 상기한 제1의 신호입력단자(In1)에 접속된 스위치(SWc1∼SWc4) 중 대응하는 스위치와, 상기한 기준전위(V_ref)에 접속된 스위치(SWh1∼SWh4) 중의 대응하는 하나의 스위치가 접속되어 있다. 그리고, 상기한 스위치(SWc1∼SWc4)에는, 각각, 제어신호((반전REF1)*DSHCTL_X*CTL1*(반전Ii) ∼ (반전REF1)*DSHCTL_X*CTL4*(반전Ii))가 공급되어 있고, 상기한 스위치(SWh1∼SWh4)에는, 각각, 제어신호(REF1+(DSHCTL_X*CTL1*Ii) ∼ REF1+(DSHCTL_X*CTL4*Ii))가 공급되어 있다.

따라서, 이 제2의 반전증폭기(INV2)의 입력측으로 접속되어 있는 제3의 입력커패시턴스군(C₃₁∼C₃₄)에는, 리프레시신호(REF1)가 「0」(로우레벨)으로 되는 통상동작시에 있어서, 상기한 패스의 파일럿심벌에 대응하는 송신데이터의 I성분 Ii가 「0」일 때에 상기한 제1의 신호입력단자(In1)로부터 입력된 대응하는 수신신호가 인가되고, 상기한 송신데이터의 I성분 Ii가 「1」일 때에는, 상기한 기준전위(V_ref)가 인가되는 것으로 된다.

또한, 상기한 리프레시신호(REF1)가 「1」(하이레벨)로 되는 리프레시 때에는, 상기한 기준전위(V_ref)가 인가되는 것으로 된다.

또한, 상기한 제4의 입력커패시턴스군(C₄₁∼C₄₄)에는, 각각, 상기한 제2의 신호입력단자(In2)에 접속된 스위치(SWd1∼SWd4) 중의 대응하는 스위치와, 상기한 기준전위(V_ref)에 접속된 스위치(SWi1∼SWi4) 중의 대응하는 스위치가 접속되어 있다. 그리고, 상기한 스위치(SWd1∼SWd4)에는, 각각, 제어신호((반전REF1)*DSHCTL_X*CTL1 *(반전Iq) ∼ (반전REF1)*DSHCTL_X*CTL4*(반전Iq))가 인가되어 있고, 상기한 스위치 (SWi1∼SWi4)에는, 각각, 제어신호(REF1+(DSHCTL_X*CTL1*Iq) ∼ REF1+(DSHCTL_X*CTL 4*Iq))가 공급되어 있다.

이것에 의해, 이 제2의 반전증폭기(INV2)의 입력측에 접속되어 있는 제4의 입력커패시턴스군(C₄₁∼C₄₄)에는, 통상동작시에는, 상기한 패스의 파일럿심벌에 대응하는 송신데이터의 Q성분 Iq가 「0」(로우레벨)일 때에, 상기한 제2의 신호입력단자로부터의 입력신호전압이 인가되고, Q성분 Iq가 「1」(하이레벨)일 때에, 상기한 기준전위(V_ref)가 인가된다.

또한, 리프레시(REF1)가 「1」(하이레벨)일 때에는 기준전위(V_ref)가 인가된다.

또한, 상기한 식(1)에 나타내는 바와 같이, 오차벡터의 직교성분(Q성분)은, Pq·Ii-Pi·Iq로 나타내고, 제2항의 (-)부호가 있으므로, 이 가산기가 Q측의 연산을 실시하는 것일 때에는, 상기한 파일럿심벌저장레지스터(39)에서 공급된 상기한 심벌의 송신데이터의 Q성분 Iq는, 각 극성을 반전한 형태, 즉, 반전Iq로 되어, 이 가산기의 제어신호로 된다.

(2.2.1.1 통상동작시에 있어서의 동작)

리프레시신호(REF1)가 「0」으로 되는 통상동작시의 동작에 대하여 설명한다.

상술한 바와 같이, 이 도 8에 나타낸 위상오차산출부은, 상기한 도 6에 관하여 설명한 바와 같이, 상기한 승산기(51,53)와 가산기(55)로 이루어진 위상오차의 I성분을 산출하는 블록, 혹은, 상기한 승산기(52,54)와 가산기(56)로 이루어진 위상오차의 Q성분을 산출하는 블록의 어느 것으로 사용된다.

위상오차의 I성분을 산출하는 블록으로서 사용되고 있는 경우는, 1파일럿심벌의 수신신호에서 위상오차의 I성분, 즉, 상기한 식(1)에 있어서의 실수부(Pi·Ii+Pq·Iq)를 산출하고, 상기한 파일럿심벌블록에 포함되는 4파일럿심벌 분의 평균치, 즉, 상기한 식(2)에 있어서의 실수부의 산출처리를 실시한다.

한편, 위상오차의 Q성분을 산출하는 블록으로서 사용되고 있는 경우는, 1파일럿심벌의 수신신호에서 위상오차의 Q성분, 즉, 상기한 식(1)에 있어서의 허수부(Pq·Ii-Pi·Iq)를 산출하고, 상기한 파일럿심벌블록에 포함되어 있는 4파일럿심벌 분의 평균치, 즉, 상기한 식(2)에 있어서의 허수부의 산출처리를 실시한다.

(2.2.1.1a 위상오차의 I성분을 산출하는 블록인 경우)

먼저, 이 위상오차산출부가 상기한 I성분을 산출하는 블록으로서 사용되고 있는 경우에 대하여 설명한다.

제어신호(DSHCTL_X(X=1∼4:X는 패스의 번호에 대응))는, 상술한 바와 같이, 각각의 패스에 대응한 역확산신호가 상기한 복소형매치드필터(10)에서 출력되는 타이밍이고, 상기한 멀티패스선택부(12:도 1)에서 출력된 신호이며, 상기한 위상오차산출부(31∼34:도 2)에는, 각각, 대응하는 제어신호(DSHCTL1∼DSHCTL4)가 공급되도록 되어 있다.

또한, 제어신호(CTLk(k=1∼4:k는 파일럿심벌의 번호에 대응))는, 상기한 도 7(c)에 나타내듯이, 각 슬롯에 포함되어 있는 파일럿심벌에 동기하여 발생되는 신호이다.

그리고, 상기한 위상오차산출부에 대응하는 패스를 지정하는 상기한 제어신호(DSHCTL_X)가 「0」일 때에는, 스위치(SWak∼SWhk) 및 스위치(SWbk∼SWik)는 모두 오프(OFF)로 되고, 이 가산기에는 어떤 입력전압도 인가되지 않는다.

또한, 상기한 파일럿심벌의 신호가 수신되어 있는 사이에 출력된 제어신호(CTLk)가 「0」일 때에도, 동일하게, 모든 스위치가 오프(OFF)상태로 되고, 어떤 신호전압도 인가되지 않는다.

또한, 스위치가 오프상태로 되었을 때, 반전증폭기(INV1,INV2)의 출력은 오프상태로 되기 직전의 값을 유지하고 있다.

그런데, 파일럿심벌의 신호가 수신되는 타이밍으로 되고, 상기한 제어신호(CTLk(k=1∼4))가 「1」로 된 경우에 있어서, 상기한 복소형매치드필터(10)에서 상기한 패스의 역확산신호가 출력되는 타이밍으로 되고, 상기한 제어신호(DSHCTL_X)가 「1」로 되었을 때에는, 상기한 파일럿심벌저장레지스터(39)에서 출력된 상기한 송신데이터(Ii,Iq)의 값에 따라서, 다음과 같이 각 스위치가 제어된다.

먼저, 상기한 제어신호 CTL1이 「1」, CTL2∼CTL4는 「0」일 때의 동작에 대하여 설명한다.

(Ii=1, Iq=1일 때)

상기한 슬릿에 있어서의 제1의 파일럿심벌의 송신데이터의 I성분 Ii가 「1」, Q성분 Iq가 「1」일 때에는, 스위치(SWa1,SWh1,SWb1,SWi1)가 온(ON)으로 되고, 스위치(SWc1,SWf1,SWd1,SWg1)가 오프로 된다. 또한, 모두 오프로 된다.

따라서, 상기한 도 8에 나타내는 스위치의 접속상태로 되고, 상기한 제1의 반전증폭기(INV1)에는, 입력커패시턴스(C₁₁)를 거쳐 제1의 신호입력단자(In1)에서 상기한 패스의 수신신호의 역확산출력의 Vb를 기준으로 하는 I성분(Pi+Vb)이 입력되고, 입력커패시턴스(C₂₁)를 거쳐 제2의 신호입력단자에서 상기한 패스의 수신신호의 역확산출력의 Vb를 기준으로 하는 Q성분(Pq+Vb)이 입력된다. 또한, 상기한 제2의 반전증폭기(INV2)에는, 입력커패시턴스(C₃₁,C₄₁)를 거쳐서 기준전위(V_ref)가 입력된다. 따라서, 상기한 도 7에 관하여 설명한 상기한 식(18)에 의해, 다음의 식(21)에 나타내는 출력이 얻어진다.

이 출력(Vouti(11)-Vb)은, Ii=1, Iq=1일 때의 상기한 식(1)에 있어서의 실수부의 1/4로 일치하고 있다.

(Ii=1, Iq=0일 때)

다음에, 상기한 슬롯에 있어서의 제1의 파일럿심벌의 송신데이터의 I성분 Ii가 「1」, Q성분 Iq가 「0」일 때에는, 스위치(SWa1,SWh1,SWd1,SWg1)가 온으로 되고. 스위치(SWc1,SWf1,SWb1,SWi1)가 오프로 된다. 또한, 스위치(SWa2∼SWa4), (SWc2∼SWc4),(SWf2∼SWf4),(SWb2∼SWb4),(SWd2∼SWd4),(SWg2∼SWg4),(SWi2∼SWi4)는 모두 오프로 된다.

따라서, 상기한 제1의 반전증폭기(INV1)에는, 입력커패시턴스(C₁₁)를 거쳐 제1의 신호입력단자(In1)에서 수신신호의 역확산출력의 Vb를 기준으로 하는 성분(Pi+Vb)이 입력되고, 입력커패시턴스(C₂₁)를 거쳐 기준전위(V_ref)가 입력된다. 또한, 상기한 제2의 반전증폭기(INV2)에는, 입력커패시턴스(C₃₁)를 거쳐 기준전위(V_ref), 입력커패시턴스(C₄₁)를 거쳐 상기한 수신신호의 Vb를 기준으로 하는 Q성분(Pq+Vb)이 입력된다.

따라서, 다음의 식(22)에 나타내는 출력이 얻어진다.

이 출력(V_outi(10)-Vb)은, Ii=1, Iq=-1일 때의 상기한 식(1)에 있어서의 실수부의 1/4과 일치하고 있다.

이하, 동일하게 하여, Ii=0, Iq=1일 때에는 다음의 식(23)에 나타내는 출력이 얻어지고, Ii=0, Iq=0일 때에는, 식(24)에 나타내는 출력이 얻어진다.

이와 같이 하여, 제어신호(CTL1)가 하이레벨일 때는, 이 위상오차의 I성분을 산출하는 블록의 출력에는, 상기한 슬롯에 있어서의 제1의 파일럿심벌의 수신신호와 대응하는 송신데이터의 복소공역과의 승산결과의 1/4이 출력된다.

다음에, 상기한 패스의 제2의 파일럿심벌이 수신된 타이밍으로 되고, 제어신호(CTL2)가 「1」, CTL1, CTL3 및 CTL4가 「0」으로 되었을 때에는, 상기한 제2의 파일럿심벌의 송신데이터의 값에 응하여, 상술한 바와 동일하게 대응하는 상기한 스위치(SWa2∼SWi2)가 도통된다.

이것에 의해, 상기한 제2의 반전증폭기(INV2)의 출력에는, 상기한 제1의 파일럿심벌에서 산출한 위상오차의 I성분과 이번에 산출한 제2의 파일럿심벌의 위상오차의 I성분과의 합의 1/4이 출력된다.

이하 동일하게, 상기한 패스의 제3의 파일럿심벌이 수신된 타이밍에 있어서는, 제어신호(CTL3)가 「1」로 되고, 상기한 송신데이터에 대응하는 스위치(SWa3∼SWi3)가 도통하도록 제어된다. 이것에 의해, 상기한 도 7에 관하여 설명했듯이, 제1∼제3의 파일럿심벌의 수신신호에서 산출된 위상오차의 I성분의 합의 1/4이 얻어진다.

그리고, 상기한 패스의 제4의 파일럿심벌이 수신된 타이밍에 있어서는, 제어신호(CTL4)가 「1」로 되고, 상기한 송신데이터에 대응하는 스위치(SWa4∼SWi4)가 도통하도록 제어되고, 제1∼제4의 파일럿심벌, 즉, 상기한 슬롯에 포함되어 있는 파일럿심벌블록으로부터 산출된 위상오차의 I성분의 평균치가 출력된다.

이와 같이 하여, 이 위상오차산출부으로부터는, 상기한 슬롯에 포함된 파일럿심벌로부터 산출된 I성분의 위상오차의 평균치, 즉, 상기한 식(2)에 있어서의 실수부의 값이 출력된다.

(2.2.1.1b 위상오차의 Q성분을 산출하는 블록인 경우)

이 위상오차산출부가 Q성분을 산출하는 블록으로서 사용되고 있는 경우에는, 상기한 제1의 입력신호단자(In1)에는 Pq+Vb가 인가되고, 제2의 신호입력단자(In2)에는 Pi+Vb가 인가된다.

상기한 제어신호(CTL1)가 「1」, CTL2∼CTL4가 「0」으로 되어 있을 때에, 상기한 패스의 제1의 파일럿심벌의 송신데이터의 I성분 Ii가 「1」, Q성분 Iq가 「1」(반전Iq=0)이었던 것으로 한다. 이 때에는, 스위치(SWa1,SWh1,SWd1,SWg1)가 온으로 되고, 스위치(SWc1,SWf1,SWb1,SWi1)가 오프로 된다. 또한, 모두 오프로 된다.

따라서, 상기한 제1의 반전증폭기(INV1)는, 입력커패시턴스(C₁₁)를 거쳐 상기한 제1의 신호입력단자(In1)로부터 수신신호의 Vb를 기준으로 하는 Q성분 Pq+Vb가 입력되고, 입력커패시턴스(C₂₁)를 거쳐 기준전위(V_ref)가 입력된다. 또한, 제2의 반전증폭기(INV2)에는, 입력커패시턴스(C₃₁)를 거쳐 기준전위(V_ref)가 입력되고, 입력커패시턴스(C₄₁)를 거쳐 제2의 신호입력단자(In2)에서의 수신신호의 Vb를 기준으로 하는 I성분 Pi+Vb가 입력된다.

이것에 의해, 상술한 경우와 동일하게 하여, 상기한 제2의 반전증폭기(INV2)의 출력에는, 다음 식으로 나타나는 출력전압(V_outq(11)-Vb)이 얻어지는 것으로 된다.

이 출력은, Ii=1, Iq=1일 때의, 상기한 식(1)에 있어서의 위상오차의 허수부의 1/4에 대응하고 있다.

이하, 동일하게 하여, Ii=1, Iq=0일 때는 다음의 식(26), Ii=0, Iq=1일 때는 다음의 식(27), Ii=0, Iq=0일 때는 다음의 식(28)으로 나타내는 출력이 얻어진다.

이와 같이 하여, 제어신호(CTL1)가 「1」일 때에는, 제1의 파일럿심벌에서 산출한 위상오차의 Q성분(의 1/4)이 출력된다.

그리고, 상술한 경우와 동일하게, 제어신호(CTL2,CTL3,CTL4)가 순서대로 「1」로 되도록 함에 따라서, 대응하는 파일럿심벌의 수신신호에 포함되어 있는 위상오차의 Q성분이 산출되고, 제어신호(CTL4)가 「1」로 된 후에는, 그들의 평균치가 상기한 제2의 반전증폭기의 출력측으로 출력되어 있게 된다.

이와 같이 하여, 상기한 제어신호(CTL4)가 하이레벨「1」로 된 후에는, 상기한 도 6(b)에 나타냈듯이, 위상오차산출부로부터, 상기한 슬롯에 있어서의 파일럿심벌블록에서 산출된 위상오차의 Vb를 기준으로 하는 I성분 또는 Q성분의 평균치가 출력된다.

(2.2.1.2 리프레시할 때의 동작)

그런데, 이 가산기의 리프레시를 제어하는 리프레시(REF1)가 「1」(하이레벨)일 때는, 상기한 스위치(SWak, SWck(k=1∼4:파일럿심벌의 번호에 대응))가 모두 오프로 되고, 상기한 스위치(SWfk,SWhk)가 온으로 된다. 따라서, 입력커패시턴스(C₁₁∼C₁₄),(C₃₁∼C₃₄)의 입력측으로 기준전위(V_ref)가 인가된다.

또한, 상기한 스위치(SWbk),(SWdk)가 모두 오프로 되고, 상기한 스위치(SWgk),(SWik)가 온으로 된다. 따라서, 입력커패시턴스(C₂₁∼C₂₄),(C₄₁∼C₄₄)의 입력측으로 기준전압(V_ref)이 인가된다.

더욱이, 상기한 피드백커패시턴스(Cf₁,Cf₂)에 각각 병렬로 접속된 스위치(SWj,SWk)도 온으로 되고, 상기한 멀티플렉서(MUXc)는, 기준전위(V_ref)측으로 접속된다.

따라서, 상술한 바와 같이 각 커패시턴스에 있어서의 잔류전하가 해소되고, 리프레시가 실시된다. 이것에 의해, 항상 고정밀도의 연산을 실시할 수 있다.

또한, 이 위상오차산출부의 리프레시를 실시하는 타이밍에 대하여는, 후술하는 위상보정벡터생성부의 리프레시와 밀접한 관계가 있으므로, 뒤에서 상세하게 설명한다.

(2.3 위상보정벡터생성부(35∼38))

다음에, 상기한 위상보정벡터생성부(35∼38)의 구성에 대하여 설명한다. 이 위상보정벡터생성부(35∼38)는, 상기한 각 패스에 대응하여 설치되어 있고, 대응하는 상기한 위상오차산출부(31∼34)에서 출력되고, 상기한 각 슬롯에 있어서의 파일럿심벌블록의 수신신호에서 산출된 위상오차의 I성분 및 Q성분을 입력하고, 상기한 패스에 대응하는 상기한 식(5)∼(7)에 나타내는 보정벡터(M)를 산출하는 것이다.

도 9는, 이 보정벡터생성부의 구성을 설명하기 위한 도이고, 동도(a)는 그 입출력신호를 나타내고, 동도(b)는 그 내부구성을 나타내고 있다. 도 9(a)에 나타내듯이, 이 보정벡터생성부에는, 대응하는 상기한 위상오차산출부(31∼34)에서 출력된 I성분의 위상오차의 평균치(Ei)와 Q성분의 위상오차의 평균치(Eq)가 각 슬롯마다에 입력되고, 제어신호에 의해 제어되며, 상기한 식(5)∼(7)에 나타낸 상기한 패스의 보정벡터(M)의 I성분(Mi) 및 Q성분(Mq)을 생성한다.

도 9(b)에 나타내듯이, 이 보정벡터생성부에는 보정벡터의 I성분 Mi를 산출하기 위한 I성분용 블록 및 Q성분 Mq를 산출하기 위한 Q성분용 블록으로 구성되어 있다. 상기한 I성분용 블록은, 스위치(SWai,SWbi), 제1의 입력커패시턴스(C1i), 제2의 입력커패시턴스(C2i), 반전증폭기(INVi), 피드백커패시턴스(Cfi)로 구성되어 있고, 상기한 스위치(SWai)는, 위상오차의 I성분 Ei의 입력단자와 상기한 제1의 입력커패시턴스(C1i)의 사이에서, 또는, 상기한 스위치(SWbi)는 위상오차의 I성분 Ei의 입력단자와 상기한 제2의 입력커패시턴스(C2i)의 사이에 삽입되어 있다.

그리고, 상기한 스위치(SWai)는 제어신호(CTLa1)에 의해 제어되고, 스위치(SWbi)는 제어신호(CTLa2)에 의해 제어되도록 되어 있다. 더욱이, 상기한 피드백커패시턴스(Cfi)와 상기한 제1 및 제2의 입력커패시턴스(C1i,C2i)와의 용량비는, Cfi=2C1i=2C2i로 되도록 되어 있다.

또한, 상기한 Q성분 Mq를 산출하는 Q성분용 블록은, 상기한 I성분의 블록과 동일하게, 스위치(SWaq,SWbq), 제1의 입력커패시턴스(C1q), 제2의 입력커패시턴스(C2q), 반전증폭기(INVq), 피드백커패시턴스(Cfq)로 구성되어 있고, 상기한 위상오차산출부의 Q성분의 위상오차출력(Eq)에 접속되어 있다. 또한, 상기한 스위치(SWaq,SWbq)는, 각각 상기한 제어신호(CTLa1,CTLa2)에 의해 제어되도록 되어 있다.

도 10은, 이 위상보정벡터생성부의 동작을 설명하기 위한 도이고, 동도 (a)는 상기한 제어신호(CTLa1,CTLa2)의 타이밍을 설명하기 위한 타이밍차트이고, 동도(b)∼(d)는 위상보정벡터생성부의 동작상태의 추이(推移)를 나타내는 도이다.

도 10(a)에 나타내듯이, 상기한 제어신호(CTLa1,CTLa2)는, 파일럿심벌블록의 최후의(제4번째의) 파일럿심벌과 동기하여 출력되는 신호이고, 한번 걸러의 슬롯마다에 상호 출력되도록 되어 있다(또한, 파선으로 나타낸 신호에 대하여는, 후술한다). 따라서, 상기한 슬롯에 있어서 제어신호(CTLa1)가 출력된 때에는, 다음의 슬롯에 있어서 제어신호(CTLa2)가 출력되고, 그 다음의 슬롯에 있어서 다시 제어신호(CTLa1)가 출력되도록 되어 있다. 또한, 이 제어신호(CTLa1,CTLa2)는, 상기한 제어신호생성부(41:도 2)에 있어서 상술한 프레임동기신호, 슬롯동기신호, 심벌동기신호 등에 근거하여 생성된다.

도 10(b)는, 어떤 슬롯에 있어서의 최후의 파일럿심벌의 시점에 있어서, 위상보정벡터생성부의 상태를 나타내는 도이다. 이 시점에 있어서, 상기한 제어신호(CTLa1)가 하이레벨로 되어 있는 것으로 하면, 이 도에 나타내듯이, 상기한 스위치(SWai,SWaq)가 도통된다. 이것에 의해, 전 단계의 위상오차산출부에서 출력된 위상오차벡터평균치의 Vb를 기준으로 하는 I성분(Ei⁽¹⁾+Vb)이 상기한 I성분용 블록의 제1의 입력커패시턴스(C1i)를 거쳐 상기한 반전증폭기(INVi)로 입력되고, 상술한 도 7(a)의 경우와 동일하게, 이 INVi의 출력에는, 이 입력 Ei⁽¹⁾/2+Vb의 전압이 출력된다.

또한, 전 단계의 위상오차산출부에서 출력된 위상오차벡터평균치의 Vb를 기준으로 하는 Q성분(Eq⁽¹⁾+Vb)이 상기한 Q성분용 블록의 제1의 입력커패시턴스(C1q)를 거쳐 상기한 반전증폭기(INVq)에 입력되고, 동일하게 하여, INVq로부터는 Eq⁽¹⁾/2+Vb가 출력된다.

다음에 정보심벌의 제1∼제36번째의 타이밍으로 되면, 제어신호(CTLa1)는 로우레벨로 되고, 제어신호(CTLa2)도 로우레벨이기 때문에, 도 10(c)에 나타내듯이, 각 스위치는 모두 개방상태로 된다. 이 때에는 각 입력커패시턴스의 전하는 그대로 유지되어 있다.

다음에, 다음 슬롯의 파일럿심벌블록이 최후의 타이밍으로 되면, 이번은 상기한 제어신호(CTLa2)가 하이레벨로 된다. 이것에 의해, 동도(d)에 나타내듯이, 상기한 스위치(SWbi,SWbq)가 도통되고, 이 슬롯의 파일럿심벌의 위상오차벡터의 평균치의 Vb를 기준으로 하는 I, Q성분 Ei⁽²⁾+Vb, Eq⁽²⁾+Vb가, 각각, 제2의 입력커패시턴스(C2i,C2q)를 거쳐 대응하는 반전증폭기(INVi,INVq)에 입력된다. 이것에 의해, 상기한 반전증폭기(INVi)의 출력에는, 상술한 경우와 동일하게 하여, (Ei⁽¹⁾+Ei⁽²⁾)/2 +Vb=Mi+Vb가 출력된다. 또한, 반전증폭기(INVq)의 출력에는, (Eq⁽¹⁾+Eq⁽²⁾)/2+Vb= Mq+Vb가 출력된다.

더욱이 다음의 슬롯의 파일럿심벌블록의 최후의 심벌의 타이밍에 있어서는, 제어신호(CTLa1)가 다시 하이레벨로 되고, 상기한 스위치(SWai,SWaq)가 도통된다. 이것에 의해, 상기한 슬롯의 위상오차벡터의 평균치 Ei⁽³⁾+Vb 및 Eq⁽³⁾+Vb가, 상기한 입력커패시턴스(C1i,C1q)를 거쳐 입력되고, 반전증폭기(INVi)로부터는, (Ei⁽²⁾+Ei⁽³⁾) /2+Vb=Mi+Vb가 출력되고, 반전증폭기(INVq)로부터는,(Eq⁽²⁾+Eq⁽³⁾)/2+Vb=Mq+Vb가 출력되는 것으로 된다.

이와 같이 하여, 상기한 식(5)∼(7)에 나타내는 Vb를 기준으로 하는 위상보정벡터 Mi+Vb, Mq+Vb가 순차적으로 연산 생성된다.

또한, 이 위상보정벡터생성부도 상술한 바와 같이, 리프레시를 실시하는 것이 고정밀도의 연산을 실시하기 위해 필요하다. 여기에서, 이 리프레시수단이 설치된 위상보정벡터생성부의 구성예를 도 11에 나타낸다. 또한, 이 도에 있어서는, 혼잡을 피하기 위해 I성분용 블록에 대하여만 상세하게 기재하고, 동일의 구성으로 되어 있는 Q성분용 블록에 대하여는 기재를 생략하고 있다. 또한, 상기한 도 9(b)와 동일한 구성요소에는 동일의 번호를 붙이고, 설명을 생략한다.

도 11에 나타내듯이, 이 경우에는, 상기한 입력커패시턴스(C1i,C2i)의 입력측으로, 각각, 기준전위(V_ref)를 인가하기 위한 리프레시용 스위치(SWci,SWdi)가 설치되어 있고, 또한, 피드백용 커패시턴스(Cfi)를 단락하기 위한 스위치(SWei)가 설치되어 있다. 그리고, 이들의 스위치를 리프레시신호(VMREF)에 의해 도통 제어하도록 되어 있다. 이것에 의해, 리프레시신호(VMREF)가 하이레벨로 되었을 때에, 상술한 경우와 동일하게, 각 커패시턴스에 축적되어 있는 잔류전하를 해소할 수 있다.

(2.4 리프레시의 타이밍)

상기한 위상오차산출부 및 상기한 위상보정벡터생성부의 리프레시 동작의 타이밍에 대하여, 도 12의 타이밍차트를 참조하여 설명한다. 도 12(a)는, 1슬롯 분의 수신신호 및 상기한 제어신호(CTL1∼CTL4)와 아울러, 리프레시신호(REF1)를 나타내는 도이고, 동도(b)는, 상기한 정보심벌블록의 최후의 정보심벌(제36번째의 정보심벌)의 부분을 확대하여 나타낸 도이다.

이 도에 나타내듯이, 상기한 위상오차산출부 및 위상보정벡터생성부의 리프레시는, 정보심벌블록의 최후의 심벌에 동기하여 실시되도록 되어 있다. 다만, 각 슬롯마다에 반드시 리프레시를 실행한다는 것은 아니고, 소정시간마다에(예컨대, 100∼1000Hz의 간격으로), 정보심벌의 제36번째에 동기하여 리프레시가 실시된다.

상술한 바와 같이, 상기한 복소형매치드필터(10)에서 출력된 역확산신호는, 각각의 패스에 대응하는 타이밍으로 샘플링되고, A/D변환된 후, 상기한 지연RAM(26)에 저장되어 40심벌시간만큼 지연하여 출력된다. 이 각 패스의 정보심벌의 역확산출력은, 1정보심벌의 기간은 변화하지 않는 데이터로 되어 있다. 상기한 위상보정벡터생성부에서 출력된 위상보정벡터(Mi,Mq)와 상기한 지연RAM으로부터 출력되는 정보심벌의 역확산출력을 승산하는 것에 의해, 상술했듯이, 정보심벌의 위상보정이 실시되기 때문이지만, 이 승산은, 대체로 1정보심벌시간의 전반의 시간에서 종료한다. 따라서, 1슬롯의 최후의(36번째의) 정보심벌의 후반의 시간에는, 상기한 위상보정벡터는 불필요하게 되고, 본 발명에 있어서는, 이 기간을 이용하여 상기한 위상오차산출부 및 위상보정벡터생성부의 리프레시를 실시하도록 되어 있다.

통상, 이와 같은 아날로그형 연산회로에 있어서 리프레시를 실시하는 경우에는, 용장(冗長)한 아날로그연산회로를 설치하여 리프레시 중의 연산회로의 연산동작을 대체시키는 것이 행하여지고 있지만, 본 발명과 같이, 송신데이터의 구성을 이용하여, 리프레시를 실시하는 것에 의해, 용장한 회로를 설치하는 것이 불필요하게 되고, 회로규모를 작게하고, 소비전력을 절감하는 것이 가능하게 된다.

또한, 상기한 위상보정벡터생성부은, 연속하는 2개의 슬롯에 포함되는 파일럿심벌블록으로부터 산출한 위상오차를 저장하여 그들의 평균을 구하는 것에 의해 위상보정벡터를 산출하고 있으므로, 통상의 리프레시를 실시한 경우에는, 다음의 위상보정벡터의 산출에 사용하는 이전 슬롯의 위상오차를 소거해 버리는 것으로 된다. 따라서, 이 위상보정벡터생성부의 리프레시에 있어서는, 이전의 슬롯의 위상오차를 소거되어 버리지 않도록 하는 것이 필요하다. 그래서, 본 발명에 있어서는, 위상보정벡터생성부를 리프레시한 후에, 상기한 위상오차산출부의 출력을 위상보정벡터생성부로 리로드(reload)하도록 하고 있다.

도 12(b)에 있어서, 36번째의 정보심벌 전반부분의 기간은, 상술했듯이, 이 정보심벌의 역확산신호의 위상보정을 위한 승산처리가 실시되고 있다.

그리고, 그 후의 a로 나타내는 기간은, 상기한 위상보정벡터생성부의 리프레시 신호(VMREF)가 하이레벨로 되고, 상기한 보정벡터생성블록의 리프레시가 실시된다.

그리고, 그 다음의 b로 나타내는 기간은, 보정벡터생성블록에 상기한 위상오차산출부의 출력을 리로드하기 위해, 상기한 제어신호(CTLa1,CTLa2)가 동시에 하이레벨로 된다. 이것에 의해, 상기한 스위치(SWai, SWbi:도 9(b), 도 11)가 함께 도통상태로 되고, 상기한 입력커패시턴스(C1i,C2i)로 상기한 위상오차산출부에서의 위상오차출력(Ei)이 인가되고, 리프레시에 의해 소거된 상기한 위상오차출력(Ei)을 리로드할 수 있다. 또한, Q성분용 블록에 대하여도 동일하게 Eq가 리로드된다.

그리고, 상기한 리로드가 종료한 후의 c로 나타내는 기간에는, 상기한 위상오차산출부의 리프레시 신호(REF1)가 하이레벨로 되고, 상기한 위상오차산출부가 리프레시된다. 이 기간c는, 심벌 주변의 칩수(N)가 128일 때와 N=64일 때에서 다른 길이의 기간으로 된다.

도 13을 참조하여, 상기한 36번째의 정보심벌에 있어서의 동작에 대하여 설명한다. 도 13(a)는 수신프레임을 나타내는 도이고, P1∼P4는 파일럿심벌블록, D1∼D4는 정보심벌블록이다.

도 13(b)는, 상기한 정보심벌블록(D1)에 포함되어 있는 정보심벌의 위상보정처리가 실시되고 있는 상태를 나타내는 도이고, 위상보정부(40)에 있어서, 상기한 각 패스에 대응하는 위상보정벡터생성부(35∼38)에서 출력되는 보정벡터(Mi,Mq)와 상기한 지연RAM(26)에서 출력되는 각 패스의 40심벌 지연된 역확산신호와의 승산이 실시된다. 이 때, 상기한 지연RAM(26)에는 정보심벌블록(D1)의 역확산신호가 저장되어 있고, 또한, 상기한 위상오차산출부(31∼34)로부터는, 파일럿심벌블록(P2)으로부터 산출된 상기한 위상오차가 출력되어 있다. 이와 같은 상태에서, 정보심벌블록 D1의 36번째 정보심벌의 위상오차연산은, 상기한 정보심벌의 전반부분에서 종료한다.

이어서, 상기한 도 12(b)에 나타내듯이, 위상보정벡터생성부의 리프레시 신호(VMREF)가 a의 기간에서 하이레벨로 된다. 이 때, 도 13(c)에 나타내듯이, 상기한 위상보정벡터생성부(35∼38)가 리프레시된다.

이 위상보정벡터생성부(35∼38)의 리프레시가 종료한 후, 상기한 도 12(b)에 나타내듯이, 상기한 제어신호(CTLa1,CTLa2)가 b로 나타내는 기간이 하이레벨로 된다. 이 때, 상기한 위상오차산출부(31∼34)에서는, 상기한 파일럿심벌블록(P2)으로부터 검출된 위상오차(E2)가 연속하여 출력되고, 도 13(d)에 나타내듯이, 이 제어신호(CTLa1,CTLa2)에 의해, 그 위상오차(E2)가 상기한 위상보정벡터생성부(35∼38)에 리로드된다.

이 후의 c에서 나타내는 기간에, 상기한 위상오차산출부(31∼34)의 리프레시가 실시된다.

이와 같이 하여, 상기한 위상오차산출부(31∼34) 및 상기한 위상보정벡터생성부(35∼38)의 리프레시를 실시하는 것이 가능하다.

(2.5 위상보정부(40))

상술했듯이, 위상보정부(40)는 각 패스의 역확산된 수신신호(Di,Dq)에 상술한 바와 같이 하여 산출된 위상보정벡터(Mi,Mq)를 곱하는 것에 의해, 상기한 식(8)에 나타낸 위상보정연산을 실행하는 부분이다. 도 14는, 이 위상보정부(40)의 기능을 설명하기 위한 도이다. 상기한 도 2에 관하여 설명했듯이, 각각 대응하는 S/H회로(21∼24)에 있어서 샘플홀드된 상기한 각 패스의 I, Q 양 성분의 역확산신호(Di^x,Dq^x(x=1∼4))는, A/D변환기(25)에 있어서, 예컨대 8비트의 디지털신호(Di¹,Dq¹,…,Di⁴,Dq⁴)에 순차 변환되어 상기한 지연RAM(26)에 기억되고, 40심벌시간 경과 후에 순차적으로 독출되어 위상보정부(40)로 입력된다.

위상보정부(40)에 있어서, 상기한 각 패스에 대응하는 위상보정벡터생성부(35∼38)에서 출력되는 아날로그의 보정벡터신호(Mi¹,Mq¹),…,(Mi⁴,Mq⁴)와, 상기한 지연RAM(26)에서 독출된 예컨대 8비트의 각 패스의 역확산신호(Di¹,Dq¹),…, (Di⁴,Dq⁴)를, 1심벌시간 내에 시분할로 승산하는 것에 의해, 위상 보정된 아날로그의 역확산신호(Dhat¹∼Dhat⁴)의 I와 Q의 양 성분 Dhati¹∼Dhati⁴, Dhatq¹∼Dhatq⁴이 순차적으로 출력된다.

여기에서, 상기한 식(8)에 나타내듯이, 위상 보정된 역확산신호의 I성분(Dhati)은 DiMi+DqMq, Q성분(Dhatq)은 DqMi-DiMq이고, 역확산신호(Di,Dq)와 위상보정벡터(Mi,Mq)의 각 승산결과(DiMi,DqMi,DiMq,DqMq)를 각각 가산 혹은 감산하여 얻어지는 것이지만, 이 실시예에 있어서는, 후속하는 레이크합성부(15)에 있어서 이들의 가산 또는 감산도 함께 실행하도록 하고 있으므로, 이 위상보정부(40)에 있어서는, 상기한 역확산신호와 위상보정벡터와의 승산만을 실행하도록 하고 있다. 이것에 의해, 회로규모를 보다 작게 할 수 있다. 또한, 여기서는, 상기한 DiMi, DqMi, DiMq 및 DqMq의 4종류의 승산에 대응하여 소수의 승산기를 설치하고, 4개의 패스의 수신신호에 대한 상기한 각 종류의 승산은 시분할로 계산하고 있다.

도 15는, 이 실시예에 있어서의 위상보정부(40)의 구성을 나타내는 도이다. 이 도에 나타내듯이, 위상보정부(40)는 4개의 승산기(61∼64)로 구성되어 있고, 승산기(61)는 상기한 위상보정벡터의 I성분(Mi)과 정보심벌의 I성분(Di)의 승산을 실시하고, 승산기(62)는 위상보정벡터의 I성분(Mi)과 정보심벌의 Q성분(Dq)의 승산을 실시하고, 승산기(63)는 위상보정벡터의 Q성분(Mq)과 정보심벌의 I성분(Di)의 승산을 실시하고, 승산기(64)는 위상보정벡터의 Q성분(Mq)과 정보심벌의 Q성분(Dq)의 승산을 실시한다. 상기한 정보심벌의 I성분 Di 및 Q성분 Dq는 어떤 것도 예컨대, 8비트의 디지털데이터이고, 이 승산기(61∼64)는, 상기한 도 4(b)에 나타낸 디지털데이터와 아날로그신호의 승산을 실시하여 아날로그의 승산결과신호를 출력하는 승산기로 되어 있다.

또한, 스위치(SW1i,SW1q)는, 상기한 패스1에 대응하는 위상보정벡터생성부(35)의 출력(Mi¹,Mq¹)을 상기한 위상보정부(40)에 입력하는 스위치이고, 스위치(SW2i,SW2q)는, 상기한 위상보정벡터생성부(36)로부터의 패스2에 대응하는 위상보정벡터(Mi²,Mq²)를 위상보정부(40)에 입력하는 스위치이고, 스위치(SW3i,SW3q) 및 스위치(SW4i,SW4q)는, 각각 상기한 패스3에 대응하는 위상보정벡터생성부(37) 및 패스4에 대응하는 위상보정벡터생성부(38)로부터의 위상보정벡터(Mi³,Mq³), (Mi⁴,Mq⁴)를 위상보정부(40)에 입력하기 위한 스위치이다. 그리고, 각 스위치는, 각각 대응하는 제어신호(MULCTL1∼MULCTL4)에 의해 순차적으로 도통 제어되고, 또한, 그것에 동기하여, 상기한 지연RAM(26)으로부터 대응하는 패스의 정보심벌(Di^x,Dq^x(x=1∼4))이 독출되도록 되어있다.

따라서, 상기한 제어신호(MULCTL1)가 하이레벨의 기간에 상기한 스위치(SW1i,SW1q)가 도통되고, 제1의 패스에 대응하는 위상보정벡터의 I성분 Mi¹이 상기한 승산기(61,62)로 공급되고, 그 위상보정벡터의 Q성분 Mq¹이 상기한 승산기(63,64)에 공급된다. 또한, 이것과 동기하여, 상기한 지연RAM(26)으로부터 제1의 패스에 대응하는 역확산된 수신신호(Di¹,Dq¹)가 독출되고, I성분 Di¹이 상기한 승산기(61,63)에 공급되고, Q성분 Dq¹이 상기한 승산기(62,64)에 공급된다. 이것에 의해, 상기한 승산기(61)에 있어서, 제1의 패스의 Di¹과 Mi¹과의 승산, 승산기(62)에 있어서, Dq¹과 Mi¹과의 승산, 승산기(63)에 있어서, Di¹과 Mq¹과의 승산, 승산기(64)에 있어서 Dq¹과 Mq¹과의 승산이 각각 실행된다. 이들의 승산출력은 도 23에 나타내는 레이크합성부(15)에 입력되고, 샘플링되어 저장된다.

다음에 상기한 패스1신호의 위상보정출력이 레이크합성부(15)에 저장되면, 상기한 제어신호(MULCTL2)가 하이레벨로 된다. 그러면, 스위치(SW2i,SW2q)가 도통되고, 상기한 위상보정벡터생성부(36)로부터의 제2의 패스에 대응하는 위상보정벡터(Mi²,Mq²)가 상기한 승산기(61∼64)에 공급되고, 또한, 상기한 지연RAM(26)으로부터의 제2의 패스의 역확산된 수신신호(Di²,Dq²)가 독출되어 상기한 승산기(61∼64)에 공급된다. 이것에 의해, 제2의 패스의 수신신호에 대응하는 위상보정연산이 실행되고, 그 결과가 레이크합성부(15)에 입력되며, 샘플링되고, 저장된다. 이하, 동일하게, 제어신호(MULCTL3,MULCTL4)가 하이레벨로 되는 것에 의해, 순차적으로 제3의 패스의 수신신호, 제4의 수신신호의 위상보정연산이 실행되고, 결과가 레이크합성부(15)에 입력되며, 샘플링되어 저장된다.

이렇게 하여, 상기한 위상보정부(40)에 있어서 1심벌시간 내에 각 패스의 정보심벌의 위상보정연산이 시분할로 실행된다.

(2.5.1 A/D변환출력 값의 보정)

상술한 바와 같이, 상기한 승산기(61∼64)에 있어서는, 아날로그신호로 공급되는 위상보정벡터(Mi,Mq)와 예컨대, 8비트의 디지털데이터로 공급되는 수신신호의 역확산신호(Di,Dq)의 승산이 실행된다 이 실시예에 있어서는, 상기한 승산기(61∼64)로서, 상기한 도 4(b)에 나타낸 구성의 D/A승산기를 사용하지만, 이 D/A승산기는 상술한 설명에서 명백한 바와 같이, 디지털데이터의 절대값과 아날로그데이터의 승산을 실행하도록 구성되어 있다. 한편, 역확산된 수신신호(Di,Dq)는, 본래 정부(正負)의 부호를 가지고 있고, 상기한 D/A승산기를 사용하는 경우에는 정부의 부호에 대하여 고려하는 것이 필요하게 된다.

도 16의 도표를 참조하여, 상기한 A/D변환출력의 처리에 대하여 설명한다. 또한, 설명을 간단하게 하기 위하여, 이 도에 있어서는, 입력신호를 3비트의 디지털데이터로 변환하는 것으로서 설명하지만, 다른 비트 수에서도 동일한 방법을 적용할 수 있다. 상기한 복소형매치드필터(10)로부터 출력된 역확산된 수신신호(Di,Dq)는, 각각, 접지전압(GND)에서 전원전압(Vdd)까지의 전압의 신호이고, 그 중점인 Vdd/2가 기준전압으로 되어 있다. 이 수신신호전압(Di,Dq)은, 상기한 A/D변환기(25)로 입력되고, 입력신호의 플랜지(접지전위GND∼전원전위Vdd)를 단순히 8개로 분해하는 것에 의해, 도 16의 「A/D변환출력」란에 나타나는 3비트의 디지털데이터로 변환된다.

한편, 상기한 승산기(61∼64)는 상술했듯이, 디지털데이터의 절대값과 아날로그신호와의 승산을 실행하는 것이므로, 상기한 A/D변환기(25)로부터 출력된 디지털화되고 역확산된 수신신호가, 동일한 절대값을 가지고, 부호만 다른 데이터인 경우에는, 부호를 제거하고, 동일한 승산결과가 출력되도록 해야한다. 즉, 도 7의 「승산기에서 사용할 수 있는 값」의 란에 기재된 것과 같이, 정의 값과 부의 값을 사인부호를 제거하여 동일한 비트 구성을 가지는 데이터로 변환하는 것이 필요하게 된다.

이와 같이, 「A/D변환출력」을 「승산기에서 사용할 수 있는 값」으로 변환하기 위해서는, 정의 영역의 A/D변환출력에 대하여는, 최상위비트(MSB)를 비트 반전하고, 부의 영역의 A/D변환출력에 대하여는, 모든 비트를 비트 반전하면서 「1」을 가산하면 좋다.

이와 같은 「A/D변환출력」에서 「승산기에서 사용할 수 있는 값」으로의 변환을 실행하기 위해서는, 디지털논리회로를 사용하여 실시하는 것도 가능하지만, 본 실시예에 있어서는, 상기한 비트 반전조작(정의 출력에 대응하는 MSB의 반전 및 부의 출력에 대응하는 모든 비트의 반전)은, 상기한 지연RAM(26)에서 독출한 데이터에 대하여 디지털논리회로를 사용하여 실행하고, 상기한 부의 출력에 대하여는 「1의 가산」에 대하여는, 승산기(61∼64)의 내부에 있어서 승산과 함께 실행하도록 하여, 디지털논리회로의 구성이 간단한 것으로 되어 있다.

도 17에, 부의 데이터인 경우에 「1」을 가산하도록 한 D/A승산회로의 구성을 나타낸다. 또한, 이 도에 나타내는 예에 있어서는, 본 발명의 실시예와 같이, 상기한 A/D변환기(25)에 있어서 8비트의 디지털데이터로의 변환을 실시하고, 상술한 디지털논리회로에 의해 상술한 비트 반전처리가 실시된 후의 8비트의 데이터 D[O]∼D[7]이 입력되어 있다. 여기서, MSB인 D[7]은 사인부호이고, 이 비트의 값이 「0」일 때에는 정(正), 「1」일 때에는 부(負)의 값인 것을 나타낸다.

도 17에 있어서, 파선으로 둘러싸인 부분을 제거하는 부분은, 상기한 도 4(b)에 나타낸 D/A승산회로와 동일한 구성으로 되어 있고, 상술한 바와 같이 하여 아날로그의 입력신호(M)와, 상기한 사인부호를 제거하는 디지털데이터(D[0]∼D[6])와의 승산이 실시된다.

또한, 도 17중에 파선으로 둘러싸인 부분은, 상술한 부의 데이터인 경우에 있어서는 「1의 가산」을 실행하는 부분이고, 상기한 사인부호 D[7]에 의해 제어되는 멀티플렉서(MUX₇) 및 그 멀티플렉서(MUX₇)와 반전증폭기(INV)의 입력측과의 사이에 접속된 크기 「1」의 용량을 가지는 커패시턴스가 설치되어 있다. 그리고, 그 사인부호 D[7]이 「1」일 때는 그 멀티플렉서(MUX₇)가 도면중의 1측으로 변환되고, 입력신호(M)측으로 접속된다. 이것에 의해, 입력신호(M)가 크기 1을 가지고 반전증폭기(INV)의 입력에 가산되고, 상술한 「1」의 가산이 실시되는 것으로 된다. 한편, [7]이 「0」인 정(正)의 데이터일 때에는, 상기한 멀티플렉서(MUX₇)가 0측으로 변환되어 기준전위(V_ref)에 접속되고, 「1」의 가산은 실시되지 않는다. 이와 같이 하여, 승산기에 있어서, 상술한 「1의 가산」을 실행하는 것이 가능하다.

(2.5.2 승산기(61∼64))

도 18은, 상기한 승산기(61∼64)의 구성예를 나타내는 도이다. 이 도에 나타내듯이, 각 승산기(61∼64)는, 상기한 도 17에 나타낸 승산기에 리프레시수단이 부가되어 있다. 리프레시신호(MULREF)가 「0」인 통상작동 시에는, 상술한 도 17과 동일하게 동작하고, 입력신호(M:이것은, 대응하는 상기한 위상보정벡터이다)와 A/D변환된 수신신호의 절대값을 나타내는 제1비트에서 제6비트(D[0]∼D[6])와의 승산이 실시되는 위상 보정된 수신신호(DM)가 반전증폭기(INV)로부터 출력된다.

또한, 수신신호의 정부(正負)를 나타내는 사인부호(D[7])는 직접 다음단계의 레이크합성부(15)에 입력되도록 되어 있다.

한편, 리프레시신호(MULREF)가 「1」일 때는, 각 멀티플렉서(MUX₀∼MUX₇)는 0측으로 변환되고, 각 입력커패시턴스에는 기준전위(V_ref)가 인가되고, 또한, 반전증폭기(INV)의 입력측과 출력측을 단락하는 리프레시 스위치(SWa)가 도통되고, 반전증폭기(INV)의 입력측에 저장되어 있는 잔류용량이 해소된다.

또한, 이 리프레시는, 후술하는 레이크합성부(15)의 리프레시와 동일한 타이밍으로 실행되도록 되어 있고, 그 상세한 타이밍에 대하여는 후술한다.

(3. 레이크합성부(15))

도 19는, 상기한 레이크합성부(15)의 개략구성을 나타내는 블록도이다. 상술했듯이, 이 레이크합성부(15)는 상기한 위상보정블록(14)에서 출력된 각 패스의 위상 보정된 수신신호를, 타이밍을 합하여 가산하고, 최대비로 합성한 출력을 얻기 위한 것이다. 도 19에 있어서, 71은, 상기한 위상보정블록(14) 중의 위상보정부(40)로부터 출력된 각 패스마다의 DiMi, DqMq가 입력되고, 샘플링되어 저장되며, 그들을 가산하여 4패스 분의 수신신호의 I성분의 합을 가산하는 I성분용의 가산기, 72는 각 패스마다의 DiMq 및 DqMi를 순차적으로 가산하여 4패스 분의 수신신호의 Q성분의 합을 산출하는 Q성분용의 가산기이다.

또한, 상기한 식(8)에 나타내듯이, 위상 보정된 수신신호의 Q성분은 Dqhat=DqMi-DiMq이므로, 상기한 Q성분용의 가산기(72)에 있어서의 DiMq의 입력단자는, 도시하듯이, 입력신호의 극성을 반전하여 입력하도록 되어 있다. 구체적으로는, 상기한 입력신호(Di)의 사인부호(D[7])를 반전하여 입력하는 것에 의해 실현하고 있다.

73 및 74는 상기한 I성분용의 가산기(71) 및 Q성분용의 가산기(72)로부터의 레이크합성출력을 각각 샘플링하여 저장하는 S/H회로이고, S/H회로(73)로부터는 상기한 식(9)에 나타내는 레이크합성된 수신신호의 I성분(Dibar)이 출력되고, S/H회로(74)에서는, 상기한 식(10)에 나타내는 레이크합성된 수신신호의 Q성분 Dqbar이 출력된다. 이 레이크합성출력(Dibar, Dqbar)은, 그대로 아날로그데이터로서 혹은, 예컨대 4비트의 A/D변환기(75,76)에 의해 디지털데이터로 변환되어, 후속하는 데이터판정회로 등으로 출력되는 것으로 된다.

또한, 상기한 가산기(71,72)에는, 각 패스의 타이밍에 대응한 제어신호(MULCTL1∼MULCTL4)가 인가되어 있고, 이 제어신호(MULCTL1∼MULCTL4)에 대응하고, 각각의 패스에 대응한 수신신호와 위상보정벡터와의 승산이 실행되도록 되어 있다.

또한, 상기한 S/H회로(73,74)에는, 심벌에 동기한 제어신호(RSHCTL)가 인가되어 있고, 이 제어신호(RSHCTL)의 타이밍에서, 가산기(71,72)로부터의 레이크합성출력이 샘플링되어 저장되도록 되어 있다.

(3.1 동작의 타이밍)

도 20은, 상기한 각 제어신호(MULCTL1∼MULCTL4, RSHCTL)의 타이밍을 나타내는 도이다. 이 도에 나타내듯이, 각 패스에 대응한 승산제어신호(MULCTL1∼MULCTL4)는, 모두 복수의 칩의 폭을 가지는 신호로 되어 있고, 이 기간 내에 상기한 도 15에 나타내듯이, 상기한 패스의 수신신호가 상기한 위상보정부(40)에 입력되고, 대응하는 위상보정벡터와 승산되고, 위상보정연산이 실행되며, 그 승산결과(DiMi,DqMi,DiMq,DqMq)가 상기한 가산기(71,72)에 입력된다. 그리고, 도시하듯이, 순차적으로 대응하는 패스의 위상보정출력이 상기한 가산기(71,72)에 입력되고, 최후의 제어신호(MULCTL4)와 같은 타이밍으로 샘플홀더신호(RSHCTL)가 하이레벨로 된다. 이것에 의해, 최후의 제어신호(MULCTL4)에 대응하는 4번째의 패스의 위상 보정된 수신신호가 상기한 가산기(71,72)에 입력되고, 1번째부터 4번째의 패스의 수신신호가 합성된 출력이 각각의 가산기(71,72)로부터 출력되고, 상기한 S/H회로(73,74)에 샘플링되어 저장된다.

또한, 상기한 도20에는, 상기한 위상보정부(40)의 리프레시신호(MULREF)가 도시되어 있다. 도시하듯이, 이 리프레시신호(MULREF)는 상기한 샘플홀드제어신호(RSHCTL)가 로우레벨로 된 후, 상기한 심벌기간이 종료할 때까지의 복수 칩의 기간이 리프레시 가능한 기간이므로, 이 기간 내에 상기한 리프레시신호(MULREF)가 하이레벨로 되고, 상술하듯이, 상기한 승산기(61∼64)의 리프레시가 실행된다. 또한, 이 리프레시(MULREF)는, 이 레이크합성부(15)내의 가산기(71,72)의 리프레시에도 사용되어 지는 것으로 한다.

(3.2 패스수의 변동에 대한 처리)

상술한 바와 같이 하여 레이크합성이 실행되는 것이지만, 상기한 멀티패스선택부(12)에 의해 선택된 패스 수는, 수신상태에 의해 변동된다. 상기한 멀티패스선택부(12)에 있어서는, 상술한 바와 같이, 상기한 신호레벨검출부(11)에서 출력된 수신전력레벨이 소정의 레벨을 초과한 패스 중의 전력이 큰 쪽에서 4개의 패스를 선택하여 각각 대응하는 인에이블신호를 출력하고 있다. 이 실시예에 있어서는, 상기한 멀티패스선택부(12)는 2슬롯(80심벌)마다 상술한 패스의 선택을 실시하고, 상기한 인에이블신호의 갱신을 행하고 있다. 한편, 상기한 위상 보정된 수신신호는, 1슬롯(40심벌)만큼 지연되므로, 상기한 멀티패스선택부(12)에서의 인에이블신호를 그대로 사용할 수는 없다.

도 21은, 이 상태를 설명하기 위한 도이다. 도 21(a)에 있어서, 패스정보변환신호(MAX_HLD)는 상기한 멀티패스선택부(12)에 의해 갱신되는 인에이블신호의 갱신타이밍을 나타내는 신호이고, 2슬롯마다에 출력되고 있다. 상술한 바와 같이 위상 보정된 수신신호는 1슬롯 분만큼 지연되고 있으므로, 상기한 레이크합성부(15)에 있어서는, 상기한 인에이블신호를 40심벌 분만큼 지연하여 사용하는 것이 필요하다.

도 21(b)는 상기한 도 21(a)에 나타내는 지연한 인에이블신호(ENBLP1∼ENBLP4)를 사용하기 위한 구성을 나타내는 도이다. 이 도에 있어서, 77은 상기한 멀티패스선택부(12)에서의 패스(1∼4)의 인에이블신호를, 변환신호에 의해 받아들인 4비트의 레지스터이다. 이 변환신호는, SLOT*(반전MAX_HLD) (SLOT은 슬롯동기신호, MAX_HLD는 패스정보변환신호)로 되어 있고, 상기한 도 21(a)에서 명백하듯이, 상기한 패스정보변환신호(MUX_HLD)보다도 40심벌만큼 지연되고 있다. 따라서, 이 레지스터(77)로부터 출력된 인에이블신호(ENBLP1∼ENBLP4)를 사용하는 것에 의해, 상기한 위상보정을 위한 1슬롯 분의 지연을 보증할 수 있다.

여기서, 수신하는 패스수가 변동한 경우의 동작에 대하여도 22를 참조하여 설명한다. 도 22(a)는 수신하는 패스수의 추이의 일 예를 나타내는 도이고, 이 도에 나타내듯이, 제1 및 제2슬롯은 패스수가 4, 제3 및 제4슬롯은 패스수가 2, 제5 및 제6슬롯은 패스수가 4개로 되는 것과 같이 패스수가 변동한 것으로 한다. 동도(b)는 이와 같은 패스수가 변동한 경우에 있어서, 상기한 제2슬롯의 정보심벌을 수신레이크합성하는 경우의 위상보정벡터생성부(35∼38)에서 각각 출력된 위상보정벡터(M2) 및 대응하는 인에이블신호에 대하여 설명하기 위한 도이다.

이 D2를 레이크합성하는 타이밍에 있어서는, 상기한 복소형매치드필터(10)로부터는 제3슬롯의 정보심벌(D3)이 출력되어 있고, 상기한 멀티패스선택부(12)에서는, 갱신된 2패스의 인에이블신호(ENBL3)가 출력되어 있다. 그렇지만, 상기한 레지스터(77)에서는 갱신전의 4패스의 인에이블신호(ENBL2)가 출력되어 있고, 레이크합성부(15)에는, 4패스의 인에이블신호가 출력되어 있다. 한편, 상기한 위상보정벡터생성부(35∼38)에 있어서는, 그 정보심벌블록(D2)의 전후에 위치하는 파일럿심벌블록(P2,P3)에서 산출된 위상오차를 사용하여, 위상보정벡터를 산출하는 것이지만, 상술한 바와 같이, 이 경우에는, P3에 대한 수신신호 중의 3번째 및 4번째의 패스의 수신신호는 검출되지 않는다. 따라서, 상기한 위상보정벡터생성부(37,38)에 있어서는, 도시하듯이, 상기한 3번째 및 4번째의 패스의 P3에 대응하는 위상오차벡터 대신에 기준전위(V_ref)를 사용하여 위상보정벡터(M2)를 산출하고, 상기한 위상보정부(40)에 입력되는 것으로 되어 있다.

다음에, 도 22(c)는, 상기한 4슬릿의 정보심벌(D4)에 대하여 레이크합성하는 경우에 대하여 설명하기 위한 도이다. 이 경우에는, 상기한 멀티패스선택부(12)에서 출력된 인에이블신호(ENBL5)는 갱신된 4패스의 인에이블신호로 되어 있지만, 상기한 레지스터(77)로부터는 갱신전의 2패스의 인에이블신호(ENBL4)가 출력된다. 따라서, 상기한 위상보정벡터생성부(35,36)로부터 도시하듯이 출력되는 패스1 및 패스2에 대응하는 위상보정벡터를 사용하여 위상보정연산이 실행되는 레이크합성부(15)에서 합성되는 것으로 된다. 또한, 상기한 위상보정벡터생성부(37,38)에 있어서는, 상기한 제4슬롯의 파일럿심벌블록(P4)에 대응하는 상기한 패스의 위상오차벡터가 산출되지 않으므로, 기준전위(V_ref)와 제5슬롯의 파일럿심벌블록(P5)에 대응하는 위상오차(E5)로부터 위상보정벡터(M4)가 산출되어 출력되는 것이지만, 그들의 출력은 위상보정연산에 사용되지 않는다.

이와 같이 하여, 수신패스의 변동이 있는 경우에 있어서도, 그것에 대응하여 레이크합성을 행할 수 있다.

(3.3 가산기(71,72))

다음에, 레이크합성부(15)에 있어서의 상기한 가산기(71,72)에 대하여 상세하게 설명한다. 도 23은, 이 가산기(71,72)의 구성을 나타내는 도이다. 이 가산기(71,72)는, 상기한 위상오차산출부(31∼34)에 있어서의 가산기(55,56)와 동일하게 적분동작을 실행하는 가산기로 되어 있다.

도 23에 있어서, INV1 및 INV2는, 모두 상술한 반전증폭기이고, 이 직렬로 접속된 제1의 반전증폭기(INV1)와 제2의 반전증폭기(INV2)에 의해, 상기한 도 4(c)에 나타낸 가감산회로가 구성되어 있다. C₁₁∼C₁₄및 C₃₁∼C₃₄는 상기한 제1의 반전증폭기(INV1)의 입력측으로 접속된 입력커패시턴스이고, C₂₁∼C₂₄및 C₄₁∼C₄₄는 상기한 제2의 반전증폭기(INV2)의 입력측에 접속된 입력커패시턴스이다.

또한, Cf₁및 Cf₂는, 각각, 상기한 제1의 반전증폭기(INV1) 및 제2의 반전증폭기(INV2)의 피드백커패시턴스, Cc는 상기한 제1의 반전증폭기(INV1)의 출력측과 상기한 제2의 반전증폭기(INV2)의 입력측의 사이에 접속되는 결합커패시턴스이다.

여기서, 상기한 각 입력커패시턴스(C₁₁∼C₄₄)는 모두 동일한 용량이고, 이들의 용량을 1로 했을 때에, 상기한 피드백커패시턴스(Cf₁,Cf₂) 및 결합커패시턴스(Cc)의 용량은 모두 4로 되어 있다.

또한, 스위치(SWu,SWv)는, 각각, 상기한 피드백커패시턴스(Cf₁,Cf₂)에 병렬로 접속된 리프레시용의 스위치이고, MUXb는, 상기한 결합커패시턴스(Cc)의 입력측을 상기한 제1의 반전증폭기(INV1)의 출력측과 기준전압(V_ref)에 선택하여 접속하기 위한 멀티플렉서이다. 그리고, 상기한 스위치(SWu,SWv) 및 멀티플렉서(MUXb)에는, 이 레이크합성부(15)의 리프레시를 제어하기 위한 리프레시신호(MULREF)가 제어신호로서 공급되어 있다.

DM1 및 DM2는 제1 및 제2의 신호입력단자이고, 상기한 위상보정부(40)의 출력이 이들 신호입력단자(DM1,DM2)에 접속되어 있다. 이 도 23에 나타내는 가산기가 I성분용의 가산기(71)일 때에는, 상기한 제1의 신호입력단자(DM1)에 상기한 위상보정부(40)에 있어서의 승산기(61)의 출력 DiMi가 입력되고, 상기한 제2의 신호입력단자(DM2)에 상기한 승산기(64)의 출력 DqMq이 입력된다.

한편, 이 가산기가 Q성분용의 가산기(72)일 때에는, 상기한 제1의 신호입력단자(DM1)에 상기한 승산기(62)의 출력 DqMi가 입력되고, 상기한 제2의 신호입력단자(DM2)에 상기한 승산기(63)의 출력 DiMq가 입력된다.

상기한 각 입력커패시턴스(C₁₁∼C₁₄),(C₂₁∼C₂₄),(C₃₁∼C₃₄),(C₄₁∼C₄₄)에는, 도시하듯이, 각각 2개씩의 입력스위치(SWl1∼SWt4)가 접속되어 있다. 각 입력커패시턴스(C₁₁∼C₄₄)에 각각 2개씩 접속되어 있는 입력스위치 중의 한편의 스위치(SWm1∼SWm4),(SWo1∼SWo4),(SWq1∼SWq4),(SWt1∼SWt4)는, 모두 기준전위(V_ref)로 접속되어 있다. 또한, 상기한 입력커패시턴스(C₁₁∼C₁₄:제1의 입력커패시턴스군)에 접속된 스위치(SWl1∼SWl4) 및 상기한 입력커패시턴스(C₂₁∼C₂₄:제2의 입력커패시턴스군)에 접속된 스위치(SWn1∼SWn4)는, 상기한 제1의 신호입력단자(DM1)에 접속되고, 상기한 입력커패시턴스(C₃₁∼C₃₄:제3의 입력커패시턴스군)에 접속된 입력스위치(SWp1∼SWp4) 및 상기한 입력커패시턴스(C₄₁∼C₄₄:제4의 입력커패시턴스군)에 접속된 입력스위치(SWs1∼SWs4)에는, 상기한 제2의 신호입력단자(DM2)가 접속되어 있다. 또한, 이들의 스위치가 오프상태로 되었을 때, 상기한 반전증폭기(INV1,INV2)의 출력은 오프상태로 되기 직전의 상태를 유지하고 있다.

그리고, 상기한 커패시턴스(C₁₁)에 접속된 스위치(SWl1)에는, 제어신호로서, ENBLP1*(반전MULREF)*MULCTL*(반전D1[7])이 공급되고, 스위치(SWm1)에는, (반전ENBLP1)+MULREF+(MULCTL*D1[7])이 공급되어 있다. 여기서, ENBLPx(x=1∼4)는, 상기한 멀티패스선택부(12)에서 출력되어 선택된 패스의 위치를 나타내는 신호를 40심벌만큼 지연한 인에이블신호, MULREF는 상기한 위상보정부(40)에 있어서의 승산기와 함께 이 가산기를 리프레시하기 위한 리프레시신호이고, MULCTLx(x=1∼4)는 상술한 각 패스(x)에 대응하는 위상보정연산을 실행하기 위한 타이밍신호, D1[7]은 이 제1의 신호입력단자로부터 입력되는 데이터의 사인부호이다.

또한, 스위치(SWl2)에는 ENBLP2*(반전MULREF)*MULCTL2*(반전D1[7]), 스위치(SWm2)에는 (반전ENBLP2)+MULREF+(MULCTL2*D1[7]), 스위치(SWl3)에는 ENBLP3*(반전MULREF)*MULCTL3*(반전D1[7]), 스위치(SWm3)에는 (반전ENBLP3)+MULREF+(MULCTL3* D1[7]), 스위치(SWl4)에는 ENBLP4*(반전MULREF)*MULCTL4*(반전D1[7]), 스위치(SWm4)에는 (반전ENBLP4)+MULREF+(MULCTL4*D1[7])이, 각각, 제어신호로서 인가되어 있다.

이것에 의해, 상기한 입력커패시턴스(C₁₁)에 접속된 스위치(SWl1) 및 스위치(SWm1)는 상기한 제1의 패스에 대응하는 제어신호(ENBLP1,MULCTL1)에 의해 제어되고, 상기한 입력커패시턴스(C₁₂)에 접속된 스위치(SWl2) 및 스위치(SWm2)는, 상기한 제2의 패스에 대응하는 제어신호(ENBLP2,MULCTL2)에 의해 제어되며, 이하 동일하게, 입력커패시턴스(C₁₃)에 접속된 스위치(SWl3,SWm3) 및 입력커패시턴스(C₁₄)에 접속된 스위치(SWl4,SWm4)는 각각, 제3 및 제4의 패스에 대응하여 제어된다.

상기한 제2의 반전증폭기(INV2)의 입력측에 접속된 제2의 입력커패시턴스군(C₂₁∼C₂₄)에 대하여는, 각각, 스위치(SWn1∼SWn4),(SWo1∼SWo4)가 접속되어 있다. 그리고, 각 스위치(SWn1∼SWn4)의 다른 쪽은, 상기한 제1의 신호입력단자(DM1)에 접속되고, 스위치(SWo1∼SWo4)의 다른 쪽은, 상기한 기준전위(V_ref)에 접속되어 있다. 그리고, 상기한 스위치(SWn1∼SWn4)에는, 각각, 대응하는 제어신호 ENBLP1*(반전MULREF)*MULCTL1*D1[7] ∼ ENBLP4*(반전MULREF)*MULCTL4*D1[7]이 공급되고 있고, 상기한 스위치(SWo1∼SWo4)에는, 대응하는 제어신호 (반전ENBLP1)+MULREF+(MULCTL1 *(반전D1[7])) ∼ (반전ENBLP4)+MULREF+(MULCTL4*(반전D1[7]))이 공급된다.

상기한 제1의 반전증폭기(INV1)의 입력측으로 접속된 제3의 입력커패시턴스군(C₃₁∼C₃₄)에는, 각각, 상기한 제2의 신호입력단자(DM2)에 접속된 스위치(SWp1∼SWp4) 중의 대응하는 스위치와, 상기한 기준전위(V_ref)에 접속된 스위치(SWq1∼SWq4) 중의 대응하는 하나의 스위치가 접속되어 있다. 그리고, 상기한 스위치(SWq1∼SWq4)에는, 각각, 제어신호 ENBLP1*(반전MULREF)*MULCTL1*(반전D2[7]) ∼ ENBLP4*(반전MULREF)*MULCTL4*(반전D2[7])이 공급되어 있고, 상기한 스위치(SWq1∼SWq4)에는, 각각, 제어신호 (반전ENBLP1)+MULREF+(MULCTL1*D2[7]) ∼ (반전ENBLP4)+ MUL REF+(MULCTL1*D2[7])이 공급되어 있다. 여기서, D2[7]은, 상기한 제2의 신호입력단자(DM2)로부터 입력된 데이터의 사인부호이다.

또한, 상기한 제2의 반전증폭기(INV2)의 입력측에 설치된 멀티플렉서(MUXb)의 한쪽의 입력단자에 접속된 제4의 입력커패시턴스군(C₄₁∼C₄₄)에는, 각각, 상기한 제2의 신호입력단자(DM2)에 접속된 스위치(SWs1∼SWs4) 중의 대응하는 스위치와, 상기한 기준전위(V_ref)에 접속된 스위치(SWt1∼SWt4) 중의 대응하는 스위치가 접속되어 있다. 그리고, 상기한 스위치(SWs1∼SWs4)에는, 각각, 제어신호 ENBLP1*(반전MULREF)*MULCTL1*D2[7] ∼ ENBLP4*(반전MULREF)*MULCTL4*D2[7]이 인가되어 있고, 상기한 스위치(SWt1∼SWt4)에는, 각각, 제어신호 (반전ENBLP1)+MULREF+(MULCTL1+(반전D2[7])) ∼(반전ENBLP4)+MULREF+(MULCTL4+(반전D2[7]))가 공급되어 있다.

상술한 바와 같이, 상기한 도 23에 나타낸 가산기가, 상기한 도 19에 나타낸 I성분용의 가산기(71)인지, 혹은, Q성분용의 가산기(72)인지에 따라서, 그 신호입력단자(DM1,DM2)에 인가된 신호가 다르고, I측일 때는, 제1의 신호입력단자(DM1)에 상기한 위상보정부(40)의 출력 중 DiMi가, 제2의 신호입력단자(DM2)에 DqMq가 입력된다. 그리고, 상기한 사인부호(D1[7])로서 상기한 Di에 대응하는 데이터의 MSB인 Di[7]이 사용되고, 사인부호(D2[7])로서 상기한 Dq에 대응하는 데이터의 MSB인 Dq[7]이 사용된다.

한편, 이 가산기가 Q측의 것일 때에는, 상기한 제1의 신호입력단자(DM1)에 상기한 위상보정부(40)의 출력 중의 DqMi가, 제2의 신호입력단자(DM2)에 DiMq가 입력된다. 그리고, 상기한 사인부호(D1[7])로서 상기한 Dq에 대응하는 데이터의 MSB인 Dq[7]이 사용되고, 상기한 사인부호(D2[7])로서 상기한 Di에 대응하는 데이터의 MSB를 반전한 데이터(반전Di[7])가 사용된다. 또한, 상기한 식(8)에 나타내듯이, 위상 보정된 수신신호의 직교성분(Q성분) Dqhat는, DqMi-DiMq로 표시되고, 제2항에 부(負)부호가 있으므로, 이 가산기가 Q측의 연산을 실시하는 가산기(72)일 때에는, 상기한 위상보정부(40)로부터 공급된 DiMq는, 상기한 도 19에 나타내듯이 그 극성을 반전한 형식으로 입력되어 있으므로, 반전Di[7]이 사용된다.

(3.3.1 통상동작시에 있어서의 동작)

리프레시(MULREF)가 「0」으로 되어 있는 통상동작시의 동작에 있어서 설명한다. 상술한 바와 같이, 이 도 23에 나타낸 가산기는, 상기한 도 19에 관하여 설명한 바와 같이, 위상 보정된 수신신호의 I성분을 합성하는 가산기(71) 혹은 Q성분을 합성하는 가산기(72)의 어느 것인 가로 사용된다.

I성분을 합성하는 가산기(71)로서 사용되고 있는 경우는, 상기한 위상보정부(40)로부터 순차출력된 각 패스에 대응하는 위상 보정된 부분합 DiMi 및 DqMq를 순차적으로 가산하여, 상기한 식(9)에 나타내는 레이크합성된 수신신호의 I성분을 산출한다.

한편, Q성분을 합성하는 가산기(72)로서 사용되고 있는 경우는, 상기한 위상보정부(40)로부터 순차적으로 출력된 각 패스에 대응하는 위상 보정된 부분합 DiMq 및 DqMi를 순차적으로 가산하고, 상기한 식(9)에 나타내는 레이크합성된 수신신호의 Q성분을 산출한다.

(3.3.1a I성분을 합성하는 가산기(71)인 경우)

먼저, 이 가산기가 상기한 I성분의 합성을 실시하는 가산기(71)로서 사용되고 있는 경우에 대하여 설명한다.

제어신호(MULCTLx(x=1∼4:x는 패스의 번호에 대응))는, 상기한 도 20에 관하여 설명한 바와 같이, 각각의 패스x에 대응한 위상보정연산을 실행하는 타이밍을 나타내는 신호이고, 1심벌기간의 전반부분에 있어서, MULCTL1, MULCTL2, MULCTL3, MULCTL4의 순으로 순차 구동되는 신호이다. 이 제어신호(MULCTLx)가 「0」일 때에는, 각 입력스위치(SWl1∼SWt4)는 모두 오프상태로 된다.

상기한 제어신호(MULCTLx)가 「1」(하이레벨)로 된 경우에 있어서, 상기한 사인부호(Di[7])가 「1」, 즉, (이 경우는 I측의 가산기(71)에 있으므로)Di가 부(負)일 때에는, 대응하는 스위치(SWlx,SWox)가 오프, 스위치(SWmx,SWnx)가 온으로 된다. 따라서, Di가 부(負)일 때는, 상기한 제1의 신호입력단자(DM1)에서 입력된 DiMi는, 상기한 제2의 입력커패시턴스군(C₂₁∼C₂₄) 중에서 대응하는 입력커패시턴스(C_2x)를 거쳐 상기한 제2의 반전증폭기(INV2)의 입력에 인가되고, 제1 및 제2의 반전증폭기(INV1,INV2)로 이루어진 가감산회로의 부(負)입력으로 된다.

한편, 상기한 제어신호(MULCTLx)가 「1」(하이레벨)로 된 경우에 있어서, 상기한 사인부호(D1[7])가 「0」, 즉, (이 경우는 I측의 가산기(71)에 있으므로) Di가 정(正)일 때는, 대응하는 스위치(SWlx,SWox)가 온이고, 스위치(SWmx,SWnx)가 오프로 된다. 따라서, Di가 정(正)일 때에는, 상기한 제1의 신호입력단자(DM1)에서 입력된 DiMi는, 상기한 제1의 입력커패시턴스군(C₁₁∼C₁₄) 중에서 대응하는 입력커패시턴스(C_1x)를 거쳐 상기한 제1의 반전증폭기(INV1)의 입력측으로 접속된 것으로 된다. 이것에 의해, 이 경우에는, DiMi는 상기한 반전증폭기(INV1,INV2)로 이루어진 가감산회로의 정(正)측의 입력으로 된다.

한편, 상기한 제1의 반전증폭기(INV1)의 입력측으로 접속된 제3의 입력커패시턴스군(C₃₁∼C₃₄) 및 상기한 제2의 반전증폭기(INV2)의 입력측으로 접속된 제4의 입력커패시턴스군(C₄₁∼C₄₄)에도, 상술한 경우와 동일하게 하여, 상기한 제2의 입력신호단자(DM2)로부터 입력된 위상 보정된 각 패스의 역확산신호(DqMq)가, 각각 대응하는 데이터(Dq)의 정부에 대응한 입력커패시턴스(C₃₁∼C₃₄) 혹은 입력커패시턴스(C₄₁∼C₄₄)에 인가된다.

이와 같이 하여, 상기한 제어신호(ENBLP1∼ENBLP4)가 순차적으로 구동되고 있는 것에 따르고, 대응하는 패스의 위상 보정된 역확산신호 DiMi가 Di의 정부에 따라서 대응하는 입력커패시턴스(C_1x) 혹은 입력커패시턴스(C_2x)에 인가되고, DqMq가 Dq의 정부에 따라서, 대응하는 입력커패시턴스(C_3x) 혹은 입력커패시턴스(C_4x)에 인가된다. 이것에 의해, 상기한 제어신호(ENBLP4)가 하이레벨로 되었을 때에, 상기한 제2의 반전증폭기(INV2)의 출력(out2)에는, 상기한 식(9)에 나타낸 레이크합성출력의 I성분(Dibar)이 출력된다.

(3.3.1b Q성분을 합성하는 가산기(72)인 경우)

이 가산기가 Q성분을 합성하는 가산기(72)로서 사용되고 있는 경우에는, 상기한 제1의 입력신호단자(DM1)에는 DqMi가 인가되고, 제2의 신호입력단자(DM2)에는 DiMq가 인가된다. 또한, D1[7]로서는 Dq의 사인부호(Dq[7])가 사용되고, D2[7]로서는 Di를 반전한 데이터의 사인부호(반전Di[7])가 사용된다.

상술한 경우와 동일하게, 상기한 제어신호(MULCTLx)가「0」일 때는, 상술한 경우와 동일하게 모든 입력스위치는 오프상태로 된다.

상기한 제어신호(MULCTLx)가 「1」로 된 경우에 있어서, 상기한 사인부호(D1[7])가 「1」, 즉, 대응하는 패스의 역확산된 신호데이터의 직교성분(Dq)이 부(負)일 때는, 상술한 경우와 동일하게, 대응하는 스위치(SWlx,SWox)가 오프, 스위치(SWmx,SWnx)가 온으로 되고, 제1의 신호입력단자(DM1)로부터 입력된 DqMi가 상기한 반전증폭기(INV1,INV2)로 이루어진 가감산회로가 부(負)입력으로 접속된다. 또한, 사인부호(D1[7])가 「0」 즉, Dq가 정(正)일 때는, 대응하는 스위치(SWlx,SWox)가 온, 대응하는 스위치(SWmx,SWnx)가 오프로 되고, DqMi가 상기한 가감산회로의 정(正)측으로 입력된다.

사인부호 D2[7](반전Di[7])이 「1」, 즉, 대응하는 패스의 역확산된 수신데이터의 I성분(Di)이 정(正)일 때는, 대응하는 스위치(SWpx,SWtx)가 오프, 스위치(SWqx,SWsx)가 온으로 되고, 제1의 신호입력단자(DM2)로부터 입력된 DiMq는 상기한 가감산회로의 부(負)입력으로 된다. 또한, 사인부호(D2[7])가 「0」일 때는, 대응하는 스위치(SWpx,SWtx)가 온, 스위치(SWqx,SWsx)가 오프로 되고, DqMi는 상기한 가감산회로의 정(正)측에 입력된다.

이와 같이 하여, 상기한 제어신호(ENBLP1∼ENBLP4)가 순차적으로 구동되는 것에 따라, 대응하는 패스의 위상 보정된 역확산신호 DqMi가 Dq의 정부에 따라서 대응하는 입력커패시턴스(C_1x) 혹은 입력커패시턴스(C_2x)에 인가되고, DiMq가 Di의 정부에 따라서, 대응하는 입력커패시턴스(C_3x) 혹은 입력커패시턴스(C_4x)에 인가된다. 이것에 의해, 상기한 제어신호(ENBLP4)가 하이레벨로 됐을 때에, 상기한 제2의 반전증폭기(INV2)의 출력(out2)에는, 상기한 식(10)에 나타내는 레이크합성출력의 Q성분(Dqbar)이 출력된다.

(3.3.2 리프레시 시의 동작)

그런데, 이 가산기의 리프레시 제어하는 리프레시신호(MULREF)가 「1」(하이레벨)일 때는, 상기한 스위치(SWlx,SWnx(x=1∼4))가 모두 오프로 되고, 상기한 스위치(SWmx,SWox)가 온으로 된다. 따라서, 입력커패시턴스(C₁₁∼C₁₄),(C21∼C₂₄)의 입력측으로 기준전위(V_ref)가 인가된다.

또한, 상기한 스위치(SWpx,SWsx)가 모두 오프로 되고, 상기한 스위치(SWqx,SWtx)가 온으로 된다. 따라서, 입력커패시턴스(C₃₁∼C₃₄),(C₄₁∼C₄₄)의 입력측에 기준전위(V_ref)가 인가된다.

더욱이, 상기한 피드백커패시턴스(Cf₁,Cf₂)에 각각 병렬로 접속된 스위치(SWu,SWv)도 온으로 되고, 상기한 멀티플렉서(MUXb)는, 기준전위(V_ref)측으로 접속된다.

따라서, 상술한 바와 같이, 각 커패시턴스에 있어서의 잔류전하가 해소되고, 리프레시가 실시된다. 이것에 의해, 항상 고정밀도의 연산을 실시할 수 있다. 또한, 이 리프레시의 타이밍은 상술한 도 20에 나타내고 있다.

(3.4 S/H회로(73,74))

상기한 S/H회로(73,74)의 일 구성예를 도 24에 나타낸다. 이 도에 나타내는 S/H회로는 상기한 도 4(a)에 나타낸 S/H회로에 리프레시 위한 구성을 부가한 것이다. 이 도에 있어서, INI/Q는 신호입력을 나타내고, 이 S/H회로가 상기한 I성분용의 가산기(71)의 출력에 접속되어 있는 S/H회로(73)인 경우에는 이 INI/Q에 상기한 레이크합성출력의 I성분이 입력되고, 상기한 Q성분용의 가산기(72)에 접속되어 있는 S/H회로(74)일 때에는 레이크합성출력의 Q성분이 입력되는 것으로 된다.

또한, 상기한 신호입력단자(INI/Q)와 입력커패시턴스(C₁)의 사이에 설치된 스위치(SWa)는 샘플링 스위치이고, 제어신호로서 (반전RCHREF)*RCHCTL이 인가되고 있다. 여기서, RCHREF는 이 S/H회로를 리프레시하기 위한 샘플홀더 리프레시 신호이고, RCHCTL은 샘플홀더신호이다. 또한, 상기한, 입력커패시턴스(C₁)의 입력측과 기준전위(V_ref)와의 사이에는 스위치(SWb)가 설치되어 있고, 또한, 반전증폭기(INV)의 입력측과 출력측의 사이에는 리프레시용의 스위치(SWr)가 설치되어 있다. 이들의 스위치(SWb,SWr)에는, 상기한 리프레시신호(RCHREF)가 인가되도록 되어 있다.

도 25는, 상기한 도 24에 나타낸 S/H회로의 동작을 설명하기 위한 타이밍도이다. 샘플홀더신호(RSHCTL)는 심벌에 동기한 신호이고, 상술한 도 20에 나타내듯이 패스4에 대응하는 승산제어신호(MULCTL4)와 동일한 타이밍으로 발생된 신호이다. 상기한 S/H회로의 리프레시(RSHREF)는, 상기한 샘플홀더신호(RSHCTL)가 하이레벨로 되기 전에 복수 칩의 기간동안 하이레벨로 되어 있다. 이것에 의해, 샘플홀드가 실시되기 전에 S/H회로의 리프레시 실행하는 것이 가능하다. 또한, 상기한 샘플홀더신호(RSHCTL)가 로우레벨로 된 후에, 상기한 위상보정부(40)에 있어서의 승산기(61,62) 및 상기한 레이크합성부(15)의 리프레시가 실시된다.

또한, 이 S/H회로(73,74)의 출력은, 그대로 아날로그신호의 형으로 출력되면, 동시에, 상기한 A/D변환기(75,76)에 있어서, 예컨대, 4비트의 디지털데이터로 변환되고, 데이터판정회로 등의 후속한 회로로 출력되고, 대응하는 처리가 실시되는 것으로 된다.

그리고, 이상의 설명에 있어서는, 수신하는 패스 수를 4, A/D변환된 디지털데이터의 비트 수를 8비트, 1슬롯에 포함되는 파일럿심벌수를 4, 정보심벌수를 36으로 하여 설명하였지만, 본 발명의 신호수신장치는, 이것의 수치예의 경우에 한정되는 것은 아니고, 그 외의 경우에 있어서도 동일하게 적용할 수 있다.

이상 상세하게 설명하듯이, 본 발명의 신호수신장치에 의하면, 정보심벌블록의 전후에 송신된 파일럿심벌블록의 수신신호에 포함되어 있는 위상오차의 평균치를 아날로그연산회로에 의해 산출하여 위상보정벡터를 생성하고, 디지털신호에 변환되어 지연된 상기한 정보심벌의 수신신호와 상기한 위상보정벡터를 아날로그형의 연산회로에 의해 승산하여 위상보정처리를 실행하고 있으므로, 디지털의 승산기가 아날로그와 디지털의 혼합승산기로 대치하여 고속, 고정밀도 또는 저소비전력의 위상보정블록을 제공할 수 있다.

또한, 리프레시 신호의 프레임구성에 대응한 타이밍으로 실시하기 때문에, 리프레시 시에 있어서의 연산을 대체하기 위한 복잡한 연산회로를 설치하는 것이 불필요하고, 회로규모를 크게 하지 않고, 고정밀도의 연산을 실행하는 것이 가능하다.

Claims (9)

1. 파일럿심벌블록과 정보심벌블록이 상호 번갈아 배치되어 송신된 스펙트럼확산통신방법에 있어서의 신호수신장치에 있어서, 직교검파된 수신신호를 역확산하는 매치드필터(10)와, 그 매치드필터로부터의 역확산출력 중, 수신전력이 큰 순서로 복수의 패스를 선택하는 멀티패스선택부(12)와, 상기한 멀티패스선택부에 의해 선택된 패스에 대응하는 역확산신호가 입력되는 위상보정블록(14)과, 상기한 위상보정수단으로부터 출력된 상기한 선택된 패스의 위상 보정된 역확산신호를 타이밍을 합하여 가산하는 레이크합성부(15)를 가지고, 상기한 위상보정블록(14)은, 상기한 매치드필터로부터 출력되는 상기한 선택된 패스의 역확산신호를 디지털데이터로 변환하는 A/D변환기(25)와, 그 A/D변환기의 출력을 저장하고, 소정시간 후에 독출하는 지연수단(20)과, 상기한 선택된 각 패스에 대응하여 설치되고, 각각, 상기한 패스의 상기한 파일럿심벌블록의 수신신호에 포함되어 있는 위상오차를 산출하는 아날로그연산회로에 의해 구성된 위상오차산출부(31∼34)와, 상기한 선택된 각 패스에 대응하여 설치되고, 연속하는 2개의 파일럿심벌블록의 수신신호로부터 대응하는 상기한 위상오차산출부에 의해 산출된 위상오차의 평균을 산출하는 아날로그연산회로에 의해 구성된 위상보정벡터생성부(35∼38)와, 상기한 각 위상보정벡터생성부로부터 출력된 위상보정벡터와, 상기한 지연수단으로부터 독출된 상기한 디지털데이터로 변환된 역확산신호를 승산하는 위상보정부(40)를 가지고 있는 것을 특징으로 하는 스펙트럼확산통신방법에 있어서의 신호수신장치.
2. 제1항에 있어서, 상기한 위상오차산출부(31∼34) 및 위상보정벡터생성부(35∼38)에 있어서의 아날로그연산회로는 리프레시 가능한 구성으로 되어 있고, 상기한 정보심벌블록의 최후의 정보심벌의 기간에 있어서, 상기한 위상보정벡터생성부(35∼38) 및 상기한 위상오차산출부의 리프레시가 실시되도록 되어 있는 것을 특징으로 하는 스펙트럼확산통신방법에 있어서의 신호수신장치.
3. 제2항에 있어서, 상기한 위상보정벡터생성부는, 그 리프레시의 후에, 상기한 위상오차산출부의 출력을 리로드(reload)하도록 되어 있는 것을 특징으로 하는 스펙트럼확산통신방법에 있어서의 신호수신장치.
4. 제3항에 있어서, 상기한 위상오차산출부의 출력이 상기한 위상보정벡터생성부에 리로드된 후에, 상기한 위상오차산출부가 리프레시되는 것을 특징으로 하는 스펙트럼확산통신방법에 있어서의 신호수신장치.
5. 제1항에 있어서, 송신신호의 확산율에 의해, 상기한 위상보정벡터생성부(35∼38) 및 상기한 위상오차산출부의 리프레시시간이 가변으로 되어 있는 것을 특징으로 하는 스펙트럼확산통신방법에 있어서의 신호수신장치.
6. 제1항에 있어서, 상기한 A/D변환기(25)는, 상기한 선택된 패스의 역확산신호로부터 디지털신호로의 변환을 시분할로 실행하도록 되어 있는 것을 특징으로 하는 스펙트럼확산통신방법에 있어서의 신호수신장치.
7. 제1항에 있어서, 상기한 위상보정부(40)는, 상기한 각 위상보정벡터생성부(35∼38)로부터 출력된 위상보정벡터와 상기한 지연수단으로부터 독출된 상기한 선택된 패스의 디지털신호로 변환된 역확산신호의 승산을 시분할로 실행하도록 되어 있는 것을 특징으로 하는 스펙트럼확산통신방법에 있어서의 신호수신장치.
8. 제1항에 있어서, 상기한 위상보정블록(14)은, 상기한 지연수단으로부터 독출된 디지털데이터를, 최상위비트가 정부(正負)의 부호를 나타내고, 다른 비트가 그 절대값을 나타내도록 변환하는 수단을 가지고, 그 변환하는 수단은, 상기한 지연수단으로부터 독출된 디지털데이터가 정(正)의 신호에 대응하는 데이터인 경우에는 그 최상위비트를 반전하고, 부(負)의 신호에 대응하는 데이터인 경우에는 그 전체 비트를 반전하는 수단과, 상기한 위상보정부에 있어서의 상기한 위상보정벡터와 그 디지털데이터의 승산회로에 부가된 수단에 있어서, 상기한 디지털데이터가 부(負)의 신호에 대응하는 데이터인 때에는 1을 가산하는 수단으로 이루어진 것을 특징으로 하는 스펙트럼확산통신방법에 있어서의 신호수신장치.
9. 제1항에 있어서, 상기한 위상보정벡터생성부(35∼38)는, 선택된 패스의 수가 최대패스의 수보다도 적은 때에는, 그 선택된 패스 이외의 패스에 대응하는 위상오차로서 기준전위(V_ref)를 입력하는 것에 의해 상기한 위상오차의 평균을 산출하도록 되어 있는 것을 특징으로 하는 스펙트럼확산통신방법에 있어서의 신호수신장치.