JP2002217787A - ディジタルフィルタ - Google Patents
ディジタルフィルタInfo
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 移動体通信システムの送受信機に用い、回路
規模を縮小できるディジタルフィルタを提供する。 【解決手段】 複数の系列からなるディジタルデータを
上位及び下位ビットに分割し、ディジタルデータの入力
速度を系列数倍したものの２倍の速度で時分割でフィル
タリング演算を行い、同一のディジタルデータから分割
されたデータのフィルタリング出力結果に対して合成処
理を行うことで系列別に前記ディジタルデータのフィル
タリング出力を得るディジタルフィルタとしたことによ
り、フィルタリング演算部の回路規模を縮小でき、ディ
ジタルフィルタの回路規模を縮小することができる。
規模を縮小できるディジタルフィルタを提供する。 【解決手段】 複数の系列からなるディジタルデータを
上位及び下位ビットに分割し、ディジタルデータの入力
速度を系列数倍したものの２倍の速度で時分割でフィル
タリング演算を行い、同一のディジタルデータから分割
されたデータのフィルタリング出力結果に対して合成処
理を行うことで系列別に前記ディジタルデータのフィル
タリング出力を得るディジタルフィルタとしたことによ
り、フィルタリング演算部の回路規模を縮小でき、ディ
ジタルフィルタの回路規模を縮小することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、移動体通信システ
ムの送受信機において用いられるディジタルフィルタに
係り、特に回路規模を縮小できるディジタルフィルタに
関する。
ムの送受信機において用いられるディジタルフィルタに
係り、特に回路規模を縮小できるディジタルフィルタに
関する。
【０００２】
【従来の技術】次世代の移動体通信システムの通信方式
であるＷ−ＣＤＭＡ（Wide-band CodeDivision Multipl
e Access）等で用いられているスペクトラム拡散通信で
は、受信機において受信した無線変調信号を復調するに
あたり、無線変調信号と逆拡散符合との相関演算を行
い、演算結果である相関出力の値に基づいて復調処理を
行っている。この相関演算を行う装置としてディジタル
フィルタが用いられており、例えばマッチドフィルタが
一般的に用いられている。
であるＷ−ＣＤＭＡ（Wide-band CodeDivision Multipl
e Access）等で用いられているスペクトラム拡散通信で
は、受信機において受信した無線変調信号を復調するに
あたり、無線変調信号と逆拡散符合との相関演算を行
い、演算結果である相関出力の値に基づいて復調処理を
行っている。この相関演算を行う装置としてディジタル
フィルタが用いられており、例えばマッチドフィルタが
一般的に用いられている。
【０００３】図１２は、従来のマッチドフィルタの構成
ブロック図である。図１２のマッチドフィルタは、複素
変調されたアナログ変調信号を受信し、デジタル変換し
た後、同相成分及び直交成分の相関演算を行い、各成分
の相関出力を出力するものである。また、図１２のマッ
チドフィルタは、３．８４Ｍｂｐｓの速度（チップレー
ト）で送信される４ビットデータのアナログ変調信号に
対し、４倍のサンプルレート、すなわち１５．３６ＭＨ
ｚでデジタル変換及び相関演算を行う。
ブロック図である。図１２のマッチドフィルタは、複素
変調されたアナログ変調信号を受信し、デジタル変換し
た後、同相成分及び直交成分の相関演算を行い、各成分
の相関出力を出力するものである。また、図１２のマッ
チドフィルタは、３．８４Ｍｂｐｓの速度（チップレー
ト）で送信される４ビットデータのアナログ変調信号に
対し、４倍のサンプルレート、すなわち１５．３６ＭＨ
ｚでデジタル変換及び相関演算を行う。
【０００４】受信機のアンテナ（図示せず）において受
信されたアナログ変調信号は、Ａ／Ｄ変換器（図示せ
ず）で同相成分（以下「Ｉ相」という）及び直交成分
（以下「Ｑ相」という）毎に１５．３６ＭＨｚの速度で
デジタル変換され、デジタルの受信データとしてそれぞ
れＩ相データレジスタ（図１２ではデータレジスタ１）
９０１、Ｑ相データレジスタ（図１２ではデータレジス
タ２）９０２に出力される。
信されたアナログ変調信号は、Ａ／Ｄ変換器（図示せ
ず）で同相成分（以下「Ｉ相」という）及び直交成分
（以下「Ｑ相」という）毎に１５．３６ＭＨｚの速度で
デジタル変換され、デジタルの受信データとしてそれぞ
れＩ相データレジスタ（図１２ではデータレジスタ１）
９０１、Ｑ相データレジスタ（図１２ではデータレジス
タ２）９０２に出力される。
【０００５】Ｉ相データレジスタ９０１及びＱ相データ
レジスタ９０２にはそれぞれ、１６ビットのレジスタが
２５６個設置されている。図１４は、データレジスタに
おける受信データの遷移動作について示した図である。
デジタル変換された受信データは、データレジスタに出
力されると、まずレジスタ１の０〜３ビット目のアドレ
スに格納される。新たな受信データがレジスタ１に格納
されると、これまでレジスタ１に格納されていた受信デ
ータは、図面右側のアドレスへそれぞれ４ビット分シフ
トする。すなわち０〜３ビット目のアドレスに格納され
ていた受信データは４〜７ビット目に、それ以降のアド
レスに格納されている受信データも順次右側に４ビット
ずつシフトしていく。
レジスタ９０２にはそれぞれ、１６ビットのレジスタが
２５６個設置されている。図１４は、データレジスタに
おける受信データの遷移動作について示した図である。
デジタル変換された受信データは、データレジスタに出
力されると、まずレジスタ１の０〜３ビット目のアドレ
スに格納される。新たな受信データがレジスタ１に格納
されると、これまでレジスタ１に格納されていた受信デ
ータは、図面右側のアドレスへそれぞれ４ビット分シフ
トする。すなわち０〜３ビット目のアドレスに格納され
ていた受信データは４〜７ビット目に、それ以降のアド
レスに格納されている受信データも順次右側に４ビット
ずつシフトしていく。
【０００６】レジスタ１の１２〜１５ビット目に格納さ
れている受信データは、新たに受信データがレジスタ１
に格納されると、次段のレジスタ２の０〜３ビット目に
シフトされると共に、積和演算部に出力される。他のレ
ジスタについても、同様の動作が行われ、受信データの
シフト及び積和演算部への出力が行われる。各レジスタ
から出力された受信データは一つにまとめられ、４＊２
５６＝１０２４ビットのデータとして積和演算部に出力
される。
れている受信データは、新たに受信データがレジスタ１
に格納されると、次段のレジスタ２の０〜３ビット目に
シフトされると共に、積和演算部に出力される。他のレ
ジスタについても、同様の動作が行われ、受信データの
シフト及び積和演算部への出力が行われる。各レジスタ
から出力された受信データは一つにまとめられ、４＊２
５６＝１０２４ビットのデータとして積和演算部に出力
される。
【０００７】すなわち、各レジスタは１６ビットのデー
タを格納できるため、１チップ分の受信データを格納で
き、受信データを順次シフトすることによってデータを
遅延化させている。またサンプルレートで順次受信デー
タが出力され、各レジスタの末尾４ビットに格納されて
いた受信データが積和演算部に出力されることで、チッ
プ毎の２５６個、すなわち１シンボル分の受信データが
サンプルタイミング毎に出力されることになる。
タを格納できるため、１チップ分の受信データを格納で
き、受信データを順次シフトすることによってデータを
遅延化させている。またサンプルレートで順次受信デー
タが出力され、各レジスタの末尾４ビットに格納されて
いた受信データが積和演算部に出力されることで、チッ
プ毎の２５６個、すなわち１シンボル分の受信データが
サンプルタイミング毎に出力されることになる。
【０００８】Ｔａｐ係数制御部９０３は、アナログ変調
信号の変調の際に用いられた拡散符号と同一の逆拡散符
号を各成分毎に１チップ分、すなわち１ビットずつチッ
プレートで生成し、Ｔａｐ係数レジスタ９０４及び９０
５の指定したアドレスに出力する。Ｔａｐ係数制御部９
０３はＩ相の逆拡散符号をＴａｐ係数レジスタ９０４
に、Ｑ相の逆拡散符号をＴａｐ係数レジスタ９０５にそ
れぞれ出力する。
信号の変調の際に用いられた拡散符号と同一の逆拡散符
号を各成分毎に１チップ分、すなわち１ビットずつチッ
プレートで生成し、Ｔａｐ係数レジスタ９０４及び９０
５の指定したアドレスに出力する。Ｔａｐ係数制御部９
０３はＩ相の逆拡散符号をＴａｐ係数レジスタ９０４
に、Ｑ相の逆拡散符号をＴａｐ係数レジスタ９０５にそ
れぞれ出力する。
【０００９】Ｔａｐ係数レジスタ９０４及び９０５はそ
れぞれ２５６ビットのレジスタで構成されており、Ｔａ
ｐ係数制御部９０３で生成、出力された逆拡散符号を指
定されたアドレスに１ビットずつ順次格納する。Ｔａｐ
係数レジスタ９０４及び９０５で格納された逆拡散符号
はサンプルレートで積和演算部に出力される。
れぞれ２５６ビットのレジスタで構成されており、Ｔａ
ｐ係数制御部９０３で生成、出力された逆拡散符号を指
定されたアドレスに１ビットずつ順次格納する。Ｔａｐ
係数レジスタ９０４及び９０５で格納された逆拡散符号
はサンプルレートで積和演算部に出力される。
【００１０】またＴａｐ係数制御部９０３は、２５６チ
ップ分の逆拡散符号を出力し終えると、Ｔａｐ係数レジ
スタ９０４及び９０５に対して格納している逆拡散符号
をリセットする制御命令を出力する。よってＴａｐ係数
レジスタ９０４及び９０５は、１シンボル相当の逆拡散
符号を１シンボルの間格納していることになる。
ップ分の逆拡散符号を出力し終えると、Ｔａｐ係数レジ
スタ９０４及び９０５に対して格納している逆拡散符号
をリセットする制御命令を出力する。よってＴａｐ係数
レジスタ９０４及び９０５は、１シンボル相当の逆拡散
符号を１シンボルの間格納していることになる。
【００１１】図１３は、Ｉ相の受信データ（図１３では
データＩ）と、Ｔａｐ係数制御部９０３で生成されるＩ
相の逆拡散符号（図１３ではコードＩ）のタイミングチ
ャート図である。図１３で示される通り、逆拡散符号は
チップタイミング毎に生成され、受信データはサンプル
タイミング毎に出力されることが分かる。尚、図１３で
はＩ相を例に示しているが、Ｑ相についても同様のタイ
ムチャート図となることはいうまでもない。
データＩ）と、Ｔａｐ係数制御部９０３で生成されるＩ
相の逆拡散符号（図１３ではコードＩ）のタイミングチ
ャート図である。図１３で示される通り、逆拡散符号は
チップタイミング毎に生成され、受信データはサンプル
タイミング毎に出力されることが分かる。尚、図１３で
はＩ相を例に示しているが、Ｑ相についても同様のタイ
ムチャート図となることはいうまでもない。
【００１２】Ｉ相データレジスタ９０１から出力された
２５６チップのＩ相の受信データは積和演算部９０６及
び９０８に、Ｑ相データレジスタ９０２から出力された
２５６チップのＱ相の受信データは積和演算部９０７及
び９０９に出力される。積和演算部９０６〜９０９は、
受信データとＴａｐ係数レジスタに格納された逆拡散符
号との積和演算を２５６チップ分、サンプルレートで行
う。すなわち積和演算部９０６ではＩ相の受信データ及
びＩ相の逆拡散符号、積和演算部９０７ではＱ相の受信
データ及びＩ相の逆拡散符号、積和演算部９０８ではＩ
相の受信データ及びＱ相の逆拡散符号、積和演算部９０
９ではＱ相の受信データ及びＱ相の逆拡散符号との積和
演算、すなわち相関演算が行われることになる。
２５６チップのＩ相の受信データは積和演算部９０６及
び９０８に、Ｑ相データレジスタ９０２から出力された
２５６チップのＱ相の受信データは積和演算部９０７及
び９０９に出力される。積和演算部９０６〜９０９は、
受信データとＴａｐ係数レジスタに格納された逆拡散符
号との積和演算を２５６チップ分、サンプルレートで行
う。すなわち積和演算部９０６ではＩ相の受信データ及
びＩ相の逆拡散符号、積和演算部９０７ではＱ相の受信
データ及びＩ相の逆拡散符号、積和演算部９０８ではＩ
相の受信データ及びＱ相の逆拡散符号、積和演算部９０
９ではＱ相の受信データ及びＱ相の逆拡散符号との積和
演算、すなわち相関演算が行われることになる。
【００１３】図１５は、積和演算部の構成ブロック図で
ある。それぞれの積和演算部は、乗算部１２０１と加算
部１２０２とから構成されている。乗算部１２０１は２
５６個の乗算器で構成され、それぞれの乗算器で各チッ
プ毎の受信データと逆拡散符号の乗算を行っている。
ある。それぞれの積和演算部は、乗算部１２０１と加算
部１２０２とから構成されている。乗算部１２０１は２
５６個の乗算器で構成され、それぞれの乗算器で各チッ
プ毎の受信データと逆拡散符号の乗算を行っている。
【００１４】図１６は、乗算部の構成ブロック図であ
り、入力箇所の数値はデータのビット数を示す。図１６
で示すように、各乗算器は４ビット＊１ビットの乗算を
行い、４ビットの乗算結果を出力するものであり、全て
の乗算結果は一つにまとめられ、１０２４ビットのデー
タとして加算部１２０２に出力される。
り、入力箇所の数値はデータのビット数を示す。図１６
で示すように、各乗算器は４ビット＊１ビットの乗算を
行い、４ビットの乗算結果を出力するものであり、全て
の乗算結果は一つにまとめられ、１０２４ビットのデー
タとして加算部１２０２に出力される。
【００１５】乗算部１２０１から出力された各チップ毎
の乗算結果は、加算部１２０２に出力され、乗算結果の
総和が求められる。図１７は、加算部の構成ブロック図
である。図１７で示されているように、加算部１２０２
は加算器を階層構造に配置したことによって、乗算結果
の総和を算出する構成となっている。乗算部１２０１か
ら出力された１０２４ビットの出力データは４ビットず
つに分割されて、１段目の加算器群に入力される。１段
目の加算器群は、４ビットの入力データに対して加算を
行い、５ビットのデータとして出力する加算器が１２８
個配置されている。各加算器は隣接する二つのチップタ
イミングの乗算結果を加算し、加算結果を２段目の加算
器群へ出力する。
の乗算結果は、加算部１２０２に出力され、乗算結果の
総和が求められる。図１７は、加算部の構成ブロック図
である。図１７で示されているように、加算部１２０２
は加算器を階層構造に配置したことによって、乗算結果
の総和を算出する構成となっている。乗算部１２０１か
ら出力された１０２４ビットの出力データは４ビットず
つに分割されて、１段目の加算器群に入力される。１段
目の加算器群は、４ビットの入力データに対して加算を
行い、５ビットのデータとして出力する加算器が１２８
個配置されている。各加算器は隣接する二つのチップタ
イミングの乗算結果を加算し、加算結果を２段目の加算
器群へ出力する。
【００１６】２段目の加算器群は、５ビットの入力デー
タに対して加算を行い、６ビットのデータとして出力す
る加算器が６４個配置されており、隣接する１段目の加
算器群中の２つの加算器から出力された加算結果同士を
加算する。加算部１２０２は以下、同様な構成の加算器
群を多段配置した構成からなり、最終段（８段目）の加
算器において、全ての乗算結果の総和、すなわち相関出
力を算出する。最終段の加算器は１１ビットの入力デー
タに対して加算を行い、１２ビットのデータとして出力
する加算器１個で構成される。尚、乗算部１２０１の各
乗算器、加算部１２０２の各加算器は、１５．３６ＭＨ
ｚの速度で動作する。
タに対して加算を行い、６ビットのデータとして出力す
る加算器が６４個配置されており、隣接する１段目の加
算器群中の２つの加算器から出力された加算結果同士を
加算する。加算部１２０２は以下、同様な構成の加算器
群を多段配置した構成からなり、最終段（８段目）の加
算器において、全ての乗算結果の総和、すなわち相関出
力を算出する。最終段の加算器は１１ビットの入力デー
タに対して加算を行い、１２ビットのデータとして出力
する加算器１個で構成される。尚、乗算部１２０１の各
乗算器、加算部１２０２の各加算器は、１５．３６ＭＨ
ｚの速度で動作する。
【００１７】上述した積和演算処理が積和演算部９０６
〜９０９においてそれぞれ行われ、サンプルタイミング
毎に４種類の相関出力が出力される。積和演算部９０６
〜９０９の相関出力は、複素演算部９１０に出力され、
各成分毎の相関出力波形が復調される。Ｉ相，Ｑ相の受
信データをそれぞれＤＩ、ＤＱ、Ｉ相、Ｑ相の逆拡散符
号をそれぞれＣＩ、ＣＱとすると、Ｉ相とＱ相の復調受
信データＴＩ、ＴＱは、下式の通りに表される。 ＴＩ＝ＤＩ＊ＣＩ＋ＤＱ＊ＣＱ …（１） ＴＱ＝ＤＱ＊ＣＩ−ＤＩ＊ＣＱ …（２）
〜９０９においてそれぞれ行われ、サンプルタイミング
毎に４種類の相関出力が出力される。積和演算部９０６
〜９０９の相関出力は、複素演算部９１０に出力され、
各成分毎の相関出力波形が復調される。Ｉ相，Ｑ相の受
信データをそれぞれＤＩ、ＤＱ、Ｉ相、Ｑ相の逆拡散符
号をそれぞれＣＩ、ＣＱとすると、Ｉ相とＱ相の復調受
信データＴＩ、ＴＱは、下式の通りに表される。 ＴＩ＝ＤＩ＊ＣＩ＋ＤＱ＊ＣＱ …（１） ＴＱ＝ＤＱ＊ＣＩ−ＤＩ＊ＣＱ …（２）
【００１８】（１）（２）式中の全ての項は、既に積和
演算部９０６〜９０９の乗算部において算出されてい
る。よって（１）（２）式で表される演算式を実現する
ため、複素演算部９０１は２個の加算器を用いて構成さ
れる。複素演算部９０１は１５．３６ＭＨｚの速度で
（１）（２）式の演算を実行することで複素演算を行っ
ている。
演算部９０６〜９０９の乗算部において算出されてい
る。よって（１）（２）式で表される演算式を実現する
ため、複素演算部９０１は２個の加算器を用いて構成さ
れる。複素演算部９０１は１５．３６ＭＨｚの速度で
（１）（２）式の演算を実行することで複素演算を行っ
ている。
【００１９】複素演算部９０１からサンプルレートで出
力される１シンボル分の各成分の相関出力に基づいてフ
ィルタリング、すなわち最適な受信タイミングを検出す
ることができる。この結果に基づいて、受信データの復
調及びＴａｐ係数制御部９０３における逆拡散符号の生
成タイミングのフィードバック処理等が行われる。
力される１シンボル分の各成分の相関出力に基づいてフ
ィルタリング、すなわち最適な受信タイミングを検出す
ることができる。この結果に基づいて、受信データの復
調及びＴａｐ係数制御部９０３における逆拡散符号の生
成タイミングのフィードバック処理等が行われる。
【００２０】
【発明が解決しようとする課題】しかしながら、上記従
来のディジタルフィルタでは、フィルタリング出力を行
うための乗算器及び加算器が多数必要となるため、ディ
ジタルフィルタの回路規模が増大するという問題点があ
った。特に乗算器及び加算器は長ビット数の演算を行う
ため、個々の回路規模が大きくなり、ディジタルフィル
タの回路全体に及ぼす影響は重大である。
来のディジタルフィルタでは、フィルタリング出力を行
うための乗算器及び加算器が多数必要となるため、ディ
ジタルフィルタの回路規模が増大するという問題点があ
った。特に乗算器及び加算器は長ビット数の演算を行う
ため、個々の回路規模が大きくなり、ディジタルフィル
タの回路全体に及ぼす影響は重大である。
【００２１】このような問題を解決する従来例として、
平成１１年８月３１日公開の特開平１１−２３９０４０
号「ディジタルフィルタおよび通信装置」（出願人：松
下電器産業株式会社、発明者：新出弘紀）が提案されて
いる。この従来例は、ｘ倍補間機能（ｘは自然数）を持
つディジタルフィルタにおいて、補間前のデータを入力
し、入力レートのｘ倍のレートでデータを時分割で分配
することでｘ倍補間を行い、各分配データに係数を乗算
し、それらのデータを加算することによってフィルタリ
ング出力を得るものであり、回路規模の削減及び消費電
力の低減を実現するものである。
平成１１年８月３１日公開の特開平１１−２３９０４０
号「ディジタルフィルタおよび通信装置」（出願人：松
下電器産業株式会社、発明者：新出弘紀）が提案されて
いる。この従来例は、ｘ倍補間機能（ｘは自然数）を持
つディジタルフィルタにおいて、補間前のデータを入力
し、入力レートのｘ倍のレートでデータを時分割で分配
することでｘ倍補間を行い、各分配データに係数を乗算
し、それらのデータを加算することによってフィルタリ
ング出力を得るものであり、回路規模の削減及び消費電
力の低減を実現するものである。
【００２２】しかし、上記従来例のディジタルフィルタ
では、２系列のデータを多重化し、それぞれの系列につ
いて時分割でデータを分配するような構成が示されてい
るが、乗算器及び加算器の個数を減らすことによる回路
規模の削減にとどまっており、回路規模を十分に削減し
ているとはいえない。
では、２系列のデータを多重化し、それぞれの系列につ
いて時分割でデータを分配するような構成が示されてい
るが、乗算器及び加算器の個数を減らすことによる回路
規模の削減にとどまっており、回路規模を十分に削減し
ているとはいえない。
【００２３】本発明は上記実情に鑑みて為されたもの
で、複数系列のディジタルデータに対してフィルタリン
グ出力を行い、回路規模を縮小できるディジタルフィル
タを提供することを目的とする。
で、複数系列のディジタルデータに対してフィルタリン
グ出力を行い、回路規模を縮小できるディジタルフィル
タを提供することを目的とする。
【００２４】
【課題を解決するための手段】上記従来例の問題点を解
決するための本発明は、複数系列からなるディジタルデ
ータについてフィルタリング出力を行うディジタルフィ
ルタにおいて、ディジタルデータを系列毎にそれぞれ複
数のデータに分割し、ディジタルデータの入力速度を系
列数倍したものの分割数倍の速度で時分割にフィルタリ
ング演算を行い、同一のディジタルデータから分割され
たデータのフィルタリング出力結果に対して合成処理を
行い、合成処理結果に基づいて系列別にディジタルデー
タのフィルタリング出力を得るディジタルフィルタであ
り、ディジタルフィルタの回路規模を縮小することがで
きる。
決するための本発明は、複数系列からなるディジタルデ
ータについてフィルタリング出力を行うディジタルフィ
ルタにおいて、ディジタルデータを系列毎にそれぞれ複
数のデータに分割し、ディジタルデータの入力速度を系
列数倍したものの分割数倍の速度で時分割にフィルタリ
ング演算を行い、同一のディジタルデータから分割され
たデータのフィルタリング出力結果に対して合成処理を
行い、合成処理結果に基づいて系列別にディジタルデー
タのフィルタリング出力を得るディジタルフィルタであ
り、ディジタルフィルタの回路規模を縮小することがで
きる。
【００２５】また、本発明は、１種類の拡散符号でスペ
クトラム拡散変調された同相成分及び直交成分のアナロ
グ信号を規定のサンプルレートでディジタル変換するこ
とで得られる同相成分及び直交成分の受信データをそれ
ぞれ複数に分割し、分割データとしてサンプルレートを
２倍し、さらに分割数倍した速度で時分割に出力するデ
ータ分割部と、データ分割部から出力される分割データ
を格納し、格納された分割データを前記サンプルレート
を２倍し、さらに分割数倍した速度でチップ毎に時分割
に出力するデータ格納部と、拡散符号と同一の逆拡散符
号をチップ単位で生成し、出力する逆拡散符号生成部
と、複数の乗算器及び加算器で構成され、データ格納部
から出力された分割データ及び逆拡散符号生成部から出
力された逆拡散符号との積和演算を、前記サンプルレー
トを２倍し、さらに分割数倍した速度で時分割に行い、
相関演算結果として出力する相関演算部と、相関演算部
から出力された分割データの相関演算結果のうち、同一
の受信データを源とする分割データの相関演算結果同士
を合成し、サンプルタイミング毎の同相成分及び直交成
分の受信データの相関出力を行うデータ復元部とを有す
るマッチドフィルタであり、１種類の拡散符号で拡散変
調された同相成分及び直交成分の受信データの相関演算
を行うマッチドフィルタの回路規模を縮小できる。
クトラム拡散変調された同相成分及び直交成分のアナロ
グ信号を規定のサンプルレートでディジタル変換するこ
とで得られる同相成分及び直交成分の受信データをそれ
ぞれ複数に分割し、分割データとしてサンプルレートを
２倍し、さらに分割数倍した速度で時分割に出力するデ
ータ分割部と、データ分割部から出力される分割データ
を格納し、格納された分割データを前記サンプルレート
を２倍し、さらに分割数倍した速度でチップ毎に時分割
に出力するデータ格納部と、拡散符号と同一の逆拡散符
号をチップ単位で生成し、出力する逆拡散符号生成部
と、複数の乗算器及び加算器で構成され、データ格納部
から出力された分割データ及び逆拡散符号生成部から出
力された逆拡散符号との積和演算を、前記サンプルレー
トを２倍し、さらに分割数倍した速度で時分割に行い、
相関演算結果として出力する相関演算部と、相関演算部
から出力された分割データの相関演算結果のうち、同一
の受信データを源とする分割データの相関演算結果同士
を合成し、サンプルタイミング毎の同相成分及び直交成
分の受信データの相関出力を行うデータ復元部とを有す
るマッチドフィルタであり、１種類の拡散符号で拡散変
調された同相成分及び直交成分の受信データの相関演算
を行うマッチドフィルタの回路規模を縮小できる。
【００２６】また、本発明は、同相成分及び直交成分の
拡散符号によりスペクトラム拡散変調された同相成分及
び直交成分のアナログ信号を規定のサンプルレートでデ
ィジタル変換することで得られる同相成分及び直交成分
の受信データをそれぞれ複数に分割し、分割データとし
てサンプルレートを２倍し、さらに分割数倍した速度で
時分割に出力するデータ分割部と、データ分割部から出
力される分割データを格納し、格納された分割データを
前記サンプルレートを２倍し、さらに分割数倍した速度
でチップ毎に時分割に出力するデータ格納部と、同相成
分及び直交成分の拡散符号とそれぞれ同一である、同相
成分及び直交成分の逆拡散符号をチップ単位で生成し、
出力する逆拡散符号生成部と、複数の乗算器及び加算器
で構成され、データ格納部から出力された分割データ及
び逆拡散符号生成部から出力された同相成分の逆拡散符
号との積和演算を、サンプルレートを２倍し、さらに分
割数倍した速度で時分割に行い、相関演算結果として出
力する同相成分相関演算部と、複数の乗算器及び加算器
で構成され、データ格納部から出力された分割データ及
び逆拡散符号生成部から出力された前記直交成分の逆拡
散符号との積和演算を、サンプルレートを２倍し、さら
に分割数倍した速度で時分割に行い、相関演算結果とし
て出力する直交成分相関演算部と、同相成分相関演算部
及び直交成分相関演算部から出力された分割データの相
関演算結果のうち、同一の受信データを源とする分割デ
ータの相関演算結果同士を合成し、合成結果を受信デー
タの相関演算結果として出力するデータ復元部と、デー
タ復元部から出力された受信データの相関演算結果に基
づいて複素演算を行い、サンプルタイミング毎の同相成
分及び直交成分の受信データの相関出力を行う複素演算
部とを有するマッチドフィルタであり、複素変調された
同相成分及び直交成分の受信データの相関演算を行うマ
ッチドフィルタの回路規模を縮小できる。
拡散符号によりスペクトラム拡散変調された同相成分及
び直交成分のアナログ信号を規定のサンプルレートでデ
ィジタル変換することで得られる同相成分及び直交成分
の受信データをそれぞれ複数に分割し、分割データとし
てサンプルレートを２倍し、さらに分割数倍した速度で
時分割に出力するデータ分割部と、データ分割部から出
力される分割データを格納し、格納された分割データを
前記サンプルレートを２倍し、さらに分割数倍した速度
でチップ毎に時分割に出力するデータ格納部と、同相成
分及び直交成分の拡散符号とそれぞれ同一である、同相
成分及び直交成分の逆拡散符号をチップ単位で生成し、
出力する逆拡散符号生成部と、複数の乗算器及び加算器
で構成され、データ格納部から出力された分割データ及
び逆拡散符号生成部から出力された同相成分の逆拡散符
号との積和演算を、サンプルレートを２倍し、さらに分
割数倍した速度で時分割に行い、相関演算結果として出
力する同相成分相関演算部と、複数の乗算器及び加算器
で構成され、データ格納部から出力された分割データ及
び逆拡散符号生成部から出力された前記直交成分の逆拡
散符号との積和演算を、サンプルレートを２倍し、さら
に分割数倍した速度で時分割に行い、相関演算結果とし
て出力する直交成分相関演算部と、同相成分相関演算部
及び直交成分相関演算部から出力された分割データの相
関演算結果のうち、同一の受信データを源とする分割デ
ータの相関演算結果同士を合成し、合成結果を受信デー
タの相関演算結果として出力するデータ復元部と、デー
タ復元部から出力された受信データの相関演算結果に基
づいて複素演算を行い、サンプルタイミング毎の同相成
分及び直交成分の受信データの相関出力を行う複素演算
部とを有するマッチドフィルタであり、複素変調された
同相成分及び直交成分の受信データの相関演算を行うマ
ッチドフィルタの回路規模を縮小できる。
【００２７】また、本発明は、同相成分及び直交成分の
拡散符号によりスペクトラム拡散変調された同相成分及
び直交成分のアナログ信号を規定のサンプルレートでデ
ィジタル変換することで得られる同相成分及び直交成分
の受信データをそれぞれ複数に分割し、分割データとし
てサンプルレートを２倍し、さらに分割数倍した速度で
時分割に出力するデータ分割部と、データ分割部から出
力される分割データを格納し、格納された分割データを
サンプルレートを２倍し、さらに分割数倍した速度でチ
ップ毎に時分割に出力するデータ格納部と、同相成分及
び直交成分の拡散符号とそれぞれ同一である、同相成分
及び直交成分の逆拡散符号をチップ単位で生成し、出力
する逆拡散符号生成部と、複数の乗算器及び加算器で構
成され、データ格納部から出力された分割データ及び逆
拡散符号生成部から出力された同相成分及び直交成分の
逆拡散符号との積和演算を、サンプルレートを２倍し、
さらに分割数倍した速度の２倍で時分割に行い、相関演
算結果として出力する相関演算部と、相関演算部から出
力された分割データの相関演算結果のうち、同一の受信
データを源とし、且つ同一成分の逆拡散符号によって相
関演算が行われた相関演算結果同士を前記速度で合成
し、合成結果を受信データの相関演算結果として出力す
るデータ復元部と、データ復元部から出力された受信デ
ータの相関演算結果に基づいて複素演算を行い、サンプ
ルタイミング毎の同相成分及び直交成分の受信データの
相関出力を行う複素演算部とを有するマッチドフィルタ
であり、複素変調された同相成分及び直交成分の受信デ
ータの相関演算を行うマッチドフィルタの回路規模を一
層縮小できる。
拡散符号によりスペクトラム拡散変調された同相成分及
び直交成分のアナログ信号を規定のサンプルレートでデ
ィジタル変換することで得られる同相成分及び直交成分
の受信データをそれぞれ複数に分割し、分割データとし
てサンプルレートを２倍し、さらに分割数倍した速度で
時分割に出力するデータ分割部と、データ分割部から出
力される分割データを格納し、格納された分割データを
サンプルレートを２倍し、さらに分割数倍した速度でチ
ップ毎に時分割に出力するデータ格納部と、同相成分及
び直交成分の拡散符号とそれぞれ同一である、同相成分
及び直交成分の逆拡散符号をチップ単位で生成し、出力
する逆拡散符号生成部と、複数の乗算器及び加算器で構
成され、データ格納部から出力された分割データ及び逆
拡散符号生成部から出力された同相成分及び直交成分の
逆拡散符号との積和演算を、サンプルレートを２倍し、
さらに分割数倍した速度の２倍で時分割に行い、相関演
算結果として出力する相関演算部と、相関演算部から出
力された分割データの相関演算結果のうち、同一の受信
データを源とし、且つ同一成分の逆拡散符号によって相
関演算が行われた相関演算結果同士を前記速度で合成
し、合成結果を受信データの相関演算結果として出力す
るデータ復元部と、データ復元部から出力された受信デ
ータの相関演算結果に基づいて複素演算を行い、サンプ
ルタイミング毎の同相成分及び直交成分の受信データの
相関出力を行う複素演算部とを有するマッチドフィルタ
であり、複素変調された同相成分及び直交成分の受信デ
ータの相関演算を行うマッチドフィルタの回路規模を一
層縮小できる。
【００２８】尚、本発明に係るマッチドフィルタでは、
受信データを上位ビット及び下位ビットにビット単位で
分割することが好適である。
受信データを上位ビット及び下位ビットにビット単位で
分割することが好適である。
【００２９】また、上述したマッチドフィルタを用い、
得られたサンプルタイミング毎の同相成分及び直交成分
の相関出力に基づいて、スペクトラム拡散変調された同
相成分及び直交成分のアナログ信号の復調処理を行うこ
とを特徴とするＣＤＭＡ通信用受信機であり、ＣＤＭＡ
通信用受信機の回路規模を縮小できる。
得られたサンプルタイミング毎の同相成分及び直交成分
の相関出力に基づいて、スペクトラム拡散変調された同
相成分及び直交成分のアナログ信号の復調処理を行うこ
とを特徴とするＣＤＭＡ通信用受信機であり、ＣＤＭＡ
通信用受信機の回路規模を縮小できる。
【００３０】
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら説明する。本発明の実施の形態に係るデ
ィジタルフィルタは、スペクトラム拡散変調された同相
成分及び直交成分のアナログ信号に対して規定のサンプ
ルレートでデジタル変換した同相成分及び直交成分の受
信データをそれぞれビット単位で複数のデータ単位に分
割し、分割した各成分の受信データと逆拡散符号の積和
演算をサンプルレートを２倍し、さらに分割数倍した速
度で時分割で行い、得られた積和演算結果のうち分割さ
れたもの同士を合成して各成分毎にサンプルタイミング
毎の積和演算結果として出力するものであり、これによ
り積和演算部分で扱う受信データのビット数を低減でき
るため積和演算部分の回路規模を縮小でき、ディジタル
フィルタ全体の回路規模を縮小することができる。
を参照しながら説明する。本発明の実施の形態に係るデ
ィジタルフィルタは、スペクトラム拡散変調された同相
成分及び直交成分のアナログ信号に対して規定のサンプ
ルレートでデジタル変換した同相成分及び直交成分の受
信データをそれぞれビット単位で複数のデータ単位に分
割し、分割した各成分の受信データと逆拡散符号の積和
演算をサンプルレートを２倍し、さらに分割数倍した速
度で時分割で行い、得られた積和演算結果のうち分割さ
れたもの同士を合成して各成分毎にサンプルタイミング
毎の積和演算結果として出力するものであり、これによ
り積和演算部分で扱う受信データのビット数を低減でき
るため積和演算部分の回路規模を縮小でき、ディジタル
フィルタ全体の回路規模を縮小することができる。
【００３１】本発明のディジタルフィルタの構成及び動
作について、マッチドフィルタを例にとって説明する。
本発明の第１の実施の形態に係るマッチドフィルタの構
成について、図１及び図４〜図５を用いて説明する。図
１は、本発明の第１の実施の形態（以下、実施の形態１
という）に係るマッチドフィルタの構成ブロック図であ
る。図１のマッチドフィルタは、単一の拡散符号で変調
された同相成分及び直交成分のアナログ変調信号を受信
し、デジタル変換した後、各成分の相関演算を行い、演
算結果を相関出力するものである。
作について、マッチドフィルタを例にとって説明する。
本発明の第１の実施の形態に係るマッチドフィルタの構
成について、図１及び図４〜図５を用いて説明する。図
１は、本発明の第１の実施の形態（以下、実施の形態１
という）に係るマッチドフィルタの構成ブロック図であ
る。図１のマッチドフィルタは、単一の拡散符号で変調
された同相成分及び直交成分のアナログ変調信号を受信
し、デジタル変換した後、各成分の相関演算を行い、演
算結果を相関出力するものである。
【００３２】また、図１のマッチドフィルタは、チップ
レート３．８４Ｍｂｐｓで送信される４ビットデータの
アナログ変調信号に対し、４倍のサンプルレート、すな
わち１５．３６ＭＨｚでデジタル変換及び相関出力を行
う。図４は、本発明の実施の形態１に係るマッチドフィ
ルタにおける、積和演算部の構成ブロック図である。ま
た、図５は、積和演算部内の加算部の構成ブロック図で
ある。
レート３．８４Ｍｂｐｓで送信される４ビットデータの
アナログ変調信号に対し、４倍のサンプルレート、すな
わち１５．３６ＭＨｚでデジタル変換及び相関出力を行
う。図４は、本発明の実施の形態１に係るマッチドフィ
ルタにおける、積和演算部の構成ブロック図である。ま
た、図５は、積和演算部内の加算部の構成ブロック図で
ある。
【００３３】本発明の実施の形態１に係るマッチドフィ
ルタは、データ分割部１０１と、データレジスタ１０２
と、Ｔａｐ係数制御部１０３と、Ｔａｐ係数レジスタ１
０４と、積和演算部１０５と、データ復元部１０６とか
ら構成される。また積和演算部１０５は、乗算部４０１
と、加算部４０２とから構成されている。
ルタは、データ分割部１０１と、データレジスタ１０２
と、Ｔａｐ係数制御部１０３と、Ｔａｐ係数レジスタ１
０４と、積和演算部１０５と、データ復元部１０６とか
ら構成される。また積和演算部１０５は、乗算部４０１
と、加算部４０２とから構成されている。
【００３４】データ分割部１０１は、Ａ／Ｄ変換器（図
示せず）で変換された４ビットのＩ相及びＱ相のディジ
タル受信データについてそれぞれ、上位２ビット及び下
位２ビットに分割して、６１．４４ＭＨｚの速度で分割
した受信データ毎に時分割で、交互にデータレジスタ１
０２に出力する。データ分割部１０１はデータ分割カウ
ンタ（図示せず）で生成されるカウンタ数に基づいて、
分割する受信データを決定する。
示せず）で変換された４ビットのＩ相及びＱ相のディジ
タル受信データについてそれぞれ、上位２ビット及び下
位２ビットに分割して、６１．４４ＭＨｚの速度で分割
した受信データ毎に時分割で、交互にデータレジスタ１
０２に出力する。データ分割部１０１はデータ分割カウ
ンタ（図示せず）で生成されるカウンタ数に基づいて、
分割する受信データを決定する。
【００３５】データレジスタ１０２は、３２ビット長の
レジスタが２５６個設けられており、各レジスタにおい
てＩ相及びＱ相の受信データを１チップ分格納し、デー
タレジスタ１０２全体で１シンボル分の受信データを格
納できる。また、データレジスタ１０２は、６１．４４
ＭＨｚの速度で各レジスタから２ビットずつ受信データ
を積和演算部１０５に出力する。
レジスタが２５６個設けられており、各レジスタにおい
てＩ相及びＱ相の受信データを１チップ分格納し、デー
タレジスタ１０２全体で１シンボル分の受信データを格
納できる。また、データレジスタ１０２は、６１．４４
ＭＨｚの速度で各レジスタから２ビットずつ受信データ
を積和演算部１０５に出力する。
【００３６】Ｔａｐ係数制御部１０３は、アナログ変調
信号の変調の際に用いられた拡散符号と同一の逆拡散符
号を１チップ分、すなわち１ビットずつ、３．８４ＭＨ
ｚの速度で生成し、Ｔａｐ係数レジスタ１０４の指定し
たアドレスに出力する。Ｔａｐ係数レジスタ１０４は、
２５６ビット長のレジスタを有し、Ｔａｐ係数制御部１
０３で生成された逆拡散符号を２５６チップ、すなわち
１シンボル分格納し、積和演算部１０５に１５．３６Ｍ
Ｈｚの速度で出力する。本発明の実施の形態１のマッチ
ドフィルタにおいて、Ｔａｐ係数制御部１０３及びＴａ
ｐ係数レジスタ１０４の代わりに、あらかじめ逆拡散符
号を１シンボル分複数種記憶しておき、積和演算部１０
５に出力するような装置で置き換えてもよい。
信号の変調の際に用いられた拡散符号と同一の逆拡散符
号を１チップ分、すなわち１ビットずつ、３．８４ＭＨ
ｚの速度で生成し、Ｔａｐ係数レジスタ１０４の指定し
たアドレスに出力する。Ｔａｐ係数レジスタ１０４は、
２５６ビット長のレジスタを有し、Ｔａｐ係数制御部１
０３で生成された逆拡散符号を２５６チップ、すなわち
１シンボル分格納し、積和演算部１０５に１５．３６Ｍ
Ｈｚの速度で出力する。本発明の実施の形態１のマッチ
ドフィルタにおいて、Ｔａｐ係数制御部１０３及びＴａ
ｐ係数レジスタ１０４の代わりに、あらかじめ逆拡散符
号を１シンボル分複数種記憶しておき、積和演算部１０
５に出力するような装置で置き換えてもよい。
【００３７】積和演算部１０５は、データレジスタ１０
２から出力された各チップ毎の各成分の分割された受信
データと、Ｔａｐ係数レジスタ１０４から出力された逆
拡散符号との乗算及び乗算結果の加算を行うことで相関
演算を行い、サンプルタイミング毎の各成分の分割され
た受信データに対する相関出力を６１．４４ＭＨｚの速
度でデータ復元部１０６に出力する。図４で表されてい
るように、積和演算部１０５は乗算部４０１と加算部４
０２とから構成されている。乗算部４０１は２ビット＊
１ビットの乗算を行う乗算器が２５６個設けられてお
り、それぞれの乗算器で１チップ毎の分割された受信デ
ータ及び逆拡散符号との乗算を行う。各乗算器の乗算結
果は一つにまとめられ、５１２ビットのデータとして加
算部４０２に出力される。
２から出力された各チップ毎の各成分の分割された受信
データと、Ｔａｐ係数レジスタ１０４から出力された逆
拡散符号との乗算及び乗算結果の加算を行うことで相関
演算を行い、サンプルタイミング毎の各成分の分割され
た受信データに対する相関出力を６１．４４ＭＨｚの速
度でデータ復元部１０６に出力する。図４で表されてい
るように、積和演算部１０５は乗算部４０１と加算部４
０２とから構成されている。乗算部４０１は２ビット＊
１ビットの乗算を行う乗算器が２５６個設けられてお
り、それぞれの乗算器で１チップ毎の分割された受信デ
ータ及び逆拡散符号との乗算を行う。各乗算器の乗算結
果は一つにまとめられ、５１２ビットのデータとして加
算部４０２に出力される。
【００３８】加算部４０２は、図５で示されているよう
に、加算器を階層構造に配置したことによって、乗算結
果の総和を算出する構成となっている。乗算部４０１か
ら出力された５１２ビットの出力データは２ビットずつ
に分割されて、１段目の加算器群に入力される。１段目
の加算器群は、２ビットの入力データに対して加算を行
い、３ビットのデータとして出力する加算器が１２８個
配置されている。各加算器は隣接する二つのチップタイ
ミングの乗算結果を加算し、加算結果を２段目の加算器
群へ出力する。
に、加算器を階層構造に配置したことによって、乗算結
果の総和を算出する構成となっている。乗算部４０１か
ら出力された５１２ビットの出力データは２ビットずつ
に分割されて、１段目の加算器群に入力される。１段目
の加算器群は、２ビットの入力データに対して加算を行
い、３ビットのデータとして出力する加算器が１２８個
配置されている。各加算器は隣接する二つのチップタイ
ミングの乗算結果を加算し、加算結果を２段目の加算器
群へ出力する。
【００３９】２段目の加算器群は、３ビットの入力デー
タに対して加算を行い、４ビットのデータとして出力す
る加算器が６４個配置されており、隣接する１段目の加
算器群中の２つの加算器から出力された加算結果同士を
加算する。加算部４０２は以下、同様な構成の加算器群
を多段配置した構成からなり、最終段（８段目）の加算
器において、全ての乗算結果の総和、すなわち相関出力
を算出する。最終段の加算器は９ビットの入力データに
対して加算を行い、１０ビットのデータとして出力する
加算器１個で構成される。本発明の実施の形態１のマッ
チドフィルタにおいて、乗算部４０１の各乗算器、加算
部４０２の各加算器も６１．４４ＭＨｚの速度で動作す
る。
タに対して加算を行い、４ビットのデータとして出力す
る加算器が６４個配置されており、隣接する１段目の加
算器群中の２つの加算器から出力された加算結果同士を
加算する。加算部４０２は以下、同様な構成の加算器群
を多段配置した構成からなり、最終段（８段目）の加算
器において、全ての乗算結果の総和、すなわち相関出力
を算出する。最終段の加算器は９ビットの入力データに
対して加算を行い、１０ビットのデータとして出力する
加算器１個で構成される。本発明の実施の形態１のマッ
チドフィルタにおいて、乗算部４０１の各乗算器、加算
部４０２の各加算器も６１．４４ＭＨｚの速度で動作す
る。
【００４０】データ復元部１０６は、積和演算部１０５
から出力された、サンプルタイミング毎の各成分の分割
された受信データの相関出力を合成して、受信データの
相関出力として成分別に出力する。データ復元部１０６
は、３０．７２ＭＨｚの速度で分割された受信データの
相関出力の合成を行う。
から出力された、サンプルタイミング毎の各成分の分割
された受信データの相関出力を合成して、受信データの
相関出力として成分別に出力する。データ復元部１０６
は、３０．７２ＭＨｚの速度で分割された受信データの
相関出力の合成を行う。
【００４１】次に、本発明の実施の形態１のマッチドフ
ィルタの動作について図１〜図７を用いて説明する。受
信機のアンテナ（図示せず）において受信された４ビッ
トのアナログ変調信号は、Ａ／Ｄ変換器（図示せず）で
Ｉ相及びＱ相毎に４倍のサンプルレート、すなわち１
５．３６ＭＨｚの速度でデジタル変換され、デジタルの
受信データとしてデータ分割部１０１に出力される。
ィルタの動作について図１〜図７を用いて説明する。受
信機のアンテナ（図示せず）において受信された４ビッ
トのアナログ変調信号は、Ａ／Ｄ変換器（図示せず）で
Ｉ相及びＱ相毎に４倍のサンプルレート、すなわち１
５．３６ＭＨｚの速度でデジタル変換され、デジタルの
受信データとしてデータ分割部１０１に出力される。
【００４２】データ分割部１０１では、入力された各成
分の受信データを、複数のビット単位のデータ（以下、
分割ビットデータという）に分割する。具体的には４ビ
ット長の受信データを、上位２ビット（以下、上位ビッ
トデータという）及び下位２ビット（以下、下位ビット
データという）に分割して出力する。図２はデータ分割
部１０１において入力又は生成される各データのタイミ
ングチャート図である。Ｉ相及びＱ相の受信データ（図
２では、Ｉ相ＩＮ、Ｑ相ＩＮ）はサンプルレートで平行
して順次データ分割部１０１に入力される。図２におい
て、Ｉ相及びＱ相の受信データは４倍のサンプルレート
で出力されるため、ＤＩ１〜ＤＩ４、ＤＱ１〜ＤＱ４は
同じ値となる。
分の受信データを、複数のビット単位のデータ（以下、
分割ビットデータという）に分割する。具体的には４ビ
ット長の受信データを、上位２ビット（以下、上位ビッ
トデータという）及び下位２ビット（以下、下位ビット
データという）に分割して出力する。図２はデータ分割
部１０１において入力又は生成される各データのタイミ
ングチャート図である。Ｉ相及びＱ相の受信データ（図
２では、Ｉ相ＩＮ、Ｑ相ＩＮ）はサンプルレートで平行
して順次データ分割部１０１に入力される。図２におい
て、Ｉ相及びＱ相の受信データは４倍のサンプルレート
で出力されるため、ＤＩ１〜ＤＩ４、ＤＱ１〜ＤＱ４は
同じ値となる。
【００４３】データ分割部１０１にはさらに、データ分
割カウンタから生成される２ビットデータのカウンタ数
が入力され、このカウンタ数に基づいて分割出力するビ
ットデータを決定する。データ分割カウンタは、６１．
４４ＭＨｚの速度でカウンタ数（図２ではデータ分割カ
ウンタ）として０〜３の数値を繰り返し出力する。デー
タ分割部１０１は入力されたカウンタ数を参照し、入力
されている受信データに対して分割出力するビットデー
タを決定し、出力する。
割カウンタから生成される２ビットデータのカウンタ数
が入力され、このカウンタ数に基づいて分割出力するビ
ットデータを決定する。データ分割カウンタは、６１．
４４ＭＨｚの速度でカウンタ数（図２ではデータ分割カ
ウンタ）として０〜３の数値を繰り返し出力する。デー
タ分割部１０１は入力されたカウンタ数を参照し、入力
されている受信データに対して分割出力するビットデー
タを決定し、出力する。
【００４４】例えば、入力されているＩ相及びＱ相の受
信データがＤＩ１、ＤＱ１であるとき、データ分割部１
０１はカウンタ数が“０”の場合、Ｉ相の受信データの
下位ビットデータＤＩ１Ｌを、“１”の場合、Ｉ相の受
信データの上位ビットデータＤＩ１Ｕを、“２”の場
合、Ｑ相の受信データの下位ビットデータＤＱ１Ｌを、
“３”の場合、Ｑ相の受信データの上位ビットデータＤ
Ｑ１Ｌを出力する。データ分割部１０１は上述した動作
を以後順次入力される受信データに対して行い、６１．
４４ＭＨｚの速度で分割ビットデータを出力する。本発
明において、データ分割部１０１における分割ビットデ
ータの出力順は、上述した通り以外の順番でもよい。
信データがＤＩ１、ＤＱ１であるとき、データ分割部１
０１はカウンタ数が“０”の場合、Ｉ相の受信データの
下位ビットデータＤＩ１Ｌを、“１”の場合、Ｉ相の受
信データの上位ビットデータＤＩ１Ｕを、“２”の場
合、Ｑ相の受信データの下位ビットデータＤＱ１Ｌを、
“３”の場合、Ｑ相の受信データの上位ビットデータＤ
Ｑ１Ｌを出力する。データ分割部１０１は上述した動作
を以後順次入力される受信データに対して行い、６１．
４４ＭＨｚの速度で分割ビットデータを出力する。本発
明において、データ分割部１０１における分割ビットデ
ータの出力順は、上述した通り以外の順番でもよい。
【００４５】データ分割部１０１から出力された各成分
の分割ビットデータは、データレジスタ１０２に入力さ
れる。図３は、データレジスタ１０２における分割ビッ
トデータの遷移動作について示した図である。分割ビッ
トデータは、データレジスタ１０２に入力されると、ま
ずレジスタ１の０〜１ビット目のアドレスに格納され
る。新たな分割ビットデータがレジスタ１に格納される
と、それまでレジスタ１に格納されていた分割ビットデ
ータは、図面右側のアドレスへそれぞれ２ビット分シフ
トする。すなわち０〜１ビット目のアドレスに格納され
ていた分割ビットデータは２〜３ビット目に、それ以降
のアドレスに格納されている分割ビットデータも順次右
側に２ビットずつシフトしていく。
の分割ビットデータは、データレジスタ１０２に入力さ
れる。図３は、データレジスタ１０２における分割ビッ
トデータの遷移動作について示した図である。分割ビッ
トデータは、データレジスタ１０２に入力されると、ま
ずレジスタ１の０〜１ビット目のアドレスに格納され
る。新たな分割ビットデータがレジスタ１に格納される
と、それまでレジスタ１に格納されていた分割ビットデ
ータは、図面右側のアドレスへそれぞれ２ビット分シフ
トする。すなわち０〜１ビット目のアドレスに格納され
ていた分割ビットデータは２〜３ビット目に、それ以降
のアドレスに格納されている分割ビットデータも順次右
側に２ビットずつシフトしていく。
【００４６】レジスタ１の３０〜３１ビット目に格納さ
れている分割ビットデータは、新たに分割ビットデータ
がレジスタ１に格納されると、次段のレジスタ２の０〜
１ビット目にシフトされると共に、積和演算部１０５に
出力される。他のレジスタについても、同様の動作が行
われ、分割ビットデータのシフト及び積和演算部１０５
への出力が行われる。各レジスタから出力された分割ビ
ットデータは一つにまとめられ、２＊２５６＝５１２ビ
ットのデータとして積和演算部１０５に出力される。本
発明の実施の形態１のマッチドフィルタにおいて、デー
タレジスタ１０２の各レジスタから出力される分割ビッ
トデータは、図２のタイムチャート図で示した通りの順
番で出力される。
れている分割ビットデータは、新たに分割ビットデータ
がレジスタ１に格納されると、次段のレジスタ２の０〜
１ビット目にシフトされると共に、積和演算部１０５に
出力される。他のレジスタについても、同様の動作が行
われ、分割ビットデータのシフト及び積和演算部１０５
への出力が行われる。各レジスタから出力された分割ビ
ットデータは一つにまとめられ、２＊２５６＝５１２ビ
ットのデータとして積和演算部１０５に出力される。本
発明の実施の形態１のマッチドフィルタにおいて、デー
タレジスタ１０２の各レジスタから出力される分割ビッ
トデータは、図２のタイムチャート図で示した通りの順
番で出力される。
【００４７】データレジスタ１０２において、各レジス
タは３２ビットのデータを格納できるため、１チップ分
のＩ相及びＱ相の受信データを格納でき、分割ビットデ
ータを順次シフトすることによってデータを遅延化させ
ている。またサンプルレートの成分数＊分割数倍、すな
わち４倍の速度で順次分割ビットデータが出力され、各
レジスタの末尾２ビットに格納されていた分割ビットデ
ータが積和演算部１０５に出力されることで、チップ毎
の２５６個の分割ビットデータがサンプルレートの４倍
の速度で出力され、サンプルタイミングの経過時にはＩ
相及びＱ相の１シンボル分の受信データが出力されるこ
とになる。
タは３２ビットのデータを格納できるため、１チップ分
のＩ相及びＱ相の受信データを格納でき、分割ビットデ
ータを順次シフトすることによってデータを遅延化させ
ている。またサンプルレートの成分数＊分割数倍、すな
わち４倍の速度で順次分割ビットデータが出力され、各
レジスタの末尾２ビットに格納されていた分割ビットデ
ータが積和演算部１０５に出力されることで、チップ毎
の２５６個の分割ビットデータがサンプルレートの４倍
の速度で出力され、サンプルタイミングの経過時にはＩ
相及びＱ相の１シンボル分の受信データが出力されるこ
とになる。
【００４８】Ｔａｐ係数制御部１０３は、アナログ変調
信号の変調の際に用いられた拡散符号と同一の逆拡散符
号を各成分毎に１チップ分、すなわち１ビットずつ３．
８４ＭＨｚの速度で生成し、Ｔａｐ係数レジスタ１０４
の指定したアドレスに出力する。Ｔａｐ係数レジスタ１
０４は２５６ビットのレジスタで構成されており、Ｔａ
ｐ係数制御部１０３で生成、出力された逆拡散符号を指
定されたアドレスに１ビットずつ順次格納する。Ｔａｐ
係数レジスタ１０４で格納された逆拡散符号は１５．３
６ＭＨｚの速度で積和演算部１０５に出力される。また
Ｔａｐ係数制御部１０３は、２５６チップ分の逆拡散符
号を出力し終えると、Ｔａｐ係数レジスタ１０４に対し
て格納している逆拡散符号をリセットする制御命令を出
力する。Ｔａｐ係数制御部１０３は上述した動作をシン
ボルタイミング毎に繰り返し行う。
信号の変調の際に用いられた拡散符号と同一の逆拡散符
号を各成分毎に１チップ分、すなわち１ビットずつ３．
８４ＭＨｚの速度で生成し、Ｔａｐ係数レジスタ１０４
の指定したアドレスに出力する。Ｔａｐ係数レジスタ１
０４は２５６ビットのレジスタで構成されており、Ｔａ
ｐ係数制御部１０３で生成、出力された逆拡散符号を指
定されたアドレスに１ビットずつ順次格納する。Ｔａｐ
係数レジスタ１０４で格納された逆拡散符号は１５．３
６ＭＨｚの速度で積和演算部１０５に出力される。また
Ｔａｐ係数制御部１０３は、２５６チップ分の逆拡散符
号を出力し終えると、Ｔａｐ係数レジスタ１０４に対し
て格納している逆拡散符号をリセットする制御命令を出
力する。Ｔａｐ係数制御部１０３は上述した動作をシン
ボルタイミング毎に繰り返し行う。
【００４９】データレジスタ１０２から出力された各チ
ップ毎の各成分の分割ビットデータと、Ｔａｐ係数レジ
スタ１０４から出力された逆拡散符号は、積和演算部１
０５に入力され、乗算処理及び乗算結果の総和が算出さ
れ、サンプルタイミング毎の分割ビットデータに対する
相関出力が成分別にデータ復元部１０６に出力される。
積和演算部１０５は上記の相関出力を６１．４４ＭＨｚ
の速度で出力する。
ップ毎の各成分の分割ビットデータと、Ｔａｐ係数レジ
スタ１０４から出力された逆拡散符号は、積和演算部１
０５に入力され、乗算処理及び乗算結果の総和が算出さ
れ、サンプルタイミング毎の分割ビットデータに対する
相関出力が成分別にデータ復元部１０６に出力される。
積和演算部１０５は上記の相関出力を６１．４４ＭＨｚ
の速度で出力する。
【００５０】分割ビットデータの相関出力は、データ復
元部１０６において合成され、元の受信データに復元さ
れる。図６は、データ復元部１０６における復元動作の
タイムチャート図、図７は、データ復元部１０６の構成
ブロック図である。以下図６及び図７を用いてデータ復
元部１０６の構成及び動作について詳細に説明する。
尚、図６のタイムチャート図におけるデータ分割カウン
タは、図２のタイムチャート図に示すデータ分割カウン
タと同一である。
元部１０６において合成され、元の受信データに復元さ
れる。図６は、データ復元部１０６における復元動作の
タイムチャート図、図７は、データ復元部１０６の構成
ブロック図である。以下図６及び図７を用いてデータ復
元部１０６の構成及び動作について詳細に説明する。
尚、図６のタイムチャート図におけるデータ分割カウン
タは、図２のタイムチャート図に示すデータ分割カウン
タと同一である。
【００５１】データ復元部１０６は、データシフト装置
（図７では2bit shift(left)）６０１と、Ｆ／Ｆ（Flip
Flop ）６０２と、加算器６０３と、Ｆ／Ｆ６０４と、
データセレクト部（図７ではData Select ）６０５とか
ら構成されている。データシフト装置６０１は、データ
復元部１０６に入力されたデータを左に２ビットシフト
させ、入力データより２ビット大きいデータを出力す
る。Ｆ／Ｆ６０２は、入力データを１クロック遅延させ
て加算器６０３に出力する。
（図７では2bit shift(left)）６０１と、Ｆ／Ｆ（Flip
Flop ）６０２と、加算器６０３と、Ｆ／Ｆ６０４と、
データセレクト部（図７ではData Select ）６０５とか
ら構成されている。データシフト装置６０１は、データ
復元部１０６に入力されたデータを左に２ビットシフト
させ、入力データより２ビット大きいデータを出力す
る。Ｆ／Ｆ６０２は、入力データを１クロック遅延させ
て加算器６０３に出力する。
【００５２】加算器６０３は、データシフト装置６０１
及びＦ／Ｆ６０２から出力されたデータの加算を行うこ
とで分割ビットデータの相関出力の合成処理を行い、合
成結果をＦ／Ｆ６０４に出力する。Ｆ／Ｆ６０４は、加
算器６０３における受信データの相関出力を格納し、デ
ータ分割カウンタから出力されるイネーブル信号に基づ
いて、格納されている受信データの相関出力をデータセ
レクト部６０５に出力する。データセレクト部６０５
は、Ｆ／Ｆ６０４から出力された受信データの相関出力
を入力し、成分別に出力する。
及びＦ／Ｆ６０２から出力されたデータの加算を行うこ
とで分割ビットデータの相関出力の合成処理を行い、合
成結果をＦ／Ｆ６０４に出力する。Ｆ／Ｆ６０４は、加
算器６０３における受信データの相関出力を格納し、デ
ータ分割カウンタから出力されるイネーブル信号に基づ
いて、格納されている受信データの相関出力をデータセ
レクト部６０５に出力する。データセレクト部６０５
は、Ｆ／Ｆ６０４から出力された受信データの相関出力
を入力し、成分別に出力する。
【００５３】データ復元部１０６に入力された１０ビッ
ト長の分割ビットデータの相関出力（図７ではaddcode
I）は、データシフト装置６０１において、左に２ビッ
トシフトされた１２ビットデータに変換され、加算器６
０３に出力される。また分割ビットデータの相関出力
は、Ｆ／Ｆ６０２にも入力され、６１．４４ＭＨｚのク
ロック周波数（図７ではCK60M ）に基づいて、１クロッ
ク遅延されたデータ（図７ではffaddcodeI）として加算
器６０３に出力される。加算器６０３は、データシフト
装置６０１及びＦ／Ｆ６０２から同じクロックタイミン
グで出力された相関出力について加算を行い、加算結果
をＦ／Ｆ６０４に出力する。
ト長の分割ビットデータの相関出力（図７ではaddcode
I）は、データシフト装置６０１において、左に２ビッ
トシフトされた１２ビットデータに変換され、加算器６
０３に出力される。また分割ビットデータの相関出力
は、Ｆ／Ｆ６０２にも入力され、６１．４４ＭＨｚのク
ロック周波数（図７ではCK60M ）に基づいて、１クロッ
ク遅延されたデータ（図７ではffaddcodeI）として加算
器６０３に出力される。加算器６０３は、データシフト
装置６０１及びＦ／Ｆ６０２から同じクロックタイミン
グで出力された相関出力について加算を行い、加算結果
をＦ／Ｆ６０４に出力する。
【００５４】データシフト装置６０１によるシフト操作
は、上位ビットデータと下位ビットデータとのビット合
わせに他ならない。よってデータシフト装置６０１、Ｆ
／Ｆ６０２及び加算器６０３を設けたことにより、上位
ビットデータ及び下位ビットデータから元の受信データ
を復元することができる。
は、上位ビットデータと下位ビットデータとのビット合
わせに他ならない。よってデータシフト装置６０１、Ｆ
／Ｆ６０２及び加算器６０３を設けたことにより、上位
ビットデータ及び下位ビットデータから元の受信データ
を復元することができる。
【００５５】Ｆ／Ｆ６０４には、６１．４４ＭＨｚのク
ロック周波数の他に、データ分割部１０１にカウンタ数
を出力するデータ分割カウンタから３０．７２ＭＨｚの
イネーブル信号（図７ではEN_CK30M）が入力される。Ｆ
／Ｆ６０４はイネーブル信号が入力されると、格納され
ている加算結果をデータセレクト部６０５に出力する。
ロック周波数の他に、データ分割部１０１にカウンタ数
を出力するデータ分割カウンタから３０．７２ＭＨｚの
イネーブル信号（図７ではEN_CK30M）が入力される。Ｆ
／Ｆ６０４はイネーブル信号が入力されると、格納され
ている加算結果をデータセレクト部６０５に出力する。
【００５６】既述したように、データ分割部１０１はデ
ータ分割カウンタが生成するカウント数に基づいて、各
成分の受信データを上位２ビット、下位２ビットの順に
分割してデータレジスタ１０２に出力している。積和演
算部１０５から出力される分割ビットデータの相関出力
でも、この順番は守られている。したがってカウンタ数
が１の時点では特定のサンプルタイミングでのＩ相の受
信データが、３の時点でＱ相の受信データが出揃うこと
になる。
ータ分割カウンタが生成するカウント数に基づいて、各
成分の受信データを上位２ビット、下位２ビットの順に
分割してデータレジスタ１０２に出力している。積和演
算部１０５から出力される分割ビットデータの相関出力
でも、この順番は守られている。したがってカウンタ数
が１の時点では特定のサンプルタイミングでのＩ相の受
信データが、３の時点でＱ相の受信データが出揃うこと
になる。
【００５７】図６のタイムチャート図でも示すように、
Ｆ／Ｆ６０４に入力されるイネーブル信号は、カウンタ
数が２及び４のときに同期して発生している。これによ
りＦ／Ｆ６０４は、加算器６０３から６１．４４ＭＨｚ
の速度で出力される加算結果のうち、復元されたＩ相及
びＱ相の受信データ（図６ではbindaddI）を正確に出力
することができる。図６のタイムチャート図において、
丸印のついたaddcodeI、ffaddcodeIの加算結果がbindad
dIとして、Ｆ／Ｆ６０４から出力されることになる。
Ｆ／Ｆ６０４に入力されるイネーブル信号は、カウンタ
数が２及び４のときに同期して発生している。これによ
りＦ／Ｆ６０４は、加算器６０３から６１．４４ＭＨｚ
の速度で出力される加算結果のうち、復元されたＩ相及
びＱ相の受信データ（図６ではbindaddI）を正確に出力
することができる。図６のタイムチャート図において、
丸印のついたaddcodeI、ffaddcodeIの加算結果がbindad
dIとして、Ｆ／Ｆ６０４から出力されることになる。
【００５８】Ｆ／Ｆ６０４から３０．７２ＭＨｚの速度
で出力される復元された受信データの相関出力は、デー
タセレクタ部６０５において、成分別に出力される。図
６のタイムチャート図に示されるように、データセレク
タ部６０５は同じサンプルタイミングのＩ相及びＱ相の
受信データの相関出力を、同時に１５．３６ＭＨｚの速
度で出力する。データ復元部１０６は上述した動作によ
りサンプルタイミング毎にＩ相及びＱ相の受信データの
相関出力を出力する。
で出力される復元された受信データの相関出力は、デー
タセレクタ部６０５において、成分別に出力される。図
６のタイムチャート図に示されるように、データセレク
タ部６０５は同じサンプルタイミングのＩ相及びＱ相の
受信データの相関出力を、同時に１５．３６ＭＨｚの速
度で出力する。データ復元部１０６は上述した動作によ
りサンプルタイミング毎にＩ相及びＱ相の受信データの
相関出力を出力する。
【００５９】本発明の実施の形態１のマッチドフィルタ
において、データ復元部１０６は分割ビットデータが出
力される順番に基づいて、データシフト装置６０１及び
Ｆ／Ｆ６０２の構成を変更してもよい。同様に、データ
分割カウンタはイネーブル信号の発生タイミングを変更
してもよい。
において、データ復元部１０６は分割ビットデータが出
力される順番に基づいて、データシフト装置６０１及び
Ｆ／Ｆ６０２の構成を変更してもよい。同様に、データ
分割カウンタはイネーブル信号の発生タイミングを変更
してもよい。
【００６０】本発明の実施の形態１のマッチドフィルタ
では、データ分割部１０１において各成分の受信データ
を上位ビットデータ及び下位ビットデータに分割し、時
分割でデータレジスタ１０２に出力している。このため
積和演算部１０５の乗算部４０１では２ビットの乗算器
を２５６個、加算部４０２では１段目に２ビット入力３
ビット出力の加算器を１２８個、最終段に９ビット入力
１０ビット出力の加算器を１個用いる階層構造となって
いる。従来のマッチドフィルタにおける積和演算部と比
較すると、乗算器及び加算器の構成及び総数は同じであ
るが、個々の乗算器及び加算器における演算ビット数を
低減している分、積和演算部の回路規模を縮小すること
ができる。
では、データ分割部１０１において各成分の受信データ
を上位ビットデータ及び下位ビットデータに分割し、時
分割でデータレジスタ１０２に出力している。このため
積和演算部１０５の乗算部４０１では２ビットの乗算器
を２５６個、加算部４０２では１段目に２ビット入力３
ビット出力の加算器を１２８個、最終段に９ビット入力
１０ビット出力の加算器を１個用いる階層構造となって
いる。従来のマッチドフィルタにおける積和演算部と比
較すると、乗算器及び加算器の構成及び総数は同じであ
るが、個々の乗算器及び加算器における演算ビット数を
低減している分、積和演算部の回路規模を縮小すること
ができる。
【００６１】本発明の実施の形態１のマッチドフィルタ
によれば、Ｉ相及びＱ相の受信データをそれぞれ上位ビ
ットデータと下位ビットデータとに分割し、時分割で積
和演算部に出力して相関演算を行うようにしたことによ
り、マッチドフィルタの回路規模の大部分を占める積和
演算部の回路規模を縮小できるため、マッチドフィルタ
全体の回路規模を大幅に縮小できる効果がある。
によれば、Ｉ相及びＱ相の受信データをそれぞれ上位ビ
ットデータと下位ビットデータとに分割し、時分割で積
和演算部に出力して相関演算を行うようにしたことによ
り、マッチドフィルタの回路規模の大部分を占める積和
演算部の回路規模を縮小できるため、マッチドフィルタ
全体の回路規模を大幅に縮小できる効果がある。
【００６２】次に、本発明の第２の実施の形態に係るマ
ッチドフィルタの構成及び動作ついて、実施の形態１の
マッチドフィルタとの相違点を中心に図８から図１０を
用いて説明する。図８は、本発明の第２の実施の形態
（以下、実施の形態２という）に係るマッチドフィルタ
の構成ブロック図である。図８のマッチドフィルタは、
図１２のマッチドフィルタと同様、複素変調された同相
成分及び直交成分のアナログ変調信号を受信し、デジタ
ル変換した後、各成分の相関演算を行い、演算結果を相
関出力するものである。また、図８のマッチドフィルタ
は、実施の形態１と同様、チップレート３．８４Ｍｂｐ
ｓで送信される４ビットデータのアナログ変調信号に対
し、４倍のサンプルレート、すなわち１５．３６ＭＨｚ
でデジタル変換及び相関出力を行う。
ッチドフィルタの構成及び動作ついて、実施の形態１の
マッチドフィルタとの相違点を中心に図８から図１０を
用いて説明する。図８は、本発明の第２の実施の形態
（以下、実施の形態２という）に係るマッチドフィルタ
の構成ブロック図である。図８のマッチドフィルタは、
図１２のマッチドフィルタと同様、複素変調された同相
成分及び直交成分のアナログ変調信号を受信し、デジタ
ル変換した後、各成分の相関演算を行い、演算結果を相
関出力するものである。また、図８のマッチドフィルタ
は、実施の形態１と同様、チップレート３．８４Ｍｂｐ
ｓで送信される４ビットデータのアナログ変調信号に対
し、４倍のサンプルレート、すなわち１５．３６ＭＨｚ
でデジタル変換及び相関出力を行う。
【００６３】受信機のアンテナ（図示せず）において受
信された４ビットのアナログ変調信号は、Ａ／Ｄ変換器
（図示せず）でＩ相及びＱ相毎に１５．３６ＭＨｚの速
度で、すなわち４倍のサンプルレートでデジタル変換さ
れ、デジタルの受信データとしてデータ分割部７０１に
出力される。データ分割部７０１は実施の形態１のマッ
チドフィルタのデータ分割部１０１と同様に、各成分の
受信データを上位ビットデータ及び下位ビットデータに
分割し、６１．４４ＭＨｚの速度でデータレジスタ７０
２に時分割で出力する。データ分割部７０１の分割ビッ
トデータの出力順は、実施の形態１のマッチドフィルタ
と同様、図２のタイムチャート図の通りである。
信された４ビットのアナログ変調信号は、Ａ／Ｄ変換器
（図示せず）でＩ相及びＱ相毎に１５．３６ＭＨｚの速
度で、すなわち４倍のサンプルレートでデジタル変換さ
れ、デジタルの受信データとしてデータ分割部７０１に
出力される。データ分割部７０１は実施の形態１のマッ
チドフィルタのデータ分割部１０１と同様に、各成分の
受信データを上位ビットデータ及び下位ビットデータに
分割し、６１．４４ＭＨｚの速度でデータレジスタ７０
２に時分割で出力する。データ分割部７０１の分割ビッ
トデータの出力順は、実施の形態１のマッチドフィルタ
と同様、図２のタイムチャート図の通りである。
【００６４】データレジスタ７０２は実施の形態１のデ
ータレジスタ１０２と同様、３２ビットのレジスタ２５
６個で構成されており、６１．４４ＭＨｚの速度で各レ
ジスタから分割ビットデータを積和演算部７０６及び７
０７に出力する。データレジスタ７０２における分割ビ
ットデータの遷移動作は、図３に示す通りに行われる。
ータレジスタ１０２と同様、３２ビットのレジスタ２５
６個で構成されており、６１．４４ＭＨｚの速度で各レ
ジスタから分割ビットデータを積和演算部７０６及び７
０７に出力する。データレジスタ７０２における分割ビ
ットデータの遷移動作は、図３に示す通りに行われる。
【００６５】本発明の実施の形態２のマッチドフィルタ
では、複素変調されたアナログ変調信号に対してＩ相及
びＱ相の相関出力を行うため、Ｉ相及びＱ相の逆拡散符
号が相関演算の際に必要となる。このためＴａｐ係数制
御部７０３はＩ相及びＱ相の逆拡散符号を各成分毎に１
ビットずつチップレートで生成し、Ｉ相Ｔａｐ係数レジ
スタ７０４とＱ相Ｔａｐ係数レジスタ７０５の指定され
たアドレスに出力する。
では、複素変調されたアナログ変調信号に対してＩ相及
びＱ相の相関出力を行うため、Ｉ相及びＱ相の逆拡散符
号が相関演算の際に必要となる。このためＴａｐ係数制
御部７０３はＩ相及びＱ相の逆拡散符号を各成分毎に１
ビットずつチップレートで生成し、Ｉ相Ｔａｐ係数レジ
スタ７０４とＱ相Ｔａｐ係数レジスタ７０５の指定され
たアドレスに出力する。
【００６６】Ｉ相Ｔａｐ係数レジスタ７０４とＱ相Ｔａ
ｐ係数レジスタ７０５はそれぞれ、２５６ビットのレジ
スタで構成されており、格納されている逆拡散符号を積
和演算部７０６、７０７に１５．７２ＭＨｚの速度で出
力する。またＴａｐ係数制御部７０３は、２５６チップ
分の逆拡散符号を出力し終えると、Ｉ相Ｔａｐ係数レジ
スタ７０４及びＱ相Ｔａｐ係数レジスタ７０５に対して
格納している逆拡散符号をリセットする制御命令を出力
する。Ｔａｐ係数制御部７０３は上述した動作をシンボ
ルタイミング毎に繰り返し行う。
ｐ係数レジスタ７０５はそれぞれ、２５６ビットのレジ
スタで構成されており、格納されている逆拡散符号を積
和演算部７０６、７０７に１５．７２ＭＨｚの速度で出
力する。またＴａｐ係数制御部７０３は、２５６チップ
分の逆拡散符号を出力し終えると、Ｉ相Ｔａｐ係数レジ
スタ７０４及びＱ相Ｔａｐ係数レジスタ７０５に対して
格納している逆拡散符号をリセットする制御命令を出力
する。Ｔａｐ係数制御部７０３は上述した動作をシンボ
ルタイミング毎に繰り返し行う。
【００６７】積和演算部７０６、７０７はそれぞれ、デ
ータレジスタ７０２に格納されている分割ビットデータ
とＩ相Ｔａｐ係数レジスタ７０４に格納されているＩ相
の逆拡散符号の相関演算、分割ビットデータとＱ相Ｔａ
ｐ係数レジスタ７０５に格納されているＱ相の逆拡散符
号の相関演算を行い、６１．４４ＭＨｚの速度で１シン
ボル分の分割ビットデータの相関出力をデータ復元部７
０８に出力する。積和演算部７０６及び７０７の構成及
び動作は実施の形態１の積和演算部１０５と同一であ
る。従来の技術の説明で既述した記号を用いると、積和
演算部７０６はＤＩ＊ＣＩ、ＤＱ＊ＣＩの相関出力を、
積和演算部７０７はＤＩ＊ＣＱ、ＤＱ＊ＣＱの相関出力
を分割ビットデータ単位で出力する。
ータレジスタ７０２に格納されている分割ビットデータ
とＩ相Ｔａｐ係数レジスタ７０４に格納されているＩ相
の逆拡散符号の相関演算、分割ビットデータとＱ相Ｔａ
ｐ係数レジスタ７０５に格納されているＱ相の逆拡散符
号の相関演算を行い、６１．４４ＭＨｚの速度で１シン
ボル分の分割ビットデータの相関出力をデータ復元部７
０８に出力する。積和演算部７０６及び７０７の構成及
び動作は実施の形態１の積和演算部１０５と同一であ
る。従来の技術の説明で既述した記号を用いると、積和
演算部７０６はＤＩ＊ＣＩ、ＤＱ＊ＣＩの相関出力を、
積和演算部７０７はＤＩ＊ＣＱ、ＤＱ＊ＣＱの相関出力
を分割ビットデータ単位で出力する。
【００６８】データ復元部７０８は積和演算部７０６及
び７０７から出力された分割ビットデータの相関出力を
合成し、受信データの相関出力を復元する。図９は、デ
ータ復元部７０８における復元動作のタイムチャート
図、図１０は、データ復元部７０８の構成ブロック図で
ある。図１０の構成ブロック図において、上段の回路群
は積和演算部７０６から出力された分割ビットデータの
相関出力について、下段の回路群は積和演算部７０６か
ら出力された分割ビットデータの相関出力について合成
処理を行い、それぞれの合成結果をデータセレクタ部
（図１０ではData Select ）８０９に出力する。各回路
群の構成及び動作は、図７に示す実施の形態１のデータ
復元部１０６の構成ブロック図の対応する部分と同一で
ある。
び７０７から出力された分割ビットデータの相関出力を
合成し、受信データの相関出力を復元する。図９は、デ
ータ復元部７０８における復元動作のタイムチャート
図、図１０は、データ復元部７０８の構成ブロック図で
ある。図１０の構成ブロック図において、上段の回路群
は積和演算部７０６から出力された分割ビットデータの
相関出力について、下段の回路群は積和演算部７０６か
ら出力された分割ビットデータの相関出力について合成
処理を行い、それぞれの合成結果をデータセレクタ部
（図１０ではData Select ）８０９に出力する。各回路
群の構成及び動作は、図７に示す実施の形態１のデータ
復元部１０６の構成ブロック図の対応する部分と同一で
ある。
【００６９】図９に示されているように、Ｆ／Ｆ８０４
からはＤＩ＊ＣＩ、ＤＱ＊ＣＩの相関出力が、Ｆ／Ｆ８
０８からはＤＩ＊ＣＱ、ＤＱ＊ＣＱの相関出力がそれぞ
れ復元され、３０．７２ＭＨｚの速度で交互にデータセ
レクタ部８０９に出力される。データセレクタ部８０９
はＦ／Ｆ８０４及び８０９から出力された４種類の相関
結果を、１５．３６ＭＨｚの速度で複素演算部７０９に
出力する。複素演算部７０９は、入力された４種類の相
関出力に対して複素演算を行い、Ｉ相及びＱ相の相関出
力波形を復調する。従来の技術で説明した（１）（２）
式の演算を実現するよう、２個の加算器を用いて構成さ
れる点は、従来の複素演算部９１０と同様である。本発
明の実施の形態２のマッチドフィルタは、上述した構成
及び動作により、サンプルタイミング毎の成分別の相関
出力を得ることができる。
からはＤＩ＊ＣＩ、ＤＱ＊ＣＩの相関出力が、Ｆ／Ｆ８
０８からはＤＩ＊ＣＱ、ＤＱ＊ＣＱの相関出力がそれぞ
れ復元され、３０．７２ＭＨｚの速度で交互にデータセ
レクタ部８０９に出力される。データセレクタ部８０９
はＦ／Ｆ８０４及び８０９から出力された４種類の相関
結果を、１５．３６ＭＨｚの速度で複素演算部７０９に
出力する。複素演算部７０９は、入力された４種類の相
関出力に対して複素演算を行い、Ｉ相及びＱ相の相関出
力波形を復調する。従来の技術で説明した（１）（２）
式の演算を実現するよう、２個の加算器を用いて構成さ
れる点は、従来の複素演算部９１０と同様である。本発
明の実施の形態２のマッチドフィルタは、上述した構成
及び動作により、サンプルタイミング毎の成分別の相関
出力を得ることができる。
【００７０】次に本発明の実施の形態２に係るマッチド
フィルタにおける他の実施例について、図１１を用いて
説明する。図１１は、本発明の第２の実施の形態に係る
マッチドフィルタの他の実施例の構成ブロック図であ
る。尚、特に説明のない限り、図１１のマッチドフィル
タの各部の構成及び動作は、図８のマッチドフィルタの
対応する部分と同一である。図１１のマッチドフィルタ
は、図８と同様、複素変調された同相成分及び直交成分
のアナログ変調信号を受信し、デジタル変換した後、各
成分の相関演算を行い、演算結果を相関出力するもので
あるが、積和演算部１３０６を１個とし、積和演算部１
３０６においてＩ相及びＱ相の受信データに対する相関
演算を時分割で交互に行う。
フィルタにおける他の実施例について、図１１を用いて
説明する。図１１は、本発明の第２の実施の形態に係る
マッチドフィルタの他の実施例の構成ブロック図であ
る。尚、特に説明のない限り、図１１のマッチドフィル
タの各部の構成及び動作は、図８のマッチドフィルタの
対応する部分と同一である。図１１のマッチドフィルタ
は、図８と同様、複素変調された同相成分及び直交成分
のアナログ変調信号を受信し、デジタル変換した後、各
成分の相関演算を行い、演算結果を相関出力するもので
あるが、積和演算部１３０６を１個とし、積和演算部１
３０６においてＩ相及びＱ相の受信データに対する相関
演算を時分割で交互に行う。
【００７１】図１１のマッチドフィルタでは、図２のタ
イムチャート図に従ってデータ分割部７０１から各成分
の受信データの分割ビットデータが出力され、データレ
ジスタ１３０２に格納されると共に、積和演算部１３０
６に出力される。データレジスタ１３０２における分割
ビットデータの遷移動作は、図３に示す通りに行われ
る。データレジスタ１３０２は、６１．４４ＭＨｚの速
度で分割ビットデータを積和演算部１３０６に出力す
る。
イムチャート図に従ってデータ分割部７０１から各成分
の受信データの分割ビットデータが出力され、データレ
ジスタ１３０２に格納されると共に、積和演算部１３０
６に出力される。データレジスタ１３０２における分割
ビットデータの遷移動作は、図３に示す通りに行われ
る。データレジスタ１３０２は、６１．４４ＭＨｚの速
度で分割ビットデータを積和演算部１３０６に出力す
る。
【００７２】積和演算部１３０６は、入力された各成分
の分割ビットデータと、Ｉ相及びＱ相の逆拡散符号との
相関演算を時分割で行う。図１１において、Ｔａｐ係数
制御部１３０３はＩ相及びＱ相の逆拡散符号を各成分毎
に１ビットずつチップレートで交互に生成し、Ｉ相Ｔａ
ｐ係数レジスタ１３０４とＱ相Ｔａｐ係数レジスタ１３
０５の指定されたアドレスに出力する。Ｉ相Ｔａｐ係数
レジスタ１３０４とＱ相Ｔａｐ係数レジスタ１３０５は
それぞれ、Ｔａｐ係数制御部１３０３から出力される制
御信号に基づいて、格納されている逆拡散符号を積和演
算部１３０６に１２２．８８ＭＨｚの速度で１ビットず
つ交互に積和演算部１３０６に出力する。積和演算部１
３０６は、分割ビットデータと拡散符号との相関演算を
１２２．８８ＭＨｚの速度で行う。上述した拡散符号の
出力制御を行うことで、積和演算部１３０６において、
各成分の分割ビットデータと、対応する各成分の拡散符
号との相関演算が漏れなく行われる。
の分割ビットデータと、Ｉ相及びＱ相の逆拡散符号との
相関演算を時分割で行う。図１１において、Ｔａｐ係数
制御部１３０３はＩ相及びＱ相の逆拡散符号を各成分毎
に１ビットずつチップレートで交互に生成し、Ｉ相Ｔａ
ｐ係数レジスタ１３０４とＱ相Ｔａｐ係数レジスタ１３
０５の指定されたアドレスに出力する。Ｉ相Ｔａｐ係数
レジスタ１３０４とＱ相Ｔａｐ係数レジスタ１３０５は
それぞれ、Ｔａｐ係数制御部１３０３から出力される制
御信号に基づいて、格納されている逆拡散符号を積和演
算部１３０６に１２２．８８ＭＨｚの速度で１ビットず
つ交互に積和演算部１３０６に出力する。積和演算部１
３０６は、分割ビットデータと拡散符号との相関演算を
１２２．８８ＭＨｚの速度で行う。上述した拡散符号の
出力制御を行うことで、積和演算部１３０６において、
各成分の分割ビットデータと、対応する各成分の拡散符
号との相関演算が漏れなく行われる。
【００７３】データ復元部１３０７は、積和演算部１３
０６から出力された分割ビットデータの相関出力の合成
を行い、受信データの相関出力を復元する。分割ビット
データの相関出力は、Ｉ相又はＱ相の拡散符号によって
相関演算が行われ、１２２．８８ＭＨｚの速度で交互に
出力される。このためデータ復元部１３０７では、分割
された分割ビットデータのうち、入力された一方の分割
ビットデータの相関出力を一時的に記憶しておき、同一
成分の拡散符号によって相関演算が行われた他方の分割
ビットデータの相関出力が入力された時点で、両者の合
成を行っている。上述した処理によってデータ復元部１
３０７は、１シンボル時間で４種類の相関結果を復元す
ることができる。
０６から出力された分割ビットデータの相関出力の合成
を行い、受信データの相関出力を復元する。分割ビット
データの相関出力は、Ｉ相又はＱ相の拡散符号によって
相関演算が行われ、１２２．８８ＭＨｚの速度で交互に
出力される。このためデータ復元部１３０７では、分割
された分割ビットデータのうち、入力された一方の分割
ビットデータの相関出力を一時的に記憶しておき、同一
成分の拡散符号によって相関演算が行われた他方の分割
ビットデータの相関出力が入力された時点で、両者の合
成を行っている。上述した処理によってデータ復元部１
３０７は、１シンボル時間で４種類の相関結果を復元す
ることができる。
【００７４】データ復元部１３０７では、図１０に示す
構成ブロック図のうち、いずれかの段の回路群を有した
構成とし、且つデータシフト装置８０１又は８０５と、
Ｆ／Ｆ８０２又は８０６に対応する部分が、分割ビット
データの相関出力を記憶できるようにすることが望まし
い。なお、データ復元部１３０７は、上述した合成処理
を行いデータセレクタ部に出力し、データセレクタ部か
ら複素演算部１３０８に出力する処理を１２２．８８Ｍ
Ｈｚの速度で行う。
構成ブロック図のうち、いずれかの段の回路群を有した
構成とし、且つデータシフト装置８０１又は８０５と、
Ｆ／Ｆ８０２又は８０６に対応する部分が、分割ビット
データの相関出力を記憶できるようにすることが望まし
い。なお、データ復元部１３０７は、上述した合成処理
を行いデータセレクタ部に出力し、データセレクタ部か
ら複素演算部１３０８に出力する処理を１２２．８８Ｍ
Ｈｚの速度で行う。
【００７５】データ復元部１３０７で復元された受信デ
ータの相関出力は、複素演算部１３０８において復調処
理が行われ、Ｉ相及びＱ相の相関出力波形が復調され
る。
ータの相関出力は、複素演算部１３０８において復調処
理が行われ、Ｉ相及びＱ相の相関出力波形が復調され
る。
【００７６】本発明の実施の形態２のマッチドフィルタ
では、積和演算部の回路規模を縮小できる効果に加え
て、サンプルレートの４倍の速度でビット単位で分割し
た受信データを成分別に時分割で積和演算部に出力した
ことにより、従来の複素相関のマッチドフィルタと比較
して積和演算部の個数を低減することができる。個々の
積和演算部の構成は実施の形態１の積和演算部と同一で
あるので、積和演算部の個数を低減できることで、さら
にマッチドフィルタ全体の回路規模を縮小することがで
きる。また、各成分の相関演算を時分割で行うようにす
ることで、積和演算部の個数をさらに低減することがで
き、一層マッチドフィルタ全体の回路規模を縮小するこ
とができる。
では、積和演算部の回路規模を縮小できる効果に加え
て、サンプルレートの４倍の速度でビット単位で分割し
た受信データを成分別に時分割で積和演算部に出力した
ことにより、従来の複素相関のマッチドフィルタと比較
して積和演算部の個数を低減することができる。個々の
積和演算部の構成は実施の形態１の積和演算部と同一で
あるので、積和演算部の個数を低減できることで、さら
にマッチドフィルタ全体の回路規模を縮小することがで
きる。また、各成分の相関演算を時分割で行うようにす
ることで、積和演算部の個数をさらに低減することがで
き、一層マッチドフィルタ全体の回路規模を縮小するこ
とができる。
【００７７】本発明の実施の形態２のマッチドフィルタ
によれば、複素変調された受信データをビット単位で分
割し、得られたビットデータ毎にかつ成分別に時分割で
積和演算部にサンプルレートの分割数＊成分数倍の速度
で出力するようにしたことにより、積和演算部の個数を
低減でき、さらにマッチドフィルタ全体の回路規模を縮
小できる効果がある。また、積和演算部において受信デ
ータと同相成分及び直交成分の拡散符号との相関演算
を、サンプルレートの分割数＊成分数倍したものをさら
に２倍した速度で時分割に行うようにしたことにより、
積和演算部の個数をさらに低減することができ、一層マ
ッチドフィルタの回路規模を縮小できる効果がある。
によれば、複素変調された受信データをビット単位で分
割し、得られたビットデータ毎にかつ成分別に時分割で
積和演算部にサンプルレートの分割数＊成分数倍の速度
で出力するようにしたことにより、積和演算部の個数を
低減でき、さらにマッチドフィルタ全体の回路規模を縮
小できる効果がある。また、積和演算部において受信デ
ータと同相成分及び直交成分の拡散符号との相関演算
を、サンプルレートの分割数＊成分数倍したものをさら
に２倍した速度で時分割に行うようにしたことにより、
積和演算部の個数をさらに低減することができ、一層マ
ッチドフィルタの回路規模を縮小できる効果がある。
【００７８】本発明のマッチドフィルタでは、４ビット
長の受信データを扱うマッチドフィルタについて説明し
たが、他のビット長の受信データに対しても適用できる
ことはいうまでもない。また本発明のマッチドフィルタ
は、受信データの分割数によらず適用できるものであ
る。例えば本発明のマッチドフィルタにおいて４ビット
の受信データを１ビットずつ４つの分割ビットデータと
して相関演算を行う場合、積和演算部はサンプルレート
の８倍の速度で相関演算を行う必要があるが、積和演算
部の回路規模をさらに縮小することができる。また本発
明のマッチドフィルタでは、マッチドフィルタを構成す
る装置の処理速度を上げて時分割処理を行っているが、
現状のＬＳＩ技術では１００Ｍｂｐｓの処理速度を実現
しているため、将来的にも問題なく実施できるものであ
る。
長の受信データを扱うマッチドフィルタについて説明し
たが、他のビット長の受信データに対しても適用できる
ことはいうまでもない。また本発明のマッチドフィルタ
は、受信データの分割数によらず適用できるものであ
る。例えば本発明のマッチドフィルタにおいて４ビット
の受信データを１ビットずつ４つの分割ビットデータと
して相関演算を行う場合、積和演算部はサンプルレート
の８倍の速度で相関演算を行う必要があるが、積和演算
部の回路規模をさらに縮小することができる。また本発
明のマッチドフィルタでは、マッチドフィルタを構成す
る装置の処理速度を上げて時分割処理を行っているが、
現状のＬＳＩ技術では１００Ｍｂｐｓの処理速度を実現
しているため、将来的にも問題なく実施できるものであ
る。
【００７９】以上、本発明のディジタルフィルタの構成
及び動作について、マッチドフィルタを例に説明した
が、本発明のディジタルフィルタはマッチドフィルタだ
けでなく、移動体通信システムにおいて送受信信号のフ
ィルタリングを行う他のディジタルフィルタ（例えばＦ
ＩＲフィルタ）であっても上述した効果を奏する。
及び動作について、マッチドフィルタを例に説明した
が、本発明のディジタルフィルタはマッチドフィルタだ
けでなく、移動体通信システムにおいて送受信信号のフ
ィルタリングを行う他のディジタルフィルタ（例えばＦ
ＩＲフィルタ）であっても上述した効果を奏する。
【００８０】
【発明の効果】本発明によれば、複数系列からなるディ
ジタルデータについてフィルタリング出力を行うディジ
タルフィルタにおいて、ディジタルデータを系列毎にそ
れぞれ複数のデータに分割し、ディジタルデータの入力
速度を系列数倍したものの分割数倍の速度で時分割にフ
ィルタリング演算を行い、同一のディジタルデータから
分割されたデータのフィルタリング出力結果に対して合
成処理を行い、合成処理結果に基づいて系列別にディジ
タルデータのフィルタリング出力を得るディジタルフィ
ルタとしたことにより、ディジタルフィルタの回路規模
を縮小できる効果がある。
ジタルデータについてフィルタリング出力を行うディジ
タルフィルタにおいて、ディジタルデータを系列毎にそ
れぞれ複数のデータに分割し、ディジタルデータの入力
速度を系列数倍したものの分割数倍の速度で時分割にフ
ィルタリング演算を行い、同一のディジタルデータから
分割されたデータのフィルタリング出力結果に対して合
成処理を行い、合成処理結果に基づいて系列別にディジ
タルデータのフィルタリング出力を得るディジタルフィ
ルタとしたことにより、ディジタルフィルタの回路規模
を縮小できる効果がある。
【００８１】また、本発明によれば、１種類の拡散符号
でスペクトラム拡散変調された同相成分及び直交成分の
アナログ信号を規定のサンプルレートでディジタル変換
することで得られる同相成分及び直交成分の受信データ
をそれぞれ複数に分割し、分割データとしてサンプルレ
ートを２倍し、さらに分割数倍した速度で時分割に出力
するデータ分割部と、データ分割部から出力される分割
データを格納し、格納された分割データを前記サンプル
レートを２倍し、さらに分割数倍した速度でチップ毎に
時分割に出力するデータ格納部と、拡散符号と同一の逆
拡散符号をチップ単位で生成し、出力する逆拡散符号生
成部と、複数の乗算器及び加算器で構成され、データ格
納部から出力された分割データ及び逆拡散符号生成部か
ら出力された逆拡散符号との積和演算を、前記サンプル
レートを２倍し、さらに分割数倍した速度で時分割に行
い、相関演算結果として出力する相関演算部と、相関演
算部から出力された分割データの相関演算結果のうち、
同一の受信データを源とする分割データの相関演算結果
同士を合成し、サンプルタイミング毎の同相成分及び直
交成分の受信データの相関出力を行うデータ復元部とを
有するマッチドフィルタとしたことにより、１種類の拡
散符号で拡散変調された同相成分及び直交成分の受信デ
ータの相関演算を行うマッチドフィルタの回路規模を縮
小できる効果がある。
でスペクトラム拡散変調された同相成分及び直交成分の
アナログ信号を規定のサンプルレートでディジタル変換
することで得られる同相成分及び直交成分の受信データ
をそれぞれ複数に分割し、分割データとしてサンプルレ
ートを２倍し、さらに分割数倍した速度で時分割に出力
するデータ分割部と、データ分割部から出力される分割
データを格納し、格納された分割データを前記サンプル
レートを２倍し、さらに分割数倍した速度でチップ毎に
時分割に出力するデータ格納部と、拡散符号と同一の逆
拡散符号をチップ単位で生成し、出力する逆拡散符号生
成部と、複数の乗算器及び加算器で構成され、データ格
納部から出力された分割データ及び逆拡散符号生成部か
ら出力された逆拡散符号との積和演算を、前記サンプル
レートを２倍し、さらに分割数倍した速度で時分割に行
い、相関演算結果として出力する相関演算部と、相関演
算部から出力された分割データの相関演算結果のうち、
同一の受信データを源とする分割データの相関演算結果
同士を合成し、サンプルタイミング毎の同相成分及び直
交成分の受信データの相関出力を行うデータ復元部とを
有するマッチドフィルタとしたことにより、１種類の拡
散符号で拡散変調された同相成分及び直交成分の受信デ
ータの相関演算を行うマッチドフィルタの回路規模を縮
小できる効果がある。
【００８２】また、本発明によれば、同相成分及び直交
成分の拡散符号によりスペクトラム拡散変調された同相
成分及び直交成分のアナログ信号を規定のサンプルレー
トでディジタル変換することで得られる同相成分及び直
交成分の受信データをそれぞれ複数に分割し、分割デー
タとしてサンプルレートを２倍し、さらに分割数倍した
速度で時分割に出力するデータ分割部と、データ分割部
から出力される分割データを格納し、格納された分割デ
ータを前記サンプルレートを２倍し、さらに分割数倍し
た速度でチップ毎に時分割に出力するデータ格納部と、
同相成分及び直交成分の拡散符号とそれぞれ同一であ
る、同相成分及び直交成分の逆拡散符号をチップ単位で
生成し、出力する逆拡散符号生成部と、複数の乗算器及
び加算器で構成され、データ格納部から出力された分割
データ及び逆拡散符号生成部から出力された同相成分の
逆拡散符号との積和演算を、サンプルレートを２倍し、
さらに分割数倍した速度で時分割に行い、相関演算結果
として出力する同相成分相関演算部と、複数の乗算器及
び加算器で構成され、データ格納部から出力された分割
データ及び逆拡散符号生成部から出力された前記直交成
分の逆拡散符号との積和演算を、サンプルレートを２倍
し、さらに分割数倍した速度で時分割に行い、相関演算
結果として出力する直交成分相関演算部と、同相成分相
関演算部及び直交成分相関演算部から出力された分割デ
ータの相関演算結果のうち、同一の受信データを源とす
る分割データの相関演算結果同士を合成し、合成結果を
受信データの相関演算結果として出力するデータ復元部
と、データ復元部から出力された受信データの相関演算
結果に基づいて複素演算を行い、サンプルタイミング毎
の同相成分及び直交成分の受信データの相関出力を行う
複素演算部とを有するマッチドフィルタとしたことによ
り、複素変調された同相成分及び直交成分の受信データ
の相関演算を行うマッチドフィルタの回路規模を縮小で
きる効果がある。
成分の拡散符号によりスペクトラム拡散変調された同相
成分及び直交成分のアナログ信号を規定のサンプルレー
トでディジタル変換することで得られる同相成分及び直
交成分の受信データをそれぞれ複数に分割し、分割デー
タとしてサンプルレートを２倍し、さらに分割数倍した
速度で時分割に出力するデータ分割部と、データ分割部
から出力される分割データを格納し、格納された分割デ
ータを前記サンプルレートを２倍し、さらに分割数倍し
た速度でチップ毎に時分割に出力するデータ格納部と、
同相成分及び直交成分の拡散符号とそれぞれ同一であ
る、同相成分及び直交成分の逆拡散符号をチップ単位で
生成し、出力する逆拡散符号生成部と、複数の乗算器及
び加算器で構成され、データ格納部から出力された分割
データ及び逆拡散符号生成部から出力された同相成分の
逆拡散符号との積和演算を、サンプルレートを２倍し、
さらに分割数倍した速度で時分割に行い、相関演算結果
として出力する同相成分相関演算部と、複数の乗算器及
び加算器で構成され、データ格納部から出力された分割
データ及び逆拡散符号生成部から出力された前記直交成
分の逆拡散符号との積和演算を、サンプルレートを２倍
し、さらに分割数倍した速度で時分割に行い、相関演算
結果として出力する直交成分相関演算部と、同相成分相
関演算部及び直交成分相関演算部から出力された分割デ
ータの相関演算結果のうち、同一の受信データを源とす
る分割データの相関演算結果同士を合成し、合成結果を
受信データの相関演算結果として出力するデータ復元部
と、データ復元部から出力された受信データの相関演算
結果に基づいて複素演算を行い、サンプルタイミング毎
の同相成分及び直交成分の受信データの相関出力を行う
複素演算部とを有するマッチドフィルタとしたことによ
り、複素変調された同相成分及び直交成分の受信データ
の相関演算を行うマッチドフィルタの回路規模を縮小で
きる効果がある。
【００８３】また、本発明は、同相成分及び直交成分の
拡散符号によりスペクトラム拡散変調された同相成分及
び直交成分のアナログ信号を規定のサンプルレートでデ
ィジタル変換することで得られる同相成分及び直交成分
の受信データをそれぞれ複数に分割し、分割データとし
てサンプルレートを２倍し、さらに分割数倍した速度で
時分割に出力するデータ分割部と、データ分割部から出
力される分割データを格納し、格納された分割データを
サンプルレートを２倍し、さらに分割数倍した速度でチ
ップ毎に時分割に出力するデータ格納部と、同相成分及
び直交成分の拡散符号とそれぞれ同一である、同相成分
及び直交成分の逆拡散符号をチップ単位で生成し、出力
する逆拡散符号生成部と、複数の乗算器及び加算器で構
成され、データ格納部から出力された分割データ及び逆
拡散符号生成部から出力された同相成分及び直交成分の
逆拡散符号との積和演算を、サンプルレートを２倍し、
さらに分割数倍した速度の２倍で時分割に行い、相関演
算結果として出力する相関演算部と、相関演算部から出
力された分割データの相関演算結果のうち、同一の受信
データを源とし、且つ同一成分の逆拡散符号によって相
関演算が行われた相関演算結果同士を前記速度で合成
し、合成結果を受信データの相関演算結果として出力す
るデータ復元部と、データ復元部から出力された受信デ
ータの相関演算結果に基づいて複素演算を行い、サンプ
ルタイミング毎の同相成分及び直交成分の受信データの
相関出力を行う複素演算部とを有するマッチドフィルタ
としたことにより、複素変調された同相成分及び直交成
分の受信データの相関演算を行うマッチドフィルタの回
路規模を一層縮小できる効果がある。
拡散符号によりスペクトラム拡散変調された同相成分及
び直交成分のアナログ信号を規定のサンプルレートでデ
ィジタル変換することで得られる同相成分及び直交成分
の受信データをそれぞれ複数に分割し、分割データとし
てサンプルレートを２倍し、さらに分割数倍した速度で
時分割に出力するデータ分割部と、データ分割部から出
力される分割データを格納し、格納された分割データを
サンプルレートを２倍し、さらに分割数倍した速度でチ
ップ毎に時分割に出力するデータ格納部と、同相成分及
び直交成分の拡散符号とそれぞれ同一である、同相成分
及び直交成分の逆拡散符号をチップ単位で生成し、出力
する逆拡散符号生成部と、複数の乗算器及び加算器で構
成され、データ格納部から出力された分割データ及び逆
拡散符号生成部から出力された同相成分及び直交成分の
逆拡散符号との積和演算を、サンプルレートを２倍し、
さらに分割数倍した速度の２倍で時分割に行い、相関演
算結果として出力する相関演算部と、相関演算部から出
力された分割データの相関演算結果のうち、同一の受信
データを源とし、且つ同一成分の逆拡散符号によって相
関演算が行われた相関演算結果同士を前記速度で合成
し、合成結果を受信データの相関演算結果として出力す
るデータ復元部と、データ復元部から出力された受信デ
ータの相関演算結果に基づいて複素演算を行い、サンプ
ルタイミング毎の同相成分及び直交成分の受信データの
相関出力を行う複素演算部とを有するマッチドフィルタ
としたことにより、複素変調された同相成分及び直交成
分の受信データの相関演算を行うマッチドフィルタの回
路規模を一層縮小できる効果がある。
【００８４】また、本発明のマッチドフィルタを用い、
得られたサンプルタイミング毎の同相成分及び直交成分
の相関出力に基づいて、スペクトラム拡散変調された同
相成分及び直交成分のアナログ信号の復調処理を行うこ
とを特徴とするＣＤＭＡ通信用受信機としたことによ
り、ＣＤＭＡ通信用受信機の回路規模を縮小できる。
得られたサンプルタイミング毎の同相成分及び直交成分
の相関出力に基づいて、スペクトラム拡散変調された同
相成分及び直交成分のアナログ信号の復調処理を行うこ
とを特徴とするＣＤＭＡ通信用受信機としたことによ
り、ＣＤＭＡ通信用受信機の回路規模を縮小できる。
【図１】本発明の第１の実施の形態に係るマッチドフィ
ルタの構成ブロック図である。
ルタの構成ブロック図である。
【図２】本発明の第１の実施の形態に係るマッチドフィ
ルタにおける、データ分割部で入力又は生成される各デ
ータのタイミングチャート図である。
ルタにおける、データ分割部で入力又は生成される各デ
ータのタイミングチャート図である。
【図３】本発明の第１の実施の形態に係るマッチドフィ
ルタにおける、データレジスタに入力された分割ビット
データの遷移動作について示した図である。
ルタにおける、データレジスタに入力された分割ビット
データの遷移動作について示した図である。
【図４】本発明の第１の実施の形態に係るマッチドフィ
ルタにおける、積和演算部の構成ブロック図である。
ルタにおける、積和演算部の構成ブロック図である。
【図５】本発明の第１の実施の形態に係るマッチドフィ
ルタにおける、積和演算部内の加算部の構成ブロック図
である。
ルタにおける、積和演算部内の加算部の構成ブロック図
である。
【図６】本発明の第１の実施の形態に係るマッチドフィ
ルタにおける、データ復元部における復元処理のタイミ
ングチャート図である。
ルタにおける、データ復元部における復元処理のタイミ
ングチャート図である。
【図７】本発明の第１の実施の形態に係るマッチドフィ
ルタにおける、データ復元部の構成ブロック図である。
ルタにおける、データ復元部の構成ブロック図である。
【図８】本発明の第２の実施の形態に係るマッチドフィ
ルタの構成ブロック図である。
ルタの構成ブロック図である。
【図９】本発明の第２の実施の形態に係るマッチドフィ
ルタにおける、データ復元部における復元処理のタイミ
ングチャート図である。
ルタにおける、データ復元部における復元処理のタイミ
ングチャート図である。
【図１０】本発明の第２の実施の形態に係るマッチドフ
ィルタにおけるデータ復元部の構成ブロック図である。
ィルタにおけるデータ復元部の構成ブロック図である。
【図１１】本発明の第２の実施の形態に係るマッチドフ
ィルタの他の実施例の構成ブロック図である。
ィルタの他の実施例の構成ブロック図である。
【図１２】従来のマッチドフィルタの構成ブロック図で
ある。
ある。
【図１３】受信データと逆拡散符号のタイミングチャー
ト図である。
ト図である。
【図１４】従来のマッチドフィルタにおける、データレ
ジスタに入力された受信データの遷移動作について示し
た図である。
ジスタに入力された受信データの遷移動作について示し
た図である。
【図１５】従来のマッチドフィルタにおける、積和演算
部の構成ブロック図である。
部の構成ブロック図である。
【図１６】従来のマッチドフィルタにおける、積和演算
部内の乗算部の構成ブロック図である。
部内の乗算部の構成ブロック図である。
【図１７】従来のマッチドフィルタにおける、積和演算
部内の加算部の構成ブロック図である。
部内の加算部の構成ブロック図である。
１０１，７０１，１３０１…データ分割部、 １０２，
７０２，１３０２…データレジスタ、 １０３，７０
３，９０３，１３０３…Ｔａｐ係数制御部、 １０４…
Ｔａｐ係数レジスタ、 １０５，７０６，７０７，９０
６，９０７，９０８，９０９，１３０６…積和演算部、
１０６，７０８，１３０７…データ復元部、 ４０
１，１２０１…乗算部、 ４０２，１２０２…加算部、
６０１，８０１，８０５…データシフト装置、 ６０
２，６０４，８０２，８０４，８０６，８０８…Ｆ／
Ｆ、 ６０３，８０３，８０７…加算器、 ６０５，８
０９…データセレクタ部、 ７０４，９０４，１３０４
…Ｉ相Ｔａｐ係数レジスタ、 ７０５，９０５，１３０
５…Ｑ相Ｔａｐ係数レジスタ、 ７０９，９１０，１３
０８…複素演算部
７０２，１３０２…データレジスタ、 １０３，７０
３，９０３，１３０３…Ｔａｐ係数制御部、 １０４…
Ｔａｐ係数レジスタ、 １０５，７０６，７０７，９０
６，９０７，９０８，９０９，１３０６…積和演算部、
１０６，７０８，１３０７…データ復元部、 ４０
１，１２０１…乗算部、 ４０２，１２０２…加算部、
６０１，８０１，８０５…データシフト装置、 ６０
２，６０４，８０２，８０４，８０６，８０８…Ｆ／
Ｆ、 ６０３，８０３，８０７…加算器、 ６０５，８
０９…データセレクタ部、 ７０４，９０４，１３０４
…Ｉ相Ｔａｐ係数レジスタ、 ７０５，９０５，１３０
５…Ｑ相Ｔａｐ係数レジスタ、 ７０９，９１０，１３
０８…複素演算部
Claims (6)
- 【請求項１】複数系列からなるディジタルデータについ
てフィルタリング出力を行うディジタルフィルタにおい
て、 前記ディジタルデータを系列毎にそれぞれ複数のデータ
に分割し、前記ディジタルデータの入力速度を系列数倍
し、さらに分割数倍した速度で時分割にフィルタリング
演算を行い、同一のディジタルデータから分割されたデ
ータのフィルタリング出力結果に対して合成処理を行
い、合成処理結果に基づいて系列別に前記ディジタルデ
ータのフィルタリング出力を得ることを特徴とするディ
ジタルフィルタ。 - 【請求項２】 １種類の拡散符号でスペクトラム拡散変
調された同相成分及び直交成分のアナログ信号を規定の
サンプルレートでディジタル変換することで得られる同
相成分及び直交成分の受信データをそれぞれ複数に分割
し、分割データとして前記サンプルレートを２倍し、さ
らに分割数倍した速度で時分割に出力するデータ分割部
と、 前記データ分割部から出力される前記分割データを格納
し、格納された前記分割データを前記サンプルレートを
２倍し、さらに分割数倍した速度でチップ毎に時分割に
出力するデータ格納部と、 前記拡散符号と同一の逆拡散符号をチップ単位で生成
し、出力する逆拡散符号生成部と、 複数の乗算器及び加算器で構成され、前記データ格納部
から出力された前記分割データ及び前記逆拡散符号生成
部から出力された前記逆拡散符号との積和演算を、前記
サンプルレートを２倍し、さらに分割数倍した速度で時
分割に行い、相関演算結果として出力する相関演算部
と、 前記相関演算部から出力された分割データの相関演算結
果のうち、同一の受信データを源とする分割データの相
関演算結果同士を合成し、サンプルタイミング毎の前記
同相成分及び直交成分の受信データの相関出力を行うデ
ータ復元部とを有することを特徴とするマッチドフィル
タ。 - 【請求項３】 同相成分及び直交成分の拡散符号により
スペクトラム拡散変調された同相成分及び直交成分のア
ナログ信号を規定のサンプルレートでディジタル変換す
ることで得られる同相成分及び直交成分の受信データを
それぞれ複数に分割し、分割データとして前記サンプル
レートを２倍し、さらに分割数倍した速度で時分割に出
力するデータ分割部と、 前記データ分割部から出力される前記分割データを格納
し、格納された前記分割データを前記サンプルレートを
２倍し、さらに分割数倍した速度でチップ毎に時分割に
出力するデータ格納部と、 前記同相成分及び直交成分の拡散符号とそれぞれ同一で
ある、同相成分及び直交成分の逆拡散符号をチップ単位
で生成し、出力する逆拡散符号生成部と、 複数の乗算器及び加算器で構成され、前記データ格納部
から出力された前記分割データ及び前記逆拡散符号生成
部から出力された前記同相成分の逆拡散符号との積和演
算を、前記サンプルレートを２倍し、さらに分割数倍し
た速度で時分割に行い、相関演算結果として出力する同
相成分相関演算部と、 複数の乗算器及び加算器で構成され、前記データ格納部
から出力された前記分割データ及び前記逆拡散符号生成
部から出力された前記直交成分の逆拡散符号との積和演
算を、前記サンプルレートを２倍し、さらに分割数倍し
た速度で時分割に行い、相関演算結果として出力する直
交成分相関演算部と、 前記同相成分相関演算部及び前記直交成分相関演算部か
ら出力された分割データの相関演算結果のうち、同一の
受信データを源とする分割データの相関演算結果同士を
合成し、合成結果を受信データの相関演算結果として出
力するデータ復元部と、 前記データ復元部から出力された前記受信データの相関
演算結果に基づいて複素演算を行い、サンプルタイミン
グ毎の同相成分及び直交成分の受信データの相関出力を
行う複素演算部とを有することを特徴とするマッチドフ
ィルタ。 - 【請求項４】 同相成分及び直交成分の拡散符号により
スペクトラム拡散変調された同相成分及び直交成分のア
ナログ信号を規定のサンプルレートでディジタル変換す
ることで得られる同相成分及び直交成分の受信データを
それぞれ複数に分割し、分割データとして前記サンプル
レートを２倍し、さらに分割数倍した速度で時分割に出
力するデータ分割部と、 前記データ分割部から出力される前記分割データを格納
し、格納された前記分割データを前記サンプルレートを
２倍し、さらに分割数倍した速度でチップ毎に時分割に
出力するデータ格納部と、 前記同相成分及び直交成分の拡散符号とそれぞれ同一で
ある、同相成分及び直交成分の逆拡散符号をチップ単位
で生成し、出力する逆拡散符号生成部と、 複数の乗算器及び加算器で構成され、前記データ格納部
から出力された前記分割データ及び前記逆拡散符号生成
部から出力された前記同相成分及び前記直交成分の逆拡
散符号との積和演算を、前記サンプルレートを２倍し、
さらに分割数倍した速度の２倍で時分割に行い、相関演
算結果として出力する相関演算部と、 前記相関演算部から出力された分割データの相関演算結
果のうち、同一の受信データを源とし、且つ同一成分の
逆拡散符号によって相関演算が行われた相関演算結果同
士を前記速度で合成し、合成結果を受信データの相関演
算結果として出力するデータ復元部と、 前記データ復元部から出力された前記受信データの相関
演算結果に基づいて複素演算を行い、サンプルタイミン
グ毎の同相成分及び直交成分の受信データの相関出力を
行う複素演算部とを有することを特徴とするマッチドフ
ィルタ。 - 【請求項５】 同相成分及び直交成分の受信データをそ
れぞれ、上位ビットと下位ビットにビット単位で２分割
することを特徴とする請求項２乃至請求項４に記載のマ
ッチドフィルタ。 - 【請求項６】 請求項２乃至請求項５記載のマッチドフ
ィルタを用い、得られたサンプルタイミング毎の同相成
分及び直交成分の相関出力に基づいて、スペクトラム拡
散変調された同相成分及び直交成分のアナログ信号の復
調処理を行うことを特徴とするＣＤＭＡ通信用受信機。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001266098A JP2002217787A (ja) | 2000-11-17 | 2001-09-03 | ディジタルフィルタ |
| EP20010125547 EP1207660A3 (en) | 2000-11-17 | 2001-10-25 | Time-sharing of a digital filter |
| US09/987,875 US20020061057A1 (en) | 2000-11-17 | 2001-11-16 | Digital filter |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000350993 | 2000-11-17 | ||
| JP2000-350993 | 2000-11-17 | ||
| JP2001266098A JP2002217787A (ja) | 2000-11-17 | 2001-09-03 | ディジタルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002217787A true JP2002217787A (ja) | 2002-08-02 |
Family
ID=26604168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001266098A Pending JP2002217787A (ja) | 2000-11-17 | 2001-09-03 | ディジタルフィルタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20020061057A1 (ja) |
| EP (1) | EP1207660A3 (ja) |
| JP (1) | JP2002217787A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006186425A (ja) * | 2004-12-24 | 2006-07-13 | Advantest Corp | 畳み込み演算回路 |
| JP2006279695A (ja) * | 2005-03-30 | 2006-10-12 | Hitachi Kokusai Electric Inc | 逆拡散装置 |
| JP2007159100A (ja) * | 2005-11-30 | 2007-06-21 | Samsung Electro Mech Co Ltd | Ｏｑｐｓｋ復調器のタイミング推定器 |
| JP2013083458A (ja) * | 2011-10-06 | 2013-05-09 | Casio Comput Co Ltd | 衛星電波受信装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7483479B2 (en) | 2004-09-16 | 2009-01-27 | Keyeye Communications | Scaled signal processing elements for reduced filter tap noise |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5950131A (en) * | 1996-10-29 | 1999-09-07 | Motorola, Inc. | Method and apparatus for fast pilot channel acquisition using a matched filter in a CDMA radiotelephone |
| JP3373755B2 (ja) * | 1997-04-09 | 2003-02-04 | 株式会社鷹山 | 複素型逆拡散処理装置 |
| JP3283210B2 (ja) * | 1997-05-30 | 2002-05-20 | 株式会社鷹山 | スペクトラム拡散通信方式における信号受信装置 |
| JP3204925B2 (ja) * | 1997-06-18 | 2001-09-04 | 株式会社エヌ・ティ・ティ・ドコモ | Ｃｄｍａ通信システムにおける信号受信装置 |
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-
2001
- 2001-09-03 JP JP2001266098A patent/JP2002217787A/ja active Pending
- 2001-10-25 EP EP20010125547 patent/EP1207660A3/en not_active Withdrawn
- 2001-11-16 US US09/987,875 patent/US20020061057A1/en not_active Abandoned
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Also Published As
| Publication number | Publication date |
|---|---|
| EP1207660A3 (en) | 2004-06-16 |
| US20020061057A1 (en) | 2002-05-23 |
| EP1207660A2 (en) | 2002-05-22 |
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