JP3373755B2

JP3373755B2 - 複素型逆拡散処理装置

Info

Publication number: JP3373755B2
Application number: JP10539797A
Authority: JP
Inventors: 長明周; 国梁寿
Original assignee: 株式会社鷹山
Priority date: 1997-04-09
Filing date: 1997-04-09
Publication date: 2003-02-04
Anticipated expiration: 2017-04-09
Also published as: EP0871298A3; EP0871298A2; JPH10285077A; US6252899B1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＳ−ＣＤＭＡ
（直接拡散−符号分割多元接続方式ＤｉｒｅｃｔＳｅ
ｑｕｅｎｃｅ−ＣｏｄｅＤｉｖｉｓｉｏｎＭｕｌｔ
ｉｐｌｅＡｃｃｅｓｓ）の受信装置に用いる複素型逆
拡散処理装置に関するものである。

【０００２】

【従来の技術】近年の陸上移動通信の発展に伴い、周波
数利用効率が高く、かつ、伝送速度が可変でマルチメデ
ィア通信に適したＤＳ−ＣＤＭＡが、広帯域の移動通信
あるいは無線ＬＡＮ（ＬｏｃａｌＡｒｅａＮｅｔｗ
ｏｒｋ）として注目されている。ＤＳ−ＣＤＭＡは、情
報を狭帯域変調する１次変調と拡散符号によりスペクト
ラムを広帯域に拡散させる２次変調を行う。

【０００３】ＤＳ−ＣＤＭＡの１つとして、１次変調お
よび２次変調がともにＱＰＳＫ（Ｑｕａｄｒａｔｕｒｅ
ＰｈａｓｅＳｈｉｆｔＫｅｙｉｎｇ）のものがあ
る。情報および拡散符号を搬送波に対する同相または直
交の位相成分に分け、これを複素ベクトルで表現する
と、情報ベクトルＩおよび拡散符号ベクトルＣは、次式
のようになる。Ｉ＝Ｉ_i＋ｊ・Ｉ_q （１）Ｃ＝Ｃ_i＋ｊ・Ｃ_q （２）１次変調のＱＰＳＫにおいては、搬送波は情報の同相成
分Ｉ_iにより搬送波と同相の変調がなされ、情報の直交
成分Ｉ_qにより搬送波と直交する位相の変調がなされ
る。２次変調のＱＰＳＫにおいては、拡散符号ベクトル
Ｃにより次式のように拡散変調がなされ拡散された送信
信号を形成する。Ｓ_i＝Ｉ_i・Ｃ_i−Ｉ_q・Ｃ_q （３）Ｓ_q＝Ｉ_i・Ｃ_q＋Ｉ_q・Ｃ_i （４）

【０００４】通信路のノイズ等を無視すれば、受信信号
ＲはＳに等しく次の通りとなる。Ｒ_i＝Ｉ_i・Ｃ_i−Ｉ_q・Ｃ_q （５）Ｒ_q＝Ｉ_i・Ｃ_q＋Ｉ_q・Ｃ_i （６）受信装置における逆拡散処理は、送信側の拡散符号ベク
トルＣの複素共役の符号ベクトル（Ｃ_i−ｊ・Ｃ_q）を
用いて行う。逆拡散後の受信信号は、（５），（６）式
を用いて次の通りとなる。Ｄ＝Ｄ_i＋ｉ・Ｄ_q ＝（Ｒ_i＋ｊ・Ｒ_q）・（Ｃ_i−ｊ・Ｃ_q）＝（Ｒ_i・Ｃ_i＋Ｒ_q・Ｃ_q）＋ｊ（−Ｒ_i・Ｃ_q＋Ｒ_q・Ｃ_i）（７）

【０００５】上述の各式において、Ｃｉ＝Ｃｑとした場
合には、２次変調がＢＰＳＫ（ＢｉｎａｒｙＰｈａｓ
ｅＳｈｉｆｔＫｅｙｉｎｇ）となる。本発明では、
１次変調をＱＰＳＫ、２次変調をＢＰＳＫとしたＤＳ−
ＣＤＭＡ方式における複素型逆拡散処理装置に関するも
のである。この場合、受信装置における逆拡散処理後の
受信信号は、（７）式より次のように表される。Ｄ＝Ｄ_i＋ｉ・Ｄ_q ＝（Ｒ_i・Ｃ_i＋Ｒ_q・Ｃ_i）＋ｊ（−Ｒ_i・Ｃ_i＋Ｒ_q・Ｃ_i）（８）

【０００６】広帯域ＤＳ−ＣＤＭＡ移動通信において
は、上述した１次変調，２次変調がともにＱＰＳＫのも
のを移動局から基地局への上り回線に用い、一方、１次
変調がＱＰＳＫ，２次変調がＢＰＳＫのものを、基地局
から移動局への下り回線に用いることが検討されてい
る。２次変調をＱＰＳＫにした場合には、送信機のパワ
ーアンプの歪に強くなるが、受信装置での処理は若干複
雑になる。

【０００７】図５は、従来の複素型逆拡散処理装置の第
１の例を説明するためのブロック構成図である。１次変
調がＱＰＳＫ、２次変調がＢＰＳＫの受信信号に対する
逆拡散処理用複素マッチドフィルタである。図中、１は
分配器、２，３は乗算器、４は搬送波発生器、５はπ／
２移相器、６，７はＬＰＦ、８，９は加算器、１０はＩ
チャネル積和演算部、１１はＱチャネル積和演算部、１
２は拡散符号レジスタである。

【０００８】受信信号は、分配器１によって２系統に分
配され、直交検波がなされる。第１の系統は、乗算器２
により搬送波発生器４からの搬送波と乗算され、ＬＰＦ
（ローパスフィルタ）６を通して搬送波と同相の同相成
分Ｒ_iとなり、第２の系統は、π／２移相器５でπ／２
移相された搬送波と乗算器３により乗算され、ＬＰＦ７
を通して搬送波と直交する位相の直交成分Ｒ_qとなる。
その結果、受信信号は直交復調されて２系統のベースバ
ンド受信信号となる。これら受信信号の同相，直交成分
Ｒ_i，Ｒ_qは、それぞれ、Ｉチャネル積和演算部１０、
Ｑチャネル積和演算部１１に入力される。なお、説明を
簡単にするため、中間周波増幅段を除いて説明してい
る。

【０００９】Ｉチャネル積和演算部１０，Ｑチャネル積
和演算部１１は、具体的にはマッチドフィルタであり、
拡散符号レジスタ１２からそれぞれ１シンボル当たり所
定のチップ数を有する同一の拡散符号ベクトルの同相成
分Ｃ_i（以下、単に拡散符号という）を受け、受信信号
の同相および直交成分Ｒ_i，Ｒ_qに拡散符号Ｃ_iを乗算
しその総和を演算して２系統の各別に逆拡散処理を行
う。すなわち、Ｉチャネル積和演算部１０は、Ｒ_i・Ｃ
_iの相関値を出力し、Ｑチャネル積和演算部１１は、Ｒ
_q・Ｃ_iの相関値を出力する。上述した式（８）に対応
して、加算器８は、Ｄ_i＝Ｒ_i・Ｃ_i＋Ｒ_q・Ｃ_iの相
関値を出力し、加算器９は、Ｄ_q＝−Ｒ_i・Ｃ_i＋Ｒ_q
・Ｃ_iの相関値を出力する。その結果、２次変調のＢＰ
ＳＫに対する逆拡散処理がなされ、情報の同相成分Ｉ_i
および直交成分Ｉ_qにそれぞれ対応した受信信号の同相
成分Ｄ_iおよび直交成分Ｄ_qを得る。こうした処理で得
られる同相成分Ｄ_iおよび直交成分Ｄ_qに基づいて、情
報の同相成分Ｉ_iおよび直交成分Ｉ_qを再生することが
できる。上述したＩチャネル積和演算部１０、Ｑチャネ
ル積和演算部１１および加算器８，９により複素型逆拡
散処理装置が構成される。

【００１０】図６は、図５に示した積和演算部の一例を
示すブロック構成図である。図中、５１ａ〜５１ｆはサ
ンプルホールド回路、５２は制御部、５３ａ〜５３ｆは
乗算部、５４は基準電圧発生器、５５は拡散符号レジス
タ、５６〜６１は加算器である。図をわかりやすくする
ために、拡散符号系列が６チップからなり、６段の遅延
段を有するものとして記載してあるが、実際に使用され
る拡散符号系列はこれよりもかなり長いチップ数の符号
系列が使用されるから、それに対応する数の段数を設け
る。この積和演算部は、図５に示したＩチャネル積和演
算部１０，Ｑチャネル積和演算部１１、それぞれの一例
となるものであり、小規模で低消費電力を特徴とするマ
ッチドフィルタ回路である。

【００１１】図中、ベースバンド受信信号とあるのは、
図５に示した受信信号の同相成分Ｒ_iまたは直交成分Ｒ
_qである。ベースバンド受信信号は、サンプリングタイ
ミングを制御する制御部５２により、サンプルホールド
回路５１ａ〜５１ｆの１つに順次分配されて入力され
る。サンプルホールド回路５１ａ〜５１ｆの各出力は、
乗算部５３ａ〜５３ｆにおいて、拡散符号系列を生成す
る拡散符号レジスタ５５の出力と乗算され、加算器５６
〜６１で加算されて相関値を出力する。乗算部５３ａ〜
５３ｆには、基準電圧発生器５４から基準電圧Ｖｒが入
力されている。

【００１２】サンプルホールド回路５１ａ〜５１ｆは、
アナログ演算回路を用いるもので、制御部５２により制
御されるアナログスイッチ，入力キャパシタンス，反転
増幅器などから構成される。反転増幅器は、ＣＭＯＳイ
ンバータが３段縦続接続されたもので、その入出力端子
間には図示しない帰還用キャパシタンスが設けられてい
る。

【００１３】この反転増幅器は、ＣＭＯＳインバータの
出力がハイレベルからローレベルあるいはその逆方向に
遷移する増幅領域の部分を利用して、増幅器として作用
するものである。図示した入力キャパシタンスと上述し
た帰還用キャパシタンスの値を等しくし、入力キャパシ
タンスと帰還用キャパシタンスとの接続点の電圧を電源
電圧の１／２の基準電圧Ｖｒとし、この電圧を基準にす
れば、入力スイッチが開放された時点におけるベースバ
ンド受信信号の電圧が極性反転されて出力される。

【００１４】制御部５２は、各サンプルホールド回路５
１ａ〜５１ｆに設けられたアナログスイッチを一旦閉成
し、拡散符号の各チップに対応するタイミングで各サン
プルホールド回路５１ａ〜５１ｆのスイッチを順次開放
して入力電圧を取り込むように制御する。これにより、
各サンプルホールド回路５１ａ〜５１ｆには、拡散符号
系列の１周期長の受信信号が常に取り込まれ、上述した
基準電圧Ｖｒに対しその極性の反転した受信信号が出力
される。

【００１５】乗算部５３ａ〜５３ｆは、同一構成の２個
のマルチプレクサ回路ＭＵＸ１，ＭＵＸ２により構成さ
れる。各マルチプレクサ回路ＭＵＸ１，ＭＵＸ２は、制
御信号がハイレベルの時に一方のトランスミッションゲ
ートのみが導通し、制御信号がローレベルの時には、他
方のトランスミッションゲートのみが導通するものであ
る。乗算部５３ａのマルチプレクサ回路ＭＵＸ１の第１
の入力端子には、対応するサンプルホールド回路５１ａ
からの出力電圧、第２の入力端子には基準電圧発生器５
４から入力される基準電圧Ｖｒが印加される。一方、マ
ルチプレクサ回路ＭＵＸ２の第１，第２の入力端子は、
上述したマルチプレクサ回路ＭＵＸ１とは入力の接続関
係が逆であり、第１の入力端子には基準電圧Ｖｒ、第２
の入力端子にはサンプルホールド回路５１ａの出力電圧
が印加される。

【００１６】マルチプレクサ回路ＭＵＸ１，ＭＵＸ２の
制御信号は、拡散符号レジスタ５５から出力される拡散
符号系列のうち、このマルチプレクサ回路を備える乗算
部５３ａに対応したチップの符号データである。マルチ
プレクサ回路ＭＵＸ１の出力が乗算部のＨ出力となり、
マルチプレクサ回路ＭＵＸ２の出力が乗算部５３ａのＬ
出力となる。したがって、制御信号としての拡散符号の
対応するチップの値が「１」のとき、マルチプレクサ回
路ＭＵＸ１は、サンプルホールド回路５１ａからの入力
電圧を出力し、マルチプレクサ回路ＭＵＸ２は、基準電
圧Ｖｒを出力する。一方、拡散符号の対応するビットが
「０」のとき、マルチプレクサ回路ＭＵＸ１は、基準電
圧Ｖｒを出力し、第２のマルチプレクサ回路ＭＵＸ２
は、対応するサンプルホールド回路５１ａからの入力電
圧を出力する。基準電圧Ｖｒは、電源電圧の１／２とな
るように設定されているため、乗算部５３ａ〜５３ｆに
おけるＨ出力，Ｌ出力が共に基準電圧Ｖｒを出力してい
る場合は、ベースバンド受信信号が０のときである。

【００１７】乗算部５３ａ〜５３ｃにおけるＨ出力は、
加算器５６に入力される。加算器５６は３個の入力キャ
パシタンスに接続された反転増幅器からなり、この反転
増幅器は、サンプルホールド回路５１ａ〜５１ｆ内の反
転増幅器と同様のものであるが、入力キャパシタンスの
値は、帰還キャパシタンスの値の１／３の大きさとして
いるため、基準電圧Ｖｒを基準として、各乗算部５３ａ
〜５３ｃの出力電圧の和の１／３の大きさを有する電圧
が出力される。乗算部５３ｄ〜５３ｆのＨ出力は加算器
５８に入力されており、上述した場合と同様に、それら
の和の１／３の大きさを有する電圧が出力される。

【００１８】加算器５６，５８の出力は、加算器６０に
入力される。この加算器６０における２個の入力キャパ
シタンスの値は、ともに帰還キャパシタンスの値の１／
２としており、加算器６０からは、加算器５６，５８の
出力の１／２の大きさの和となる電圧が出力される。一
方、乗算部５３ａ〜５３ｃにおけるＬ出力は、加算器５
７に入力され、これらの和の１／３の大きさを有する電
圧が出力される。また、乗算部５３ｄ〜５３ｆのＬ出力
は、加算器５９に出力され、これらの和の１／３の大き
さを有する電圧が出力される。

【００１９】加算器６０，５７，５９の出力は、加算器
６１に入力される。この加算器６１において、加算器６
０に対する入力キャパシタンスの大きさは、帰還キャパ
シタンスの大きさと等しくされ、加算器５７，５９に対
する入力キャパシタンスの大きさは、帰還キャパシタン
スの値の１／２とされているため、この加算器６１から
は、加算器６０の出力電圧と加算器５７，５９の出力電
圧の各１／２の電圧の和に対応する電圧が出力されるこ
ととなる。したがって、この加算器６１からは、拡散符
号レジスタ５５から出力される拡散符号系列の「１」が
供給される乗算部５３に接続されたサンプルホールド回
路５１の出力の和と、拡散符号系列の「０」が供給され
る乗算部５３に接続されたサンプルホールド回路５１の
出力の和、との差電圧、すなわち、ベースバンド受信信
号と拡散符号系列との相関値が出力されることとなる。

【００２０】加算器６１から拡散符号の１周期分の相関
値が出力された後、ベースバンド受信信号の次のタイミ
ングで新たに入力される信号を、ベースバンド受信信号
の最も古い期間の信号がサンプルホールドされていたサ
ンプルホールド回路に入力する。これと同期して、拡散
符号レジスタ５５は、出力していた拡散符号系列を１チ
ップだけ循環シフトさせて出力する。上述した演算処理
と同様の処理を行い、上述した次のタイミングのベース
バンド受信信号に対して同じ拡散符号系列との相関値を
得る。一旦サンプルホールドされたベースバンド受信信
号を次段のサンプルホールド回路にシフトさせる処理を
行わないため、それによる誤差の発生を防止することが
できる。このマッチドフィルタは、このようにしてベー
スバンド受信信号のサンプルホールド回路５１ａ〜５１
ｆへの分配と拡散符号系列のシフトを同期させて順次行
うことにより、相関演算処理を行うものである。

【００２１】ところで、図５に示したＩチャネル積和演
算部１０，Ｑチャネル積和演算部１１を具体的な回路で
実現する際に、次のような問題点がある。まず、加算器
８，９、および、加算器８，９と後段の回路との配線パ
ターンを設計するには、後段に接続されることになる複
雑な回路要素との接続を考慮する必要がある。

【００２２】さらに、Ｉチャネル積和演算部１０，Ｑチ
ャネル積和演算部１１にマッチドフィルタを用いる場
合、例えば、図６のマッチドフィルタを用いる場合、こ
れを半導体集積回路に形成する際に、出力側の領域に
は、複数の加算器５６〜６１が配置され相互に配線で接
続されているため、回路要素および配線が密に形成され
ることになりスペースに余裕がない。しかし、図５に示
した加算器８，９、および、加算器８，９とマッチドフ
ィルタの出力とを接続する配線パターンも、上述した出
力側の領域に設ける必要がある。このことは、具体例と
して図６に示したマッチドフィルタに限らず、複数の乗
算器の出力を加算する複数の加算器を有するマッチドフ
ィルタ一般についていえることである。したがって、Ｉ
チャネル積和演算部１０，Ｑチャネル積和演算部１１を
具体的な回路で実現する際に、回路配置が難しいという
問題がある。

【００２３】図７は、長い拡散符号系列に対応したマッ
チドフィルタの一例を示すブロック構成図である。図
中、図６と同様な部分には同じ符号を付して説明を省略
する。７１ａ〜７１ｆは積和演算ブロック、７２〜７４
は加算器、７５はセレクタである。マッチドフィルタを
長い拡散符号系列に対応させるために、この例では、図
６に示したようなマッチドフィルタを単位要素として、
積和演算ブロック７１ａ〜７１ｆに用いたものである。
各積和演算ブロック７１ａ〜７１ｆは、全て同じ段数で
あっても、また異なる段数であってもよいし、必ずしも
図６に示したものにこだわらない。

【００２４】このマッチドフィルタは、各積和演算ブロ
ック７１ａ〜７１ｆのサンプルホールド回路を直列に並
べで段数を延長するとともに、各積和演算ブロック７１
ａ〜７１ｆの出力を加算器７２〜７４でさらに加算した
ものである。加算器７２，７３は、例えば、図６に示し
た加算器５６〜５９，６１と同様な３入力型の加算器で
あり、加算器７４は、例えば、図６に示した加算器６０
と同様な２入力型のものであるが、加算器の機能を有す
るものであればどのような回路でもよい。

【００２５】このマッチドフィルタについても、図５，
図６を参照して説明したように、加算器８，９および接
続する配線を出力側の領域に配置する必要があり、上述
したものと同様の問題があるが、前提とする逆拡散処理
によっては、次に説明するように、さらに回路配置の設
計が難しくなる。

【００２６】図８は、従来の複素型逆拡散処理装置の第
２の例を説明するためのブロック構成図である。図中、
図５と同様な部分には同じ符号を付して説明を省略す
る。２１はＩチャネル積和演算部、２２はＱチャネル積
和演算部、８１，８２は加算器である。この従来の受信
装置は、タップ数可変型の複素型マッチドフィルタを用
いたもので、直交復調部の図示は省略している。

【００２７】ＤＳ−ＣＤＭＡ方式の拡散率を可変にする
ため、拡散符号の長さ、すなわち、情報の１シンボル当
たりの拡散符号のチップ数を可変にする場合がある。こ
のような場合に、Ｉチャネル積和演算部２１、Ｑチャネ
ル積和演算部２２にタップ数可変型のマッチドフィルタ
が用いられる。図示の例では、Ｎタップの出力とＮ／２
タップの出力という２出力を有している。タップ数制御
信号により、拡散符号レジスタ１２からＮチップまたは
Ｎ／２チップの拡散符号のいずれかを出力させるととも
に、Ｉチャネル積和演算部２１、Ｑチャネル積和演算部
２２のそれぞれを、ＮタップまたはＮ／２タップのいず
れかに切り替える。

【００２８】Ｉチャネル積和演算部２１、Ｑチャネル積
和演算部２２に、図７に示したマッチドフィルタを用い
る場合には、Ｎ＝３６となり、図７の加算器７４の出力
がＮタップ出力となり、加算器６２の出力がＮ／２タッ
プ出力となる。タップ数制御信号により、拡散符号レジ
スタ５５からＮチップまたはＮ／２チップの拡散符号の
いずれかを出力させるとともに、積和演算ブロック７１
ａ〜７１ｆの中からベースバンド受信信号を分配するブ
ロックを選択する。Ｎ／２タップのときには、ベースバ
ンド受信信号が積和演算ブロック７１ａ〜７１ｃ間にお
いて順次分配され、拡散符号も同様に積和演算ブロック
７１ａ〜７１ｃの間において循環するようにする。な
お、図７に破線で示す位置にセレクタ７５を用いる場合
には、このセレクタ７５の出力端子が、各タップに共通
の出力端子となる。同様に、Ｑチャネル積和演算部２２
においてもセレクタを用いれば、出力端子が各１個とな
り、この出力端子間に１対の加算器８，９と相互の接続
回路を設けるだけでよい。しかし、複数のタップ数毎に
出力を同時に取り出すことができない。

【００２９】図８に示したように、タップ数毎の出力端
に対し、それぞれ加算器８，９および加算器８１，８２
の２組を必要とする。並列に設けられるタップ数毎の出
力端子の数に比例して、必要な加算器の組数が多くな
り、マッチドフィルタの出力側の領域の回路配置が一層
難しくなるというだけでなく、回路規模が大きくなって
しまう問題がある。特に、小型軽量化が要求されるＤＳ
−ＣＤＭＡ携帯機用の半導体集積回路上に上述した複素
型逆拡散処理装置を実現する場合には、回路規模が大き
くなるということは大きな問題である。

【００３０】図９は、従来の複素型逆拡散処理装置の第
３の例を説明するためのブロック構成図である。図中、
図５，図８と同様な部分には同じ符号を付して説明を省
略する。３１，３２はＩチャネル積和演算部、３３，３
４はＱチャネル積和演算部であり、いずれも同じマッチ
ドフィルタを用いることができる。

【００３１】この複素型逆拡散処理装置は、オーバサン
プリング型のマッチドフィルタを用いたものである。図
示のものは２倍サンプリングのものであり、拡散符号の
チップの周期の半周期で受信信号Ｒ_i，Ｒ_qを交互にサ
ンプリングしている。そのため、交互に位相が反転する
２種のクロックＣｌｋ１，Ｃｌｋ２を用いてサンプリン
グしその結果を並列に出力する。通常は、Ｉチャネル積
和演算部３１，３２の出力の合成および、Ｑチャネル積
和演算部３３，３４の出力の合成をする。しかし、２種
のクロックＣｌｋ１，Ｃｌｋ２の系統別に独自に出力す
ることがあり、この場合、２組の加算器８，９および加
算器８１，８２を必要とする。オーバサンプリングの次
数が大きくなるほど、この次数に比例してＩチャネル積
和演算部，Ｑチャネル積和演算部の組数が増加し、必要
な加算器の組数が多くなり、回路配置が一層難しくなる
というだけでなく、回路規模が大きくなってしまうとい
う問題がある。

【００３２】図１０は、従来の複素型逆拡散処理装置の
第４の例を説明するためのブロック構成図である。図１
０（ａ）は全体構成図、図１０（ｂ）は１つの相関器の
内部構成図である。図中、図５，図８と同様な部分には
同じ符号を付して説明を省略する。４１〜４３は相関
器、４４はＲＡＫＥ合成・復調部、４５，４６は乗算
器、４７，４８は積分器、９１，９２は加算器である。
この複素型逆拡散処理装置は、マッチドフィルタの代わ
りに相関器を用いるものにおいて、マルチパス信号を受
信することができるようにしたものである。

【００３３】マッチドフィルタの場合、１シンボルにわ
たって空間積分演算が行われるため、１個の複素マッチ
ドフィルタでマルチパス信号を受信することができる。
しかし、スライディング相関器のような相関器を用いる
場合、時系列演算であるため、マルチパス信号を受信す
るためにはマルチパスに対応するパス分の相関器４１〜
４３が必要となる。

【００３４】図１０（ａ）において、受信信号の同相，
直交成分Ｒ_i，Ｒ_qは、相関器４１〜４３に入力され
る。各相関器４１〜４３は、図示を省略した拡散符号レ
ジスタから１シンボル当たり所定のチップ数を有する拡
散符号Ｃ_iの信号系列を受ける。その際、各相関器４１
〜４３に対して追跡ループを設けることにより、複数の
到来波の遅延時間関係に対応したチップ位相となるよう
に制御された拡散符号Ｃ_i（１）〜Ｃ_i（ｎ）の信号系
列を受けるようにする。

【００３５】図１０（ｂ）に示す１つの相関器におい
て、乗算器４５，４６により受信信号の同相および直交
成分Ｒ_i，Ｒ_qにそれぞれ拡散符号Ｃ_i（ｎ）を乗算
し、積分器４７，４８によりその値を１シンボル周期に
わたって積分して逆拡散処理を行う。相関器４３の逆拡
散出力は、図１０（ａ）に示すように、加算器９１，９
２において加算および減算を行い、受信信号Ｄ（ｎ）＝
Ｄ_i（ｎ）＋ｉ・Ｄ_q（ｎ）を出力する。他の相関器４
１，４２についても同様であり、逆拡散出力を加算器
８，９、８１，８２において加算および減算を行い、到
来波別の受信信号をＲＡＫＥ合成・復調部４４に出力す
る。ＲＡＫＥ合成・復調部４４においては、各到来波別
の受信信号に適当な重みを付けた上で同相で加算され、
マルチパスの影響が除かれた受信信号が出力される。こ
の複素型逆拡散処理装置では、加算器の組を相関器の個
数分だけ設ける必要があるため、回路配置が一層難しく
なるというだけでなく、回路規模が大きくなってしまう
という問題がある。

【００３６】

【発明が解決しようとする課題】本発明は、上述した問
題点を解決するためになされたもので、逆拡散処理のた
めの加算器の組を出力側に設けないようにして回路配置
を容易にするとともに、回路規模を小さくするようにし
た複素型逆拡散処理装置を提供することを目的とするも
のである。

【００３７】

【課題を解決するための手段】請求項１に記載の発明に
おいては、複素型逆拡散処理装置において、直交検波さ
れた受信信号の同相成分および直交成分の和を出力する
加算器と該加算器の出力と拡散符号とを入力して積和演
算により相関出力を演算する第１のマッチドフィルタ
と、前記直交成分と前記同相成分との差を出力する加算
器と該加算器の出力と前記拡散符号とを入力して積和演
算により相関出力を演算する第２のマッチドフィルタを
有するものである。したがって、複素型逆拡散処理に必
要な加算器の組を出力側の領域に設ける必要がなく、回
路配置が容易になる。

【００３８】請求項２に記載の発明においては、請求項
１に記載の複素型逆拡散処理装置において、前記第１，
第２のマッチドフィルタは、それぞれ、複数のタップ出
力端子を有するものである。したがって、複数のタップ
出力端子を、例えば、拡散率の異なる拡散符号に対応し
て任意に選択することができる。また、同時に拡散符号
の部分相関を監視することも可能となる。そして、複素
型逆拡散処理に必要な加算器の組を複数のタップ出力端
子ごとに設けなくてもよい。その結果、回路配置を容易
にするとともに、回路規模を小さくすることができる。

【００３９】請求項３に記載の発明においては、請求項
１または２に記載の複素型逆拡散処理装置において、前
記第１，第２のマッチドフィルタは、それぞれ、異なる
位相のクロック信号に基づいて入力信号を順次サンプリ
ングし積和演算により相関出力を演算し演算結果を個別
に出力する複数のマッチドフィルタ部を有するものであ
る。したがって、異なる位相のクロック信号に基づくマ
ッチドフィルタ部の出力を個別に得ることができる。ま
た、複素型逆拡散処理に必要な加算器の組を各マッチド
フィルタ部毎に設けなくてもよい。その結果、回路配置
を容易にするとともに、回路規模を小さくすることがで
きる。

【００４０】請求項４に記載の発明においては、複素型
逆拡散処理装置において、直交検波された受信信号の同
相成分および直交成分の和を出力する加算器と該加算器
の出力を複数個の第１の相関器に入力し、マルチパス信
号に対応したそれぞれ異なる位相の拡散符号との相関演
算を行う第１の相関出力手段と、前記直交成分と前記同
相成分との差を出力する加算器と該加算器の出力を複数
個の第２の相関器に入力し、前記拡散符号との相関演算
を行う第２の相関出力手段を有するものである。したが
って、複素型逆拡散処理に必要な加算器の組を各第１，
第２の相関器の出力側にマルチパス信号のパス数に対応
する数だけ設ける必要がなく回路規模が小さくなる。

【００４１】

【発明の実施の形態】図１は、本発明の複素型逆拡散処
理装置の第１の実施の形態を説明するためのブロック構
成図である。１次変調がＱＰＳＫ、２次変調がＢＰＳＫ
の受信信号に対する逆拡散処理用複素マッチドフィルタ
である。図中、図５と同様な部分には同じ符号を付して
説明を省略する。図５を参照して説明した従来の複素型
逆拡散処理装置に比べて、加算器８，９の組をＩチャネ
ル積和演算部１０，Ｑチャネル積和演算部１１の入力側
に設け、加算および減算後に逆拡散処理を行うものであ
る。

【００４２】Ｉチャネル積和演算部１０は、加算器８に
おいて受信信号の同相成分と直交成分を加算したもの
（Ｒ_i＋Ｒ_q）と拡散符号Ｃ_iの積和演算を行い、Ｑチ
ャネル積和演算部は、加算器９において受信信号の直交
成分から同相成分を差し引いたもの（−Ｒ_i＋Ｒ_q）と
拡散符号Ｃ_iの積和演算を行う。その結果、式（８）に
基づいて、従来例と同様に相関出力から送信情報が得ら
れる。なお、送信側の拡散処理次第では、上述した（Ｒ
_i＋Ｒ_q）演算が（Ｒ_i−Ｒ_q）演算に変わり、上述し
た（−Ｒ_i＋Ｒ_q）演算が（Ｒ_i＋Ｒ_q）演算に変わる
ことがあり得る。

【００４３】回路設計上において、Ｉチャネル積和演算
部１０やＱチャネル積和演算部１１の後段との接続を考
慮する必要がないため、半導体集積回路の設計や回路配
置が容易である。また、Ｉチャネル積和演算部１０やＱ
チャネル積和演算部１１の入力側の領域は、出力側の領
域に比べて余裕があるため半導体集積回路上の回路配置
が容易である。

【００４４】図２は、本発明の複素型逆拡散処理装置の
第２の実施の形態を説明するためのブロック構成図であ
る。図中、図５，図８と同様な部分には同じ符号を付し
て説明を省略する。この実施の形態は、図８に示した従
来の複素型逆拡散処理装置に比べて、Ｉチャネル積和演
算部２１，Ｑチャネル積和演算部２２の入力側に加算器
８，９の組を設けたものである。回路基板上において余
裕のある入力側の領域に加算器８，９および相互接続配
線を配置することができるだけでなく、加算器８，９は
１組でよい。なお、図示の例では、タップ数を２通りに
しか設定していないが、拡散率を決定する拡散符号の長
さとしては、例えば１６，３２，６４，１２８チップが
用いられ、このチップ数に応じた同数のタップ数を複数
通りに設定することができる。

【００４５】図３は、本発明の複素型逆拡散処理装置の
第３の実施の形態を説明するためのブロック構成図であ
る。図中、図５，図９と同様な部分には同じ符号を付し
て説明を省略する。この実施の形態は、図９に示した従
来の複素型逆拡散処理装置に比べて、出力側においてＩ
チャネル積和演算部３１，３２、Ｑチャネル積和演算部
３３，３４の出力を、２種のクロックＣｌｋ１，Ｃｌｋ
２の系統別に独自に出力できるようにするとともに、Ｉ
チャネル積和演算部３１，３２、Ｑチャネル積和演算部
３３、３４の入力側に加算器８，９の組を１組だけ設け
たものである。したがって、回路設計上の容易さだけで
なく、回路規模を小さくすることができる。

【００４６】上述した説明では、Ｉチャネル積和演算
部、Ｑチャネル積和演算部として、図６，図７に示した
マッチドフィルタを用いたが、出力側の領域が複数の加
算器および相互の接続配線等で込み合っているようなマ
ッチドフィルタを用いる場合にも、入力側の領域に加算
器８，９を設けることにより回路配置が容易になる。ま
た、加算器を入力側に移すことによって１組で済むよう
になり、回路規模を小さくすることができる。図２を参
照して説明したタップ数の可変と図３を参照して説明し
たオーバサンプリングの機能とは同時に要求される場合
があり、この場合に本発明を適用すれば、回路規模の一
層の削減につながる。

【００４７】なお、使用しないタップに属するサンプル
ホールド回路、乗算器、加算器等の回路要素は、切り離
して他の機能を実現するための回路要素として使用する
ことが可能である。あるいは、使用しないときに回路要
素への電源供給を断ってスリープ状態にして消費電力を
削減することが可能である。

【００４８】図４は、本発明の複素型逆拡散処理装置の
第４の実施の形態を説明するためのブロック構成図であ
る。図４（ａ）は全体構成図、図４（ｂ）は１個の相関
器の内部構成図である。図中、図５，図８，図１０と同
様な部分には同じ符号を付して説明を省略する。図１０
を参照して説明した従来の複素型逆拡散処理装置に比べ
て、加算器８，９等の複数組を相関器４１〜４３の入力
側に共通に設け、加算器８，９において加算および減算
を行った後に逆拡散処理を行い、受信信号Ｄ（１）＝Ｄ
_i（１）＋ｉＤ_q（１），・・・，Ｄ（ｎ）＝Ｄ
_i（ｎ）＋ｉＤ_q（ｎ）をＲＡＫＥ合成・復調部４４に
出力するものである。逆拡散前において行う加算および
減算は、マルチパスに依存しないため、加算器の組を共
通化することが可能となっている。したがって、回路規
模を小さくすることができる。

【００４９】

【発明の効果】上述した説明から明らかなように、本発
明によれば、複数の回路要素および接続配線が込み入っ
た出力側の領域に逆拡散処理のための加算回路を設ける
必要がなく、回路配置が容易になるという効果がある。
また、積和演算部が複数のタップ出力を有したり、複数
の積和演算部あるいは複数の相関器を用いるなど、複数
の出力を備える場合にも、複素型逆拡散処理装置の回路
規模を小さくすることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の複素型逆拡散処理装置の第１の実施の
形態を説明するためのブロック構成図である。

【図２】本発明の複素型逆拡散処理装置の第２の実施の
形態を説明するためのブロック構成図である。

【図３】本発明の複素型逆拡散処理装置の第３の実施の
形態を説明するためのブロック構成図である。

【図４】本発明の複素型逆拡散処理装置の第４の実施の
形態を説明するためのブロック構成図である。

【図５】従来の複素型逆拡散処理装置の第１の例を説明
するためのブロック構成図である。

【図６】図５に示した積和演算部の一例を示すブロック
構成図である。

【図７】長い拡散符号系列に対応したマッチドフィルタ
の一例を示すブロック構成図である。

【図８】従来の複素型逆拡散処理装置の第２の例を説明
するためのブロック構成図である。

【図９】従来の複素型逆拡散処理装置の第３の例を説明
するためのブロック構成図である。

【図１０】従来の複素型逆拡散処理装置の第４の例を説
明するためのブロック構成図である。

【符号の説明】

１分配器、２，３，４５，４６乗算器、４搬送波
発生器、５ π／２移相器、６，７ＬＰＦ、８，９
加算器、１０，２１，３１，３２Ｉチャネル積和演算
部、１１，２２，３３，３４Ｑチャネル積和演算部、
１２拡散符号レジスタ、４１〜４３相関器、４４
ＲＡＫＥ合成・復調部、４７，４８積分器

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 13/00 - 13/06 H04B 1/69 - 1/713 H03H 17/02

Claims

(57)【特許請求の範囲】

【請求項１】直交検波された受信信号の同相成分およ
び直交成分の和を出力する加算器と該加算器の出力と拡
散符号とを入力して積和演算により相関出力を演算する
第１のマッチドフィルタと、前記直交成分と前記同相成
分との差を出力する加算器と該加算器の出力と前記拡散
符号とを入力して積和演算により相関出力を演算する第
２のマッチドフィルタを有することを特徴とする複素型
逆拡散処理装置。
【請求項２】前記第１，第２のマッチドフィルタは、
それぞれ、複数のタップ出力端子を有するものであるこ
とを特徴とする請求項１に記載の複素型逆拡散処理装
置。
【請求項３】前記第１，第２のマッチドフィルタは、
それぞれ、異なる位相のクロック信号に基づいて入力信
号を順次サンプリングし積和演算により相関出力を演算
し演算結果を個別に出力する複数のマッチドフィルタ部
を有するものであることを特徴とする請求項１または２
に記載の複素型逆拡散処理装置。
【請求項４】直交検波された受信信号の同相成分およ
び直交成分の和を出力する加算器と該加算器の出力を複
数個の第１の相関器に入力し、マルチパス信号に対応し
たそれぞれ異なる位相の拡散符号との相関演算を行う第
１の相関出力手段と、前記直交成分と前記同相成分との
差を出力する加算器と該加算器の出力を複数個の第２の
相関器に入力し、前記拡散符号との相関演算を行う第２
の相関出力手段を有することを特徴とする複素型逆拡散
処理装置。