JPH1117652A - フレーム同期検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模が小さく、低消費電力のＤＳ−ＣＤ
ＭＡ用フレーム同期検出回路を提供する。 【解決手段】 情報シンボルと所定のパターンを有する
パイロットシンボルとを有する複数のスロットからなる
フレーム構成の信号が受信され、マッチドフィルタ１０
により逆拡散される。逆拡散された信号は、量子化回路
１１において正負を表す１ビットのデータに変換され、
乗算器１３により遅延検波されて遅延回路１４〜１５に
順次格納される。乗算器１７〜１９において遅延回路１
４〜１６の出力とパイロットシンボルパターンとが乗算
され、加算器２０からそれらの和が出力される。そのピ
ークを検出することにより、フレーム同期を検出する。
また、遅延検波を行わずに逆拡散信号とパイロットシン
ボルパターンとを直接乗算し、それらの和を判定するこ
とによりフレーム同期を検出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、伝送データに周期
的にパイロットシンボルを挿入して伝送するＤＳ−ＣＤ
ＭＡ通信方式等のスペクトラム拡散通信方式におけるフ
レーム同期検出回路に関する。

【０００２】

【従来の技術】近年、移動無線システムや無線ＬＡＮな
どの無線通信システムにおいて、ＤＳ−ＣＤＭＡ（Dire
ct Sequence−Code Division Multiple Access）通信方
式が注目を集めている。このＤＳ−ＣＤＭＡ通信方式の
一つとして、パイロットシンボルを周期的に伝送データ
中に挿入して送信する方式が提案されている。

【０００３】この提案されているＤＳ−ＣＤＭＡ通信方
式における送信データのフレーム構成の一例を図５の
（ａ）に示す。この図に示す例においては、各フレーム
は、それぞれが１つのパイロットシンボルブロックと１
つの情報シンボルブロックとを有する複数（例えば１６
個）のスロットから構成されており、図示するようにパ
イロットシンボルブロックＰ１、Ｐ２・・・Ｐｎと、情
報シンボルブロックＩ１、Ｉ２・・・Ｉｎとが交互に配
列された構成とされている。各パイロットシンボルブロ
ックＰ１、Ｐ２、・・・ＰｎはそれぞれＬシンボル（例
えば４シンボル）の長さとされており、既知のシンボル
列（パターン）が送信される。また、各情報ブロックＩ
１、Ｉ２・・・Ｉｎには、それぞれ所定数（例えば３６
シンボル）の情報シンボルが配置されている。この各シ
ンボルは、ＱＰＳＫ変調方式により情報変調された後、
所定の拡散符号で拡散変調されて受信局に向けて送信さ
れる。

【０００４】受信局においては、周期的に挿入された前
記パイロットシンボルの受信信号からフェージング複素
包絡線を推定し、該推定したフェージング複素包絡線に
基づいて各パスの受信信号のフェージング補正を行い、
ＲＡＫＥ合成して、前記情報シンボルの受信信号の同期
検波を行う。また、受信した前記パイロットシンボルブ
ロックの情報が所定のパターンであることを検出してフ
レーム同期信号を出力するようになされている。

【０００５】図５の（ｂ）は、前記受信局における信号
受信装置の要部の構成を示すブロック図である。この図
において、受信アンテナ１０１において受信されたスペ
クトラム拡散信号は高周波受信部１０２において中間周
波信号に変換され、分配器１０３により２つの信号に分
割されて、それぞれ乗算器１０６および１０７に供給さ
れる。１０４は中間周波数の信号（ｃｏｓωｔ）を発生
する発振器であり、該発振器１０４からの出力は、前記
乗算器１０６に直接印加されるとともに、その位相をπ
／２だけ移相する位相シフト回路１０５を介して前記乗
算器１０７に入力される。前記乗算器１０６において前
記分配器１０３からの中間周波信号と前記発振器１０４
からの発振出力が乗算され、ローパスフィルタ１０８を
介して同相成分（Ｉ成分）のベースバンド信号が出力さ
れる。また、前記乗算器１０７において前記分配器１０
３からの中間周波信号と前記位相シフト回路１０５の出
力（ｓｉｎωｔ）が乗算され、ローパスフィルタ１０９
を介して直交成分（Ｑ成分）のベースバンド信号が出力
される。

【０００６】Ｉ成分とＱ成分のベースバンド信号は、複
素型マッチドフィルタ１１０に入力され、それぞれ、Ｐ
Ｎ符号生成回路１１１により発生されるＰＮ符号系列と
乗積されて逆拡散され、逆拡散出力の同相成分と直交成
分とが得られる。マルチパス環境においては、各逆拡散
出力は、それぞれのパスに対応した複数のピークとなっ
ている。このマッチドフィルタ１１０から出力される逆
拡散出力の同相成分と直交成分は、遅延検波回路１１
２、信号レベル検出部１１４および位相補正部１１６に
それぞれ入力される。

【０００７】前記遅延検波回路１１２において、前記複
数のパスに対応する逆拡散出力のうちの１つのパス（例
えば第１番目のパス）に対応する受信信号が遅延検波さ
れ、該検波出力はフレーム同期検出器１１３に入力され
る。前述のように、各フレームに含まれているパイロッ
トシンボルは既知のパターンとされており、フレーム同
期検出器１１３は、前記遅延検波回路１１２からの遅延
検波出力が上記複数のスロットにそれぞれ４シンボルず
つ含まれている既知のパイロットシンボルの遅延検波パ
ターンに一致するか否かを判定することにより、フレー
ム同期を検出している。このように、前記遅延検波回路
１１２とフレーム同期検出器１１３とによりフレーム同
期検出回路が構成されており、このフレーム同期検出回
路から出力されるフレーム同期信号は位相補正部１１６
等に印加される。

【０００８】また、信号レベル検出部１１４では、逆拡
散出力のＩ成分とＱ成分とから各パスの受信信号のレベ
ルが算出され、マルチパス選択部１１５において、受信
信号レベルの大きい複数のピークが複数のパスとして選
択される。このマルチパス選択回路１１５の出力は位相
補正部１１６に入力される。

【０００９】前記位相補正部１１６は、前記複数のパス
にそれぞれ対応して設けられた複数の位相補正手段と、
前記複素型マッチドフィルタ１１０からの逆拡散された
受信信号の同相成分および直交成分を、前記フレーム同
期信号および前記マルチパス選択回路１１５の出力に基
づいて、前記複数個の位相補正手段に選択的に出力する
セレクタとを有している。前記複素型マッチドフィルタ
１１０からの逆拡散信号は、前記セレクタにより前記各
位相補正手段にそれぞれ対応するタイミングで入力さ
れ、各位相補正手段において、それぞれ対応するパスの
逆拡散信号に対してフェージング補正処理が行なわれ
る。

【００１０】前記図５の（ａ）に関して説明したよう
に、受信信号にはパイロットシンボルブロックと情報シ
ンボルブロックとが交互に配置されている。前述したよ
うに、パイロットシンボルブロックの送信信号は既知で
あり、この既知の信号を参照することにより、当該パイ
ロットシンボルブロックの受信信号中に含まれているパ
イロット信号の位相回転量（誤差ベクトル）を算出する
ことができる。前記各位相補正手段は、このようにして
算出した各パスの受信信号に含まれている誤差ベクトル
から補正信号（補正ベクトル）を算出して、当該情報シ
ンボルブロックの受信信号に含まれているフェージング
等による位相誤差を補正する。

【００１１】なお、この位相補正処理を行うときに、情
報シンボルブロックの前後に位置するパイロットシンボ
ルブロックの受信信号から補正ベクトルを算出する方法
（第１の方法）、および、情報ブロックの前に位置する
パイロットシンボルブロックから得られた補正ベクトル
を用いて位相補正を行なう方法（第２の方法）の２つの
方法が知られている。

【００１２】このようにして、前記位相補正部１１６に
おいて位相補正された各パスの受信信号はＲＡＫＥ合成
部１１７に供給され、該ＲＡＫＥ合成部１１７において
タイミングを合わせて合成されてデータ判定回路１１８
に出力される。そして、このデータ判定回路１１８にお
いてデータ判定され、信号の復調および処理が行なわれ
ることとなる。このようにしてパスダイバーシティが行
なわれている。

【００１３】図６は、前記遅延検波回路１１２およびフ
レーム同期検出器１１３からなるフレーム同期検出回路
の一構成例を示す図である。この図において、１１９は
前記複素型マッチドフィルタ１１０の出力のうちの一つ
のパス（例えば、第１のパス）に対応する受信信号（逆
拡散信号）を１シンボルに対応する時間だけ遅延する遅
延回路、１２０は前記遅延回路１１９から出力される１
シンボル前の逆拡散信号の複素共役と前記複素型マッチ
ドフィルタ１１０から出力される逆拡散信号とを乗算す
る乗算器であり、これら遅延回路１１９および乗算器１
２０により、前記遅延検波回路１１２が構成されてい
る。

【００１４】また、１２１〜１２３はそれぞれ１シンボ
ル時間だけ入力信号を遅延する遅延回路であり、図示す
るように直列に接続されており、初段の遅延回路１２１
には前記乗算器１２０からの遅延検波出力が入力されて
いる。さらに、１２４〜１２６は前記各遅延回路１２１
〜１２３にそれぞれ対応して設けられた乗算器、１２７
は各乗算器１２４〜１２６からの乗算結果出力を加算す
る加算器である。前記各乗算器１２４〜１２６におい
て、それぞれ対応する前記遅延回路１２１〜１２３の出
力と対応する理論パターン、すなわち、予め前記パイロ
ットシンボルの既知のパターンに基づいて算出されてい
るパイロットシンボルブロックの遅延検波パターンの複
素共役との乗算が実行され、各乗算器１２４〜１２６か
らの乗算結果が前記加算器１２７において加算される。

【００１５】前述したように、各スロット毎に４シンボ
ルのパイロットシンボルが送信されており、前記遅延回
路１２１〜１２３から出力されるパイロットシンボルに
対応する遅延検波出力が前記理論パターンと一致したと
きに、前記加算器１２７の出力はピーク値となる。した
がって、この加算器１２７の出力が所定の閾値以上であ
ることを検出することにより、当該スロットのパイロッ
トシンボルが前記理論パターンに一致したものと判定す
ることができ、このような各スロットごとの判定結果が
１６スロット（１フレーム）続けて得られたとき、ある
いは、前記スロット毎の加算結果を１６スロット分加算
した結果が所定のしきい値を超えたときに、フレーム同
期信号が出力されることとなる。

【００１６】さて、前記複素型マッチドフィルタ１１０
から出力される逆拡散信号の同相成分（Ｉ成分）Ｄｉお
よび直交成分（Ｑ成分）Ｄｑは、次の式（１）および式
（２）により表される。ここに、θはフェージング等に
よる通信路の位相回転量である。また、簡単化するた
め、逆拡散信号の振幅は１とする。

【数１】

【００１７】前記遅延回路１１９からは１シンボル前の
逆拡散出力Ｄｉ⁽²⁾およびＤｑ⁽²⁾が出力され、一方、図
示しない複素型マッチドフィルタ１１０からは逆拡散出
力Ｄｉ⁽¹⁾およびＤｑ⁽¹⁾が出力される。前記乗算器１２
０において、前記遅延回路１１９の出力の複素共役（Ｄ
ｉ⁽²⁾−ｊＤｑ⁽²⁾）と前記複素型マッチドフィルタ１１
０の出力（Ｄｉ⁽¹⁾＋ｊＤｑ⁽¹⁾）との乗算が行なわれ、
この結果、該乗算器１２０からは次の式（３）および式
（４）に示す遅延検波出力のＩ成分ＸｉおよびＱ成分Ｘ
ｑが出力される。

【数２】

【００１８】ここで、前記遅延回路１１９から出力され
る１シンボル前の受信信号と現在入力されている受信信
号における位相回転θが等しいとすると、前記Ｘｉおよ
びＸｑは次の式（５）および式（６）のようになる。

【数３】

【００１９】上記式（５）および式（６）に示されてい
るように、前記乗算器１２０から出力される遅延検波出
力Ｘｉ、Ｘｑの中には、前記位相回転θが含まれておら
ず、高精度の遅延検波が行なわれていることが分かる。

【００２０】この遅延検波出力を前記フレーム同期検出
器１１３に入力し、予め知られているパイロットシンボ
ルに対応する遅延検波パターンとのマッチングをとるこ
とによりフレーム同期が検出される。

【００２１】

【発明が解決しようとする課題】上述したように、提案
されているＤＳ−ＣＤＭＡ通信システムにおいては、一
つのパスの受信信号を遅延検波回路１１２により遅延検
波し、フレーム同期検出器１１３において、パイロット
シンボルの遅延検波出力が所定のパターンとなっている
か否かを検出することにより、フレーム同期を検出して
いる。そして、前記遅延検波回路１１２は、前述したよ
うに構成されており、受信信号の位相回転の影響を受け
ない遅延検波出力を出力することができるものである
が、アナログ信号同士の乗算を実行することが必要とな
るため、回路規模が大きくなり、また、消費電力も大き
くなるという問題点があった。これは、携帯機などにお
いては、非常に大きな問題となる。

【００２２】そこで、本発明は、回路規模が小さく、か
つ精度の良いフレーム同期検出回路を提供することを目
的としている。また、高速にフレーム同期を検出するこ
とのできるフレーム同期検出回路を提供することを目的
としている。

【００２３】

【課題を解決するための手段】上記目的を達成するため
に、本発明のフレーム同期検出回路は、伝送データに周
期的にパイロットシンボルを挿入して伝送するスペクト
ラム拡散通信方式におけるフレーム同期検出回路であっ
て、受信信号を逆拡散するマッチドフィルタと、該マッ
チドフィルタの出力を量子化する量子化回路と、該量子
化回路の出力を遅延検波する遅延検波回路と、該遅延検
波回路の出力を順次格納する直列に接続された複数の遅
延回路と、該複数の遅延回路の出力と所定のパターンと
の一致を検出する一致検出回路とを有するものである。

【００２４】また、本発明の他のフレーム同期検出回路
は、伝送データに周期的にパイロットシンボルを挿入し
て伝送するスペクトラム拡散通信方式におけるフレーム
同期検出回路であって、受信信号を逆拡散するマッチド
フィルタと、該マッチドフィルタの出力を量子化する量
子化回路と、前記マッチドフィルタの出力と前記量子化
回路の出力とを用いて遅延検波する遅延検波回路と、該
遅延検波回路の出力を順次格納する直列に接続された複
数の遅延回路と、該複数の遅延回路の出力と所定のパタ
ーンとの一致を検出する一致検出回路とを有するもので
ある。

【００２５】さらに、本発明のさらに他のフレーム同期
検出回路は、伝送データに周期的にパイロットシンボル
を挿入して伝送するスペクトラム拡散通信方式における
フレーム同期検出回路であって、受信信号を逆拡散する
マッチドフィルタと、該マッチドフィルタの出力を順次
格納する直列に接続された複数の遅延回路と、前記各遅
延回路にそれぞれ対応して設けられ、対応する前記遅延
回路の出力と当該所定のパターンとを乗算する複数の乗
算器と、該複数の乗算器の出力の和を算出する加算器
と、該加算器の出力の絶対値を算出する絶対値回路と、
該絶対値回路の出力を判定する判定回路とを有するもの
である。

【００２６】さらにまた、本発明のさらに他のフレーム
同期検出回路は、伝送データに周期的にパイロットシン
ボルを挿入して伝送するスペクトラム拡散通信方式にお
けるフレーム同期検出回路であって、受信信号を逆拡散
するマッチドフィルタと、該マッチドフィルタの出力を
順次格納する直列に接続された複数の遅延回路と、前記
各遅延回路にそれぞれ対応して設けられ、対応する前記
遅延回路の出力と当該所定のパターンとを乗算する複数
の乗算器と、該複数の乗算器の隣接する２個の出力の差
を算出する減算器と、該各減算器の出力の絶対値を算出
する絶対値回路と、該各絶対値回路の出力の和を算出す
る加算器と、該加算器の出力を判定する判定回路とを有
するものである。

【００２７】さらにまた、本発明のさらに他のフレーム
同期検出回路は、伝送データに周期的にパイロットシン
ボルを挿入して伝送するスペクトラム拡散通信方式にお
けるフレーム同期検出回路であって、受信信号を逆拡散
するマッチドフィルタと、１フレーム中に含まれるパイ
ロットシンボルの数に対応する数の遅延回路であって、
前記マッチドフィルタの出力を順次格納するように直列
に接続された複数段の遅延回路と、前記各遅延回路にそ
れぞれ対応して設けられ、対応する前記遅延回路の出力
と当該所定のパターンとを乗算する複数の乗算器と、前
記複数の乗算器の出力を加算する加算器と、前記加算器
の出力の絶対値を算出する絶対値回路と、該絶対値回路
の出力を判定する判定回路とを有するものである。

【００２８】さらにまた、本発明のさらに他のフレーム
同期検出回路は、それぞれパイロットシンボルが挿入さ
れた複数のスロットにより１フレームが構成されるスペ
クトラム拡散通信方式におけるフレーム同期検出回路で
あって、受信信号を逆拡散するマッチドフィルタと、１
フレーム中に含まれるパイロットシンボルの数に対応す
る数の遅延回路であって、前記マッチドフィルタの出力
のうちパイロットシンボルに対応する出力を順次格納す
るように直列に接続された複数の遅延回路と、前記各遅
延回路にそれぞれ対応して設けられ、対応する前記遅延
回路の出力と当該所定のパターンとを乗算する複数の乗
算器と、前記１フレーム中のスロット数に対応する数の
加算器であって、それぞれ対応するスロット中の各パイ
ロットシンボルに対応する前記乗算器の出力を加算する
加算器と、前記各加算器の出力の絶対値を算出する絶対
値回路と、該各絶対値回路の出力を加算する加算器と、
該加算器の出力を判定する判定回路とを有するものであ
る。

【００２９】

【発明の実施の形態】以下、本発明の各フレーム同期検
出回路について説明する。図１の（ａ）は、本発明のフ
レーム同期検出回路の第１の実施の形態における要部の
構成を示すブロック図である。図１の（ａ）において、
１１は１ビット量子化回路であり、前述した複素型マッ
チドフィルタ１１０（図５（ｂ））からのベースバンド
の逆拡散信号の同相成分Ｄｉと直交成分Ｄｑとをシンボ
ルに同期したクロックにより入力し、それらの正負に対
応する出力信号ｓｇｎ（Ｄｉ）およびｓｇｎ（Ｄｑ）に
変換して出力する。これにより、アナログの逆拡散信号
ＤｉおよびＤｑが、１ビットのデジタルデータ（例えば
正の場合は「１」、負の場合は「−１」）に変換され
る。また、１２は前記１ビット量子化回路１１の出力を
１シンボル時間だけ遅延する遅延回路、１３は前記１ビ
ット量子化回路１１の出力と前記遅延回路１２の出力を
複素乗算する乗算器である。

【００３０】ここで、前記乗算器１３においては、次の
（７）式で示す前記１ビット量子化回路１１から出力さ
れる量子化された逆拡散信号ｓｇｎ（Ｄｉ⁽¹⁾）＋ｊ・
ｓｇｎ（Ｄｑ⁽¹⁾）と、前記遅延回路１２から出力され
る１シンボル前のシンボルの量子化された逆拡散信号の
複素共役ｓｇｎ（Ｄｉ⁽²⁾）−ｊ・ｓｇｎ（Ｄｑ⁽²⁾）と
の複素乗算が実行され、式（８）および式（９）に示す
遅延検波出力のＩ成分ＸｉおよびＱ成分Ｘｑが出力され
る。

【数４】

【００３１】上記式（８）および式（９）に示されてい
るように、前記乗算器１３においては、前記１ビット量
子化回路１１および前記遅延回路１２から出力される１
ビットのデータであるｓｇｎ（Ｄｉ⁽²⁾）、ｓｇｎ（Ｄ
ｑ⁽²⁾）、ｓｇｎ（Ｄｉ⁽¹⁾）、ｓｇｎ（Ｄｑ⁽¹⁾）相互
の乗算を行ない、その乗算結果を加算あるいは減算する
ものであるから、非常に簡単なデジタル回路により構成
することができる。したがって、前記図６に示した乗算
器１２０と比べて回路規模を小さくすることができ、回
路の小型化、低消費電力化を実現することができる。

【００３２】前記乗算器１３の出力は、遅延回路１４に
入力され、該遅延回路１４に直列に接続された遅延回路
１５および１６に順次供給される。当該スロットに含ま
れているパイロットシンボルのシーケンスをＰｒ（１）
〜Ｐｒ（４）であるとすると、パイロットシンボルブロ
ックの信号を受信したときに、前記乗算器１１３から
は、Ｐｒ（１）とＰｒ（２）の前記遅延検波出力、Ｐｒ
（２）とＰｒ（３）の前記遅延検波出力、Ｐｒ（３）と
Ｐｒ（４）の前記遅延検波出力が順次出力され、パイロ
ットシンボルブロックの信号が受信された１シンボル時
間後には、前記遅延回路１６の出力はＰｒ（１）とＰｒ
（２）の前記遅延検波出力、遅延回路１５の出力はＰｒ
（２）とＰｒ（３）の前記遅延検波出力、遅延検波回路
１４の出力はＰｒ（３）とＰｒ（４）との前記遅延検波
出力となり、当該スロット中に含まれているパイロット
シンボルに対応する前記遅延検波出力が前記遅延回路１
４〜１６の出力に得られていることとなる。

【００３３】前記遅延回路１４〜１６の出力は、それぞ
れ対応して設けられている乗算器１７〜１９に入力さ
れ、各乗算器１７〜１９の他方の入力には、予め知られ
ているパイロットシンボルの値から算出された対応する
遅延検波出力パターンが入力されている。すなわち、予
め設定されているパイロットシンボルのシーケンスをＰ
ｏ（１）、Ｐｏ（２）、Ｐｏ（３）、Ｐｏ（４）である
としたとき、前記乗算器１９にはパイロットシンボルＰ
ｏ（１）とＰｏ（２）の複素共役との乗算結果が理論パ
ターンとして供給されており、前記乗算器１８にはＰｏ
（２）とＰｏ（３）の複素共役との乗算結果、前記乗算
器１７にはＰｏ（３）とＰｏ（４）の複素共役との乗算
結果がそれぞれ理論パターンとして入力されている。

【００３４】これにより、各乗算器１７〜１９におい
て、前記遅延回路１４〜１６から出力される受信シンボ
ルの遅延検波出力と、前記乗算器１７〜１９に供給され
ている対応する理論パターンの複素共役との乗算がそれ
ぞれ行なわれ、各乗算結果は加算器２０において加算さ
れる。この加算結果は、遅延検波出力と理論パターンと
が一致したときに最大値となる。したがって、前記加算
器２０の出力が所定のしきい値を超えたときに、当該パ
イロットシンボルパターンと受信シンボルとが一致した
ものとすることができる。

【００３５】なお、この図１の（ａ）に示した構成で
は、１スロットに含まれる４シンボルのパイロットシン
ボルについての検出が行なわれるが、この図１の（ａ）
に示した検出回路構成を用いて、各スロットごとに順次
一致を検出し、１フレーム分（１６スロット分）の一致
を連続して検出したときに、フレーム同期を検出したと
することができる。あるいは、前記各スロット毎の加算
結果を１６スロット分加算して、その総和がが所定のし
きい値を超えたか否かによって判定するようにしてもよ
い。

【００３６】さて、前記図１の（ａ）に示した第１の実
施の形態においては、逆拡散信号を全て１ビット量子化
していたために回路構成は簡単になるものの、多少精度
が悪くなるという問題点がある。この問題点を解消する
ようにした本発明の第２の実施の形態について図１の
（ｂ）を参照して説明する。

【００３７】この実施の形態は、図１の（ｂ）に示すよ
うに、前記乗算器１３において遅延検波をするときに、
乗算される一方のシンボルは１ビット量子化されたデー
タを用い、他方のシンボルは量子化されていない逆拡散
信号を用いるようにするものである。なお、前記遅延回
路１４〜１６、乗算器１７〜１９および加算器２０から
なる構成は、前記第１の実施の形態の場合と同様であ
り、また、前記各乗算器１７〜１９に入力される理論パ
ターンも、前記第１の実施の形態と同一のデータが用い
られる。ただし、遅延回路１４〜１６はアナログの遅延
回路に、乗算器１３および１７〜１９はアナログデジタ
ル混在回路に、加算器２０はアナログ加算器になる。

【００３８】この第２の実施の形態における遅延検波動
作について説明する。ここで、例えば、先行するシンボ
ルの逆拡散信号が１ビット量子化されており、そのデー
タの複素共役と、後続するシンボルの逆拡散信号とが乗
算されるものとする。この場合には、前記乗算器１３に
おいて、次の式（１０）に示す演算が実行され、式（１
１）および式（１２）に示す乗算結果のＩ成分Ｘｉおよ
びＱ成分Ｘｑが出力される。

【数５】

【００３９】この式（１１）および式（１２）から明ら
かなように、前記乗算器１３において、後続するシンボ
ルの逆拡散出力Ｄｉ⁽¹⁾、Ｄｑ⁽¹⁾と先行するシンボルの
１ビット量子化された逆拡散出力ｓｇｎ（Ｄｉ⁽²⁾）、
ｓｇｎ（Ｄｑ⁽²⁾）とが乗算され、各乗算結果が加算さ
れている。ここで、前記１ビット量子化された逆拡散出
力ｓｇｎ（Ｄｉ⁽²⁾）、ｓｇｎ（Ｄｑ⁽²⁾）は１ビットの
デジタルデータであり、例えば、その「１」を正、
「０」を負とした場合には、該データに応じて、前記逆
拡散出力Ｄｉ⁽¹⁾およびＤｑ⁽¹⁾の極性を反転させること
により、前記各乗算を実行することができる。

【００４０】なお、後続するシンボルの逆拡散出力が１
ビット量子化されており、先行するシンボルについては
逆拡散出力がそのまま乗算器１３に入力されている場合
についても、全く同様のことがいえる。

【００４１】したがって、この実施の形態においても、
遅延検波を行う前記乗算器１３を非常に簡単な構成のも
のとすることができる。そして、この場合には、一方の
データは１ビット量子化されていないため、前記図１の
（ａ）の場合に比べて高精度の遅延検波出力を得ること
ができる。

【００４２】次に、本発明の第３および第４の実施の形
態について図２を参照して説明する。これらの実施の形
態のフレーム同期検出回路は、前述したような遅延検波
を行なわずにフレーム同期を検出するものである。図２
の（ａ）は、本発明のフレーム同期検出回路の第３の実
施の形態の構成を示すブロック図である。この図におい
て、２１〜２４は直列に接続された遅延回路であり、そ
れぞれ１シンボル時間だけデータを遅延するものであ
る。初段の遅延回路２１には前記複素型マッチドフィル
タからのＩ、Ｑ両成分の逆拡散信号がシンボル同期信号
に同期したクロックにより入力される。また、２５〜２
８は前記遅延回路２１〜２４にそれぞれ対応して設けら
れた乗算器であり、各乗算器２５〜２８の一方の入力に
は対応する前記遅延回路２１〜２４の出力が入力され
る。また、各乗算器２５〜２８の他方の入力には、前記
予め知られているパイロットシンボルの対応するシンボ
ルのＩ成分およびＱ成分のデータＩｉおよびＩｑが入力
されており、各乗算器２５〜２８において、前記各遅延
回路２１〜２４の出力と前記対応する既知のパイロット
シンボルパターンの複素共役とが乗算される。２９は加
算器であり、前記各乗算器２５〜２８の乗算結果を加算
する。３０は絶対値回路であり、前記加算器２９の加算
結果の絶対値を算出する。

【００４３】このように構成されたフレーム同期検出回
路において、前記各遅延回路２１〜２４において、前記
逆拡散信号（Ｄｉ＋ｊＤｑ）と既知のパイロットシンボ
ルの複素共役（Ｉｉ−ｊＩｑ）との複素数の乗算が実行
される。ここで、受信シンボルが前記パイロットシンボ
ルと一致しているときは、Ｄｉ、Ｄｑは前記式（１）お
よび式（２）で表わされるため、この乗算結果は、次の
式（１３）のようになる。

【数６】

【００４４】ここで、前述したようにパイロットシンボ
ルはＱＰＳＫにより情報変調されているため、Ｉｉおよ
びＩｑは、それぞれ「＋１」あるいは「−１」である。
したがって、前記絶対値回路３０の出力は次の式（１
４）により表される。

【数７】 したがって、受信シンボルが前記パイロットシンボルと
一致したときに、式（１４）の出力は最大値となる。し
たがって、前記絶対値回路３０の出力を観察することに
より、受信シンボルと当該パイロットシンボルとの一致
を検出することができる。

【００４５】次に本発明の第４の実施の形態について説
明する。図２の（ｂ）は、この実施の形態の構成を示す
ブロック図である。この図において、遅延回路２１〜２
４および乗算器２５〜２８は、前記図２の（ａ）に示し
た第３の実施の形態と同一のものである。また、３１〜
３３はいずれも加算器であり、加算器３１は前記乗算器
２５の出力から前記乗算器２６の出力を減算し、加算器
３２は前記乗算器２６の出力から前記乗算器２７の出力
を減算し、加算器３３は前記乗算器２７の出力から前記
乗算器２８の出力を減算するように構成されている。す
なわち、前記加算器３１〜３３からは、後続するパイロ
ットシンボルの乗算結果から先行するパイロットシンボ
ルの乗算結果を減算した結果が出力されるようになされ
ている。また、３４〜３６は、それぞれ前記加算器３１
〜３３に対応して設けられた絶対値回路であり、前記各
加算器３１〜３３から出力される減算結果の絶対値を算
出する。また、３７は加算器であり、前記絶対値回路３
４〜３６からそれぞれ出力される絶対値の総和を算出す
る。

【００４６】このように構成されたフレーム同期検出回
路において、受信シンボルが前記パイロットシンボルと
一致しているときは、前記乗算器２５〜２８から、それ
ぞれ対応するシンボルについての前記式（１３）に示す
乗算結果が出力され、先行するシンボルに対応する乗算
結果と後続するシンボルに対応する乗算結果との間の減
算が加算器３１〜３３において行われる。先行するシン
ボルと後続するシンボルで位相回転量θが等しいものと
すると、前述したように、ＩｉおよびＩｑはそれぞれ
「＋１」あるいは「−１」であるため、次の式（１５）
に示すように、各加算器３１〜３３における演算結果は
０となる。ここで、上付きの（１）は先行するシンボル
を表わし、上付きの（２）は後続するシンボルを表わし
ている。

【数８】 したがって、前記加算器３７の出力が所定のしきい値以
下となったことを検出することにより、そのスロットに
おいて当該パイロットシンボルを受信したことを検出す
ることが可能となる。

【００４７】フレーム同期を検出するためには、前述し
たように、連続する１６個のスロットにおいてそれぞれ
当該パイロットシンボルとの一致を検出することが必要
となるため、この図２（ａ）あるいは（ｂ）に示した回
路を用いて、連続する１６スロットの出力を観測するす
ることにより、フレーム同期を検出することができる。
あるいは、各スロット毎の出力を１６スロット分加算
し、その総和について判定することにより、フレーム同
期を検出することができる。

【００４８】このように構成された第３および第４の実
施の形態のフレーム同期検出回路によれば、遅延検波を
行なうことなくフレーム同期を検出することが可能とな
り、遅延検波のための乗算器が不要となる。また、乗算
器２５〜２８において、対応する遅延回路２１〜２４か
らのアナログの逆拡散信号（Ｄｉ＋ｊＤｑ）と当該パイ
ロットシンボルの予め知られているデータの複素共役
（Ｉｉ−ｊＩｑ）との乗算が実行されるが、ここで、前
記パイロットシンボルの複素共役（Ｉｉ−ｊＩｑ）の各
項ＩｉおよびＩｑは「＋１」または「−１」であるた
め、前記式（１３）に示す乗算は、Ｄｉ、Ｄｑの符号を
変換して加算する操作のみにより実行することができ
る。したがって、従来のフレーム同期検出回路と比較し
て、非常に簡単な構成とすることができる。

【００４９】なお、前記第３の実施の形態においては、
前記加算器２９において前記乗算器２５〜２８の乗算結
果の総和を算出してから、前記絶対値回路３０において
その絶対値を算出しているが、この演算の順序を入れ替
えて、前記各乗算器２５〜２８の乗算結果の絶対値をそ
れぞれ算出してから、それらの総和を加算器により算出
するようにしてもよい。また、前記第４の実施の形態に
おいても、同様に演算の順序を入れ替えて、各加算器３
１〜３３の出力の総和を算出してから、その絶対値を算
出するようにしても良い。このように、演算の順序を変
更しても、前述した場合と同様にしてフレーム同期を検
出することができる。

【００５０】さて、今までに説明した実施の形態は、い
ずれも、１スロット中に含まれているパイロットシンボ
ル（４シンボル）の一致を検出するためのものであっ
た。前述のように、フレーム同期を検出するためには、
１６個のスロットにおいて連続して当該パイロットシン
ボルパターンとの一致を検出すること、あるいは、前記
フレーム同期検出回路における加算器の出力を１６スロ
ット分加算した結果を判定することが必要であった。し
たがって、途中のスロットにおいてパイロットシンボル
と受信シンボルとの一致がとれなくなった場合には、再
び第１番目のスロットのパイロットシンボルの検出から
フレーム同期検出操作を実行することが必要となり、あ
るいは、１６スロット経過してからでないとフレームが
同期しているか否かを判定することができなかった。し
たがって、回路規模は少なくなるものの、フレーム同期
検出に多くの時間を要することとなる。このような不都
合をなくし、高速にフレーム同期を検出することのでき
る本発明のさらに他の実施の形態について説明する

【００５１】図３の（ａ）は、上述した本発明の第５の
実施の形態の構成を示すブロック図である。この図にお
いて、４１〜５２は遅延回路であり、クロック信号ＣＬ
Ｋに同期して入力信号を取り込み、後続する遅延回路に
出力するように構成されている。また、初段の遅延回路
５２には前記複素型マッチドフィルタ１１０からの逆拡
散信号のＩ成分ＤｉおよびＱ成分Ｄｑが入力されてい
る。すなわち、直列に接続された遅延回路４１〜５２に
より、アナログシフトレジスタが構成されている。図３
の（ｂ）は、前記遅延回路４１〜５２に印加されるクロ
ック信号ＣＬＫのタイミングを示す図であり、図示する
ように、受信信号中のパイロットシンボルＰ１〜Ｐ４、
Ｐ５〜Ｐ８、…、Ｐ１３〜Ｐ１６に同期したクロック信
号ＣＬＫが前記各遅延回路４１〜５２に印加されてい
る。これにより、受信信号のうちのパイロットシンボル
ブロックの逆拡散信号のＩ成分Ｄｉ⁽¹⁾〜Ｄｉ⁽⁶⁴⁾およ
びＱ成分Ｄｑ⁽¹⁾〜Ｄｑ⁽⁶⁴⁾が、順次遅延回路４１〜５
２に入力される。

【００５２】６１〜７２は、前記遅延回路４１〜５２の
出力がそれぞれ一方の入力に入力される乗算器であり、
それらの他方の入力には、前記既知のパイロットシンボ
ルパターンの対応するシンボルの複素共役（Ｉｉ−ｊＩ
ｑ）が入力されている。すなわち、複素乗算器６１に
は、前記遅延回路４１の出力Ｄｉ⁽¹⁾＋Ｄｑ⁽¹⁾と予め知
られているパイロットシンボルＰ１の複素共役Ｉｉ⁽¹⁾
−ｊＩｑ⁽¹⁾が入力され、前記式（１３）に示した複素
乗算が実行される。同様にして、各乗算器６２〜７２に
おいて、それぞれ対応する受信した逆拡散信号と既知の
パイロットシンボルパターンの対応するシンボルとの複
素乗算が実行される。７３は加算器であり、前記各乗算
器６１〜７２における乗算結果が加算される。７４は前
記加算器７３の出力の絶対値を算出する絶対値回路であ
る。

【００５３】ここで、フェージング係数の変化が遅く、
位相回転θが１６スロットに渡って同じ値であると仮定
すると、前記絶対値回路７４の出力は、次の式（１６）
により示される。

【数９】

【００５４】これにより、前記遅延回路４１〜５２に格
納されている１６スロット分のパイロットシンボルの受
信信号と、前記各乗算器６１〜７２に入力されている予
め知られているパイロットシンボルパターンとが一致し
たときには、前記式（１６）に示す前記絶対値回路７４
の出力ｘがピーク値となる。したがって、この絶対値回
路７４の出力がピークとなることを検出することによ
り、フレーム同期を検出することができる。

【００５５】前述の場合と同様に、前記乗算回路６１〜
７２に入力されるパイロットシンボルパターンのＩｉお
よびＩｑは「＋１」あるいは「−１」であるため、この
実施の形態においても、前記各複素乗算器６１〜７２は
簡単な構成とすることができる。また、この実施の形態
においては、１６スロット分のパイロットシンボルに対
応する逆拡散信号を順次格納する遅延回路４１〜５２を
設けているため、受信されるパイロットシンボルの逆拡
散信号とパイロットシンボルのパターンとの検出を順次
検出することができるため、高速にフレーム同期を検出
することが可能となる。

【００５６】本発明の第６の実施の形態について図４を
参照して説明する。この図において、遅延回路４１〜５
２および各遅延回路に対応して設けられた乗算器６１〜
７２は、前記図３の（ａ）に示したものと同一である。
また、前記各遅延回路４１〜５２には、前記図３の
（ｂ）に示したものと同一のクロック信号ＣＬＫが印加
される。

【００５７】図示するように、この実施の形態において
は、各スロットに対応する４つの乗算器の乗算結果をそ
れぞれ別個に設けられた前記加算器８１、…、８２、８
３により加算するようにしている。すなわち、加算器８
１は乗算器６１〜６４の出力を加算し、同様にして、加
算器８２は乗算器６５〜６８の出力を、加算器８３は乗
算器６９〜７２の乗算結果を加算するように接続されて
いる。また、８４、…、８５および８６はそれぞれ前記
加算器８１〜８３の加算結果の絶対値を算出する絶対値
回路である。さらに、８７は、前記絶対値回路８４、
…、８５および８６の出力を加算する加算器である。

【００５８】すなわち、前記図３に示した実施の形態に
おいては、前記加算器７３において各乗算器６１〜７２
の出力の総和を算出した後、その絶対値を絶対値回路７
４により算出していたが、この実施の形態においては、
各スロット毎の乗算結果を前記加算器８１、…、８２、
８３においてそれぞれ加算し、各加算器８１〜８３の出
力の絶対値をそれぞれ絶対値回路８４〜８６で算出した
後、加算器８７においてそれらの総和を算出している。

【００５９】一般に、１スロット中に含まれるパイロッ
トシンボルの期間（４シンボルの期間）においては、位
相回転θは同じであると考えることができるので、前記
加算器８７の出力ｘは、次の式（１７）により表され
る。

【数１０】

【００６０】したがって、前記遅延回路４１〜５２に格
納されているパイロットシンボルの受信信号と当該パイ
ロットシンボルパターンとが一致したときに、前記加算
器８７の出力ｘはピーク値となる。したがって、このピ
ークを検出することにより、フレーム同期を検出するこ
とができる。また、この実施の形態においても、前述の
場合と同様に、前記乗算器６１〜７２として簡単な構成
の回路を使用することができる。さらに、各スロット毎
に乗算結果の加算を実行しているため、前記図３に示し
た実施の形態の場合と比較して、位相回転θの変動によ
る影響を除去することができ、より高精度にフレーム同
期を検出することが可能となる。

【００６１】なお、以上の説明においては、各スロット
中に４シンボルのパイロットシンボルが挿入されてお
り、１６スロットで１フレームが構成されている場合を
例にとって説明したが、他のフレーム構成の場合であっ
ても、同様に適用することができる。

【００６２】

【発明の効果】以上説明したように、量子化されたマッ
チドフィルタの出力を用いて遅延検波するようにした本
発明のフレーム同期検出回路によれば、遅延検波のため
の乗算回路の構成を簡単化することができ、回路規模を
小さくすることができるとともに、低消費電力化を図る
ことができる。また、マッチドフィルタの出力とパイロ
ットシンボルのパターンとを乗算し、各シンボル間の演
算結果の差を算出するようにした本発明のフレーム同期
回路によれば、遅延検波回路が不要となり、回路規模を
小さくすることができる。さらに、１フレーム中に含ま
れる全パイロットシンボルを順次格納する遅延回路を有
し、各遅延回路の出力とパイロットシンボルのパターン
との積和演算を実行するようにした本発明のフレーム同
期回路によれば、遅延検波回路が不要になるとともに、
高速にフレーム同期を検出することが可能となる。

【図面の簡単な説明】

【図１】 本発明のフレーム同期検出回路の第１および
第２の実施の形態の構成を示すブロック図である。

【図２】 本発明のフレーム同期検出回路の第３および
第４の実施の形態の構成を示すブロック図である。

【図３】 本発明のフレーム同期検出回路のさらに他の
実施の形態の構成を示すブロック図である。

【図４】 本発明のフレーム同期検出回路のさらに他の
実施の形態の構成を示すブロック図である。

【図５】 ＤＳ−ＣＤＭＡ通信方式のフレーム構成およ
び信号受信装置の構成を示す図である。

【図６】 従来のフレーム同期検出回路の構成例を示す
図である。

【符号の説明】

１１ １ビット量子化回路 １２、１４〜１６、２１〜２４、４１〜５２、１１９、
１２１〜１２３ 遅延回路 １３、１７〜１９、２５〜２８、６１〜７２、１０６、
１０７ 乗算器 ２０、２９、３１〜３３、３７、７３、８１〜８３、１
２７ 加算器 ３０、３４〜３６、７４、８４〜８６ 絶対値回路 １０１ アンテナ １０２ 高周波受信部 １０３ 分配器 １０４ 発振器 １０５ π／２移相器 １０８、１０９ ローパスフィルタ １１０ 複素型マッチドフィルタ １１１ ＰＮ生成回路 １１２ 遅延検波回路 １１３ フレーム同期検出器 １１４ 信号レベル検出部 １１５ マルチパス選択部 １１６ 位相補正部 １１７ ＲＡＫＥ合成部 １１８ データ判定回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 伝送データに周期的にパイロットシン
   ボルを挿入して伝送するスペクトラム拡散通信方式にお
   けるフレーム同期検出回路であって、 受信信号を逆拡散するマッチドフィルタと、 該マッチドフィルタの出力を量子化する量子化回路と、 該量子化回路の出力を遅延検波する遅延検波回路と、 該遅延検波回路の出力を順次格納する直列に接続された
   複数の遅延回路と、 該複数の遅延回路の出力と所定のパターンとの一致を検
   出する一致検出回路とを有することを特徴とするフレー
   ム同期検出回路。
2. 【請求項２】 伝送データに周期的にパイロットシン
   ボルを挿入して伝送するスペクトラム拡散通信方式にお
   けるフレーム同期検出回路であって、 受信信号を逆拡散するマッチドフィルタと、 該マッチドフィルタの出力を量子化する量子化回路と、 前記マッチドフィルタの出力と前記量子化回路の出力と
   を用いて遅延検波する遅延検波回路と、 該遅延検波回路の出力を順次格納する直列に接続された
   複数の遅延回路と、 該複数の遅延回路の出力と所定のパターンとの一致を検
   出する一致検出回路とを有することを特徴とするフレー
   ム同期検出回路。
3. 【請求項３】 伝送データに周期的にパイロットシン
   ボルを挿入して伝送するスペクトラム拡散通信方式にお
   けるフレーム同期検出回路であって、 受信信号を逆拡散するマッチドフィルタと、 該マッチドフィルタの出力を順次格納する直列に接続さ
   れた複数の遅延回路と、 前記各遅延回路にそれぞれ対応して設けられ、対応する
   前記遅延回路の出力と当該所定のパターンとを乗算する
   複数の乗算器と、 該複数の乗算器の出力の和を算出する加算器と、 該加算器の出力の絶対値を算出する絶対値回路と、 該絶対値回路の出力を判定する判定回路とを有すること
   を特徴とするフレーム同期検出回路。
4. 【請求項４】 伝送データに周期的にパイロットシン
   ボルを挿入して伝送するスペクトラム拡散通信方式にお
   けるフレーム同期検出回路であって、 受信信号を逆拡散するマッチドフィルタと、 該マッチドフィルタの出力を順次格納する直列に接続さ
   れた複数の遅延回路と、 前記各遅延回路にそれぞれ対応して設けられ、対応する
   前記遅延回路の出力と当該所定のパターンとを乗算する
   複数の乗算器と、 該複数の乗算器の隣接する２個の出力の差を算出する減
   算器と、 該各減算器の出力の絶対値を算出する絶対値回路と、 該各絶対値回路の出力の和を算出する加算器と、 該加算器の出力を判定する判定回路とを有することを特
   徴とするフレーム同期検出回路。
5. 【請求項５】 伝送データに周期的にパイロットシン
   ボルを挿入して伝送するスペクトラム拡散通信方式にお
   けるフレーム同期検出回路であって、 受信信号を逆拡散するマッチドフィルタと、 １フレーム中に含まれるパイロットシンボルの数に対応
   する数の遅延回路であって、前記マッチドフィルタの出
   力を順次格納するように直列に接続された複数段の遅延
   回路と、 前記各遅延回路にそれぞれ対応して設けられ、対応する
   前記遅延回路の出力と当該所定のパターンとを乗算する
   複数の乗算器と、 前記複数の乗算器の出力を加算する加算器と、 前記加算器の出力の絶対値を算出する絶対値回路と該絶
   対値回路の出力を判定する判定回路とを有することを特
   徴とするフレーム同期検出回路。
6. 【請求項６】 それぞれパイロットシンボルが挿入さ
   れた複数のスロットにより１フレームが構成されるスペ
   クトラム拡散通信方式におけるフレーム同期検出回路で
   あって、 受信信号を逆拡散するマッチドフィルタと、 １フレーム中に含まれるパイロットシンボルの数に対応
   する数の遅延回路であって、前記マッチドフィルタの出
   力のうちパイロットシンボルに対応する出力を順次格納
   するように直列に接続された複数の遅延回路と、 前記各遅延回路にそれぞれ対応して設けられ、対応する
   前記遅延回路の出力と当該所定のパターンとを乗算する
   複数の乗算器と、 前記１フレーム中のスロット数に対応する数の加算器で
   あって、それぞれ対応するスロット中の各パイロットシ
   ンボルに対応する前記乗算器の出力を加算する加算器
   と、 該各加算器の出力の絶対値を算出する絶対値回路と、 該各絶対値回路の出力を加算する加算器と該加算器の出
   力を判定する判定回路とを有することを特徴とするフレ
   ーム同期検出回路。