KR100346224B1

KR100346224B1 - 의사잡음코드 타이밍 추적 루프의 루프 에러 검출기

Info

Publication number: KR100346224B1
Application number: KR1020000056739A
Authority: KR
Inventors: 조미영
Original assignee: 삼성전자 주식회사
Priority date: 2000-09-27
Filing date: 2000-09-27
Publication date: 2002-08-01
Also published as: US20020061084A1; US6751278B2; KR20020024904A

Abstract

본 발명은 DDL의 루프 에러 검출기에서 하드웨어의 복잡성을 최소화하여 TDL 구조의 루프 에러 검출기를 대체할 수 있도록 한다. 이를 위한 본 발명의 루프 에러 검출기는 얼리 I,Q채널 신호를 입력하여 1/2칩 구간마다 한채널씩 교호적으로 선택하여 다중화하는 제1다중화기와, 제1다중화기로부터 다중화 출력되는 얼리 I,Q채널 신호값을 일정 칩 구간동안 누적하는 제1누적기와, 레이트 I,Q채널 신호를 입력하여 1/2칩 구간마다 한채널씩 교호적으로 선택하여 다중화하는 제2다중화기와, 제2다중화기로부터 다중화 출력되는 얼리 I,Q채널 신호값을 일정 칩 구간동안 누적하는 제2누적기와, 제1,제2누적기에 의해 누적된 얼리,레이트 I채널 신호값과 얼리,레이트 Q채널 신호값 각각의 합과 차를 곱하는 연산부와, 연산부에서 순차로 곱해진 두 값을 더하여 루프 에러 신호로 출력하는 가산부를 구비한다.

Description

의사잡음코드 타이밍 추적 루프의 루프 에러 검출기{DISCRIMINATOR IN PSEUDO NOISE CODE TIMING TRACKING LOOP}

본 발명은 CDMA 무선 통신에 관한 것으로, 특히 의사잡음코드, 즉 PN 코드 타이밍 추적 루프(timing tracking loop)의 루프 에러 검출기에 관한 것이다.

CDMA를 이용한 무선 통신에 있어서 기지국이 송신한 신호를 단말기가 수신하기 위해서는 각 단말기는 기지국의 송신신호의 타이밍을 먼저 복원해야 한다. 이를위해 CDMA에서는 PN 코드 시퀀스(sequence)를 이용하여 타이밍 획득 및 트래킹을 한다. 코드 탐색 작업을 통해 일정 정확도 내의, 예를 들어 1칩(chip) 또는 1/2칩정도의 타이밍 획득이 이루어지면, 좀 더 정교한, 예를 들어 1/8칩 이내 타이밍 트래킹 작업에 들어가는데, 이는 통상적으로 2차 이상의 루프 필터(loop filter)를 가지는 코드 트래킹 루프를 이용한다.

종래의 코드 트래킹 루프의 구조는 2차 루프 필터를 가지는 TDL(Tau-Dither Tracking Loop)방식의 구조를 사용하였다. 잡음(noise)에 대해 좋은 성능을 가지면서 기타 특성에서는 동일한 성능을 가지는 DDL(Double Dither Tracking Loop)방식을 사용하지 않은 이유는 일단은 하드웨어 측면에서 요구되는 크기가 커진다는 점과 비교적 낮은 이동속도에서 보이스(voice)만을 서비스하는 종래의 무선 통신의 성능 요구를 만족시켰기 때문이다. 그러나 IMT-2000(International Mobile Telecommunications-2000) 시스템과 같이 고속의 데이터 서비스가 사용자가 고속으로 이동중인 상황에서도 가능하게 하려면 잡음에 따라 좀 더 안정적이고 좋은 성능을 가지는 타이밍 추적기(tracker)가 요구되고 있으며, 그 대안으로 DDL방식의 구현, 3차 루프 필터의 구현 등이 연구되어 지고 있다.

종래에 적용되어진 TDL 트래킹 루프의 구조는 도 1과 같이 나타낼 수 있다. 도 1에서 PN 코드 발생기(18)에서 생성되어진 1/2칩 위상 차를 가지는 얼리(early) PN 코드 PN_R 또는 레이트(late) PN 코드 PN_L과 수신된 신호 s(t)의 상관(correlation)이 선택기(20)와 곱셈기(10)와 루프 에러 검출기(12)의 누적기(22,24)에서 이루어진다. 상기 얼리 PN 코드 PN_R와 레이트 PN 코드 PN_L는각각 하기 수학식 1,2와 같으며, 수신된 신호는 s(t)=S_I(t)+jS_Q(t)로 나타내어진다.

그리고 선택기(20)는 얼리 PN 코드 PN_R와 레이트 PN 코드를 q(t)신호에 의해 주기적으로 선택하여 곱셈기(10)에 제공하는데, 그 주기는 N 칩 단위로서 이는 적용되어지는 가장 느린 데이터 레이트에 따른 심볼(symbol) 주기와 채널을 구분 짓는 월시(wash) 코드 주기와 관련되어져 결정되어진다. 선택기(20)에서 q(t)는 N 칩 주기로 값이 1과 -1로 토글(toggle)되어진다. 이렇게 구해진 PN 코드는 수신되어진 신호를 역확산하기 위해 곱셈기(10)에 의해 콤플렉스 곱셈(complex mutiple)이 이루어진다. 그리고 곱셈기(10)로부터 출력되는 신호 R(t)=R_I(t)+jR_Q(t)의 동위상(in-phase) 신호인 I채널신호 R_I(t)와 직교위상(quadrature-phase) 신호인 Q채널신호 R_Q(t) 각각을 하기 수학식 3과 같이 일정 주기 N 칩동안 누적하는 누적기(22,24)에 의해 상관 완료된다.

또한 제곱기(26,28)와 가산기(30)는 신호의 전력(power)를 구하기 위해 I(t), Q(t) 각각 제곱을 행한 후 더한다. 가산기(30)의 출력 A(t)는 매 N 칩마다 업데이트(update)되어지는 값이며, 감산기(32)는 이 값 A(t)과 이전 N 칩동안 구한 값 A(t-1)의 차이를 구하여 레이트 위상의 전력과 얼리 위상의 전력의 차이를 구하며 곱셈기(34)에 의해 -q(t)신호와 곱해져 루프 에러 신호 e(t)로 출력된다.

상기와 같이 구해진 루프 에러 신호 e(t)는 2차 루프 필터(14)를 거쳐 VCO(Voltage Controlled Oscillator)(16) 제어에 의해 루프 에러 신호 e(t)의 루프 에러값에 대한 기준 타이밍(reference timing) 오차값만큼의 보정이 이루어진다. 보정되어진 타이밍 신호에 의해 PN 코드 발생기(18)는 계속 매 칩마다 PN 코드를 생성하는데, 이러한 PN 코드 발생기(18)는 n-스테이지(stage) LFSR(Left Feedback Shift Register)로 구성되어진다.

상기한 바와 같은 누적기(22,24)와 제곱기(26,28)와 가산기(30)와 감산기(32)와 곱셈기(34)로 구성되는 루프 에러 검출기(12)는 TDL 위상 에러를 검출하는 부분이다. 이러한 루프 에러 검출기는 도 2와 같이 누적기(36,38)와 다중화기(40)와 제곱기(42)와 가산기(44)와 곱셈기(46)로 구현될 수도 있다.

상기 도 2의 루프 에러 검출기는 N 칩동안 I(t)², Q(t)²를 상기 도 1에서 두개의 제곱기(26,28)로 하는 대신에 I(t), Q(t)중에 하나를 교호적으로 선택하는 다중화기(40)와 1개의 제곱기(42)를 사용하여 I(t)²를 먼저 하고 뒤이어 Q(t)²를 수행하는 형태 또는 Q(t)²를 먼저 하고 뒤이어 I(t)²를 수행하는 형태로 구성하여 제곱기를 하나 줄인 것이다. 이와 같이 순차적으로 구해지는 I(t)²와 Q(t)²를 가산기(44)에서 더하며 그 다음의 감산기(46)와 곱셈기(48)에 의해 루프 에러 신호 e(t)가 얻해지는 것은 상기한 도 1과 같다.

한편 종래의 DDL 추적기는 도 3과 같은데, 2차 루프 필터(14)와 VCO(16)와 PN 코드 발생기(18)는 도 1과 동일하고, 상기 도 1의 TDL에 대하여 루프 에러 검출기(54)에서 차이가 있다. 즉, TDL의 루프 에러 검출기(12)와 대비할 때 얼리/레이트 위상 신호 크기를 시간적 차이를 두고 구했지만, DDL에서는 동일 시점에서 두 신호의 크기를 동시에 측정한다. 이는 도 3과 같이 도 1의 곱셈기(10), 누적기(22,24), 제곱기(26,28), 가산기(30)로 구성되는 하드웨어에 비해 곱셈기(50,52), 누적기(56,58,60,62), 제곱기(64,66,68, 70), 가산기(72,74)로 구성되므로 2배의 하드웨어가 필요하다. 도 3에서 곱셈기(50,52)는 도 1의 곱셈기(10)와 마찬가지로 역확산을 위해 콤플렉스 곱셈을 행하는 부분이며, 이는 얼리 PN 코드 PN_R와 레이트 PN 코드 PN_L 둘 다에 대해 동시에 행해진다. 이때 적용되는 신호 s(t)는 얼리/레이트에 대해 동일 신호가 적용되므로, 이점에서 얼리/레이트 신호의 밸런스(balance) 성질이 TDL에 비해 우수함을 알 수 있다. 각 위상의 신호, 즉 도 3의 R1(t), R2(t)는 누적기(56,58,60,62)에 의해 N칩동안 누적되어상관이 이루어진 후 각각 제곱기(64,66,68,70)에 의해 제곱되고 가산기(72)에 의해 얼리신호 A1(t)의 크기가 구해지고 가산기(74)에 의해 레이트신호의 크기 A2(t)가 구해진다. 이렇게 구해진 신호 A1(t), A2(t)의 차를 감산기(76)에 의해 구하면 루프 에러 신호 e(t)가 된다. DDL에 따른 도 3의 루프 에러 검출기(54)를 도 2의 TDL 루프 에러 검출기를 비교해 보면 하드웨어 관점에서 2배 정도로 복잡성이 커짐을 알 수 있다.

상기한 바와 같이 보이스 무선 통신 시스템을 목적으로 하여 종래에 사용되어지고 있는 타이밍 추적기는 TDL를 이용한 것으로 향후 고속 데이터 무선 서비스를 목표로 하는 시스템에서는 종래보다는 잡음에 대한 성능이 더 좋은 구조가 요구되어진다. 뿐만 아니라 TDL에서는 얼리 위상 데이터와 레이트 위상 데이터에 의한 에너지 차를 구하는 루프 에러 검출기 부분에서 얼리 샘플과 레이트 샘플에 대한 에너지를 동일 시점에서 구하는 것이 아니라 일정 주기를 단위로 해서 순차적으로 반복해서 구해 그 에너지 차를 구하므로 데이터 샘플의 밸런스 성질이 떨어져서 트래킹 루프의 S-커브(curve)가 데이터 밸런스의 성질이 따라 치우치는 현상이 나타날 수 있다. 이런 TDL의 단점을 해결하기 위해 DDL 구조가 제안되어 왔으나 하드웨어 사이즈가 증가되는 단점이 있었다.

따라서 본 발명의 목적은 DDL의 루프 에러 검출기에서 하드웨어의 복잡성을 최소화하여 TDL 구조의 루프 에러 검출기를 대체할 수 있는 루프 에러 검출기를 제공함에 있다.

도 1은 통상적인 TDL 구조를 사용한 PN 코드 타이밍 추적 루프의 구조를 보인 블록 구성도,

도 2는 통상적인 TDL 루프 에러 검출부의 다른 예를 보인 블록 구성도,

도 3은 통상적인 DDL 타이밍 루프 추적기의 블록 구성도,

도 4는 본 발명의 실시예에 따른 루프 에러 검출기의 구조를 보인 블록 구성도.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명 및 첨부 도면에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

도 4는 본 발명의 실시예에 따른 PN 코드 타이밍 추적 루프의 구조를 보인 블록 구성도로서, 얼리 I,Q채널 신호 R1_I(t), R1_Q(t)를 입력하여 1/2칩 구간마다 한채널씩 교호적으로 선택하여 다중화하는 다중화기(78)와, 다중화기(78)로부터 다중화 출력되는 얼리 I,Q채널 신호값을 일정 칩 구간동안 누적하는 누적기(82)와, 레이트 I,Q채널 신호 R2_I(t), R2_Q(t)를 입력하여 1/2칩 구간마다 한채널씩 교호적으로 선택하여 다중화하는 다중화기(80)와, 다중화기(80)로부터 다중화 출력되는 얼리 I,Q채널 신호값을 일정 칩 구간동안 누적하는 누적기(84)와, 누적기(82,84)에 의해 누적된 얼리,레이트 I채널 신호값과 얼리,레이트 Q채널 신호값 각각의 합과 차를 곱하는 연산부(86)와, 연산부(86)에 의해 얻어진 값을 더하여 루프 에러 신호 e(t)로 출력하는 가산기(88)로 구성한다.

상기 도 4의 루프 에러 검출기는 DDL 루프 에러 검출기의 일반적의 구조에서 변형되어진 구조를 제안한 것으로, 하드웨어의 최소화를 위해 우선 I,Q 병렬 처리되는 데이터 경로를 하나의 하드웨어를 공유하여 처리될 수 있도록 한 것이다. 이는 전술한 도 3에서 처럼 역확산되어진 R1_I(t), R1_Q(t), R2_I(t), R2_Q(t) 신호 각각에 대해 적용되어진 N 칩 누적기(56∼62), 제곱기(64∼70), 가산기(72,74)를 통한 신호 크기 추출부의 구조를 본 발명에서는 도 4와 같이 변경한 것이다.

상기 도 4에서 매 칩마다 구해지는 R1_I(t), R1_Q(t) 신호는 1/2 칩 구간마다 다중화되어진다. 즉, 각 칩의 앞쪽 1/2칩 구간동안에는 R1_I(t)가, 뒷쪽 1/2칩 구간동안에는 R1_Q(t)가 선택되어지도록 하는 다중화기(78)를 통해 a(t) 신호를 생성한다. 누적기(82)는 이렇게 다중화되어진 신호를 입력으로 하여 앞의 1/2칩 구간동안 들어오는 R1_I(t)와, 뒤의 1/2칩 구간동안에 들어오는 R1_Q(t)를 각각 I,Q채널 버퍼(92,94)에 N 칩 누적한다. I,Q채널 버퍼(92,94)는 각각 전술한 도 3의 I1(t), Q1(t)를 구하기 위해 추가한 것으로, N칩 단위로 클리어되어진다. 매 칩마다 앞의 1/2칩 구간동안에는 R1_I(t)값을 누적하여 저장해두는 I채널 버퍼(92)의 저장값을 가산기(90)에 로드한 후 이와 입력값 a(t)을 더한 후 다시 I채널 버퍼(92)에 저장하고, 뒤의 1/2칩 구간동안에는 R1_Q(t)값을 누적하여 저장해두는 Q채널 버퍼(94)의 저장값을 가산기(90)에 로드한 후 이와 입력값 a(t)을 더한 후 다시 Q채널 버퍼(94)에 저장하는 형태로 N 칩구간동안 누적을 계속하면, N 칩후에는 I,Q채널 버퍼(90,92)에 각각 I1(t), Q1(t)가 저장되게 된다. 전술한 도 3에서 두개의 누적기(56,58)로 행해지는 것을 이렇게 1개의 다중화기(78)와, 2개의 I,Q채널 버퍼(92,94)와 가산기(90)로 하드웨어를 단순화하였다. 즉, 복잡한 하드웨어에 의해 구현되는 누적기를 사용하는 대신에 단순한 하드웨어로 구현되는 다중화기와 버퍼와 가산기를 사용할 수 있도록 한 것이다.

상기한 바와 마찬가지로 매 칩마다 구해지는 R2_I(t), R2_Q(t) 신호는 1/2 칩 구간마다 다중화되어진다. 즉, 각 칩의 앞쪽 1/2칩 구간동안에는 R2_I(t)가, 뒷쪽 1/2칩 구간동안에는 R2_Q(t)가 선택되어지도록 하는 다중화기(80)를 통해 a(t) 신호를 생성한다. 누적기(84)는 이렇게 다중화되어진 신호를 입력으로 하여 앞의 1/2칩 구간동안 들어오는 R2_I(t)와, 뒤의 1/2칩 구간동안에 들어오는 R2_Q(t)를 I,Q채널 버퍼(98,100)에 N 칩 누적한다. I,Q채널 버퍼(98,100)는 각각 전술한 도 3의 I2(t), Q2(t)를 구하기 위해 추가한 것으로, N칩 단위로 클리어되어진다. 매 칩마다 앞의 1/2칩 구간동안에는 R2_I(t)값을 누적하여 저장해두는 I채널 버퍼(98)의 저장값을 가산기(96)에 로드한 후 이와 입력값 a(t)을 더한 후 다시 I채널 버퍼(98)에 저장하고, 뒤의 1/2칩 구간동안에는 R2_Q(t)값을 누적하여 저장해두는 Q채널 버퍼(100)값을 가산기(96)에 로드한 후 이와 입력값 a(t)을 더한 후 다시 Q채널 버퍼(100)에 저장하는 형태로 N 칩구간동안 누적을 계속하면, N 칩후에는 I,Q채널 버퍼(98,100)에 각각 I2(t), Q2(t)가 저장되게 된다. 전술한 도 3에서 두개의 누적기(60,62)로 행해지는 것을 이렇게 1개의 다중화기(80)와, 2개의 버퍼(98,100)와 가산기(96)로 하드웨어를 단순화하였다. 즉, 복잡한 하드웨어에 의해 구현되는 누적기를 사용하는 대신에 단순한 하드웨어로 구현되는 다중화기와 버퍼와 가산기를 사용할 수 있도록한 것이다.

상기한 바와 같이 구해진 누적기(82)의 결과는 I,Q채널 버퍼(92,94)에 각각 저장되어 있게 되고, 누적기(84)의 결과는 I,Q채널 버퍼(98,100)에 각각 저장되어 있게 되며, 이 버퍼(92,94,98,100)의 값은 N칩마다 연산부(86)에서 사용하게 된다.

한편 전술한 도 3의 루프 에러 신호 e(t)는 수식적으로 하기 수학식 4와 같이 구해지며, 이는 하기 수학식 5와 같이 변경이 가능하다.

상기 수학식 4를 상기 수학식 5와 같이 변경이 가능하다는 점에 착안하여 본 발명의 연산부(86)에서는 전술한 도 3에서 제곱을 먼저 행한 후 가산을 하는 대신에 상기 수학식 5처럼 각 값의 가산/감산을 먼저한 후 곱하는 형태로 하였다. 우선 버퍼(92,94,98,100)에 저장되어진 I1(t), Q1(t), I2(t), Q2(t) 중에서 먼저 선택기(102,104)에 의해 I1(t), I2(t)를 선택하여 감산기(106)와 가산기(108)와 곱셈기(110)로서 {I1(t)+I2(t)}×{I1(t)-I2(t)}를 먼저 연산을 한다. 이때 감산기(106)에 의해 I1(t)-I2(t)가 구해지고, 가산기(108)에 의해 I1(t)+I2(t)가 구해지며, 곱셈기(110)에 의해 두 결과에 따른 값을 곱한다. 이와 같이 하여 {I1(t)+I2(t)}×{I1(t)-I2(t)}가 구해지면, 동일한 방법으로 {Q1(t)+Q2(t)}×{Q1(t)-Q2(t)}를 구하게 된다. 상기와 같은 연산은 N 칩 이내에 이루어져야 한다. 이렇게 구해진 각각의 값은 가산부(88)에서 더해져서 루프 에러 신호 e(t)가 구해진다. 따라서 전술한 도 3에서 4개의 제곱기(64∼70), 2개의 가산기(72,74)와 1개의 감산기(76)로 구성되는 하드웨어는 하나씩의 감산기(106)와 가산기(108)와 곱셈기(110)로 구성되는 하드웨어로 줄일 수 있게 된다. 즉, 복잡한 하드웨어에 의해 구현되는 제곱기를 사용하는 대신에 단순한 하드웨어로 구현되는 감산기와 가산기와 곱셈기를 1개씩만 사용할 수 있도록 한 것이다.

따라서 하드웨어적인 복잡성을 증가시키지 않고도 TDL방식 타이밍 추적기보다 잡음에 대한 성능 효과가 더 좋은 방식인 DDL방식으로 용이하게 대체가 가능하게 된다.

상술한 바와 같이 본 발명은 DDL의 루프 에러 검출기에서 하드웨어의 복잡성을 최소화하여 TDL 구조의 루프 에러 검출기를 대체할 수 있는 잇점이 있다.

Claims

의사잡음코드 타이밍 추적 루프에 있어서,

얼리 I,Q채널 신호를 입력하여 1/2칩 구간마다 한채널씩 교호적으로 선택하여 다중화하는 제1다중화기와,

상기 제1다중화기로부터 다중화 출력되는 얼리 I,Q채널 신호값을 일정 칩 구간동안 누적하는 제1누적기와,

레이트 I,Q채널 신호를 입력하여 1/2칩 구간마다 한채널씩 교호적으로 선택하여 다중화하는 제2다중화기와,

상기 제2다중화기로부터 다중화 출력되는 얼리 I,Q채널 신호값을 일정 칩 구간동안 누적하는 제2누적기와,

상기 제1,제2누적기에 의해 누적된 얼리,레이트 I채널 신호값과 얼리,레이트 Q채널 신호값 각각의 합과 차를 곱하는 연산부와,

상기 연산부에서 곱해진 두 값을 더하여 루프 에러 신호로 출력하는 가산부를 구비함을 특징으로 하는 루프 에러 검출기.
의사잡음코드 타이밍 추적 루프에 있어서,

얼리 I,Q채널 신호를 입력하여 1/2칩 구간마다 한채널씩 교호적으로 선택하여 다중화하는 제1다중화기와,

상기 제1다중화기로부터 출력되는 I채널 신호값을 일정 칩 구간동안 누적 저장하기 위한 제1 I채널 버퍼와,

상기 제1다중화기로부터 출력되는 Q채널 신호값을 상기 일정 칩 구간동안 누적 저장하기 위한 제1 Q채널 버퍼와,

상기 제1다중화기로부터 다중화 출력되는 얼리 I,Q채널 신호값과 상기 제1 I,Q채널 버퍼에 저장된 값을 상기 1/2칩 구간마다 교호적으로 대응되게 더하여 상기 제1 I,Q채널 버퍼에 다시 저장하는 제1가산기와,

레이트 I,Q채널 신호를 입력하여 1/2칩 구간마다 한채널씩 교호적으로 선택하여 다중화하는 제2다중화기와,

상기 제2다중화기로부터 출력되는 I채널 신호값을 일정 칩 구간동안 누적 저장하기 위한 제2 I채널 버퍼와,

상기 제2다중화기로부터 출력되는 Q채널 신호값을 상기 일정 칩 구간동안 누적 저장하기 위한 제2 Q채널 버퍼와,

상기 제2다중화기로부터 다중화 출력되는 얼리 I,Q채널 신호값과 상기 제2 I,Q채널 버퍼에 저장된 값을 상기 1/2칩 구간마다 교호적으로 대응되게 더하여 상기 제2 I,Q채널 버퍼에 다시 저장하는 제2가산기와,

상기 제1 I,Q 채널 버퍼에 의해 누적된 얼리 I,Q채널 신호값을 제1,제2구간마다 교호적으로 선택하는 제1선택기와,

상기 제2 I,Q 채널 버퍼에 의해 누적된 레이트 I,Q채널 신호값을 상기 제1,제2구간마다 교호적으로 선택하는 제2선택기와,

상기 제1구간동안 상기 제2선택기로부터 출력되는 레이트 I채널 신호값에서 상기 제1선택기로부터 출력되는 얼리 I채널 신호값을 감산하여 차를 구하고, 상기 제2구간동안 상기 제2선택기로부터 출력되는 레이트 Q채널 신호값에서 상기 제1선택기로부터 출력되는 얼리 Q채널 신호값을 감산하여 차를 구하는 감산기와,

상기 제1구간동안 상기 제2선택기로부터 출력되는 레이트 I채널 신호값과 상기 제1선택기로부터 출력되는 얼리 I채널 신호값을 가산하여 합을 구하고, 상기 제2구간동안 상기 제2선택기로부터 출력되는 레이트 Q채널 신호값과 상기 제1선택기로부터 출력되는 얼리 Q채널 신호값을 가산하여 합을 구하는 제3가산기와,

상기 제1구간동안 상기 감산기와 상기 가산기의 출력값을 곱하여 얼리,레이트 I채널 신호값의 합과 차의 곱을 출력하고, 상기 제2구간동안 상기 감산기와 상기 제3가산기의 출력값을 곱하여 얼리,레이트 Q채널 신호값의 합과 차의 곱을 출력하는 곱셈기와,

상기 제1,제2구간동안 상기 곱셈기에 의해 곱해진 두 값을 더하여 루프 에러 신호로 출력하는 가산부를 구비함을 특징으로 하는 루프 에러 검출기.