CN1383612A - 匹配滤波器电路 - Google Patents

Abstract

本发明提供一种电路规模小并且能够节约功耗的匹配滤波器电路。匹配滤波器电路的后级部分具有并联地与前级部分的输出信号(Dout1)相连的n个保持电路组(H21、H22、…H2n),各个保持电路组(H21～H2n)的输出端分别与乘法器电路(M21、M22、…M2n)相连。乘法器电路把保持电路组(H21～H2m)的输出分别乘以乘数(d21、d22、…d2m)。乘法器电路(M21～M2n)的输出被提供给加法器电路(ADD2)以计算总和(Dout2)(相关输出)。

Description

匹配滤波器电路

技术领域

本发明涉及一种匹配滤波器电路，更具体地说是涉及最好适用于宽带码分多址(W-CDMA)通信系统初始小区搜索的匹配滤波器电路。

背景技术

近年来，宽带码分多址(W-CDMA)通信系统已在移动通信领域引起人们的兴趣。W-CDMA通信系统把匹配滤波器电路用于初始小区搜索等的防扩展处理(anti-spreading processing)。匹配滤波器电路进行关于大容量数据的乘积的快速求和；为此，一般来说电路规模变得较大，并且功耗较高。在无线通信领域中对于便携式终端来说这是一个致命问题。

为了解决上述问题，于1998年10月14-16日在瑞典斯德哥尔摩举行的会议“TDocSMG2 UMTS L1 427/98：ETSI STC SMG2 UMTS Layer1 Expert Group”上，西门子公司发表了“A New correlation sequence forthe Primary Synchronization Code with good correlation properties andlow detector complexity”。同时，西门子公司提出了“Fast correlation ofhierarchical correlation sequence”。该提议提出了一种把匹配滤波器电路做成较小尺寸的可能性。

序列1：X1	+	-	-	+
					序列2：X2	++-+	++-+	++-+	++-+
序列1×序列2：S(i)	++-+	--+-	--+-	++-+

                         表1

例如，表中所示的周期m×n序列S(i)由序列X1(周期n)和序列X2(周期m)的乘积产生。使用序列S(i)作为扩展码的相关运算由下述等式(1)表示，并且代替了如下述等式(2)和(3)中所示的两个相关运算的乘积。这种情况下，在等式(1)～(3)中，P(k)是相关输出，r(i+k)是接收信号，Ps(k′)是部分相关。

等式(1) $p\left(k\right)=\underset{i=0}{\overset{m\×n-1}{\mathrm{\Σ}}}S\left(i\right)\×r(i+k)=\underset{i=0}{\overset{m\×n-1}{\mathrm{\Σ}}}{X}_2\left(i\mathrm{mod}m\right)\×X_1\left(i\mathrm{div}m\right)\×r(i+k)$

等式(2) $=\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}{X}_1\left(i\right)\×(\underset{j=0}{\overset{m-1}{\mathrm{\Σ}}}{X}_2\left(j\right)\×r(i\×n+j+k))=\underset{i=0}{\overset{n-1}{\mathrm{\Σ}}}{X}_1\left(i\right)\×\mathrm{Ps}(i\×m+k)$

等式(3) $\mathrm{Ps}\left(k^{\′}\right)=\underset{j=0}{\overset{m}{\mathrm{\Σ}}}{X}_2\left(j\right)\×r(j+k^{\′})$

但是按照惯例，不存在能够实现“层次相关序列的快速相关”的匹配滤波器电路。

发明内容

为了解决上述传统问题提出了本发明。于是，本发明的目的是基于“层次相关序列的快速相关”提供一种小尺寸并且节约功耗的匹配滤波器电路。

本发明提供了一种匹配滤波器电路，其特征在于包括：第一加法和乘法运算器，它具有：分别并联地与接收信号相连并且顺序输出m个接收信号(m是等于或大于2的自然数)中的各个接收信号的m个开关，分别与各个开关的输出端相连，并且保持各个开关的输出的保持电路，分别把各个保持电路的输出乘以长度为m的第一序列的循环提供的各个数值的乘法器，求乘法器输出之和的加法器；和计算第一加法和乘法运算器的各个输出和长度为n(n为等于或大于2的自然数)的第二序列的各个数值的乘积之和的第二加法和乘法运算器。

此外，本发明还提供一种匹配滤波器电路，其特征在于包括：计算各个接收信号和长度为m(m为等于或大于2的自然数)的第一序列的各个值的乘积之和的第一加法和乘法运算器；和

第二加法和乘法运算器，它具有：分别顺序保持并输出第一加法和乘法运算器的各个输出，从而总共输出n个信号(n是等于或大于2的自然数)的n个保持电路组；把各个保持电路的输出乘以长度为n的第二序列的循环提供的各个数值的乘法器；求乘法器输出之和的加法器。因此基于“层次相关序列”，匹配滤波器电路尺寸较小并可节省其功耗。

此外，各个保持电路组顺序保持第一加法和乘法运算器的连续m个输出，从而利用简单的结构实现关于乘积运算求和结果的乘积运算的求和。

此外，各个保持电路组分别包括：分别并联地与第一加法和乘法运算器的输出端相连，并且分别顺序输出m个输出中的各个输出的m个开关；分别与各个开关的输出端相连并且保持各个开关的输出的保持电路；和有选择地输出保持电路的任意一个输出的多路复用器。这样，能够构成结构简单的保持电路组。

此外，保持电路是寄存器电路或存储器电路，从而能够构成结构简单的保持电路。

此外，各个保持电路组是存储器电路，并且以这样的方式实现存储器电路的读/写操作，即在m×n个周期中，在m个周期中交替进行读操作和写操作，但是在除上述m个周期之外的m×(n-1)个周期中只进行读操作。这样，能够恰当地控制存储器电路的操作定时。

本发明以日本专利申请2000-143925的优先权为基础，并且包括上面提及的申请的说明书和/或附图中描述的全部内容。

附图说明

图1是表示根据本发明第一实施例的匹配滤波器电路的前级部分的方框图；

图2是表示产生图1中所示的保持电路的时钟信号的移位寄存器的方框图；

图3是表示产生图1中所示的乘法器电路的乘数的移位寄存器的方框图；

图4是表示根据本发明第一实施例的匹配滤波器电路的后级部分的方框图；

图5是表示产生图4中所示的保持电路的时钟信号的移位寄存器的方框图；

图6是表示产生图4中所示的乘法器电路的乘数的移位寄存器的方框图；

图7是表示图2、图3、图5和图6中所示的移位寄存器的各个时钟的时序图；

图8是表示图1中所示的保持电路的各个时钟的时序图；

图9是表示图4中所示的保持电路的各个时钟的时序图；

图10是表示图4中所示的多路复用器的控制信号的时序图；

图11是表示图1中所示的乘法器电路的各个乘数的时序图；

图12是表示图4中所示的乘法器电路的各个乘数的时序图；

图13是表示根据本发明第二实施例的匹配滤波器电路的后级部分的方框图；

图14是图13中的后级部分的时序图。

附图标记说明

SW11～SW1m、SW411～SW4nm：开关

H11～H1m、H411～H4nm：保持电路

H21～H2n：保持电路组

M11～M1m、M21～M2n、MUL13、MUL15：乘法器电路

ADD1、ADD2：加法器电路

d11～d1m、d21～d2n：乘数

MEM1：存储器

具体实施方式

下面将参考附图说明根据本发明的匹配滤波器电路的实施例。图1～图12涉及本发明的第一实施例，图13和图14涉及本发明的第二

实施例。

[第一实施例]

图1是表示根据本发明第一实施例的匹配滤波器电路的前级部分的方框图，图2是表示产生图1中所示的保持电路的时钟信号的移位寄存器的方框图。图3是表示产生图1中所示的乘法器电路的乘数的移位寄存器的方框图，图4是表示根据本发明第一实施例的匹配滤波器电路的后级部分的方框图。图5是表示产生图4中所示的保持电路的时钟信号的移位寄存器的方框图，图6是表示产生图4中所示的乘法器电路的乘数的移位寄存器的方框图。图7是表示图2、图3、图5和图6中所示的移位寄存器的各个时钟的时序图，图8是表示图1中所示的保持电路的各个时钟的时序图。图9是表示图4中所示的保持电路的各个时钟的时序图，图10是表示图4中所示的多路复用器的控制信号的时序图。图11是表示图1中所示的乘法器电路的各个乘数的时序图，图12是表示图4中所示的乘法器电路的各个乘数的时序图。

第一实施例的匹配滤波器电路由前级部分(图1)和后级部分(图4)组成，以便对应于两个层次相关序列。

前级部分具有对应于第一层次序列长度(m个代码)的m个开关SW11、SW12、…SW1m和m个保持电路H11、H12、…H1m，所述m个开关分别并联地与接收信号Din1相连，所述m个保持电路一一对应地分别与所述m个开关的输出端相连。保持电路H11～H1m的输出端分别与各个乘法器电路M11、M12、…M1m相连。这些乘法器电路分别把各个保持电路H11～H1m的输出乘以各个乘数d11、d12、…d1m。乘法器电路M11～M1m的各个输出被输入加法器电路ADD1中，随后计算总和Dout1(相关输出)。

开关SW11～SW1m循环地被时钟信号CK11、CK12、…CK1m顺序关闭，同时保持电路H11～H1m循环地顺序捕获接收信号Din1。乘数d11～d1m与开关SW11～SW1m的打开和关闭操作同步循环，从而对于经过的接收信号执行使用恒定乘数(扩展码)的相关运算(参见图11)。

接收信号Din1被分开地捕获到保持电路H11～H1m。一般来说，当i接收信号被表示为Din1(i)时，相对于i来说，乘数d11～d1m是周期为m的函数。于是，当i相关输出Dout1被设为Dout1(i)时，前级部分的相关输出由下述等式(4)表示。

等式(4) $\mathrm{Dout}1\left(i\right)=\underset{j=1}{\overset{m}{\mathrm{\Σ}}}\mathrm{Din}1(j+i)\×d1\left(j\right)$

这等同于等式(3)的部分相关Ps。

在图2中，时钟信号CK11～CK1m由m级移位寄存器SFR1产生，并且输出被反馈回移位寄存器的输入端。移位寄存器各级S11、S12、…S1m的数据等同于各个时钟信号CK11、CK12、…CK1m。当关闭开关SW11～SW1m的信号例如为“1”，另一方面，打开开关SW11～SW1m的信号例如为“0”时，关闭信号“1”被存储在这些级中的任意一级中，打开信号“0”被存储在其它各级中。关闭信号“1”循环通过移位寄存器SFR1，随后循环地顺序关闭开关SW11～SW1m。时钟信号CK2被输入移位寄存器SFR1中，从而移位寄存器SFR1的各个信号与输入的时钟信号CK2同步地循环移位。

图8是时钟信号CK11～CK1m的时序图。时钟信号CK11、CK12、…CK1m顺序变成关闭信号(高电平“1”)，随后反复循环。

在图3中，乘数d11～d1m由m级移位寄存器SFR2产生，并且输出被反馈回该移位寄存器的输入端。该移位寄存器各级S21、S22、…S2m的数据等同于各个乘数d11、d12、…d1m。时钟信号CK3被输入移位寄存器SFR2，从而移位寄存器SFR2的各个数据与输入的时钟信号CK3同步地循环移位。在相关运算之前，需要把第一层次序列的各个代码设置到移位寄存器的各级中。

在图4中，匹配滤波器器的后级部分具有对应于第二层次序列长度(n个代码)的n个保持电路组H21、H22、…H2n，各个保持电路并联地与前级部分的输出信号Dout1相连。各个保持电路组H21～H2n的输出分别与各个乘法器电路M21、M22、…M2n相连。各个乘法器电路M21～M2n把各个保持电路组H21～H2n的输出分别乘以各个乘数d21、d22、…d2n。乘法器电路M21～M2n的各个输出被输入加法器电路ADD2中，随后计算总和Dout2(相关输出)。

各个保持电路组H21～H2n分别具有m个保持电路。举例来说，在保持电路组H21中，各个开关SW411、SW412、…SW41m分别与保持电路H411、H412、…H41m的输入端相连，输出信号Dout1并联地与这些开关SW411～SW41m相连。各个保持电路H411～H41m的输出被输入多路复用器MUX41中，随后选择保持电路H411～H41m的任何一个输出。各个开关SW411～SW41m被各个时钟信号CK411、CK412、…CK41m顺序关闭。同样，各个保持电路组H22～H2n分别具有m个保持电路和m个开关。各组的这些开关被各组时钟信号CK421～CK42m、CK431～CK43m、…CK4n1～CK4nm顺序关闭。按照下述方式进行这种开关关闭操作。更具体地说，顺序关闭保持电路组H21的开关SW411～SW41m，之后顺序关闭保持电路组H22的开关，顺序关闭保持电路组H23的开关，以及顺序关闭保持电路组H2n的开关。随后，关闭保持电路组H2n的最后一个开关，之后关闭操作返回第一保持电路组H21的开关SW411。借助这种操作，所有的保持电路H411～H41m等循环地顺序捕获信号Dout1。另一方面，每隔m次开关打开和关闭操作，乘数d21～d2n循环移位。

保持电路组H22～H2n都具有和保持电路组H21相同的多路复用器MUX41。各个多路复用器由相同的控制信号CTR开关和控制，随后各个多路复用器选择并输出位于相同位置的保持电路的输出。例如，当多路复用器MUX41选择第一保持电路H411时，在其它保持电路组H22～H2nm中选择第一保持电路。

图10是表示控制信号CTR的时序图。控制信号CTR与时钟信号CK5(参见图5)同步，以便指定m个保持电路中的任何一个保持电路。图10中，表示了对应于一连串选择的保持电路的数值1～m。

在图5中，时钟信号CK411～CK41m、CK421～CK42m和CK4n1～CK4nm由n×m级移位寄存器SFR3产生，并且输出被反馈回该移位寄存器的输入端。该移位寄存器各级S31、S32、…S3nm的数据分别等同于时钟信号CK411、CK412、…CK4nm。当关闭开关SW411～SW4nm的信号例如为“1”，并且另一方面，打开开关SW411～SW4nm的信号例如为“0”时，关闭信号“1”被存储在这些级中的任意一级中，打开信号“0”被存储在其它各级中。关闭信号“1”循环通过移位寄存器SFR3，从而循环地顺序关闭开关SW411～SW4nm。时钟信号CK5被输入移位寄存器SFR3中，移位寄存器SFR3中的信号与输入的时钟信号CK5同步地循环移位。

图9是表示时钟信号CK411、CK412、…CK4nm的时序图。时钟信号CK411、CK412、…CK41m和CK421、…CK4nm顺序变成关闭信号(高电平“1”)，随后反复循环。

图11是表示乘数d11～d1m的时序图。首先，当m个乘数α1～αm被设置为d11～d1m时，注意乘数d11，乘数d11以α1、αm、αm-1、…α3、α2的形式顺序变化，并且重复这种变化。即乘数循环。在一个时钟的延迟之后，乘数d11的变化传播到乘数d12，随后在两个时钟的延迟之后传播到乘数d13，在m-1个时钟的延迟之后传播到乘数d1m。

图12是表示乘数d21～d2n的时序图。首先，当n个乘数β1～βn被设置为d21～d2n，注意乘数d21，乘数d21以β1、βm、βm-1、…β3、β2的形式顺序变化，随后重复这种变化。即乘数循环。在一个时钟的延迟之后，乘数d21的变化传播到乘数d22，随后在两个时钟的延迟之后传播到乘数d23，在n-1个时钟之后传播到乘数d2n。这种情况下，图11和图12中所示的时钟周期的关系与图7中所示的CK3和CK6(参见图6)的关系相同。

在图6中，乘数d21～d2n由n级移位寄存器SFR4产生，并且输出被反馈回该移位寄存器的输入端。该移位寄存器各级S41、S42、…S4n的数据等同于各个乘数d21、d22、…d2n。时钟信号CK6被输入移位寄存器SFR4中，从而移位寄存器SFR4中的各个数据与输入的时钟信号CK6同步地循环移位。

信号Dout1被分开地捕获到各个保持电路组的各个保持电路(H411～H41m等)。一般来说，当i相关输出被表示为Dout(i)时，相对于i来说，乘数d21～d2n是周期为n×m的函数。于是，当i相关输出Dout2被设置为Dout2(i)时，后级部分的相关输出由下述等式(5)表述。

等式(5) $\mathrm{Dout}2\left(i\right)=\underset{i=1}{\overset{n}{\mathrm{\Σ}}}\mathrm{Dout}1(j+i)\×d2\left(j\right)$

这等同于等式(1)的部分相关P(k)。

更具体地说，匹配滤波器电路借助前级部分和后级部分执行初始相关运算，并且乘法器电路的数目为m+n数量级。为了借助常规的匹配滤波器电路执行与上述相同的相关运算，需要m×n个乘法器电路。从而，当结合对应的加法器电路时，电路规模显著变小。此外，匹配滤波器电路的电路规模基本上正比于乘法器电路的数目(抽头的数目)；于是，电路结构的规模显然被整体缩减。当电路规模变小时，功耗被降低。如果m＝n＝16，则与常规情况相比，电路规模和功耗降低约10％。

图7是表示图2、图3、图5和图6中所示的移位寄存器SFR1、SFR2、SFR3和SFR4的时钟信号CK2、CK3、CK5和CK6的时序图。这些时钟信号CK2、CK3和CK5是同步信号，在CK2、CK3和CK5的各个n次循环中，时钟CK6输出一个关闭信号。

在第一实施例中，各个保持电路(H11、H12、…H1m；H411、H412、…H41m)可由寄存器或者由存储器电路实现。在保持电路由存储器电路实现的情况下，必须按照第一实施例中描述的控制方法产生地址。此外，与第一实施例不同，前级部分和后级部分可互相代替。

[第二实施例]

图13是表示根据本发明第二实施例的匹配滤波器电路的后级部分的方框图，图14是该后级部分的时序图。

在第二实施例中，通过利用存储器MEM1实现第一实施例的保持电路组H21。如果信号Dout1具有5位，并且m＝n＝16，则保持电路组H21的容量为80位。更具体地说，通过利用具有内置存储器的LSI，易于实现匹配滤波器电路，并且其电路结构非常简单。

在图13中，后级部分的存储器MEM1的数据端D与乘法器电路(图中未示出)(等同于图4中所示的乘法器电路M21)相连。存储器MEM1的输出信号Dout13是等同于图4中所示的多路复用器MUX41的输出的信号。

信号Dout1被顺序输入存储器MEM1的数据端D，并被保存在存储器MEM1中，之后在适当的时刻被读出，并进行乘法和加法。

地址信号ADDR1被输入存储器MEM1的地址端ADDR，读/写信号RW1被输入存储器MEM1的读/写信号端R/W。

图14表示了地址信号ADDR1和读/写信号RW1。地址信号ADDR1顺序指定对应于m个信号Dout1的m个地址；另一方面，读/写信号RW1指定读出，随后读出这些数据。当图14中所示的读/写信号是高电平时，允许进行读操作；另一方面，当读/写信号RW1是低电平时，允许进行写操作。从而，在一次读/写周期的前半周期中进行读操作(RW1为高电平)，在一次读/写周期的另一半中进行写操作(RW1为低电平)。

如图14中所示，在前m个周期(m数据)中，交替进行读和写操作；但是，在之后的m×(n-1)周期中，只进行读操作。如上所述，在m×n周期中，重复进行前m个周期操作和之后的m×(n-1)个周期操作。

同样，图4中所示的其它保持电路组H22～H2n由上面提及的存储器电路实现。这里省略对其的说明。

实施例说明了应用于两个层次相关序列的例子。但是，本发明还适用于三个或更多层次的相关序列。

工业可应用性

按照本发明，根据“层次相关序列的快速相关”，能够实现规模小并且节约功耗的匹配滤波器电路。

Claims (6)

1、一种匹配滤波器电路，其特征在于包括：

第一加法和乘法运算器，它具有：分别并联地与接收信号相连并且顺序输出m个接收信号(m是等于或大于2的自然数)中的各个接收信号的m个开关；分别与各个开关的输出端相连，并且保持各个开关的输出的保持电路；分别把各个保持电路的输出乘以长度为m的第一序列的循环提供的各个数值的乘法器；求乘法器输出之和的加法器；和

计算第一加法和乘法运算器的各个输出和长度为n(n为等于或大于2的自然数)的第二序列的各个数值的乘积之和的第二加法和乘法运算器。

2、一种匹配滤波器电路，其特征在于包括：

计算各个接收信号和长度为m(m为等于或大于2的自然数)的第一序列的各个值的乘积之和的第一加法和乘法运算器；和

第二加法和乘法运算器，它具有：顺序保持并输出第一加法和乘法运算器的各个输出，从而总共输出n个信号(n是等于或大于2的自然数)的n个保持电路组；把各个保持电路的输出乘以长度为n的第二序列的循环提供的各个数值的乘法器；求乘法器输出之和的加法器。

3、按照权利要求2所述的匹配滤波器电路，其特征在于各个保持电路组顺序保持第一加法和乘法运算器的连续m个输出。

4、按照权利要求2或3所述的匹配滤波器电路，其特征在于各个保持电路组分别包括：

分别并联地与第一加法和乘法运算器的输出端相连并且顺序输出m个输出中的各个输出的m个开关；

分别与各个开关的输出端相连并且保持各个开关的输出的保持电路；和

有选择地输出保持电路的任何一个输出的多路复用器。

5、按照权利要求1所述的匹配滤波器电路，其特征在于保持电路是寄存器电路或存储器电路。

6、按照权利要求3或4所述的匹配滤波器电路，其特征在于各个保持电路组是存储器电路，并且以这样的方式实现存储器电路的读/写操作，即在m×n个周期中，在m个周期中交替进行读操作和写操作，但是在除上述m个周期之外的m×(n-1)个周期中只进行读操作。

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