JPH1031665A - 自己相関係数演算器 - Google Patents
自己相関係数演算器Info
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- JPH1031665A JPH1031665A JP8206602A JP20660296A JPH1031665A JP H1031665 A JPH1031665 A JP H1031665A JP 8206602 A JP8206602 A JP 8206602A JP 20660296 A JP20660296 A JP 20660296A JP H1031665 A JPH1031665 A JP H1031665A
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- Japan
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- sample
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- circuit
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- Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 音声信号の符号化技術等で、自己相関係数を
演算するための積和演算を迅速且つ低電力で行う自己相
関係数演算器を提供する。 【解決手段】 アナログ入力信号Ｓはアナログデサンプ
ルホールド回路２に入力される一方、Ａ／Ｄ変換器３で
デジタル化されて遅延回路４に入力される。遅延回路４
に入力されたデジタル信号ＳＰは順次所定の遅延が与え
られて遅延回路４に保持される一方、サンプルホールド
回路２に入力されたアナログ信号Ｓは遅延回路４での遅
延タイミングに同期してサンプリングされて当該サンプ
ルホールド回路２に保持される。サンプルホールド回路
２が所定数のサンプル値を保持した時点で、クロック生
成回路１からのクロックＣＫで当該サンプル値を一斉に
出力させるとともに、遅延回路４に保持した遅延値をシ
フトクロックＳＣＫで順次遅延シフトさせつつ出力さ
せ、重み付け合成回路５がこれらサンプル値と遅延値と
の積和演算を行って自己相関係数Ｒを出力する。
演算するための積和演算を迅速且つ低電力で行う自己相
関係数演算器を提供する。 【解決手段】 アナログ入力信号Ｓはアナログデサンプ
ルホールド回路２に入力される一方、Ａ／Ｄ変換器３で
デジタル化されて遅延回路４に入力される。遅延回路４
に入力されたデジタル信号ＳＰは順次所定の遅延が与え
られて遅延回路４に保持される一方、サンプルホールド
回路２に入力されたアナログ信号Ｓは遅延回路４での遅
延タイミングに同期してサンプリングされて当該サンプ
ルホールド回路２に保持される。サンプルホールド回路
２が所定数のサンプル値を保持した時点で、クロック生
成回路１からのクロックＣＫで当該サンプル値を一斉に
出力させるとともに、遅延回路４に保持した遅延値をシ
フトクロックＳＣＫで順次遅延シフトさせつつ出力さ
せ、重み付け合成回路５がこれらサンプル値と遅延値と
の積和演算を行って自己相関係数Ｒを出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、音声信号の符号化
技術等で用いられる自己相関係数を演算する装置に関
し、特に、自己相関係数を演算するための積和演算を迅
速且つ低電力で行う自己相関係数演算器に関する。
技術等で用いられる自己相関係数を演算する装置に関
し、特に、自己相関係数を演算するための積和演算を迅
速且つ低電力で行う自己相関係数演算器に関する。
【０００２】
【従来の技術】例えば音声信号処理においては、サンプ
ル値間の近接相関や母音のピッチ周期間での長期相関等
といったように自己相関を求める処理が多くある。例え
ば、サンプル値間の近接相関は音声信号のスペクトル特
性を推定する処理に利用されているが、この処理では、
音声信号を２０ｍｓｅｃ（１６０サンプル）程度毎に区
切り、音声の自己相関を用いて線形予測係数を求める方
法がよく用いられている。式（１）には、サンプル数が
Ｎ個の音声信号についてＩサンプル遅れでの自己相関係
数Ｒ（Ｉ）を求める一般的な演算式を示してある。
ル値間の近接相関や母音のピッチ周期間での長期相関等
といったように自己相関を求める処理が多くある。例え
ば、サンプル値間の近接相関は音声信号のスペクトル特
性を推定する処理に利用されているが、この処理では、
音声信号を２０ｍｓｅｃ（１６０サンプル）程度毎に区
切り、音声の自己相関を用いて線形予測係数を求める方
法がよく用いられている。式（１）には、サンプル数が
Ｎ個の音声信号についてＩサンプル遅れでの自己相関係
数Ｒ（Ｉ）を求める一般的な演算式を示してある。
【０００３】
【数１】
【０００４】上記の式（１）から明らかなように、自己
相関係数を求めるためには多数回の積和演算処理が必要
であり、更に、ＮやＩの値は符号化方式により異なる場
合があることから、ＮやＩの値が増えることにより積和
演算処理が膨大なものとなる。従来では、ＤＳＰ（Digi
tal Signal Processor）等を用いて上記の演算処理を行
っており、膨大な回数の積和演算処理を繰り返し行って
いた。例えば、サンプリング周波数を８０００Ｈｚ、１
フレーム長を２０ｍｓｅｃ（１６０サンプル）として、
１０次の自己相関を求めるとすると、ＤＳＰを用いて行
う積和演算回数は、１６０（積和算：タップ数）×１１
（シフト数：０次〜１０次）＝１７６０回となる。
相関係数を求めるためには多数回の積和演算処理が必要
であり、更に、ＮやＩの値は符号化方式により異なる場
合があることから、ＮやＩの値が増えることにより積和
演算処理が膨大なものとなる。従来では、ＤＳＰ（Digi
tal Signal Processor）等を用いて上記の演算処理を行
っており、膨大な回数の積和演算処理を繰り返し行って
いた。例えば、サンプリング周波数を８０００Ｈｚ、１
フレーム長を２０ｍｓｅｃ（１６０サンプル）として、
１０次の自己相関を求めるとすると、ＤＳＰを用いて行
う積和演算回数は、１６０（積和算：タップ数）×１１
（シフト数：０次〜１０次）＝１７６０回となる。
【０００５】
【発明が解決しようとする課題】上記のように従来にお
いては、自己相関係数を求めるためには膨大な回数の積
和演算処理を繰り返し行っていたため、自己相関係数を
利用した迅速な音声信号処理を行うことができないとい
う課題があった。このため、従来では、積和演算処理を
高速で繰り返し処理することも行われているが、ＤＳＰ
での消費電力が増大し、例えば携帯電話機等といった携
帯端末装置の音声信号処理に利用した場合には、携帯端
末装置の通話時間が著しく短縮されてしまうといった課
題があった。
いては、自己相関係数を求めるためには膨大な回数の積
和演算処理を繰り返し行っていたため、自己相関係数を
利用した迅速な音声信号処理を行うことができないとい
う課題があった。このため、従来では、積和演算処理を
高速で繰り返し処理することも行われているが、ＤＳＰ
での消費電力が増大し、例えば携帯電話機等といった携
帯端末装置の音声信号処理に利用した場合には、携帯端
末装置の通話時間が著しく短縮されてしまうといった課
題があった。
【０００６】本発明は上記従来の事情に鑑みなされたも
ので、自己相関係数を高速且つ低消費電力で演算するこ
とができる自己相関係数演算器を提供することを目的と
する。また、本発明は、アナログ入力信号から高速且つ
低消費電力で自己相関係数を演算することができる自己
相関係数演算器を提供することを目的とする。
ので、自己相関係数を高速且つ低消費電力で演算するこ
とができる自己相関係数演算器を提供することを目的と
する。また、本発明は、アナログ入力信号から高速且つ
低消費電力で自己相関係数を演算することができる自己
相関係数演算器を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、入力信号と当該入力信号の遅延信号と
から自己相関係数を演算する自己相関係数演算器を、ア
ナログ入力信号をデジタル化するアナログ−デジタル変
換手段と、デジタル化された入力信号を順次遅延させて
複数の遅延値を保持する遅延手段と、遅延手段での遅延
タイミングに同期してアナログ入力信号をサンプリング
して複数のサンプル値を保持するサンプルホールド手段
と、サンプルホールド手段が所定数のサンプル値を保持
した時点で当該サンプル値を一斉に出力させるととも
に、遅延手段に保持した遅延値を順次遅延シフトさせつ
つ一斉に出力させる演算タイミング制御手段と、遅延手
段から遅延値が出力される毎にサンプルホールド手段か
ら出力されたサンプル値と遅延手段から出力された遅延
値との積和演算を行って自己相関係数を出力する合成手
段と、を備えて構成した。
め、本発明では、入力信号と当該入力信号の遅延信号と
から自己相関係数を演算する自己相関係数演算器を、ア
ナログ入力信号をデジタル化するアナログ−デジタル変
換手段と、デジタル化された入力信号を順次遅延させて
複数の遅延値を保持する遅延手段と、遅延手段での遅延
タイミングに同期してアナログ入力信号をサンプリング
して複数のサンプル値を保持するサンプルホールド手段
と、サンプルホールド手段が所定数のサンプル値を保持
した時点で当該サンプル値を一斉に出力させるととも
に、遅延手段に保持した遅延値を順次遅延シフトさせつ
つ一斉に出力させる演算タイミング制御手段と、遅延手
段から遅延値が出力される毎にサンプルホールド手段か
ら出力されたサンプル値と遅延手段から出力された遅延
値との積和演算を行って自己相関係数を出力する合成手
段と、を備えて構成した。
【０００８】すなわち、本発明の自己相関係数演算器で
は、音声信号等のアナログ信号が入力されると、当該ア
ナログ信号はサンプルホールド手段に入力される一方、
アナログ−デジタル変換手段でデジタル化されて遅延手
段に入力される。そして、遅延手段に入力されたデジタ
ル信号は順次所定の遅延が与えられて当該遅延手段に保
持される一方、サンプルホールド手段に入力されたアナ
ログ信号は遅延手段での遅延タイミングに同期してサン
プリングされて当該サンプルホールド手段に保持され
る。そして、演算タイミング制御手段が、サンプルホー
ルド手段が所定数のサンプル値を保持した時点で当該サ
ンプル値を一斉に出力させるとともに、遅延手段に保持
した遅延値を順次遅延シフトさせつつ一斉に出力させ、
遅延手段から遅延値が出力される毎に、合成手段がサン
プルホールド手段から出力されたサンプル値と遅延手段
から出力された遅延値との積和演算を行って自己相関係
数を出力する。
は、音声信号等のアナログ信号が入力されると、当該ア
ナログ信号はサンプルホールド手段に入力される一方、
アナログ−デジタル変換手段でデジタル化されて遅延手
段に入力される。そして、遅延手段に入力されたデジタ
ル信号は順次所定の遅延が与えられて当該遅延手段に保
持される一方、サンプルホールド手段に入力されたアナ
ログ信号は遅延手段での遅延タイミングに同期してサン
プリングされて当該サンプルホールド手段に保持され
る。そして、演算タイミング制御手段が、サンプルホー
ルド手段が所定数のサンプル値を保持した時点で当該サ
ンプル値を一斉に出力させるとともに、遅延手段に保持
した遅延値を順次遅延シフトさせつつ一斉に出力させ、
遅延手段から遅延値が出力される毎に、合成手段がサン
プルホールド手段から出力されたサンプル値と遅延手段
から出力された遅延値との積和演算を行って自己相関係
数を出力する。
【０００９】また、本発明において好ましくは、遅延手
段の遅延処理及びサンプルホールド手段のサンプリング
処理は、演算タイミング制御手段に備えられたクロック
生成手段からのクロックタイミングで行い、また、演算
タイミング制御手段は、当該クロックタイミングでサン
プルホールド手段が保持する当該サンプル値を一斉に出
力させるとともに、サンプル値の個数倍速めたクロック
タイミングで遅延手段に保持した遅延値を順次遅延シフ
トさせつつ一斉に出力させる。すなわち、１クロックの
タイミングでサンプルホールド手段から複数のサンプル
値が一斉に出力されるとともに、当該１クロックのタイ
ミング中に遅延手段から複数の遅延値が順次遅延シフト
させられて出力され、当該１クロックのタイミング期間
としては、複数のサンプル値及びシフト遅延された複数
の遅延値が合成手段に一斉に入力されて自己相関係数が
演算される。
段の遅延処理及びサンプルホールド手段のサンプリング
処理は、演算タイミング制御手段に備えられたクロック
生成手段からのクロックタイミングで行い、また、演算
タイミング制御手段は、当該クロックタイミングでサン
プルホールド手段が保持する当該サンプル値を一斉に出
力させるとともに、サンプル値の個数倍速めたクロック
タイミングで遅延手段に保持した遅延値を順次遅延シフ
トさせつつ一斉に出力させる。すなわち、１クロックの
タイミングでサンプルホールド手段から複数のサンプル
値が一斉に出力されるとともに、当該１クロックのタイ
ミング中に遅延手段から複数の遅延値が順次遅延シフト
させられて出力され、当該１クロックのタイミング期間
としては、複数のサンプル値及びシフト遅延された複数
の遅延値が合成手段に一斉に入力されて自己相関係数が
演算される。
【００１０】また、本発明において好ましくは、サンプ
ルホールド手段は所定のサンプル値の個数と同数のサン
プルホールド回路を有しており、各サンプルホールド回
路は、直列接続されて互いにクロックに対して相反して
開閉動作する一対のスイッチと、各スイッチの出力信号
を保持するコンデンサと、コンデンサが保持した信号を
出力するバッファとを有し、直列接続されたスイッチに
入力されたアナログ入力信号をスイッチの切替動作によ
ってサンプリングして並列なサンプル値として保持す
る。また、本発明において好ましくは、遅延手段はサン
プル値の個数と同数の直列接続された遅延素子を有し、
各遅延素子はクロックタイミングに同期して入力された
デジタル信号を順次シフト保持し、サンプル値の個数倍
速めたクロックタイミングに同期して各遅延素子に保持
したデジタル値を１遅延素子分シフトさせて一斉に出力
する。
ルホールド手段は所定のサンプル値の個数と同数のサン
プルホールド回路を有しており、各サンプルホールド回
路は、直列接続されて互いにクロックに対して相反して
開閉動作する一対のスイッチと、各スイッチの出力信号
を保持するコンデンサと、コンデンサが保持した信号を
出力するバッファとを有し、直列接続されたスイッチに
入力されたアナログ入力信号をスイッチの切替動作によ
ってサンプリングして並列なサンプル値として保持す
る。また、本発明において好ましくは、遅延手段はサン
プル値の個数と同数の直列接続された遅延素子を有し、
各遅延素子はクロックタイミングに同期して入力された
デジタル信号を順次シフト保持し、サンプル値の個数倍
速めたクロックタイミングに同期して各遅延素子に保持
したデジタル値を１遅延素子分シフトさせて一斉に出力
する。
【００１１】また、本発明において好ましくは、合成手
段はサンプル値の個数及び遅延値の個数と同数の乗算器
と、各乗算器からの出力を加算する加算器とを有し、同
数のビット構成のサンプル値と遅延値が入力される乗算
器は、互いに並列な前記ビット数と同数のインピーダン
スと、各インピーダンスにそれぞれ接続された複数のス
イッチと、各スイッチからの出力が入力されるアンプ
と、アンプの出力を帰還させる帰還インピーダンスによ
り構成されており、各インピーダンスにサンプル値の各
ビットを入力するとともに各スイッチを遅延値の各ビッ
トで開閉制御することにより、サンプル値と遅延値との
乗算処理を行う。なお、本発明において好ましくは、サ
ンプルホールド手段、遅延手段、加算器、乗算器等とい
った自己相関演算器の要素回路を、インピーダンス素子
等としてコンデンサを用いたアナログ回路で構成して、
更なる消費電力の低減を実現する。
段はサンプル値の個数及び遅延値の個数と同数の乗算器
と、各乗算器からの出力を加算する加算器とを有し、同
数のビット構成のサンプル値と遅延値が入力される乗算
器は、互いに並列な前記ビット数と同数のインピーダン
スと、各インピーダンスにそれぞれ接続された複数のス
イッチと、各スイッチからの出力が入力されるアンプ
と、アンプの出力を帰還させる帰還インピーダンスによ
り構成されており、各インピーダンスにサンプル値の各
ビットを入力するとともに各スイッチを遅延値の各ビッ
トで開閉制御することにより、サンプル値と遅延値との
乗算処理を行う。なお、本発明において好ましくは、サ
ンプルホールド手段、遅延手段、加算器、乗算器等とい
った自己相関演算器の要素回路を、インピーダンス素子
等としてコンデンサを用いたアナログ回路で構成して、
更なる消費電力の低減を実現する。
【００１２】
【発明の実施の形態】本発明をアナログ音声信号の自己
相関係数演算器に適用した実施の一形態を図面を参照し
て説明する。図１に示すように、自己相関係数演算器
は、入力されたアナログ音声信号Ｓを所定個数（２以上
の整数であるｎ個）にサンプリングして、自己相関係数
Ｒを上記した式（１）に従って演算出力する。
相関係数演算器に適用した実施の一形態を図面を参照し
て説明する。図１に示すように、自己相関係数演算器
は、入力されたアナログ音声信号Ｓを所定個数（２以上
の整数であるｎ個）にサンプリングして、自己相関係数
Ｒを上記した式（１）に従って演算出力する。
【００１３】自己相関係数演算器には、一定の速さのサ
ンプリングクロック信号ＣＫ及び当該クロックＣＫのｎ
倍の速さのシフトクロックＳＣＫを発生するクロック生
成回路１と、サンプリングクロックＣＫを用いてアナロ
グ入力信号Ｓをサンプリングしてｎ個のサンプル値ＢＡ
１〜ＢＡｎを抽出保持するアナログデサンプルホールド
回路２と、サンプリングクロックＣＫを用いてアナログ
入力信号Ｓをサンプリングしてデジタル化するＡ／Ｄ変
換器３と、Ａ／Ｄ変換器３から出力されたデジタル信号
をサンプリングクロックＣＫを用いてシフトさせてｎ個
の遅延値ＷＤ１〜ＷＤｎとして保持する遅延回路４と、
アナログデサンプルホールド回路２から出力されたサン
プル値ＢＡ１〜ＢＡｎと遅延回路４から出力された遅延
値ＷＤ１〜ＷＤｎとを積和演算して自己相関係数Ｒを出
力する重み付け合成回路５と、を備えている。
ンプリングクロック信号ＣＫ及び当該クロックＣＫのｎ
倍の速さのシフトクロックＳＣＫを発生するクロック生
成回路１と、サンプリングクロックＣＫを用いてアナロ
グ入力信号Ｓをサンプリングしてｎ個のサンプル値ＢＡ
１〜ＢＡｎを抽出保持するアナログデサンプルホールド
回路２と、サンプリングクロックＣＫを用いてアナログ
入力信号Ｓをサンプリングしてデジタル化するＡ／Ｄ変
換器３と、Ａ／Ｄ変換器３から出力されたデジタル信号
をサンプリングクロックＣＫを用いてシフトさせてｎ個
の遅延値ＷＤ１〜ＷＤｎとして保持する遅延回路４と、
アナログデサンプルホールド回路２から出力されたサン
プル値ＢＡ１〜ＢＡｎと遅延回路４から出力された遅延
値ＷＤ１〜ＷＤｎとを積和演算して自己相関係数Ｒを出
力する重み付け合成回路５と、を備えている。
【００１４】上記のクロック生成回路１は、サンプリン
グタイミングを制御する機能の他に、アナログデサンプ
ルホールド回路２に保持されたサンプル値ＢＡ１〜ＢＡ
ｎ及び遅延回路４に保持された遅延値ＷＤ１〜ＷＤｎを
重み付け合成回路５へ出力させる演算タイミング制御手
段を構成しており、後述するように、サンプリングクロ
ックＣＫのタイミングでサンプルホールド回路２からサ
ンプル値ＢＡ１〜ＢＡｎを一斉に出力させるとともに、
シフトクロックＳＣＫのタイミングで遅延回路４に保持
した遅延値ＷＤ１〜ＷＤｎを順次遅延シフトさせつつ同
一のサンプリングクロックＣＫのタイミングで一斉に出
力させる。すなわち、１つのサンプリングクロックＣＫ
のタイミング中に遅延回路４からｎ個の遅延値ＷＤ１〜
ＷＤｎが順次遅延シフトさせられて出力され、当該１ク
ロックＣＫのタイミング期間としては、ｎ個のサンプル
値ＢＡ１〜ＢＡｎ及びシフト遅延されたｎ個の遅延値Ｗ
Ｄ１〜ＷＤｎが合成回路５に一斉に入力される。
グタイミングを制御する機能の他に、アナログデサンプ
ルホールド回路２に保持されたサンプル値ＢＡ１〜ＢＡ
ｎ及び遅延回路４に保持された遅延値ＷＤ１〜ＷＤｎを
重み付け合成回路５へ出力させる演算タイミング制御手
段を構成しており、後述するように、サンプリングクロ
ックＣＫのタイミングでサンプルホールド回路２からサ
ンプル値ＢＡ１〜ＢＡｎを一斉に出力させるとともに、
シフトクロックＳＣＫのタイミングで遅延回路４に保持
した遅延値ＷＤ１〜ＷＤｎを順次遅延シフトさせつつ同
一のサンプリングクロックＣＫのタイミングで一斉に出
力させる。すなわち、１つのサンプリングクロックＣＫ
のタイミング中に遅延回路４からｎ個の遅延値ＷＤ１〜
ＷＤｎが順次遅延シフトさせられて出力され、当該１ク
ロックＣＫのタイミング期間としては、ｎ個のサンプル
値ＢＡ１〜ＢＡｎ及びシフト遅延されたｎ個の遅延値Ｗ
Ｄ１〜ＷＤｎが合成回路５に一斉に入力される。
【００１５】アナログデサンプルホールド回路２は、図
２に示すように、アナログサンプルホールド分配回路に
よって構成されている。このアナログサンプルホールド
分配回路はサンプル値ＢＡ１〜ＢＡｎの個数（ｎ）と同
数のｎ段のサンプルホールド回路１０−１〜１０−ｎ
と、サンプリングクロックＣＫに基づく切り替え制御に
よって入力されたアナログ信号Ｓを各サンプルホールド
回路１０−１〜１０−ｎへ分配するスイッチ１１とを備
えており、各サンプルホールド回路１０−１〜１０−ｎ
はサンプリングクロックＣＫに基づく制御によって分配
されたアナログ信号Ｓをサンプリングして保持し、全て
のサンプルホールド回路１０−１〜１０−ｎがサンプル
値を保持したところで、これらサンプル値ＢＡ１〜ＢＡ
ｎを一斉に出力する。
２に示すように、アナログサンプルホールド分配回路に
よって構成されている。このアナログサンプルホールド
分配回路はサンプル値ＢＡ１〜ＢＡｎの個数（ｎ）と同
数のｎ段のサンプルホールド回路１０−１〜１０−ｎ
と、サンプリングクロックＣＫに基づく切り替え制御に
よって入力されたアナログ信号Ｓを各サンプルホールド
回路１０−１〜１０−ｎへ分配するスイッチ１１とを備
えており、各サンプルホールド回路１０−１〜１０−ｎ
はサンプリングクロックＣＫに基づく制御によって分配
されたアナログ信号Ｓをサンプリングして保持し、全て
のサンプルホールド回路１０−１〜１０−ｎがサンプル
値を保持したところで、これらサンプル値ＢＡ１〜ＢＡ
ｎを一斉に出力する。
【００１６】すなわち、１段目のサンプルホールド回路
１０−１は入力された信号Ｓを１つ目のサンプリングク
ロックＣＫに同期してサンプリングしてサンプル値ＢＡ
１として保持し、２段目のサンプルホールド回路１０−
２は入力された信号Ｓを２番目のサンプリングクロック
ＣＫに同期してサンプリングしてサンプル値ＢＡ２とし
て保持するといったように、ｎ個のサンプリングクロッ
クＣＫで全てのサンプルホールド回路１０−１〜１０−
ｎにサンプル値を保持し、このタイミングでこれらサン
プル値ＢＡ１〜ＢＡｎを一斉に出力する。なお、このア
ナログサンプルホールド分配回路には、サンプリングク
ロックＣＫをカウントして各サンプルホールド回路１０
−１〜１０−ｎの出力を制御する回路（図示せず）が設
けられており、サンプリングクロックＣＫをｎ個カウン
トしたところで、各サンプルホールド回路１０−１〜１
０−ｎからサンプル値ＢＡ１〜ＢＡｎを一斉に合成回路
５へ出力する。
１０−１は入力された信号Ｓを１つ目のサンプリングク
ロックＣＫに同期してサンプリングしてサンプル値ＢＡ
１として保持し、２段目のサンプルホールド回路１０−
２は入力された信号Ｓを２番目のサンプリングクロック
ＣＫに同期してサンプリングしてサンプル値ＢＡ２とし
て保持するといったように、ｎ個のサンプリングクロッ
クＣＫで全てのサンプルホールド回路１０−１〜１０−
ｎにサンプル値を保持し、このタイミングでこれらサン
プル値ＢＡ１〜ＢＡｎを一斉に出力する。なお、このア
ナログサンプルホールド分配回路には、サンプリングク
ロックＣＫをカウントして各サンプルホールド回路１０
−１〜１０−ｎの出力を制御する回路（図示せず）が設
けられており、サンプリングクロックＣＫをｎ個カウン
トしたところで、各サンプルホールド回路１０−１〜１
０−ｎからサンプル値ＢＡ１〜ＢＡｎを一斉に合成回路
５へ出力する。
【００１７】各サンプルホールド回路１０−１〜１０−
ｎは、図３に示すように、直列接続されて互いにサンプ
リングクロックＣＫに対して相反して開閉動作する一対
のスイッチ１２、１３と、各スイッチ１２、１３の出力
信号を保持するコンデンサ１４、１５と、コンデンサ１
４、１５が保持した信号を出力するバッファ１６、１７
と、入力部に接続されたバッファ１８とを有し、直列接
続されたスイッチ１２、１３に入力バッファ１８を介し
て入力された信号ＳinをサンプリングクロックＣＫに同
期してサンプリングして保持する。
ｎは、図３に示すように、直列接続されて互いにサンプ
リングクロックＣＫに対して相反して開閉動作する一対
のスイッチ１２、１３と、各スイッチ１２、１３の出力
信号を保持するコンデンサ１４、１５と、コンデンサ１
４、１５が保持した信号を出力するバッファ１６、１７
と、入力部に接続されたバッファ１８とを有し、直列接
続されたスイッチ１２、１３に入力バッファ１８を介し
て入力された信号ＳinをサンプリングクロックＣＫに同
期してサンプリングして保持する。
【００１８】すなわち、入力バッファ１８を介して入力
された信号Ｓinを、クロックＣＫがローでスイッチ１２
がオンのときにコンデンサ１４に伝達し、クロックＣＫ
がハイとなってスイッチ１２がオフとなったときの信号
レベルをコンデンサ１４に保持させる。また、このスイ
ッチ動作と同時に、クロックＣＫがハイでスイッチ１３
がオンのときにコンデンサ１４からバッファ１６を介し
て出力された信号（図中のＡ点）をコンデンサ１５に伝
達し、クロックＣＫがローとなってスイッチ１３がオフ
となったときの信号レベルをコンデンサ１５に保持させ
る。なお、コンデンサ１５に保持された信号はバッファ
１７を介して後段のサンプルホールド回路へ信号Ｓ out
として出力される。上記のようなサンプルホールド回路
１０−１〜１０−ｎの動作により、図５に示すように、
入力信号Ｓinを各段についてクロックＣＫに同期してサ
ンプリングし、離散的なサンプル値としての出力信号Ｓ
outに変換している。
された信号Ｓinを、クロックＣＫがローでスイッチ１２
がオンのときにコンデンサ１４に伝達し、クロックＣＫ
がハイとなってスイッチ１２がオフとなったときの信号
レベルをコンデンサ１４に保持させる。また、このスイ
ッチ動作と同時に、クロックＣＫがハイでスイッチ１３
がオンのときにコンデンサ１４からバッファ１６を介し
て出力された信号（図中のＡ点）をコンデンサ１５に伝
達し、クロックＣＫがローとなってスイッチ１３がオフ
となったときの信号レベルをコンデンサ１５に保持させ
る。なお、コンデンサ１５に保持された信号はバッファ
１７を介して後段のサンプルホールド回路へ信号Ｓ out
として出力される。上記のようなサンプルホールド回路
１０−１〜１０−ｎの動作により、図５に示すように、
入力信号Ｓinを各段についてクロックＣＫに同期してサ
ンプリングし、離散的なサンプル値としての出力信号Ｓ
outに変換している。
【００１９】また、上記したバッファ１６、１７、１８
は例えば図４の（ａ）や（ｂ）に示すような公知の構成
であり、（ａ）に示すバッファはオペアンプ１９を用い
たボルテージホロワ回路で構成され、（ｂ）に示すバッ
ファはオペアンプ２０と入力インピーダンス素子２１及
び帰還インピーダンス素子２２とで構成されている。
は例えば図４の（ａ）や（ｂ）に示すような公知の構成
であり、（ａ）に示すバッファはオペアンプ１９を用い
たボルテージホロワ回路で構成され、（ｂ）に示すバッ
ファはオペアンプ２０と入力インピーダンス素子２１及
び帰還インピーダンス素子２２とで構成されている。
【００２０】遅延回路４は、図６に示すように、遅延値
ＷＤ１〜ＷＤｎの個数（ｎ）と同数のｎ段の遅延素子３
１−１〜３１−ｎと、サンプリングクロックＣＫに基づ
く切り替え制御によってＡ／Ｄ変換器３からの出力信号
ＳＰ（すなわち、デジタル化された入力信号Ｓ）を遅延
素子３１−１〜３１−ｎへ供給するスイッチ３２とを備
えている。この遅延回路４は、スイッチ３２が閉じた状
態で、各遅延素子３１−１〜３１−ｎはＡ／Ｄ変換器３
から入力された信号ＳＰをサンプリングクロックＣＫに
同期してシフト保持し、全ての遅延素子３１−１〜３１
−ｎが遅延させた信号値ＷＤ１〜ＷＤｎを保持したとこ
ろで、これら遅延値ＷＤ１〜ＷＤｎをシフトクロックＳ
ＣＫに同期して１遅延素子ずつシフトさせて出力する。
すなわち、ｎ個のサンプリングクロックＣＫで全ての遅
延素子３１−１〜３１−ｎに遅延値ＷＤ１〜ＷＤｎを保
持し、この時点でスイッチ３２を開放し、サンプリング
クロックＣＫよりｎ倍速いシフトクロックＳＣＫのタイ
ミングでこれら遅延値ＷＤ１〜ＷＤｎを合成回路５へシ
フト出力する。
ＷＤ１〜ＷＤｎの個数（ｎ）と同数のｎ段の遅延素子３
１−１〜３１−ｎと、サンプリングクロックＣＫに基づ
く切り替え制御によってＡ／Ｄ変換器３からの出力信号
ＳＰ（すなわち、デジタル化された入力信号Ｓ）を遅延
素子３１−１〜３１−ｎへ供給するスイッチ３２とを備
えている。この遅延回路４は、スイッチ３２が閉じた状
態で、各遅延素子３１−１〜３１−ｎはＡ／Ｄ変換器３
から入力された信号ＳＰをサンプリングクロックＣＫに
同期してシフト保持し、全ての遅延素子３１−１〜３１
−ｎが遅延させた信号値ＷＤ１〜ＷＤｎを保持したとこ
ろで、これら遅延値ＷＤ１〜ＷＤｎをシフトクロックＳ
ＣＫに同期して１遅延素子ずつシフトさせて出力する。
すなわち、ｎ個のサンプリングクロックＣＫで全ての遅
延素子３１−１〜３１−ｎに遅延値ＷＤ１〜ＷＤｎを保
持し、この時点でスイッチ３２を開放し、サンプリング
クロックＣＫよりｎ倍速いシフトクロックＳＣＫのタイ
ミングでこれら遅延値ＷＤ１〜ＷＤｎを合成回路５へシ
フト出力する。
【００２１】ここで、この遅延回路４には、サンプリン
グクロックＣＫをカウントしてスイッチ３２の開閉制御
を行うとともにサンプリングクロックＣＫとシフトクロ
ックＳＣＫとの切り替え制御を行う回路（図示せず）が
設けられており、サンプリングクロックＣＫをｎ個カウ
ントしたところで、スイッチ３２を開放するとともにシ
フトクロックＳＣＫに基づいて遅延値ＷＤ１〜ＷＤｎを
図６中の右方向へシフトさせつつ出力する。なお、スイ
ッチ３２が開放されている状態では、このようにシフト
出力がなされる度に遅延素子には”０”が入力され、ま
た、このような遅延値ＷＤ１〜ＷＤｎのシフト保持処理
及びシフト出力処理は自己相関係数の次数回繰り返して
行われ、次数回の繰り返し処理が終了したところで再び
スイッチ３２は閉じて同様なシフト保持処理及びシフト
出力処理が行われる。
グクロックＣＫをカウントしてスイッチ３２の開閉制御
を行うとともにサンプリングクロックＣＫとシフトクロ
ックＳＣＫとの切り替え制御を行う回路（図示せず）が
設けられており、サンプリングクロックＣＫをｎ個カウ
ントしたところで、スイッチ３２を開放するとともにシ
フトクロックＳＣＫに基づいて遅延値ＷＤ１〜ＷＤｎを
図６中の右方向へシフトさせつつ出力する。なお、スイ
ッチ３２が開放されている状態では、このようにシフト
出力がなされる度に遅延素子には”０”が入力され、ま
た、このような遅延値ＷＤ１〜ＷＤｎのシフト保持処理
及びシフト出力処理は自己相関係数の次数回繰り返して
行われ、次数回の繰り返し処理が終了したところで再び
スイッチ３２は閉じて同様なシフト保持処理及びシフト
出力処理が行われる。
【００２２】なお、本実施例では、Ａ／Ｄ変換器３から
入力される信号ＳＰはｍビット（例えば、ｍ＝１６）の
精度で符号化されており、これら信号ＳＰを一時的に記
憶保持するために、各遅延素子３１−１〜３１−ｎには
ｍビット分の信号値を保持するメモリが備えられてい
る。これらメモリへの書き込みはＡ／Ｄ変換器３の出力
形式に応じてシリアル或いはパラレルで行われ、メモリ
の記憶内容は次の信号値の書き込によって更新される。
入力される信号ＳＰはｍビット（例えば、ｍ＝１６）の
精度で符号化されており、これら信号ＳＰを一時的に記
憶保持するために、各遅延素子３１−１〜３１−ｎには
ｍビット分の信号値を保持するメモリが備えられてい
る。これらメモリへの書き込みはＡ／Ｄ変換器３の出力
形式に応じてシリアル或いはパラレルで行われ、メモリ
の記憶内容は次の信号値の書き込によって更新される。
【００２３】重み付け合成回路５は、図７に示すよう
に、重み付けを行うｎ個の乗算回路４１−１〜４１−ｎ
と、乗算回路からの出力を合成する加算回路４２とを備
えている。この重み付け合成回路５は、サンプル値ＢＡ
１〜ＢＡｎ及び遅延値ＷＤ１〜ＷＤｎが入力されると、
乗算回路４１−１〜４１−ｎで乗算処理を行ってサンプ
ル値ＢＡ１〜ＢＡｎを遅延値ＷＤ１〜ＷＤｎで重み付け
し、各乗算回路４１−１〜４１−ｎからの出力を加算回
路４２で加算合成して自己相関係数Ｒとして出力する。
に、重み付けを行うｎ個の乗算回路４１−１〜４１−ｎ
と、乗算回路からの出力を合成する加算回路４２とを備
えている。この重み付け合成回路５は、サンプル値ＢＡ
１〜ＢＡｎ及び遅延値ＷＤ１〜ＷＤｎが入力されると、
乗算回路４１−１〜４１−ｎで乗算処理を行ってサンプ
ル値ＢＡ１〜ＢＡｎを遅延値ＷＤ１〜ＷＤｎで重み付け
し、各乗算回路４１−１〜４１−ｎからの出力を加算回
路４２で加算合成して自己相関係数Ｒとして出力する。
【００２４】図８には乗算回路４１−１〜４１−ｎの内
の１つの乗算回路の構成を示してあり、同図を参照して
本実施例における重み付け処理を説明する。同図におい
て、自己相関係数の精度に対応してｍ個（本実施例で
は、ｍ＝１６）のインピーダンス５１−１〜５１−ｍが
設けられており、ｍビットの重み付けされる入力ＢＡ
（ＢＡ１〜ＢＡｎのいずれかに対応）がビット毎に各イ
ンピーダンス５１−１〜５１−ｍに並列に入力される。
各インピーダンスＺi（ｉ＝１，２，・・・，ｍ）はコ
ンデンサで構成されており、このキャパシタンスＣ
i（ｉ＝１，２，・・・，ｍ）によってインピーダンス
Ｚiは式（２）に示す値を有している。なお、キャパシ
タンスＣiの値は入力ＢＡのＭＳＢに近い程大きく設定
されている。
の１つの乗算回路の構成を示してあり、同図を参照して
本実施例における重み付け処理を説明する。同図におい
て、自己相関係数の精度に対応してｍ個（本実施例で
は、ｍ＝１６）のインピーダンス５１−１〜５１−ｍが
設けられており、ｍビットの重み付けされる入力ＢＡ
（ＢＡ１〜ＢＡｎのいずれかに対応）がビット毎に各イ
ンピーダンス５１−１〜５１−ｍに並列に入力される。
各インピーダンスＺi（ｉ＝１，２，・・・，ｍ）はコ
ンデンサで構成されており、このキャパシタンスＣ
i（ｉ＝１，２，・・・，ｍ）によってインピーダンス
Ｚiは式（２）に示す値を有している。なお、キャパシ
タンスＣiの値は入力ＢＡのＭＳＢに近い程大きく設定
されている。
【００２５】
【数２】
【００２６】また、インピーダンス５１−１〜５１−ｍ
の出力端にはｍ個のスイッチ５２−１〜５２−ｍが設け
られており、ｍビットの重み付け入力ＷＤ（ＷＤ１〜Ｗ
Ｄｎのいずれかに対応）がビット毎に各スイッチ５２−
１〜５２−ｍに並列に入力される。すなわち、各ビット
値によりスイッチ５２−１〜５２−ｍが開閉制御され
て、インピーダンスＺiの総和値が制御される。なお、
５３はスイッチ５２−１〜５２−ｍからの出力が入力さ
れるアンプであり、アンプ５３の出力（加算回路４２へ
の出力）に対する帰還インピーダンス５４の値Ｚfは式
（３）によって表される。また、この重み付け回路（乗
算回路）の利得Ｇは式（４）によって表される。
の出力端にはｍ個のスイッチ５２−１〜５２−ｍが設け
られており、ｍビットの重み付け入力ＷＤ（ＷＤ１〜Ｗ
Ｄｎのいずれかに対応）がビット毎に各スイッチ５２−
１〜５２−ｍに並列に入力される。すなわち、各ビット
値によりスイッチ５２−１〜５２−ｍが開閉制御され
て、インピーダンスＺiの総和値が制御される。なお、
５３はスイッチ５２−１〜５２−ｍからの出力が入力さ
れるアンプであり、アンプ５３の出力（加算回路４２へ
の出力）に対する帰還インピーダンス５４の値Ｚfは式
（３）によって表される。また、この重み付け回路（乗
算回路）の利得Ｇは式（４）によって表される。
【００２７】
【数３】
【００２８】
【数４】
【００２９】次に、上記構成の自己相関係数演算器によ
る演算処理を図９及び図１０を参照して説明する。な
お、説明を明確化するために、図９及び図１０には入力
信号Ｓを５つずつサンプリングする例を示してあり、分
配回路２の各サンプルホールド回路１０−１〜１０−５
にサンプリング保持されるサンプル値ＢＡ１〜ＢＡ５及
び遅延回路４の各遅延素子３１−１〜３１−５に遅延保
持される遅延値ＷＤ１〜ＷＤ５をＤ１〜Ｄ５として示し
てある。図９に示すように、サンプリングクロックＣＫ
に同期して入力信号Ｓからサンプリングされたサンプル
値Ｄ１〜Ｄ５は、遅延回路４の各遅延素子３１−１〜３
１−５に順次シフトされて保持されるとともに、分配回
路２の各サンプルホールド回路１０−１〜１０−５に順
次シフトされて保持される。そして、各遅延素子３１−
１〜３１−５及び各サンプルホールド回路１０−１〜１
０−５がそれぞれサンプル値Ｄ１〜Ｄ５を保持したとこ
ろで、これら保持された値Ｄ１〜Ｄ５が重み付け合成回
路５へ出力されて自己相関係数の計算が開始される。
る演算処理を図９及び図１０を参照して説明する。な
お、説明を明確化するために、図９及び図１０には入力
信号Ｓを５つずつサンプリングする例を示してあり、分
配回路２の各サンプルホールド回路１０−１〜１０−５
にサンプリング保持されるサンプル値ＢＡ１〜ＢＡ５及
び遅延回路４の各遅延素子３１−１〜３１−５に遅延保
持される遅延値ＷＤ１〜ＷＤ５をＤ１〜Ｄ５として示し
てある。図９に示すように、サンプリングクロックＣＫ
に同期して入力信号Ｓからサンプリングされたサンプル
値Ｄ１〜Ｄ５は、遅延回路４の各遅延素子３１−１〜３
１−５に順次シフトされて保持されるとともに、分配回
路２の各サンプルホールド回路１０−１〜１０−５に順
次シフトされて保持される。そして、各遅延素子３１−
１〜３１−５及び各サンプルホールド回路１０−１〜１
０−５がそれぞれサンプル値Ｄ１〜Ｄ５を保持したとこ
ろで、これら保持された値Ｄ１〜Ｄ５が重み付け合成回
路５へ出力されて自己相関係数の計算が開始される。
【００３０】自己相関係数の計算では、図１０に示すよ
うに、遅延回路４の各遅延素子３１−１〜３１−５がシ
フトクロックＳＣＫに同期して保持した値Ｄ１〜Ｄ５を
シフト出力し、各サンプルホールド回路１０−１〜１０
−５から一斉出力された値Ｄ１〜Ｄ５と積和演算され
る。この結果、シフトクロックＳＣＫのタイミング毎に
０次〜４次の自己相関係数が重み付け合成回路５から出
力される。サンプリングクロックＣＫの１期間に０次〜
４次の自己相関係数が演算され、高速に自己相関係数Ｒ
を算出することができる。
うに、遅延回路４の各遅延素子３１−１〜３１−５がシ
フトクロックＳＣＫに同期して保持した値Ｄ１〜Ｄ５を
シフト出力し、各サンプルホールド回路１０−１〜１０
−５から一斉出力された値Ｄ１〜Ｄ５と積和演算され
る。この結果、シフトクロックＳＣＫのタイミング毎に
０次〜４次の自己相関係数が重み付け合成回路５から出
力される。サンプリングクロックＣＫの１期間に０次〜
４次の自己相関係数が演算され、高速に自己相関係数Ｒ
を算出することができる。
【００３１】なお、本発明は音声信号処理ばかりではな
く、自己相関係数を利用する各種の信号処理にも勿論適
当することができ、低消費電力且つ高速に自己相関係数
を算出することができる。また、本発明の自己相関係数
演算器は、例えば携帯端末機に適用する場合には１チッ
プ素子として構成するのが好ましい。
く、自己相関係数を利用する各種の信号処理にも勿論適
当することができ、低消費電力且つ高速に自己相関係数
を算出することができる。また、本発明の自己相関係数
演算器は、例えば携帯端末機に適用する場合には１チッ
プ素子として構成するのが好ましい。
【００３２】
【発明の効果】以上説明したように、本発明の自己相関
係数演算器によれば、サンプルホールド手段が所定数の
サンプル値を保持した時点で当該サンプル値を一斉に出
力させるとともに、遅延手段に保持した遅延値を順次遅
延シフトさせつつ一斉に出力させ、遅延手段から遅延値
が出力される毎に、合成手段がサンプルホールド手段か
ら出力されたサンプル値と遅延手段から出力された遅延
値との積和演算を行って自己相関係数を出力するように
したため、自己相関係数を高速に算出して消費電力を低
減することができる。また、本発明の自己相関係数演算
器によれば、回路を構成するインピーダンス素子にはコ
ンデンサを用いたため、熱消費される電力を抑えて消費
電力を更に低減することができる。
係数演算器によれば、サンプルホールド手段が所定数の
サンプル値を保持した時点で当該サンプル値を一斉に出
力させるとともに、遅延手段に保持した遅延値を順次遅
延シフトさせつつ一斉に出力させ、遅延手段から遅延値
が出力される毎に、合成手段がサンプルホールド手段か
ら出力されたサンプル値と遅延手段から出力された遅延
値との積和演算を行って自己相関係数を出力するように
したため、自己相関係数を高速に算出して消費電力を低
減することができる。また、本発明の自己相関係数演算
器によれば、回路を構成するインピーダンス素子にはコ
ンデンサを用いたため、熱消費される電力を抑えて消費
電力を更に低減することができる。
【図１】本発明の一実施例に係る自己相関係数演算器を
示す構成図である。
示す構成図である。
【図２】本発明の一実施例に係るアナログデサンプルホ
ールド分配回路を示す構成図である。
ールド分配回路を示す構成図である。
【図３】本発明の一実施例に係るサンプルホールド回路
を示す構成図である。
を示す構成図である。
【図４】バッファの例を示す構成図である。
【図５】アナログデサンプルホールド分配回路の動作を
説明するタイムチャートである。
説明するタイムチャートである。
【図６】本発明の一実施例に係る遅延回路を示す構成図
である。
である。
【図７】本発明の一実施例に係る重み付け合成回路を示
す構成図である。
す構成図である。
【図８】乗算回路の一例を示す構成図である。
【図９】本発明の他の一実施例に係るサンプリング処理
を説明するタイムチャートである。
を説明するタイムチャートである。
【図１０】本発明の他の一実施例に係る自己相関係数の
算出処理を説明するタイムチャートである。
算出処理を説明するタイムチャートである。
１・・・クロック生成回路（演算タイミング制御手
段）、２・・・アナログデサンプルホールド回路、 ３
・・・Ａ／Ｄ変換器、４・・・遅延回路、 ５・・・重
み付け合成回路、Ｓ・・・アナログ入力信号、 Ｒ・・
・自己相関係数、ＢＡ１〜ＢＡｎ・・・サンプル値、
ＷＤ１〜ＷＤｎ・・・遅延値、
段）、２・・・アナログデサンプルホールド回路、 ３
・・・Ａ／Ｄ変換器、４・・・遅延回路、 ５・・・重
み付け合成回路、Ｓ・・・アナログ入力信号、 Ｒ・・
・自己相関係数、ＢＡ１〜ＢＡｎ・・・サンプル値、
ＷＤ１〜ＷＤｎ・・・遅延値、
───────────────────────────────────────────────────── フロントページの続き (72)発明者 寿 国梁 東京都世田谷区北沢３−５−18 株式会社 鷹山内
Claims (5)
- 【請求項１】 入力信号と当該入力信号の遅延信号とか
ら自己相関係数を演算する自己相関係数演算器であっ
て、 アナログ入力信号をデジタル化するアナログ−デジタル
変換手段と、 デジタル化された入力信号を順次遅延させて複数の遅延
値を保持する遅延手段と、 遅延手段での遅延タイミングに同期してアナログ入力信
号をサンプリングして複数のサンプル値を保持するサン
プルホールド手段と、 サンプルホールド手段が所定数のサンプル値を保持した
時点で当該サンプル値を一斉に出力させるとともに、遅
延手段に保持した遅延値を順次遅延シフトさせつつ一斉
に出力させる演算タイミング制御手段と、 遅延手段から遅延値が出力される毎にサンプルホールド
手段から出力されたサンプル値と遅延手段から出力され
た遅延値との積和演算を行って自己相関係数を出力する
合成手段と、 を備えたことを特徴とする自己相関係数演算器。 - 【請求項２】 請求項１に記載の自己相関係数演算器に
おいて、 演算タイミング制御手段に備えられたクロック生成手段
からのクロックタイミングで、遅延手段が遅延処理を行
うとともにサンプルホールド手段がサンプリング処理を
行い、 演算タイミング制御手段は、当該クロックタイミングで
サンプルホールド手段が保持する当該サンプル値を一斉
に出力させるとともに、サンプル値の個数倍速めたクロ
ックタイミングで遅延手段に保持した遅延値を順次遅延
シフトさせつつ一斉に出力させることを特徴とする自己
相関係数演算器。 - 【請求項３】 請求項１又は請求項２に記載の自己相関
係数演算器において、 サンプルホールド手段は、所定のサンプル値の個数と同
数のサンプルホールド回路を有しており、 各サンプルホールド回路は、直列接続されて互いにクロ
ックに対して相反して開閉動作する一対のスイッチと、
各スイッチの出力信号を保持するコンデンサと、コンデ
ンサが保持した信号を出力するバッファとを有し、直列
接続されたスイッチに入力されたアナログ入力信号をス
イッチの切替動作によってサンプリングして並列なサン
プル値として保持することを特徴とする自己相関係数演
算器。 - 【請求項４】 請求項１乃至請求項３のいずれか１項に
記載の自己相関係数演算器において、 遅延手段は、サンプル値の個数と同数の直列接続された
遅延素子を有し、各遅延素子はクロックタイミングに同
期して入力されたデジタル信号を順次シフト保持し、サ
ンプル値の個数倍速めたクロックタイミングに同期して
各遅延素子に保持したデジタル値を１遅延素子分シフト
させて一斉に出力することを特徴とする自己相関係数演
算器。 - 【請求項５】 請求項１乃至請求項４のいずれか１項に
記載の自己相関係数演算器において、 合成手段は、サンプル値の個数及び遅延値の個数と同数
の乗算器と、各乗算器からの出力を加算する加算器とを
有し、 同数のビット構成のサンプル値と遅延値が入力される乗
算器は、互いに並列な前記ビット数と同数のインピーダ
ンスと、各インピーダンスにそれぞれ接続された複数の
スイッチと、各スイッチからの出力が入力されるアンプ
と、アンプの出力を帰還させる帰還インピーダンスによ
り構成されており、各インピーダンスにサンプル値の各
ビットを入力するとともに各スイッチを遅延値の各ビッ
トで開閉制御することにより、サンプル値と遅延値との
乗算処理を行うことを特徴とする自己相関係数演算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8206602A JPH1031665A (ja) | 1996-07-17 | 1996-07-17 | 自己相関係数演算器 |
| US08/895,272 US5930157A (en) | 1996-07-17 | 1997-07-16 | Autocorrelation coefficient operator having analog circuit element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8206602A JPH1031665A (ja) | 1996-07-17 | 1996-07-17 | 自己相関係数演算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1031665A true JPH1031665A (ja) | 1998-02-03 |
Family
ID=16526116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8206602A Pending JPH1031665A (ja) | 1996-07-17 | 1996-07-17 | 自己相関係数演算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5930157A (ja) |
| JP (1) | JPH1031665A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3283210B2 (ja) * | 1997-05-30 | 2002-05-20 | 株式会社鷹山 | スペクトラム拡散通信方式における信号受信装置 |
| RU2460211C1 (ru) * | 2011-01-21 | 2012-08-27 | Государственное образовательное учреждение высшего профессионального образования "Уральский государственный университет путей сообщения" (УрГУПС) | Способ передачи информационных сигналов и устройство для его осуществления |
| RU193622U1 (ru) * | 2019-08-16 | 2019-11-07 | ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ КАЗЕННОЕ ВОЕННОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ Военная академия Ракетных войск стратегического назначения имени Петра Великого МИНИСТЕРСТВА ОБОРОНЫ РОССИЙСКОЙ ФЕДЕРАЦИИ | Согласованный фильтр |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4071903A (en) * | 1976-08-04 | 1978-01-31 | International Business Machines Corporation | Autocorrelation function factor generating method and circuitry therefor |
| US4813006A (en) * | 1987-06-29 | 1989-03-14 | Hughes Aircraft Company | Analog-digital correlator |
| US5565809A (en) * | 1993-09-20 | 1996-10-15 | Yozan Inc. | Computational circuit |
| US5404320A (en) * | 1993-09-29 | 1995-04-04 | Loral Infrared & Imaging Systems, Inc. | Autocorrelation processing method and apparatus |
| US5563819A (en) * | 1994-03-31 | 1996-10-08 | Cirrus Logic, Inc. | Fast high precision discrete-time analog finite impulse response filter |
| US5835387A (en) * | 1996-01-29 | 1998-11-10 | Yozan Inc. | Multiplication circuit |
-
1996
- 1996-07-17 JP JP8206602A patent/JPH1031665A/ja active Pending
-
1997
- 1997-07-16 US US08/895,272 patent/US5930157A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5930157A (en) | 1999-07-27 |
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