JPH1031665A - 自己相関係数演算器 - Google Patents

自己相関係数演算器

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JPH1031665A
JPH1031665A JP8206602A JP20660296A JPH1031665A JP H1031665 A JPH1031665 A JP H1031665A JP 8206602 A JP8206602 A JP 8206602A JP 20660296 A JP20660296 A JP 20660296A JP H1031665 A JPH1031665 A JP H1031665A
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JP
Japan
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delay
sample
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autocorrelation coefficient
circuit
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JP8206602A
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English (en)
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Ichiro Matsumoto
一郎 松本
Nagaaki Shu
長明 周
Kokuriyou Kotobuki
国梁 寿
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Yozan Inc
Kokusai Electric Corp
Original Assignee
Yozan Inc
Kokusai Electric Corp
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Publication date
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    • G06COMPUTING; CALCULATING OR COUNTING
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  • Software Systems (AREA)
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Abstract

(57)【要約】 【課題】 音声信号の符号化技術等で、自己相関係数を
演算するための積和演算を迅速且つ低電力で行う自己相
関係数演算器を提供する。 【解決手段】 アナログ入力信号Sはアナログデサンプ
ルホールド回路2に入力される一方、A/D変換器3で
デジタル化されて遅延回路4に入力される。遅延回路4
に入力されたデジタル信号SPは順次所定の遅延が与え
られて遅延回路4に保持される一方、サンプルホールド
回路2に入力されたアナログ信号Sは遅延回路4での遅
延タイミングに同期してサンプリングされて当該サンプ
ルホールド回路2に保持される。サンプルホールド回路
2が所定数のサンプル値を保持した時点で、クロック生
成回路1からのクロックCKで当該サンプル値を一斉に
出力させるとともに、遅延回路4に保持した遅延値をシ
フトクロックSCKで順次遅延シフトさせつつ出力さ
せ、重み付け合成回路5がこれらサンプル値と遅延値と
の積和演算を行って自己相関係数Rを出力する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、音声信号の符号化
技術等で用いられる自己相関係数を演算する装置に関
し、特に、自己相関係数を演算するための積和演算を迅
速且つ低電力で行う自己相関係数演算器に関する。
【0002】
【従来の技術】例えば音声信号処理においては、サンプ
ル値間の近接相関や母音のピッチ周期間での長期相関等
といったように自己相関を求める処理が多くある。例え
ば、サンプル値間の近接相関は音声信号のスペクトル特
性を推定する処理に利用されているが、この処理では、
音声信号を20msec(160サンプル)程度毎に区
切り、音声の自己相関を用いて線形予測係数を求める方
法がよく用いられている。式(1)には、サンプル数が
N個の音声信号についてIサンプル遅れでの自己相関係
数R(I)を求める一般的な演算式を示してある。
【0003】
【数1】
【0004】上記の式(1)から明らかなように、自己
相関係数を求めるためには多数回の積和演算処理が必要
であり、更に、NやIの値は符号化方式により異なる場
合があることから、NやIの値が増えることにより積和
演算処理が膨大なものとなる。従来では、DSP(Digi
tal Signal Processor)等を用いて上記の演算処理を行
っており、膨大な回数の積和演算処理を繰り返し行って
いた。例えば、サンプリング周波数を8000Hz、1
フレーム長を20msec(160サンプル)として、
10次の自己相関を求めるとすると、DSPを用いて行
う積和演算回数は、160(積和算:タップ数)×11
(シフト数:0次〜10次)=1760回となる。
【0005】
【発明が解決しようとする課題】上記のように従来にお
いては、自己相関係数を求めるためには膨大な回数の積
和演算処理を繰り返し行っていたため、自己相関係数を
利用した迅速な音声信号処理を行うことができないとい
う課題があった。このため、従来では、積和演算処理を
高速で繰り返し処理することも行われているが、DSP
での消費電力が増大し、例えば携帯電話機等といった携
帯端末装置の音声信号処理に利用した場合には、携帯端
末装置の通話時間が著しく短縮されてしまうといった課
題があった。
【0006】本発明は上記従来の事情に鑑みなされたも
ので、自己相関係数を高速且つ低消費電力で演算するこ
とができる自己相関係数演算器を提供することを目的と
する。また、本発明は、アナログ入力信号から高速且つ
低消費電力で自己相関係数を演算することができる自己
相関係数演算器を提供することを目的とする。
【0007】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、入力信号と当該入力信号の遅延信号と
から自己相関係数を演算する自己相関係数演算器を、ア
ナログ入力信号をデジタル化するアナログ−デジタル変
換手段と、デジタル化された入力信号を順次遅延させて
複数の遅延値を保持する遅延手段と、遅延手段での遅延
タイミングに同期してアナログ入力信号をサンプリング
して複数のサンプル値を保持するサンプルホールド手段
と、サンプルホールド手段が所定数のサンプル値を保持
した時点で当該サンプル値を一斉に出力させるととも
に、遅延手段に保持した遅延値を順次遅延シフトさせつ
つ一斉に出力させる演算タイミング制御手段と、遅延手
段から遅延値が出力される毎にサンプルホールド手段か
ら出力されたサンプル値と遅延手段から出力された遅延
値との積和演算を行って自己相関係数を出力する合成手
段と、を備えて構成した。
【0008】すなわち、本発明の自己相関係数演算器で
は、音声信号等のアナログ信号が入力されると、当該ア
ナログ信号はサンプルホールド手段に入力される一方、
アナログ−デジタル変換手段でデジタル化されて遅延手
段に入力される。そして、遅延手段に入力されたデジタ
ル信号は順次所定の遅延が与えられて当該遅延手段に保
持される一方、サンプルホールド手段に入力されたアナ
ログ信号は遅延手段での遅延タイミングに同期してサン
プリングされて当該サンプルホールド手段に保持され
る。そして、演算タイミング制御手段が、サンプルホー
ルド手段が所定数のサンプル値を保持した時点で当該サ
ンプル値を一斉に出力させるとともに、遅延手段に保持
した遅延値を順次遅延シフトさせつつ一斉に出力させ、
遅延手段から遅延値が出力される毎に、合成手段がサン
プルホールド手段から出力されたサンプル値と遅延手段
から出力された遅延値との積和演算を行って自己相関係
数を出力する。
【0009】また、本発明において好ましくは、遅延手
段の遅延処理及びサンプルホールド手段のサンプリング
処理は、演算タイミング制御手段に備えられたクロック
生成手段からのクロックタイミングで行い、また、演算
タイミング制御手段は、当該クロックタイミングでサン
プルホールド手段が保持する当該サンプル値を一斉に出
力させるとともに、サンプル値の個数倍速めたクロック
タイミングで遅延手段に保持した遅延値を順次遅延シフ
トさせつつ一斉に出力させる。すなわち、1クロックの
タイミングでサンプルホールド手段から複数のサンプル
値が一斉に出力されるとともに、当該1クロックのタイ
ミング中に遅延手段から複数の遅延値が順次遅延シフト
させられて出力され、当該1クロックのタイミング期間
としては、複数のサンプル値及びシフト遅延された複数
の遅延値が合成手段に一斉に入力されて自己相関係数が
演算される。
【0010】また、本発明において好ましくは、サンプ
ルホールド手段は所定のサンプル値の個数と同数のサン
プルホールド回路を有しており、各サンプルホールド回
路は、直列接続されて互いにクロックに対して相反して
開閉動作する一対のスイッチと、各スイッチの出力信号
を保持するコンデンサと、コンデンサが保持した信号を
出力するバッファとを有し、直列接続されたスイッチに
入力されたアナログ入力信号をスイッチの切替動作によ
ってサンプリングして並列なサンプル値として保持す
る。また、本発明において好ましくは、遅延手段はサン
プル値の個数と同数の直列接続された遅延素子を有し、
各遅延素子はクロックタイミングに同期して入力された
デジタル信号を順次シフト保持し、サンプル値の個数倍
速めたクロックタイミングに同期して各遅延素子に保持
したデジタル値を1遅延素子分シフトさせて一斉に出力
する。
【0011】また、本発明において好ましくは、合成手
段はサンプル値の個数及び遅延値の個数と同数の乗算器
と、各乗算器からの出力を加算する加算器とを有し、同
数のビット構成のサンプル値と遅延値が入力される乗算
器は、互いに並列な前記ビット数と同数のインピーダン
スと、各インピーダンスにそれぞれ接続された複数のス
イッチと、各スイッチからの出力が入力されるアンプ
と、アンプの出力を帰還させる帰還インピーダンスによ
り構成されており、各インピーダンスにサンプル値の各
ビットを入力するとともに各スイッチを遅延値の各ビッ
トで開閉制御することにより、サンプル値と遅延値との
乗算処理を行う。なお、本発明において好ましくは、サ
ンプルホールド手段、遅延手段、加算器、乗算器等とい
った自己相関演算器の要素回路を、インピーダンス素子
等としてコンデンサを用いたアナログ回路で構成して、
更なる消費電力の低減を実現する。
【0012】
【発明の実施の形態】本発明をアナログ音声信号の自己
相関係数演算器に適用した実施の一形態を図面を参照し
て説明する。図1に示すように、自己相関係数演算器
は、入力されたアナログ音声信号Sを所定個数(2以上
の整数であるn個)にサンプリングして、自己相関係数
Rを上記した式(1)に従って演算出力する。
【0013】自己相関係数演算器には、一定の速さのサ
ンプリングクロック信号CK及び当該クロックCKのn
倍の速さのシフトクロックSCKを発生するクロック生
成回路1と、サンプリングクロックCKを用いてアナロ
グ入力信号Sをサンプリングしてn個のサンプル値BA
1〜BAnを抽出保持するアナログデサンプルホールド
回路2と、サンプリングクロックCKを用いてアナログ
入力信号Sをサンプリングしてデジタル化するA/D変
換器3と、A/D変換器3から出力されたデジタル信号
をサンプリングクロックCKを用いてシフトさせてn個
の遅延値WD1〜WDnとして保持する遅延回路4と、
アナログデサンプルホールド回路2から出力されたサン
プル値BA1〜BAnと遅延回路4から出力された遅延
値WD1〜WDnとを積和演算して自己相関係数Rを出
力する重み付け合成回路5と、を備えている。
【0014】上記のクロック生成回路1は、サンプリン
グタイミングを制御する機能の他に、アナログデサンプ
ルホールド回路2に保持されたサンプル値BA1〜BA
n及び遅延回路4に保持された遅延値WD1〜WDnを
重み付け合成回路5へ出力させる演算タイミング制御手
段を構成しており、後述するように、サンプリングクロ
ックCKのタイミングでサンプルホールド回路2からサ
ンプル値BA1〜BAnを一斉に出力させるとともに、
シフトクロックSCKのタイミングで遅延回路4に保持
した遅延値WD1〜WDnを順次遅延シフトさせつつ同
一のサンプリングクロックCKのタイミングで一斉に出
力させる。すなわち、1つのサンプリングクロックCK
のタイミング中に遅延回路4からn個の遅延値WD1〜
WDnが順次遅延シフトさせられて出力され、当該1ク
ロックCKのタイミング期間としては、n個のサンプル
値BA1〜BAn及びシフト遅延されたn個の遅延値W
D1〜WDnが合成回路5に一斉に入力される。
【0015】アナログデサンプルホールド回路2は、図
2に示すように、アナログサンプルホールド分配回路に
よって構成されている。このアナログサンプルホールド
分配回路はサンプル値BA1〜BAnの個数(n)と同
数のn段のサンプルホールド回路10−1〜10−n
と、サンプリングクロックCKに基づく切り替え制御に
よって入力されたアナログ信号Sを各サンプルホールド
回路10−1〜10−nへ分配するスイッチ11とを備
えており、各サンプルホールド回路10−1〜10−n
はサンプリングクロックCKに基づく制御によって分配
されたアナログ信号Sをサンプリングして保持し、全て
のサンプルホールド回路10−1〜10−nがサンプル
値を保持したところで、これらサンプル値BA1〜BA
nを一斉に出力する。
【0016】すなわち、1段目のサンプルホールド回路
10−1は入力された信号Sを1つ目のサンプリングク
ロックCKに同期してサンプリングしてサンプル値BA
1として保持し、2段目のサンプルホールド回路10−
2は入力された信号Sを2番目のサンプリングクロック
CKに同期してサンプリングしてサンプル値BA2とし
て保持するといったように、n個のサンプリングクロッ
クCKで全てのサンプルホールド回路10−1〜10−
nにサンプル値を保持し、このタイミングでこれらサン
プル値BA1〜BAnを一斉に出力する。なお、このア
ナログサンプルホールド分配回路には、サンプリングク
ロックCKをカウントして各サンプルホールド回路10
−1〜10−nの出力を制御する回路(図示せず)が設
けられており、サンプリングクロックCKをn個カウン
トしたところで、各サンプルホールド回路10−1〜1
0−nからサンプル値BA1〜BAnを一斉に合成回路
5へ出力する。
【0017】各サンプルホールド回路10−1〜10−
nは、図3に示すように、直列接続されて互いにサンプ
リングクロックCKに対して相反して開閉動作する一対
のスイッチ12、13と、各スイッチ12、13の出力
信号を保持するコンデンサ14、15と、コンデンサ1
4、15が保持した信号を出力するバッファ16、17
と、入力部に接続されたバッファ18とを有し、直列接
続されたスイッチ12、13に入力バッファ18を介し
て入力された信号SinをサンプリングクロックCKに同
期してサンプリングして保持する。
【0018】すなわち、入力バッファ18を介して入力
された信号Sinを、クロックCKがローでスイッチ12
がオンのときにコンデンサ14に伝達し、クロックCK
がハイとなってスイッチ12がオフとなったときの信号
レベルをコンデンサ14に保持させる。また、このスイ
ッチ動作と同時に、クロックCKがハイでスイッチ13
がオンのときにコンデンサ14からバッファ16を介し
て出力された信号(図中のA点)をコンデンサ15に伝
達し、クロックCKがローとなってスイッチ13がオフ
となったときの信号レベルをコンデンサ15に保持させ
る。なお、コンデンサ15に保持された信号はバッファ
17を介して後段のサンプルホールド回路へ信号S out
として出力される。上記のようなサンプルホールド回路
10−1〜10−nの動作により、図5に示すように、
入力信号Sinを各段についてクロックCKに同期してサ
ンプリングし、離散的なサンプル値としての出力信号S
outに変換している。
【0019】また、上記したバッファ16、17、18
は例えば図4の(a)や(b)に示すような公知の構成
であり、(a)に示すバッファはオペアンプ19を用い
たボルテージホロワ回路で構成され、(b)に示すバッ
ファはオペアンプ20と入力インピーダンス素子21及
び帰還インピーダンス素子22とで構成されている。
【0020】遅延回路4は、図6に示すように、遅延値
WD1〜WDnの個数(n)と同数のn段の遅延素子3
1−1〜31−nと、サンプリングクロックCKに基づ
く切り替え制御によってA/D変換器3からの出力信号
SP(すなわち、デジタル化された入力信号S)を遅延
素子31−1〜31−nへ供給するスイッチ32とを備
えている。この遅延回路4は、スイッチ32が閉じた状
態で、各遅延素子31−1〜31−nはA/D変換器3
から入力された信号SPをサンプリングクロックCKに
同期してシフト保持し、全ての遅延素子31−1〜31
−nが遅延させた信号値WD1〜WDnを保持したとこ
ろで、これら遅延値WD1〜WDnをシフトクロックS
CKに同期して1遅延素子ずつシフトさせて出力する。
すなわち、n個のサンプリングクロックCKで全ての遅
延素子31−1〜31−nに遅延値WD1〜WDnを保
持し、この時点でスイッチ32を開放し、サンプリング
クロックCKよりn倍速いシフトクロックSCKのタイ
ミングでこれら遅延値WD1〜WDnを合成回路5へシ
フト出力する。
【0021】ここで、この遅延回路4には、サンプリン
グクロックCKをカウントしてスイッチ32の開閉制御
を行うとともにサンプリングクロックCKとシフトクロ
ックSCKとの切り替え制御を行う回路(図示せず)が
設けられており、サンプリングクロックCKをn個カウ
ントしたところで、スイッチ32を開放するとともにシ
フトクロックSCKに基づいて遅延値WD1〜WDnを
図6中の右方向へシフトさせつつ出力する。なお、スイ
ッチ32が開放されている状態では、このようにシフト
出力がなされる度に遅延素子には”0”が入力され、ま
た、このような遅延値WD1〜WDnのシフト保持処理
及びシフト出力処理は自己相関係数の次数回繰り返して
行われ、次数回の繰り返し処理が終了したところで再び
スイッチ32は閉じて同様なシフト保持処理及びシフト
出力処理が行われる。
【0022】なお、本実施例では、A/D変換器3から
入力される信号SPはmビット(例えば、m=16)の
精度で符号化されており、これら信号SPを一時的に記
憶保持するために、各遅延素子31−1〜31−nには
mビット分の信号値を保持するメモリが備えられてい
る。これらメモリへの書き込みはA/D変換器3の出力
形式に応じてシリアル或いはパラレルで行われ、メモリ
の記憶内容は次の信号値の書き込によって更新される。
【0023】重み付け合成回路5は、図7に示すよう
に、重み付けを行うn個の乗算回路41−1〜41−n
と、乗算回路からの出力を合成する加算回路42とを備
えている。この重み付け合成回路5は、サンプル値BA
1〜BAn及び遅延値WD1〜WDnが入力されると、
乗算回路41−1〜41−nで乗算処理を行ってサンプ
ル値BA1〜BAnを遅延値WD1〜WDnで重み付け
し、各乗算回路41−1〜41−nからの出力を加算回
路42で加算合成して自己相関係数Rとして出力する。
【0024】図8には乗算回路41−1〜41−nの内
の1つの乗算回路の構成を示してあり、同図を参照して
本実施例における重み付け処理を説明する。同図におい
て、自己相関係数の精度に対応してm個(本実施例で
は、m=16)のインピーダンス51−1〜51−mが
設けられており、mビットの重み付けされる入力BA
(BA1〜BAnのいずれかに対応)がビット毎に各イ
ンピーダンス51−1〜51−mに並列に入力される。
各インピーダンスZi(i=1,2,・・・,m)はコ
ンデンサで構成されており、このキャパシタンスC
i(i=1,2,・・・,m)によってインピーダンス
iは式(2)に示す値を有している。なお、キャパシ
タンスCiの値は入力BAのMSBに近い程大きく設定
されている。
【0025】
【数2】
【0026】また、インピーダンス51−1〜51−m
の出力端にはm個のスイッチ52−1〜52−mが設け
られており、mビットの重み付け入力WD(WD1〜W
Dnのいずれかに対応)がビット毎に各スイッチ52−
1〜52−mに並列に入力される。すなわち、各ビット
値によりスイッチ52−1〜52−mが開閉制御され
て、インピーダンスZiの総和値が制御される。なお、
53はスイッチ52−1〜52−mからの出力が入力さ
れるアンプであり、アンプ53の出力(加算回路42へ
の出力)に対する帰還インピーダンス54の値Zfは式
(3)によって表される。また、この重み付け回路(乗
算回路)の利得Gは式(4)によって表される。
【0027】
【数3】
【0028】
【数4】
【0029】次に、上記構成の自己相関係数演算器によ
る演算処理を図9及び図10を参照して説明する。な
お、説明を明確化するために、図9及び図10には入力
信号Sを5つずつサンプリングする例を示してあり、分
配回路2の各サンプルホールド回路10−1〜10−5
にサンプリング保持されるサンプル値BA1〜BA5及
び遅延回路4の各遅延素子31−1〜31−5に遅延保
持される遅延値WD1〜WD5をD1〜D5として示し
てある。図9に示すように、サンプリングクロックCK
に同期して入力信号Sからサンプリングされたサンプル
値D1〜D5は、遅延回路4の各遅延素子31−1〜3
1−5に順次シフトされて保持されるとともに、分配回
路2の各サンプルホールド回路10−1〜10−5に順
次シフトされて保持される。そして、各遅延素子31−
1〜31−5及び各サンプルホールド回路10−1〜1
0−5がそれぞれサンプル値D1〜D5を保持したとこ
ろで、これら保持された値D1〜D5が重み付け合成回
路5へ出力されて自己相関係数の計算が開始される。
【0030】自己相関係数の計算では、図10に示すよ
うに、遅延回路4の各遅延素子31−1〜31−5がシ
フトクロックSCKに同期して保持した値D1〜D5を
シフト出力し、各サンプルホールド回路10−1〜10
−5から一斉出力された値D1〜D5と積和演算され
る。この結果、シフトクロックSCKのタイミング毎に
0次〜4次の自己相関係数が重み付け合成回路5から出
力される。サンプリングクロックCKの1期間に0次〜
4次の自己相関係数が演算され、高速に自己相関係数R
を算出することができる。
【0031】なお、本発明は音声信号処理ばかりではな
く、自己相関係数を利用する各種の信号処理にも勿論適
当することができ、低消費電力且つ高速に自己相関係数
を算出することができる。また、本発明の自己相関係数
演算器は、例えば携帯端末機に適用する場合には1チッ
プ素子として構成するのが好ましい。
【0032】
【発明の効果】以上説明したように、本発明の自己相関
係数演算器によれば、サンプルホールド手段が所定数の
サンプル値を保持した時点で当該サンプル値を一斉に出
力させるとともに、遅延手段に保持した遅延値を順次遅
延シフトさせつつ一斉に出力させ、遅延手段から遅延値
が出力される毎に、合成手段がサンプルホールド手段か
ら出力されたサンプル値と遅延手段から出力された遅延
値との積和演算を行って自己相関係数を出力するように
したため、自己相関係数を高速に算出して消費電力を低
減することができる。また、本発明の自己相関係数演算
器によれば、回路を構成するインピーダンス素子にはコ
ンデンサを用いたため、熱消費される電力を抑えて消費
電力を更に低減することができる。
【図面の簡単な説明】
【図1】本発明の一実施例に係る自己相関係数演算器を
示す構成図である。
【図2】本発明の一実施例に係るアナログデサンプルホ
ールド分配回路を示す構成図である。
【図3】本発明の一実施例に係るサンプルホールド回路
を示す構成図である。
【図4】バッファの例を示す構成図である。
【図5】アナログデサンプルホールド分配回路の動作を
説明するタイムチャートである。
【図6】本発明の一実施例に係る遅延回路を示す構成図
である。
【図7】本発明の一実施例に係る重み付け合成回路を示
す構成図である。
【図8】乗算回路の一例を示す構成図である。
【図9】本発明の他の一実施例に係るサンプリング処理
を説明するタイムチャートである。
【図10】本発明の他の一実施例に係る自己相関係数の
算出処理を説明するタイムチャートである。
【符号の説明】
1・・・クロック生成回路(演算タイミング制御手
段)、2・・・アナログデサンプルホールド回路、 3
・・・A/D変換器、4・・・遅延回路、 5・・・重
み付け合成回路、S・・・アナログ入力信号、 R・・
・自己相関係数、BA1〜BAn・・・サンプル値、
WD1〜WDn・・・遅延値、
───────────────────────────────────────────────────── フロントページの続き (72)発明者 寿 国梁 東京都世田谷区北沢3−5−18 株式会社 鷹山内

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 入力信号と当該入力信号の遅延信号とか
    ら自己相関係数を演算する自己相関係数演算器であっ
    て、 アナログ入力信号をデジタル化するアナログ−デジタル
    変換手段と、 デジタル化された入力信号を順次遅延させて複数の遅延
    値を保持する遅延手段と、 遅延手段での遅延タイミングに同期してアナログ入力信
    号をサンプリングして複数のサンプル値を保持するサン
    プルホールド手段と、 サンプルホールド手段が所定数のサンプル値を保持した
    時点で当該サンプル値を一斉に出力させるとともに、遅
    延手段に保持した遅延値を順次遅延シフトさせつつ一斉
    に出力させる演算タイミング制御手段と、 遅延手段から遅延値が出力される毎にサンプルホールド
    手段から出力されたサンプル値と遅延手段から出力され
    た遅延値との積和演算を行って自己相関係数を出力する
    合成手段と、 を備えたことを特徴とする自己相関係数演算器。
  2. 【請求項2】 請求項1に記載の自己相関係数演算器に
    おいて、 演算タイミング制御手段に備えられたクロック生成手段
    からのクロックタイミングで、遅延手段が遅延処理を行
    うとともにサンプルホールド手段がサンプリング処理を
    行い、 演算タイミング制御手段は、当該クロックタイミングで
    サンプルホールド手段が保持する当該サンプル値を一斉
    に出力させるとともに、サンプル値の個数倍速めたクロ
    ックタイミングで遅延手段に保持した遅延値を順次遅延
    シフトさせつつ一斉に出力させることを特徴とする自己
    相関係数演算器。
  3. 【請求項3】 請求項1又は請求項2に記載の自己相関
    係数演算器において、 サンプルホールド手段は、所定のサンプル値の個数と同
    数のサンプルホールド回路を有しており、 各サンプルホールド回路は、直列接続されて互いにクロ
    ックに対して相反して開閉動作する一対のスイッチと、
    各スイッチの出力信号を保持するコンデンサと、コンデ
    ンサが保持した信号を出力するバッファとを有し、直列
    接続されたスイッチに入力されたアナログ入力信号をス
    イッチの切替動作によってサンプリングして並列なサン
    プル値として保持することを特徴とする自己相関係数演
    算器。
  4. 【請求項4】 請求項1乃至請求項3のいずれか1項に
    記載の自己相関係数演算器において、 遅延手段は、サンプル値の個数と同数の直列接続された
    遅延素子を有し、各遅延素子はクロックタイミングに同
    期して入力されたデジタル信号を順次シフト保持し、サ
    ンプル値の個数倍速めたクロックタイミングに同期して
    各遅延素子に保持したデジタル値を1遅延素子分シフト
    させて一斉に出力することを特徴とする自己相関係数演
    算器。
  5. 【請求項5】 請求項1乃至請求項4のいずれか1項に
    記載の自己相関係数演算器において、 合成手段は、サンプル値の個数及び遅延値の個数と同数
    の乗算器と、各乗算器からの出力を加算する加算器とを
    有し、 同数のビット構成のサンプル値と遅延値が入力される乗
    算器は、互いに並列な前記ビット数と同数のインピーダ
    ンスと、各インピーダンスにそれぞれ接続された複数の
    スイッチと、各スイッチからの出力が入力されるアンプ
    と、アンプの出力を帰還させる帰還インピーダンスによ
    り構成されており、各インピーダンスにサンプル値の各
    ビットを入力するとともに各スイッチを遅延値の各ビッ
    トで開閉制御することにより、サンプル値と遅延値との
    乗算処理を行うことを特徴とする自己相関係数演算器。
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