JPS616920A - デイジタルフイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は通信装置その他電子装置に利用するディジタル
フィルタに関する。ここでディジタルフィルタとは、人
力信号に対してリアルタイム・ディジタル処理により所
望のインパルス応答あるいは周波数応答を与える回路を
いう。

〔概要〕

本発明は、入力された複数の標本信号のコンボルーショ
ン積を計算してこの値によりフィルタ係数を適応させる
ことのできるディジタルフィルタにおいて、 標本信号が到来するひとつの標本化周期の最初の部分で
コンボルーション積を計算し、残りの部分で次の標本信
号に対するフィルタ係数の調節を行うことにより、 フィルタ係数の適応時間を短縮するものである。

〔従来の技術〕

ディジタルフィルタは、ディジタル信号として人力され
た標本信号を受は取り、この標本信号をフィルタ係数を
用いて掛は合わせてコンボルーション積を生成し２、こ
の積を積算して出力する回路である。フィルタ係数は、
所望のインパルス応答が得られるように選択される。

例えば音声伝送路等の伝送路のモデル化にフィルタを用
いる場合には、適応フィルタを用いる。

適応フィルタでは、フィルタの出力信号を所望の信号と
比較して誤差信号を生成し、この誤差信号が「０」にな
るようにフィルタ係数を調整する。

〔発明が解決しようとする問題点〕

しかし、従来のディジタルフィルタ、特に音声周波数帯
域で動作する構成のディジタルフィルタでは、大規模集
積回路（ＬＳｊ）に集積した経済的なフィルタを実現で
きない欠点があった。

また、従来の適応ディジタルフィルタでは、有限サイク
ルとして知られる問題がある。音声信号に用いられるフ
ィルタは、音声周波数に対応する標本化周期に基づいて
音声標本信号を受は取り、それぞれの標本化周期の間に
、コンボルーション積を生成する多数のプロセスを繰り
返す必要がある。従来のフィルタでは、一つの標本化周
期の全ての時間を、コンボルーション積を形成するため
に用いていた。このため、この標本化周期による誤差信
号は、次の標本化周期になるまで得られない。したがっ
て、更新されたフィルタ係数は、さらに次の標本化周期
、すなわち実際の標本化周期からニサイクル遅延しなけ
れば有効とならない。

本発明は、経済的にＬＳＩに集積可能で、フィルタ係数
の更新を短い遅延時間で行うことのできる適応ディジタ
ルフィルタを提供することを目的とする。

ｃ問題点を解決するための手段〕 本発明の第一の発明のディジタルフィルタは、入力され
た標本信号およびフィルタ係数を記憶する記憶部と、ひ
とつの標本化周期の間に多数のコンボルーション積を計
算して出力信号を生成する演算部と、あらかじめ設定さ
れたアルゴリズムによりフィルタ係数を調節するための
更新信号を出力する収束制御部と、上記記憶部と上記演
算部と上記収束制御部との間で相互にデータ転送を行う
ためのバス回路と、上記記憶部と上記演算部と上記収束
制御部との動作の制御および相互の間のデータ転送を行
うためのタイミング信号を出力する制御手段とを備えた
ことを特徴とする。

本発明の第二の発明のディジタルフィルタは、入力され
た標本信号（ｘ）を記憶する記憶部（１０）と、一つの
標本化周期の間に多数のコンボルーション積を計算して
出力信号（ｒ）を生成する演算部（１１）と、あらかじ
め設定されたアルゴリズムによりフィルタ係数を調節す
る収束制御部・（１２）とを備えたディジタルフィルタ
において、上記演算部はそれぞれの標本化周期の第一の
部分でコンボルーション積を計算する構成であり、上記
収束制御部は、フィルタ係数の調節の少なくとも一部を
、それぞれの標本化周期の上記第一の部分に続く第二の
部分で行う構成であることを特徴とする。

〔作用〕

本発明の第一の発明のディジタルフィルタは、音声周波
数帯域の信号で用いるに適し、大規模集積回路に集積化
するに適する。

本発明の第二の発明のディジタルフィルタは、一つの標
本化周期が終了する前に、次の標本化周期のためのフィ
ルタ係数を適応的に設定する。したがって、適応速度が
速く、１標本化周期の遅延でフィルタ係数を適応させる
ことができる。それぞれの標本化周期の間に演算できる
乗算が少なくなるために精度が低下するが、これは、適
応速度が速いことによる効果に比較して小さい。

（本頁以下余白） 〔実施例〕 第１図は本発明実施例ディジタルフィルタのブロック構
成図である。

このディジタルフィルタは、音声帯域で用いる適応型の
有限インパルス応答ディジタルフィルタである。このデ
ィジタルフィルタは、ＬＳＩに集積化可能であり、二つ
の１６ビソトデータバス１４．１５により相互に接続さ
れた三つの機能プロ・ツク、すなわち記憶部１０、演算
部１１および収束制御部１２を備えている。

記憶部１０は、音声帯域の入力された標本信号Ｘを１２
ビツトの標本として記憶する。この標本信号Ｘは、多数
のフィルタ係数りと演算される。フィルタ係数りも、記
憶部１０に１６ビツトの精度で記憶され、標本信号と乗
算することにより、コンボルーション積を生成する。記
憶部１０は、二種類のフィルタ係数を記憶する。その一
つは、それぞれの標本化周期の間に調整できる適応係数
であり、もう一つは、調整できない記憶係数である。記
憶部１０は、三つの循環シフトレジスタを備えている。

第一の循環シフトレジスタは１２ビツトの標本を記憶し
、第二の循環シフトレジスタは適応係数を記憶し、第三
の循環シフトレジスタは記憶係数を記憶する。

演算部１１は、乗算および積算を行う。この演算部１１
は、標本信号Ｘとフィルタ係数との乗算を行い、これを
積算して出力信号、すなわちレプリカ信号ｒを形成し、
収束制御部１２に出力する。演算部１１は、適応係数に
対するコンボルーション積を計算し、記憶係数に対する
コンボルーション積から分離して積算する。積算された
二組の値を用いてレプリカ信号ｒを生成する。さらに、
演算部１１は標本信号Ｘの二乗の和を計算する。この値
が重要であることを後で説明する。

収束制御部１２は、その内部で、記憶部１０に記憶され
たフィルタの適応係数を更新するための計算を、あらか
じめ定められたアルゴリズムにより行う。

制御回路１８は、８ビツトの制御バス１９を介して記憶
部１０、演算部１１および収束制御部１２を制御する。

主クロツク発生回路２０は、８ビツトのバス２１を介し
て記憶部１０、演算部１１および収束制御部１２にクロ
ックパルスを供給する。

本ディジタルフィルタの特徴は、コンボルーション積、
レプリカ信号および更新値を計算する方法にある。従来
のフィルタでは、周期的な動作を行っている。例えば、
電話に用いる場合には、標本化周期で動作させている。

典型的な標本化周期は、２５６個のプロセスサイクルを
含んでいる。このような従来のフィルタでは、全ての２
５６プロセスサイクルをコンボルーション積を求めるた
めに使用し、次の標本化周期になってから、このコンボ
ルーション積を用いて誤差信号を生成する。したがって
、次の標本化周期になるまで誤差信号は計算されず、フ
ィルタ係数の更新はさらに次の標本化周期で行われる。

すなわち、フィルタ係数の更新は二周期遅れになる。こ
れは、制限サイクルとして知られる遅延を引き起こす。

制限サイクルは多くの影響を及ぼす。ある値を記憶する
ための付加的な記憶素子を必要とする欠点があり、フィ
ルタの適応速度を制限する。

本実施例のフィルタは、それぞれの標本化周期が二つの
部分または期間を含み、その一つをバースト期間、他の
一つをポーズ期間と呼ぶ。バースト期間にコンボルーシ
ョン積を計算し、ポーズ期間に誤差信号および更新信号
と共にレプリカ信号を計算する。したがって、更新され
たフィルタ係数値を次の標本化周期で使用できる。した
がって、従来のフィルタに比較して、コンボルーション
積を計算する間の多数のプロセス期間が削減され、使用
する係数の数も削減される。しかし、上述のようにそれ
ぞれの標本化周期を分割することにより、変換の速度を
速めることができ、従来より正確なフィルタを実現でき
る。

ポーズ期間に必要な最小のプロセスサイクル数は３プロ
セスサイクルであるが、実際には、演算部１１から収束
制御部１２へのデータ転送に必要な十分な時間を取れる
ように、典型的には１６プロセスサイクルで構成される
。したがって、標本化周期が２５６プロセスサイクルの
場合には、コンボルーション積の計算のために、２４０
プロセスサイクルが残っていることになる。

本実施例のディジタルフィルタは、実質的に二つのフィ
ルタから構成されている。一つは適応係数を用いる構成
であり、他の一つは記憶係数を用いる構成である。動作
中は、二つの係数の組および標本信号Ｘをデータバス１
４．１５上で多重化し、演算部１１に入力する。これに
より、標本信号Ｘに対する二つの分離したインパルス応
答のコンボルーション積を形成することができる。

本実施例は、一つのフィルタまたは二つのフィルタのど
ちらでも実現できる柔軟性がある。さらに、このフィル
タを、後述のように、縦続に接続してもよい。

本実施例は、拡声器を用いた電話に用いるに適している
。

第２図は上述の実施例の使用例を示す図である。

この使用例は、音声信号（ラウドスピーカの信号）のデ
ィジタル標本信号Ｘは、それぞれ適応および記ｔａ係数
を乗算する適応フィルタ２５および記憶フィルタ２６を
通して供給される。これらのフィルタは、音声信号が伝
送された伝送路りをモデル化し、マイクロホンからのエ
コー信号Ｅを相殺するような信号を生成する。記憶フィ
ルタ２６は、通常のトランスバーサルフィルタであり、
伝送路側（これを「前面」とする）に配置され、このフ
ィルタの係数は、適応フィルタ２５からの転送により得
られる。適応フィルタ２５から記憶フィルタ２６へのフ
ィルタ係数の転送は、それぞれのフィルタからの誤差出
力を比較して、適応フィルタ２５が記憶フィルタ２６よ
り良好な性能を示すときに、マイクロプロセッサ２８の
制御により行う。この構成は、適応フィルタ２５により
インパルス応答の速い変化を追随し、記憶フィルタ２６
で予想されるおおよその応答を実現できる。

第３図はディジタルフィルタの動作を説明するためのブ
ロック構成図である。

以下の理論的解析は、本実施例のフィルタの機能を正確
に示す。コンボルーション積は、良く知られた関係、 ｙ−尤、。ｈ７ により計算され、積算される。ここで、ｙは出力信号で
あり、係数りは所望のフィルタインパルス応答を従供す
るように選択される。

更新値は、最小二乗アルゴリズムを用いた分布正規化に
基づいて行う。この解析には、以下の表記記号、 Ｄ　：調整誤差による雑音ｄのベクトル、Δｈ：更新成
分、 ΔＨ：更新成分のベクトル、 ｅ　：誤差信号、 ｇ　：フィルタ出力のグイナミソクレンジに関係するス
カラ量 ｈ　：フィルタによりモデル化されるインパルス応答の
係数、 Ｈ：ｈのベクトル、 ｈ２　：インパルス応答係数の推定、すなわちフィルタ
で実際に用いられる係数、 Ｈ”：ｈ”のベクトル、 ｋ　：フィルタ出方のための付加的スカシ、ｎ　：雑音
、 Ｎ　：ｎのベクトル、 ｎ、：７ナログデイジタル変換器またはディジクルアナ
ログ変換器からの量子化雑音、ｎ、：標本信号の一部の
ビットを用いないこと（トランケーション）によるフィ
ルタ出力の量子化雑音、 ｎ、：コンボルーション積の精度による量子化雑音、 ｎ、、：Δｈババス波形歪による量子化雑音、ｎｂ：２
μｅバスの波形歪による量子化雑音、σ　：標準偏差、 ｔｌ　：２μｅバスの正規化のためのスカラ量、ｔ２　
：Δｈババス正規化のためのスカラ量、μ　：更新項Δ
ｈに対するスカラ量（変数）、Ｗ　：インパルス応答中
の係数の数、 Ｘ　：入力された標本信号、 Ｃ：縦続段数の逆数、 ｑ　：Δｈに対するスカラ量（定数）（［ステップサイ
ズ・スカシ」）、 ｙ　：参照チャネルからの出力信号（参照信号）ｒ　：
レプリカ信号 を用いる。スカラ量の因子ｇ、に、ｔ、　、ｔ、は、フ
ィルタの種々の位置で、種々の量子化の正規化に対して
必要である。もし無限精度（すなわち浮動小数点演算）
の場合には、これらの因子は必要ではない（ただし、フ
ィルタの全体の利得を決定するために、因子ｇが必要で
ある）。

最小二乗法のアルゴリズムを用いる場合には、データの
値は無限精度フィールドから得られ、精度の損失は量子
化雑音の付加によりモデル化されると仮定する。演算を
二進数の固定小数点で行うと仮定すると、非線形の効果
を線形で近似する。

積ｚ−ｘｙの正規化は、ビットシフトにより分割された
波形歪としてモデル化し、量子化雑音を加算して、 ｙ ｚ　−□　＋　ｎ　　　　　　　　　　−−−−４１に
より得られる。

第３図に示したフィルタでは、ｒｘＪが無限精度の定義
によるアナログ入力であるとしている。

参照するチャネルインパルス応答は、標本化周期Ｔおよ
び係数の数Ｗ、誤差信号ｅを用い、ベクトル表示により
ｊ番目の標本信号に対して、（１１式は、ｅＪ＝　−Ｘ
Ｉ”　Ｈ＋ｎｐ ＋　Ｘ　＝　＋　Ｘ　Ｊ−＋　　十−＋　Ｘ　＝−ｕ−
＋　　　−・−−−−＋２１となる。ここで、「ｎｐ」
は、モデル化された参照信号ｙに存在する雑音である。

また、ｒｋＪは応答強度をもとにして改善された精度を
供給するスカラ量である。「ｎｔ」は、コンボルーショ
ン積中のＨ“の精度を設定する。最小の誤差信号の二乗
値ｅ２を得るためのＨｌの値を決定するためには、 Ｈｌｌ、＋ｌ＝Ｈ′、＋２・μ・ｅ１．＊（ｅリ　−（
３１が適している。「、＊（ｅ’）Ｊは、ｅＪのＨ“に
よる微分である。（２）弐を微分して（３）式に代入す
ると、 −−−−−−＋４１ が得られる。（４）式の第二項は、標本化周期の最後の
フィルタ係数を更新するための更新値を示す。

更新されたベクトルは二つの乗算を必要とし、（１）式
を用いて調整誤差ベクトルを代入すると、Ｄ＝Ｈ−−−
−・−−−−−（５１ に となる。このとき、 Ｄｊ、、　＝ＤＪ 十Ｎ　ｈ　Ｊ）　　　　　　　　−−−−（６）である
。ユークリッドベクトル長さは、１１Ｄｊヤ＋　　Ｉｔ
　＝　ＩＩ　Ｉ）Ｊ１１２Ｈｘ　ＩＩ　Ｘｉ　　十Ｎａ
、ｔ　ＩＩ　”ｘＪ”（ｘｊ”Ｎ５Ｊ） ＋２・ＤＪ”　Ｎｈｊ と表すことができる。雑音分布が独立のランダム発生で
、平均が「０」で分散σ２と推定し、仮定する。すなわ
ち、 Ｅ　（ｎ＋　＝　０、 Ｅ（ｎｂ”）−σｂ２、 Ｅ　（ｄ２）　＝σ、２ Ｅ（ＩＩＮ、１ｌＱ＝Ｗ・σ、２ であると仮定する。ここで、 ｄ　＝　−Ｘ”　Ｄ は、雑音の調整誤差である。（２）式を展開することに
より得られるｒｄＪで表現される全ての雑音成分は、ｒ
ｎｐＪを含む。音声に似ている信号に対して入力信号の
電力の近似が困難であることから、Ｅ（ＩＩＸＩＩ”）
の項は残ってしまう。

（７）式は、 Ｅ（ｌｌＤＪ４１　１１２） ＝Ｅ（１１ＤＪ　ｌｌ２） Ｘ　（Ｅ　ＩＩ　ｘ　ＩＩ　２＋Ｗ・σｈ”）と変形す
ることができる。

収束のために、（９）式から、 Ｅ（ＩＩＤＪ１＋２）＜Ｅ（１１ＤＪ、、ＩＩ”）　　
　−−−−ｒｉｍであることがわかる。したがって、（
９）式の右側の項は、「０」より小さくなければならな
い。この関数は（２μ／ｇ−ｋ）の二次式であり、負の
部分はその平方根の値の間に存在する。安定化するため
、 一−−−〜−−ｏｎ と近似する。ここで、ｆ（２μ／ｇｋ）は、結合された
スケール因子２μ／ｇｋの近似式であり、以下では簡単
のため単にｆ（２μ）とする。ここで、である。時間は
無限なので、 Ｅ（＋１Ｄ、　　１１”）＝Ｅ（ｌｌＤ、Ｉ　　１１２
）　　　−・−−−−−（６）と予想される。（９）式
に代入すると、調整誤差による雑音は、 σｄ２＝ ここで σＩｌｚ　　−σｐ′　＋σｒ２ である。フィルタは、上述の解析のとおりに動作するよ
うにつくられる。

ＬＳＩはｆ（２μ）ではなく、固定小数点を用いる。ｒ
ｇＪは、アナログディジクル変換器のダイナミックレン
ジとして示され、予想される参照伝送路の利得である。

１２ビツトで収束し、無損失伝送路ｇ＝２１１を用いる
と仮定する。最大のステップサイズを決定するために、
バスのトランケーション、 −・−−−−−（２） が「０」になるようなときに調整誤差が最小になること
が０３代かられかる。音声信号強度を概算するためには
、安定性を確立するための悲観的な値を必要とするが、
ＩＩ　Ｘ　ＩＩ　”の瞬間的な値（以下「ＳＳＸ　Ｊと
いう）は、簡単に計算できる。ｔｌ・ｔ２の値は、ｒｘ
Ｊの最小値と平均との比に依存する。

（ロ）式が「１」のときにフルスケールの正弦波を取り
扱うために、 とする。Ｗの値が２８、ｇ＝２目およびに＝ｌの信号濾
波モデルでは、（ト）式は、２１８に等しく、それぞれ
の乗算の正規化された値の間に分布する。

（２）式をビットシフトによる割算の実行は非線形であ
り、ＳＳＸがそれぞれのフィルタで形成されるので、積
ｔ１　・ｔ、を縦続させる必要がある。

ステップサイズを削減するために、雑音の多いチャネル
を適応させて改善する。したがって、二つの変数を導入
する。一つは縦続による変数ｒＣＪであり、もう一つは
ステップサイズを削減する変数ｒｑＪである。ここで、
０〈（ｃおよびｑ）＜１である。例式は、 一一−−−−−（至） となる、０３式は、ｔ、の値が２°のときに調整誤差に
よる雑音が最小になることを示している。これは、全て
のデータバスがオーバフローに対して保護されているの
で、適応化の速度の点で欠点がある。測定により、１．
の値が２６でｔ２の値が２１２に近い値のときに、適応
速度と相殺範囲にわたる性能の間の良好な妥協点が得ら
れる。

第１図を参照して説明したように、フィルタは３２ビツ
トのデータバス（データバス１４．１５）を介して接続
された三つの基本的な部分、８ビツト制御ハスとシリア
ル入出力およびクロック線により構成されている。記憶
部１０は、三つの循環シフトレジスタにより構成され、
一つは２０ビツトのＸベクトルを含み、他の二つは１６
ビツトのＨ９、「適応」および「記憶」係数を記憶する
。この有限の精度は外部ハスのサイズ（これはもっと大
きくすることもできる）により制限され、グーの量子化
雑音により決定される。シフトレジスタの記憶の選択は
、データの読み出し、書き込みを一つのシフトレジスタ
に適当なりロック・ストローブ信号を生成する問題に還
元される。Ｈ記憶部の間のデータ転送は、シフトレジス
タ間の方向を決定する制御バスの信号、すなわち１更新
」または「ダウンロードＪにより行われる。任意のイン
パルス応答を「記憶」フィルタにロードするために、「
適応」フィルタに書き込みを行い、「記憶」フィルタに
応答をダウンロードする外部回路が必要である。

乗算において、演算部１１は、コンボルーション積およ
びＳＳＸの双方を、１６ビソトモデイフアイド・ブース
・アルゴリズム乗算回路により１２ビツトの信号に乗算
する。このアルゴリズムは、６プロセスサイクルの遅延
を含み、バスデータの時間スキュー　（ｔｉｍｅ　５ｋ
ｅｉｖ）を必要とする。ＳＳＸは、５ｓｘｊ、Ｉ　＝ｓ
ｓｘ　７　　Ｘ”ｊ−ｚ３ｑ　＋Ｘ”；−＋　”’−［
を用いて計算され出力される。収束に用いる関数の数は
、制御バスの語に依存し、全周期Ｔで読み出される。制
御バスは次の利点がある。すなわち、縦続の深さ、適応
ｒｑＪの速度、更新、ダウンロード、「０」、「適応」
フィルタの凍結およびＨｏのオーバフロー状態の点で利
点がある。ｆ（２μ）はＳＳＸを用いて計算しく０１１
９式）、誤差信号は参照信号（ｙ）からレプリカ信号（
ｒ）を差し引くことにより得られる。これらの値は１２
ビツト・リップルスルー乗算回路により収束制御部１２
に人力され、出力は、バレルシフタのｒｋＪにより信号
の範囲が設定され、ラッチされて「ポーズ期間」の間に
一つの乗算回路の入力ポートに入力される。

内部の演算は二つの成分があり、トランケーションの後
に直流オフセットを除去するためにまるめる必要がある
。

ハスデータ・スキューは、係数の更新項、Δｈ＝ｆ（２
μ）・ｅ−ｘ を「バースト期間」の間に乗算し、バレル６２シフタで
ｃｑの値でその範囲を定め、ｈ“の値の修正を加えた後
にコンボルーション積を演算する。「ｑシフト」による
差Δｈは、 ｑ＝２°（Ｑ−０、−１、−、−Ｍ）　　　−〇樽と表
される。このような仮定は、シリアルデータ１１０に対
するどのような通常の二進フォーマットを選択しても可
能である。

これを実現するフィルタををさらに詳細に説明する。

第４図は本発明実施例のディジタルフィルタの詳細なブ
ロック構成図である。　　　　′記憶部１０は、標本信
号Ｘを記憶する記憶装置３０を含み、直列入力並列出力
回路３１およびマルチプレクサ３２を介して標本信号Ｘ
を受は取る。記憶部１０はまた、フィルタ係数ｈ”を記
憶する記憶装置３３を含む。Ｘの値およびｈ“の値は、
それぞれの記憶装置３０．３３から、クロック信号によ
り、データバス１４．１５に出力され、演算部１１に供
給される。

演算部１１は、乗算回路３５を含み、この乗算回路３５
は、遅延回路３Ｇを経由して標本信号Ｘを受は取り、バ
ス１４を経由してＨの値を受は取る。乗算口１ｉ！１１
３５は、コンボルーション積を生成する。この積は、積
算回路１３６に加えられる。積算回路１３６は、適応フ
ィルタおよび記憶フィルタのそれぞれに対する二つの加
算回路を含み、その出力はスケーリング回路３７で多重
化される。積算回路１３６の出力はスケーリング回路３
７に供給され、スケーリング回路３７はｇ、にの値にし
たがって信号のシフト（除算）を行う。この信号は、そ
れぞれ並列入力直列出力回路３８に供給され、それらの
出力が所望のレプリカ信号（ｒ）となる。これらのレプ
リカ信号（ｒ）は、収束制御部１２に供給される。

演算部１１は、ランチ回路４０を含み、このランチ回路
４０は標本信号Ｘの値を乗算回路４１に供給し、乗算回
路４１は二乗値ｘ２を計算する。これらの値は積算回路
４３に積算され、スケーリング回路４４で値の範囲が設
定され、並列入力直列出力回路４５に供給される。並列
入力直列出力回路４５の出力が所望のＳＳＸ信号であり
、収束演算のため収束制御部１２に供給される。

収束制御部１２は、参照信号ｙを、直列入力並列出力回
路１０１経出で加算回路５１に供給される。加算回路５
１は、参照信号ｙからレプリカ信号ｒを減算し、誤差信
号ｅを信号線５３に出力する。誤差信号ｅは、乗算回路
５５に供給される。乗算回路５５は、誤差信号ｅを、エ
ンコーダ５４によりＳＳＸ信号から導いた信号ｆ（２μ
）と結合し、積ｆ（２μ）ｅを信号線５６に出力する。

この信号は、バレルシフタ５７でスケーリングされ、ラ
ッチ回路５８に供給される。

ランチ回路５８の出力は、乗算回路６１でデータバス１
５の標本信号Ｘに乗算され、ｆ（２，ｔｌ）ｅｘｋ／ｌ
。

が得られる。乗算回路６１の出力は、バレルシフタ６２
に供給され、更新信号Δｈが信号線６３に供給される。

これは加算回路６４で加算され係数の更新値を供給し、
記憶装置３３に供給される。

第７図ないし第１１図は、本ディジタルフィルタの動作
を示すタイムチャートである。

フィルタの動作を、標本信号ｘｎ、のデータの流れを用
いてさらに詳細に説明する。標本信号ｘｎは、一つの標
本化周期にわたってコンボルーション積が計算される。

この標本信号ｘｎは、同じ標本化周期の間に誤差信号に
寄与し、インパルス応答の係数を更新するために用いら
れる。

ｎ番目の標本化周期に、参照（またはエコー）信号ｙイ
とともに標本信号ｘわが入力されたとする。これらの信
号は、直列にフィルタに供給される。標本信号ｘｎは、
記憶部１０に供給され、参照信号ｙは収束制御部１２に
供給される。標本信号ｘｎは、クロック信号によって直
列人力並列出力回路３１に、プロセスサイクルの２５３
サイクルのときに入力され、巡回シフトレジスタの標本
信号Ｘの最も古い値、すなわち、標本信号Ｘ　ｎ−２５
７の上に書き込まれる。同時に、新しい標本信号Ｘの値
は、プロセスサイクル２５３のストローブ信号Ω２．が
「高電位」のときにバス１５に出力される。標本信号ｘ
Ｉｌに対するコンボルーション積の演算の実行はｎ＋１
番目の標本化周期に行われ、一つの標本化周期分の遅延
が導入される。

次に、標本信号Ｘイに対して、第ｎ＋１番目の標本化周
期で、二つのコンボルーション積を演算する。まず、プ
ロセスサイクル「０」の間にデータバス１４上に有効と
なっている係数１＋’、およびｈＯｌｌのそれぞれを乗
算する。この乗算は、乗算回路３５で行われる。ＳＳＸ
の値の更新を開始するために、係数ｈｓは標本信号ｘｎ
から３プロセスサイクル遅延して出力される。すなわち
、コンボルーション回路（乗算回路３５、積算回路１３
６）による遅延をバイパスする。有効になった標本信号
ｘｆｉを乗算回路４１の両側に印加し、標本信号Ｘ７の
二乗を計算し、この出力を積算回路４３に供給して（ロ
）式の部分を演算する。コンボルーション演算は、記憶
装置３０からのそれぞれの前の標本信号Ｘと、記憶装置
３３からの係数ｈ８またはり、とを、乗算回路３５で乗
算することにより行う。この演算を、プロセスサイクル
２３８で係数ｈ　１２２９およびｈ　１１２３９の双方
を標本信号ｘｆｉ−□３．に乗算するまで行う。このコ
ンボルーション積は、それぞれの積算回路１３６に供給
される。２４０番目の値を積算することによりコンボル
ーション演算が完了し、適応および記憶フィルタの積算
回路１３６の出力が計算されたレプリカ信号となり、１
１ないし２２ビツトが選択され、１２ビツトの並列入力
直列出力回路３８にロードされる。レプリカ信号の１１
ないし２２ビツトは、実効的にｇにより分割され（ｇｋ
の場合にはビン目２ないし２３）、値を１２ビツトにト
ランケートして第２図にｎ、として示した雑音成分を導
入する（（２）式参照）。並列入力直列出力回路３８の
出力はレプリカ信号ｒであり、２４３ないし２５０のプ
ロセスサイクルの間にストローブ信号ＤＳＴＢＲが高電
位のときに収束制御部１２に直列に転送され、２５３番
目のプロセスサイクルから次の標本化周期の５番目のプ
ロセスサイクルまでの間に、次のストローブ信号ＤＳＴ
ＢＲが高電位のときに、記憶されたレプリカ信号が出力
される。Ｘ　ｆｉ−２４０は、２３７番目のプロセスサ
イクルでデータバス１５に出力され、乗算回路４１の二
つの入力となり、その二乗が計算される。

この値は、２４３番目のプロセスサイクル２４３のクロ
ック信号α２の後に出力され、積算回路４３で差し引か
れて側式を完成させる。積算回路４３内の１２ビツトの
データは、２４３番目ないし２４９番目のフ。

ロセスサイクルの間に、並列入力直列出力回路４５にロ
ードされ、収束制御部１２に直列に転送される。

第５図および第６図は収束制御部１２の要部ブロック構
成図である。

収束制御部１２の動作を第５図および第６図を参照して
説明する。適応レプリカ信号は、直列入力並列出力回路
１（１０に供給される。パルスＣＢが、２５１ないし２
５２番目のプロセスサイクルで用いられ、制御バス１９
からのデータをランチする。このデータは、例えばＱ設
定の変更や、適応ベクトルＨを「０」にする等に用いら
れる。

２５１番目のプロセスサイクルの少し前に、新しい参照
信号ｙ７４．が直列入力並列出力回路１０１に入力され
る。直列入力並列出力回路１０１は、縦続に接続された
直列入力直列出力回路１０２と直列人力並列出力回路１
０３とを備えている。直列入力直列出力回路が１０２は
、参照信号ｙ。をシフトさせ、直列入力並列出力回路１
０３に入力させる。したがって、外部からの信号の標本
化が１標本化周期遅延する。直列入力並列出力回路１０
３の参照信号ｙ。

のビットフォーマントは、変換回路１０４により二つの
補完成分に分割され、加算回路５１０Ｂ入力に供給され
る。加算回路５１のＡ入力は、レプリカ信号を受は取る
。レプリカ信号は、オーバフローが検査され、オーバー
フローがある場合には、加算回路の設定を符号を変化さ
せ、補数に変換する。

加算回路１０４の出力は、誤差信号ｅとして、二つの方
向に供給される。一つの方向は、再フォーマント回路１
０５でビット配列を戻され、並列入力直列出力回路１０
６に出力され、２５２ないし２５３番目のプロセスサイ
クルでパルスＰＬＩによりランチされる。これにより、
誤差信号を外部に出力することができる。もう一方向は
、マルチプレクサ１０８のＡ入力を経由して乗算回路１
１０のＢ入力に接続される。マルチプレクサ１０８は、
パルスＭＰＸ１＋３で駆動される。重要なストローブパ
ルスは２５２番目のプロセスサイクルのパルスα、であ
り、乗算回路１１０のＢ入力ラッチおよび乗算回路のＰ
出力ラッチに供給される。

ＳＳＸ入力１２０は、演算部１１からのＳＳＸ直列信号
を最上位桁から供給する。これらの値は、直列入力並列
出力回路１２１に供給され、エンコーダ１２２に入力さ
れる。エンコーダ１２２は、（至）式により、「（２μ
）の値を演算する。エンコーダ１２２の出力は、ビット
制限回路１２３に供給される。ビット制限回路１２３は
、補償領域を上の８ビツトに制限し、有効ｑシフトを低
いレヘルの信号にし、参照信号ｙの雑音が多い場合には
レヘルを高める。オーバーフローの修正は、オーバーフ
ロー修正回路１２４が行う。このオーバーフロー修正回
路１２４を通過した後に、ｆ（２μ）信号がマルチプレ
クサ１２５のＢ入力を経由して乗算回路１１０の六入力
に供給される。マルチプレクサ１２５はパルスＭＰＸ１
＋３で駆動される。エンコーダ１２２、ビット制限回路
１２３およびオーバーフロー修正回路１２４は、第４図
のエンコーダ５４を構成する。

乗算回路１１０のＡ、Ｂ入力ラッチは、２５２番目のプ
ロセスサイクルのパルスα３で、それぞれ、ｆ（２μ）
、誤差信号ｅをランチする。乗算回路１１０により演算
される積は、２５３番目のプロセスサイクルのパルスα
３でＰラッチを経由して出力される。正規化の第一段階
は、ｆ（２μ）ｅの積のあるビットを選択することによ
り行う。これは、１゜およびトランケートにより分割す
ることに対応する（第４図のスケーリング回路５７の動
作）。後者は雑音成分ｎ、を導入する（（６）式参照）
。この結果は、オーバーフローの検査（１２７，１２８
）が行われ、ｆ（２μ）ｅを「０」にするように設定さ
れ修正される。信号ｆ（２μ）ｅは、制御バスからの因
子にのを無をデコードすることによりセントされる８ウ
エイのバレルシフタ１２９を通して供給される。積は、
２５４番目のプロセスサイクルのパルスα、でラッチ回
路１３０にラッチされる。最下位ビットを加算回路１３
１でデータの値に加算し、マルチプレクサ１０８のＢ入
力を経由して乗算回路１１０のＢ入力に供給することに
より、上位１３ビツトのオーハーフｌクーの検査が行わ
れ、まるめられる。

ストローブ信号ＭＰＸ１＋３は、２５３番目のプロセス
サイクル２５３のパルスα４の立ち上がりエツジで低く
なり、マルチプレクサ１０８のＢ入力が選択される。ま
たマルチプレクサ１０８のＢ入力は、ストローブ信号Ｂ
ＬＫＭＳＫによりパルスα３でラッチする。

この信号は、ストローブ信号ＭＰＸ１＋３より１プロセ
スサイクルだけ遅延している。この結果、２５４番目の
プロセスサイクルのパルスα３で、乗算回路１１０のＢ
入力に、ｆ（２μ）ｅの最終的な値がラッチされる。

このとき、乗算回路１１０の六入力は、マルチプレクサ
１２５のＡ入力を経由して、データバス１５から標本信
号Ｘ。を受は取る。マルチプレクサ１２５は、２５４番
目のプロセスサイクル 標本信号ｘ，，の値を蓄える。したがって、乗算回路１
１０の出力は、双方の項の最初の更新値、ｈｅ　−ｆ（
２μ）　　ｅｎ　Ｘｎを 形成する。この値は、２５５番目のプロセスサイクルの
パルスα３で、乗算回路１１０のＰラソチカら出力され
る。乗算回路１１０は第４図の乗算回路５５、６１の双
方の機能を実現する。規格化の最終段階は、乗算回路１
１０の出力を１７ビツト選択して出力する。これはｔ２
により分離し、トランケートすることに等価である。こ
れにより雑音成分ｎ。

を導入する（（６）式）。データの値は、オーバーフロ
ーについて検査が行われ、バレルシフタ１２９の入力に
供給される。バレルシフタ１２９は、Ｑシフトおよび制
御バスからの縦続段数１／ｃの設定をデコードする。こ
の出力は、０番目のプロセスサイクルのパルスα１でラ
ッチ回路１３０にランチされ、１６ビノト加算回路６４
のＡ入力に供給される。最下位ビットは、まるめのため
にキャリイ入力端子に供給される。このとき、データバ
ス１５には、適応フィルタからの係数り、。が有効とな
っている。

この信号は、０番目のプロセスサイクルのパルスα１で
ランチ回路１３８に人力され、加算回路６４のＢ入力に
供給される。したがって加算回路６４の出力は更新され
たり、０の値であり、オーバーフローの検査を行った後
に、０番目のプロセスサイクルのストローブ信号Ω２．
が有効の間に、トライステートのバッファ１４０を経由
してデータバス１４に送出される。

０番目のプロセスサイクル 更新されたｈａ。の値が演算部１１の乗算回路３５にラ
ンチされ、標本信号Ｘｎ＋１が乗算され、次のコンボル
ーション演算が開始される。これは記憶部１０の適応レ
ジスフにランチされ、次の標本化周期に、データバス１
５に係数り．ｏの古い値として出力できる。それぞれの
標本化周期の終わりの部分の３プロセスサイクルを用い
ることにより、アルゴリズムを、制限サイクルを発生す
ることなしに実現できる。これらのサイクルの最初に因
子ｆ（２μ）および誤差ｅを計算し、次のサイクルでｆ
（２μ）ｅを計算する。並列処理により、インパルス応
答の最初の値に対する更新成分、すなわち、ｈ６　−ｆ
（２　μ）　ｅ　ｘｊ−＋ は、３番目のプロセスサイクルでｈｏに加算でき、この
後に、次の標本化周期のコンボルーション演算に使用す
る。

第１２図は、■標本化周期のバースト期間およびポーズ
期間と標本化周期との関係を示す。

第１２図に示した標本化周期のポーズ期間の残りの１３
プロセスサイクルは、データ転送に用いられる。

ｆ（２μ）はＳＳＸにより以下のようにエンコードされ
る。（至）式から、 ｋ １１ｘ１１ｚ２ｊ自＋ｗａｌ（ｌＯ’ｌ，ＩＩＸＩＩ’
）が得られる。

この近似を実現するため、０１１式を解いた入力対出力
の関係をＩｆ　ｘ　ＩＩ　２のｒｎＪビット範囲にわた
る真理値を第１表に示す。「？」は考慮しなくてもよい
４大態である。

第　　１　　表 これより大きい入力値２””’−１は、予測される入力
信号のピーク値対二乗平均値の比により設定される。よ
り低い入力値２″−１は、ハードウェアの制限、例えば
「Ｘ」の二乗加算の演算回路とｆ（２μ）を生成する回
路とのデータ転送のサイズにより制限される。この結果
、二つの境界は、入力レベルに対する補償のできる範囲
を制限する。

第１３図は、この真理値を実現するｒＡＮＤＪおよび「
ＯＲ」回路を用いた論理回路を示す。

第１４図は、本ディジタルフィルタを縦続に接続して使
用する例を示す。

ディジタルフィルタを縦続に接続することにより、実行
的なフィルタ係数の数を増加させることができる。ここ
では、４個のフィルタ２０１　、２０２、２０３　、２
０４を縦続に接続した例を示す。フィルタを縦続に接続
するために、正しい標本信号「ｘ」のデータをそれぞれ
のフィルタに供給し、ＳＳＸおよびレプリカ信号の一部
を外部に積算し、それぞれのフィルタに全体の値を戻す
必要がある。このため、それぞれ加算回路２０５　、２
０６を設ける。レプリカ信号およびＳＳＸの信号線は、
第４図Ａ，　Ｂに示したように、分割する必要がある。

フィルタに入出力される音声信号は、ＣＡＳ入力および
ＣＡＳ出力の端子を経由して直列に転送される。直列に
転送するのは端子数を減らすためである。これに対して
、内部のデータ語の処理は、全て並列に行う。したがっ
て、修正された順番のベクトルＸ、Ｈを得るには、ベク
トルＸから適切な要素を引き出し、この値を次の部分に
（並列直列並列変換を行って）転送する必要があり、ベ
クトルの要素の順番は不連続ではない。Ｘｊが最も新し
いベクトルＸの値であるとすると、それぞれのフィルタ
のベクトルの最初の要素は第２表のようになる。

第２表 それぞれのフィルタ２０１〜２０４は、部分的なコンボ
ルーション演算およびＳＳＸの計算を行い、外部に積算
し、和を適切な入力に戻す必要がある。

外部の直列加算回路は、半プロセスサイクルの遅延を発
生し、４個のフィルタの接続により１プロセスサイクル
の遅延を発生する。それぞれのフィルタが出力する部分
的なレプリカ信号は、１２ビツトのデータと２ビツトの
符号拡張ビットとの１４ビツトで構成される。したがっ
て、遅延して検出される波形を正しく選択するためには
、制御バス（第１０図および第１１図のストローブ信号
ＤＳＴＢＲ）を介して、レプリカ信号の最終値の下側１
２ビツトを、それぞれのフィルタに戻す必要がある。オ
ーバーフローの検査は、収束制御部１２で、上位３ビツ
トの相違を検査することにより行う。

ハードウェアで解決する場合には、ＳＳＸの演算が少し
異なる。標本信号Ｘは通常は連続なので、４個のフィル
タの総エネルギは、一つのフィルタの４倍である。した
がって、ＳＳＸの最終的な値は４分の１である。すなわ
ち、１４ビツトのデータから上位１２ビツトを選択する
。スケール因子１／Ｃ（縦続接続のレヘル）は収束制御
部で修正される。

このようなフィルタ構成により、上記の仮定が得られる
なら、１２ビツトの補償範囲を最大限に利用できる。導
入される遅延は、縦続接続の一つの段あたり１プロセス
サイクルである。半プロセスサイクルの遅延は直列加算
回路により生じ、２で割るこ上による。直列モードでの
オーバーフローの修正は、この例では必要ない。

〔発明の効果〕

本発明のディジタルフィルタは、モデル化された参照チ
ャネルの変化に素早く追随し、雑音の存在に対して適応
する必要のある電話に用いるに適している。入力信号は
、大きなピーク値対平均値を有する音声信号であり、話
者により強度が異なる。インパルス応答長さの範囲は、
３０ミリ秒から１（１００ミリ秒以上に及ぶ。ディジタ
ルフィルタは、トランク回路のエコー制御等にも利用で
きる特徴がある。他の用途としては、生化学、地球物理
学および工業プロセスの適応信号処理や、楽器、警備装
置およびサスペンションを適応させることのできる自動
車に利用できる。

【図面の簡単な説明】

第１図は本発明実施例ディジタルフィルタのブロック構
成図。 第２図は本発明実施例の使用例を示すブロック構成図６ 第３図はディジタルフィルタの動作を説明するためのブ
ロック構成図。 第４図は本発明実施例の詳細なブロック構成図。 第５図は収束制御部の要部ブロック構成図。 第６図は収束制御部の要部ブロック構成図。 第７図は動作を示すタイムチャート。 第８図は動作を示すタイムチャート。 第９図は動作を示すタイムチャート。 第１Ｏ図は動作を示すタイムチャート。 第１１図は動作を示すタイムチャート。 第１２図は音声周期のバースト期間およびポーズ期間を
示す図。 第１３図は第１表の論理を実現する回路のブロック構成
図。 第１４図はディジタルフィルタを縦続に接続して使用す
る例を示すブロック構成図。 １０・・・記憶部、１１・・・演算部、１２・・・収束
制御部、１４．１５・・・データバス、１８・・・制御
回路、１９・・・制御ハス、２０・・・主クロツク発生
回路、２１・・・バス、２５・・・適応フィルタ、２６
・・・記憶フィルタ、２８・・・マイクロプロセッサ、
３０．３３・・・記憶装置、３１・・・直列入力並列出
力回路、３２・・・マルチプレクサ、３５・・・乗算回
路、３６・・・遅延回路、１３６・・・積算回路、３７
・・・スケーリング回路、３８．４５・・・並列入力直
列出力回路、４０・・・ランチ回路、４１・・・乗算回
路、４３・・・積算回路、４４・・・スケーリング回路
、５１・・・加算回路、５３・・・信号線、５４・・・
エンコーダ、５５・・・乗算回路、５６・・・信号線、
５７・・・バレルシフタ、５８・・・ランチ回路、６１
・・・乗算回路、６２・・・バレルシフタ、６３・・・
信号線、６４・・・加算回路、１０１・・・直列入力並
列出力回路、１０２・・・直列入力直列出力回路、１０
３・・・直列入力並列出力回路、１０４・・・変換回路
、１０５・・・再フオーマツト回路、１０６・・・並列
入力直列出力回路、１０８・・・マルチプレクサ、１１
０・・・乗算回路、１２０・・・ＳＳＸ入力、１２１・
・・直列人力並列出力回路、１２２・・・エンコーダ、
１２３・・・ビット制限回路、１２４・・・オーバーフ
ロー修正回路、１２５・・・マルチプレクサ、１２９・
・・バレルシフタ、１３０・・・ランチ回路、１３１・
・・加算回路、１３８・・・ランチ回路、１４０・・・
バッファ、２０１．２０２．２０３．２０４・・・フィ
ルタ、２０５．２０６・・・加算回路。

Claims (13)

【特許請求の範囲】
1. （１）入力された標本信号（ｘ）を記憶する記憶部（１
   ０）と、 一つの標本化周期の間に多数のコンボルーション積を計
   算して出力信号（ｒ）を生成する演算部（１１）と、 あらかじめ設定されたアルゴリズムによりフィルタ係数
   を調節する収束制御部（１２）とを備えたディジタルフ
   ィルタにおいて、 上記演算部はそれぞれの標本化周期の第一の部分でコン
   ボルーション積を計算する構成であり、上記収束制御部
   は、フィルタ係数の調節の少なくとも一部を、それぞれ
   の標本化周期の上記第一の部分に続く第二の部分で行う
   構成であることを特徴とするディジタルフィルタ。
2. （２）記憶部（１０）は、入力された標本信号（ｘ）を
   記憶する手段（３０）と、 フィルタ係数（ｈ）を記憶する手段（３３）とを含み、 演算部は、 上記標本信号（ｘ）と上記フィルタ係数（ｈ）とのコン
   ボルーション積を演算する手段（３５）と、この手段に
   より得られたコンボルーション積を積算して出力信号（
   ｒ）を形成する手段（１３６、３７、３８）とを含み、 収束制御部（１２）は、あらかじめ設定されたアルゴリ
   ズムにしたがいフィルタ係数に適応する更新信号を出力
   する手段を含む特許請求の範囲第（１）項に記載のディ
   ジタルフィルタ。
3. （３）記憶部（１０）は、 入力された標本信号（ｘ）の値を記憶する第一の部分（
   ３０）と、 適応し得るフィルタ係数（ｈ＿ａ）を記憶する第二の部
   分（３３の一部）と、 適応し得ないフィルタ係数（ｈ＿ｓ）の値を記憶する第
   三の部分（３３の一部）と を含む特許請求の範囲第（２）項に記載のディジタルフ
   ィルタ。
4. （４）記憶部は、第二の部分の記憶内容を第三の部分に
   転送する手段を含む特許請求の範囲第（３）項に記載の
   ディジタルフィルタ。
5. （５）演算部は、 標本信号（ｘ）の値と記憶部の第二の部分から読み出し
   たフィルタ係数（ｈ＿ａ）とのコンボルーション積を計
   算する手段（３５）と、 標本信号（ｘ）の値と記憶部の第三の部分から読み出し
   たフィルタ係数（ｈ＿ｓ）とのコンボルーション積を計
   算する手段（３５）と、 これらの手段により得られたコンボルーション積を積算
   して出力信号を生成する手段とを含む特許請求の範囲第
   （３）項または第（４）項に記載のディジタルフィルタ
   。
6. （６）記憶部、演算部および収束制御部は、バス回路を
   介して相互にデータ転送が可能な構成であり、そのバス
   回路の制御手段からのタイミング信号によりそれぞれの
   動作および相互の間のデータ転送を実行する構成である 特許請求の範囲第（２）項ないし第（６）項のいずれか
   に記載のディジタルフィルタ。
7. （７）記憶部（１０）は、制御手段（１８、２０）のク
   ロック信号により制御され、標本信号（ｘ）およびフィ
   ルタ係数（ｈ）をバス回路（１４、１５）上に多重化し
   て演算部（１１）に転送する構成である特許請求の範囲
   第（６）項に記載のディジタルフィルタ。
8. （８）収束制御部は、 フィルタ出力と所望の信号との誤差を示す誤差信号と、
   フィルタ係数の個数Ｗに等しい個数の最新の標本信号の
   うちの１個と、スケーリング因子とを乗算する手段と、 この手段により得られた値をフィルタ係数に加算してフ
   ィルタ係数の更新値を得る手段とを含み、演算部は、コ
   ンボルーション積の演算および積算を、ひとつの標本化
   周期の第一の部分で実行する構成であり、 上記収束制御部は、スケーリング因子、誤差信号力の導
   出、上記乗算する手段の演算および上記更新値を得る手
   段の演算を、上記標本化周期の前の標本化周期の第二の
   部分で実行する構成である特許請求の範囲第（２）項な
   いし第（７）項のいずれかに記載のディジタルフィルタ
   。
9. （９）演算部は、 それぞれの標本化周期に標本信号（ｘ）の二乗を計算す
   る手段（４１）と、 この手段により得られた二乗値（ｘ＾２）を所定の個数
   以上に積算する手段（４３）と、 この手段が蓄えた二乗値を収束制御部に出力する手段（
   ４５）と を含み、収束制御部は、 上記二乗値に基づいてスケーリング因子ｆ（２μ）を求
   める手段と、 フィルタ出力（ｒ）と所望の信号である参照信号（ｙ）
   との差により誤差信号（ｅ）を求める手段と、 現在のフィルタ係数（ｈ）のベクトル（Ｈ＿ｏ＿ｌ＿ｄ
   ）から更新されたフィルタ係数のベクトル（Ｈ＿ｎ＿ｅ
   ＿ｗ）を、 Ｈ＿ｎ＿ｅ＿ｗ＝Ｈ＿ｏ＿ｌ＿ｄ＋ｆ（２μ）・ｅ・ｘ
   の演算により求める係数ベクトル演算手段とを含む特許
   請求の範囲第（８）項に記載のディジタルフィルタ。
10. （１０）標本化周期は多数個Ｗのプロセスサイクルを含
    み、 スケーリング因子ｆ（２μ）を求める手段は、ｎ−１番
    目の標本化周期の第二の部分にその動作を実行する構成
    であり、 演算部は、プロセスサイクル毎にｎ番目の標本化周期に
    記憶部に記憶された標本信号ｘ＿ｎをその前に連続する
    標本化周期に入力されたｗ個の標本信号ｘ＿ｎ＿−＿１
    ないしｘ＿ｎ＿−＿ｗ＿−＿１に乗算する手段を含み、
    係数ベクトル演算手段は、プロセスサイクル毎に、上記
    乗算する手段により得られた値に基づいて個々のフィル
    タ係数を演算する構成である特許請求の範囲第（９）項
    に記載のディジタルフィルタ。
11. （１１）収束制御部は、量子化のステップサイズを適応
    させる手段を含む特許請求の範囲第（２）項ないし第（
    １０）項のいずれかに記載のディジタルフィルタ。
12. （１２）多段接続された特許請求の範囲第（１）項ない
    し第（１０）項のいずれかに記載のディジタルフィルタ
    。
13. （１３）入力された標本信号およびフィルタ係数を記憶
    する記憶部と、 ひとつの標本化周期の間に多数のコンボルーション積を
    計算して出力信号を生成する演算部と、あらかじめ設定
    されたアルゴリズムによりフィルタ係数を調節するため
    の更新信号を出力する収束制御部と、 上記記憶部と上記演算部と上記収束制御部との間で相互
    にデータ転送を行うためのバス回路と、上記記憶部と上
    記演算部と上記収束制御部との動作の制御および相互の
    間のデータ転送を行うためのタイミング信号を出力する
    制御手段とを備えたディジタルフィルタ。