JP3019368B2 - アナログデジタル混在回路のシミュレーション方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアナログディジタル混在回路のシミュレーシ
ョン方法に関する。

〔従来の技術〕

従来、アナログ電子回路のシミュレーション方法は、
一般的に回路中の各素子の値と接続関数から節点電位に
対する回路方程式を作成し、これをガウス消去法,LU分
解等の手法で解き、節点電位を求めることにより行なわ
れている。また、実用的には、非線型回路に対する解析
が必須であるため、この過程をNewton−Raphson法によ
り反復収束するまで計算を行なっている。さらに、回路
の動特性をシミュレーションするには、回路中のキャパ
シタ，インダクタを時間刻み毎に変化する電流源，電圧
源で置換え、この時間刻み単位で上位の非線型回路計算
過程を繰返すのが一般的である。このとき、時間刻みは
誤差あるいはNewton−Raphson反復の回数により各時刻
毎に決められるのが通常である。

一方、デジタル回路のシミュレーションは、通常イベ
ントドリブン法と呼ばれる方法により行なわれる。この
方法における回路素子は信号の伝搬経路に沿って評価さ
れる。ある時刻で入力にイベントの発生した回路ブロッ
クは、出力の演算が行われるとともに、この出力の変化
によって生じるイベントの時刻をイベントテーブルに登
録する。このような方法で回路中で変化のおこる部分と
変化のおこる時刻についてのみ計算を行なうため、前述
のアナログ回路のシミュレーションに比して約２桁の高
速化が可能になっている。

更に、アナログデジタル混在回路のシミュレーション
は、通常上述したこれら２種のシミュレーション方法を
結合して行なうのが一般的である。

〔発明が解決しようとする課題〕

上述したアナログディジタル混在シミュレーション方
法は、シミュレーションのスループットがアナログ部の
シミュレーション時間によって左右されるため、デジタ
ル部の高速なイベントドリブン方式の特徴が生かされな
いこと、アナログデジタルそれぞれのシミュレーション
が別個のプログラムで行なわれ且つ全体としてうまく動
作させるための調停機構が介在するため、いずれのシミ
ュレーションに対してもオーバヘッドが発生すること、
さらにアナログ部のシミュレーションは通常高精度を目
標に作られており時間刻みの間隔を自分でコントロール
するなど必要以上の精度を得るための余分な計算時間を
必要とすること等数々の欠点を有している。

本発明の目的は、かかるアナログ部のシミュレーショ
ン時間の短縮や計算コストの低減等を実現することので
きるアナログデジタル混在回路のシミュレーション方法
を提供することにある。

〔課題を解決するための手段〕

本発明のアナログデジタル混在回路のシミュレーショ
ン方法は、Ｓ関数で記述されたアナログ回路部の伝達関
数をシミュレーション精度に応じた周期をもつサンプリ
ング周期によるＺ関数に変換する変換部と、変換された
前記Ｚ関数から加算器，乗算器，遅延回路を用いてＺ関
数に対応するデジタル回路網を合成する合成回路網と、
前記合成回路網および残りのデジタル回路を結合する結
合部と、前記結合部により結合された結果を入力して論
理シミュレーションを行なう論理シミュレーションとを
有して構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の概略処理を説明するためのフロー図
である。

第１図に示すように、本発明はアナログデジタル混在
回路のアナログ回路情報を読み取るステップS1と、この
読み取ったＳ関数情報をＺ関数に変換するステップS2
と、このＺ関数よりデジタル回路を合成する回路網合成
ステップS3と、合成デジタル回路および残りのデジタル
回路を結合する結合ステップS4と、この結合結果を入力
し論理シミュレーションを行なうシミュレーションステ
ップS5とを含んでいる。

以下は、それぞれステップ別に図を参照して説明す
る。

まず、回路情報読み取りステップS1については、シミ
ュレーションを行なう対象となる回路情報を読み取るス
テップである。このとき、デジタル回路部については通
常の論理シミュレーションにおいて用いられる回路接続
情報の記述法を用いることができ、アナログ部について
はＳ関数で表わされる伝達関数を用いるものとする。

第２図は本発明の一実施例を説明するためのアナログ
デジタル混合入力回路図である。

第２図に示すように、AD混在入力回路１はアナログ演
算増幅器による入力バッファ２と、4bit ADコンバータ
４と、DI0〜DI3からのデータを入力するデータ入力レジ
スタ５と、全加算器群６〜９とを含み、アナログデジタ
ル混在回路のシミュレーションにあたり、アナログ信号
源３の入力電圧Ainと２進データ入力DI3〜DI0の加算を
行ない、その加算結果をデータ出力DO3〜DO0およびオー
バーフロウ（Overfrou）端子に出力する機能を有してい
る。この入力回路１におけるアナログ演算増幅器からな
る入力バッファ２は、 Ｓ関数で表わされる伝達関数を有するものである。ここ
で、Ａは使用するアナログ演算増幅器の直流増幅率、|P
₁|は第１の極周波数を示すものとする。

次に、かかる入力回路の情報を読みとった後、Ｓ関数
をＺ関数に変換する変換ステップS2を第３図（ａ）〜
（ｃ）を参照して説明する。

第３図（ａ）〜（ｃ）はそれぞれ第１図におけるSZ変
換を説明するための関数変換図である。

第３図（ａ）に示すように、この変換例は入力回路１
におけるSZ変換の一例であり、一般にインパルス不変法
と言われる変換を示す。このSZ変換により、Ｓ平面上の
巾Ｔπ/Tの帯がＺ平面全体に写像される。すなわちＳ平
面の帯の左半分がＺ平面上の単位円内部に、また虚軸 が単位円周にそれぞれ写像される。この変換を用いた場
合、異名現象が発生するため、シミュレーションを行な
おうとするアナログ部のＳ関数が帯域制限されているこ
と、あるいは異名現象により生ずる周波数応答の実際の
値からのずれが実用上十分小さくなるようにＺ変換を行
なう際の標本化周期Ｔを定める必要があること等の条件
がある。このような条件が満たされた場合、このSZ変換
によって得られたデジタルシステムのインパルス応答
は、アナログ原回路と同一になると言う利点がある。こ
の変換を上述したＳ関数すなわち に施すと、得られるシステム関数Ｈ（Ｚ）は部分分数展
開を通じて となる。

また、第３図（ｂ）に示すように、この変換はSZ変換
の他の例であり、従来のアナログ回路のシミュレーショ
ンで用いられていた微分方程式の後退差分近似と数学的
に同等な変換である。この場合のシステム関数は変換の
単純な置換、 となる。このシステム関数Ｈ（Ｚ）がアナログのＳ関数
を十分な精度で近似するには、第３図（ｂ）から判るよ
うに、Ｔを十分小さくしてＺ＝１の近辺に解析しようと
する周波数範囲を持って来る必要がある。

更に、第３図（ｃ）に示すように、この変換はSZ変換
の更に別の例であり、双一次変換として知られている。
このシステム関数Ｈ（Ｚ）は、 の置換によって次のように与えられる。

この変換では、前述した第３図（ａ）に示す例のよう
に異名現象が発生せず、また第３図（ｂ）に示す例のよ
うにナイキスト周波数に比し十分短い標本周期を用いる
必要がない等、計算時間を低減できる利点がある。逆
に、この場合の欠点としては、この変換の結果、周波数
軸に歪が発生することがあげられる。これを補償するた
めに、 の変換があらかじめ行なわれる。また、この歪によるイ
ンパルス応答はアナログの伝達関数と異なるものになる
が、標本化周期を短かくすることにより、アナログの特
性に近づけることができる。

次に、第１図における回路網合成ステップS3について
説明する。

この合成ステップS3は、前述の方法により変換された
Ｚ関数によるシステム関数から乗算器，加算器および遅
延回路を用いてデジタル回路を合成する部分であり、以
下第４図（ａ），（ｂ）を参照する。

第４図（ａ），（ｂ）はそれぞれ第１図におけるＺ関
数からの回路合成を説明するための回路網合成図であ
る。

第４図（ａ）に示すように、この回路はシステム関数 で表わされることが知られている。二つの回路ブロック
10,11は遅延回路としてのレジスタ12と、加算器13と、
乗算器14と有する。また、前述したシステム関数Ｈ
（Ｚ）の分子は第１の回路ブロック10に相当し、分母は
第２の回路ブロック11に相当する。いずれもシステム関
数Ｈ（ｚ）の形から機械的に単純な手順で生成できる。

また、第４図（ｂ）に示すように、この回路合成部は
遅延レジスタ12の数を第４図（ａ）に示す例より減少で
きるという利点がある。かかる回路の合成の手順は前例
同様自明であるので省略するが、これら実施例で用いら
れるレジスタ等は有限語長を有する。この語長はシミュ
レーションに必要とされる精度に基づき決定される。本
実施例のようにアナログ部が4bit A/Dコンバータで量
子化されるようなシステムでは、長い語長は不要であ
り、例えば8bit程度を用いることができる。また、精度
を要求される場合には、浮動小数点レジスタ，乗算器，
加算器を用いた回路とすることもできる。

続いて、第１図における合成回路と原回路のデジタル
部（すなわち、残りのデジタル回路）の結合ステップS4
について説明する。

前述したシステム関数Ｈ（Ｚ）から合成されたデジタ
ル回路と、第２図に示す入力回路のデジタル部との間は
ADコンバータによって接続されているが、この結合部は
単なるレジスタに置き換える。また、シミュレーション
に用いられるアナログ信号源３はＺ変換における標本化
周期Ｔごとに前述の有限語長の整列を出力するワードジ
ェネレータとして表現する。

第５図は第２図に示す入力回路を第３図（ａ）の変換
および第４図（ｂ）の合成手法を適用して得られた回路
図である。

第５図に示すように、この回路は8bitデジタル回路と
して合成し、残りのデジタル部と結合した結果を示し、
全加算器15〜22と、第1,第２の乗算器23,24と、遅延レ
ジスタ25と、置換レジスタ26と、全加算器27〜30と、レ
ジスタ31と、ワードジェネレータ23とを有する。これら
の回路は必要な精度を得るために十分高速な標本化周期
Ｔを発生するクロック発生器33によって動作する。この
結合部において、ADコンバータ４を置換したレジスタ26
はADコンバータ４の標本化クロックでデータを保持す
る。また、シミュレーションに必要な入力アナログ信号
はワードジェネレータ32から供給される。

本回路はこのまま通常の論理シミュレータの入力とし
て用いることができる。また、ワードジェネレータ32は
論理シミュレータに与える入力ベクタとして定義するこ
とも可能である。更に、デジタル部との結合部の他の例
としては、Ｚ関数から合成された第４図（ａ），（ｂ）
に示す回路を機能記述言語による記述に変換し、論理シ
ミュレーションに与える方法もある。この方法では乗算
器等のハードウェアの回路記述が不要となり、手順がよ
り簡略化される。

最後に、第１図における論理シミュレーションステッ
プS5について説明する。

この論理シミュレーションでは、上述した回路記述ま
たは機能記述と、回路記述との両方を入力とする。例え
ば、イベントドリブンの手法を用い、通常のデジタル回
路として高速にシミュレーションを行ない結果を得るこ
とができる。

〔発明の効果〕

以上説明したように、本発明のアナログデジタル混在
回路のシミュレーション方法は、アナログ部分のＳ関数
表示伝達関数をシミュレーション精度に応じた周期を持
つサンプリング周期によるＺ関数に変換し、変換された
Ｚ関数から加算器，乗算器，遅延回路を用いてＺ関数に
対応するデジタル回路網を合成し、これを残りのデジタ
ル部に結合して論理シミュレータの入力とすることによ
り、イベントドリブン等の高速な論理シミュレーション
手法を生かしてアナログデジタル混在回路のシミュレー
ションを行い、計算コストの低減およびアナログ部分の
シミュレーション時間の短縮等の実行時間の短縮、更に
は大規模回路への適用を実現できるという効果がある。

【図面の簡単な説明】

第１図は本発明の概略処理を説明するためのフロー図、
第２図は本発明の一実施例を説明するためのAD混在入力
回路図、第３図（ａ）〜（ｃ）はそれぞれ第１図におけ
るSZ変換を説明するための関数変換図、第４図（ａ），
（ｂ）はそれぞれ第１図におけるＺ関数からの回路合成
を説明するための回路網合成図、第５図は第２図に示す
AD混在入力回路に第３図（ａ）および第４図（ｂ）を適
用して得られた回路図である。 １……アナログデジタル（AD）混在入力回路、２……入
力バッファ、３……アナログ信号源、４……４ビットAD
変換部、５……レジスタ、６〜９……全加算器、10,11
……ブロック、12……レジスタ、13……加算器、14……
乗算器、15〜22……加算器、23,24……乗算器、25……
遅延レジスタ、26……置換レジスタ、27〜30……全加算
器、31……レジスタ、32……ワード・ジェネレータ、33
……ブロック配線器。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】Ｓ関数で記述されたアナログ回路部の伝達
   関数をシミュレーション精度に応じた周期をもつサンプ
   リング周期によるＺ関数に変換する変換部と、変換され
   た前記Ｚ関数から加算器，乗算器，遅延回路を用いてＺ
   関数に対応するデジタル回路網を合成する合成回路網
   と、前記合成回路網および残りのデジタル回路を結合す
   る結合部と、前記結合部により結合された結果を入力し
   て論理シミュレーションを行なう論理シミュレータとを
   有することを特徴とするアナログデジタル混在回路のシ
   ミュレーション方法。