CN114650056A - 生成sar搜索的输入延迟调整以校准多通道交替式adc的时间相位失配的矩阵处理器 - Google Patents

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Abstract

一种具有添加到每个ADC的输入采样时钟中的可变延迟的N‑通道交替式模数转换器(ADC)。在校准期间，这些可变延迟均由逐次逼近寄存器(SAR)进行编程，以便使通道之间的时间相位失配最小化。在每个通道中，对ADC输出进行滤波，并且乘积导数相关器生成两个相邻ADC通道相关性的乘积导数因子。矩阵处理器将来自乘积导数相关器的乘积导数因子排列成矩阵，将该矩阵乘以相关矩阵。相关矩阵是由N×N移位矩阵生成的常数。矩阵处理器输出符号位向量。符号位向量中的每个位确定何时设置或清除测试的SAR位，以调整通道的可变延迟。在所有N个通道中，采样时钟和时间相位失配可以被减小到一个LSB。

Description

生成SAR搜索的输入延迟调整以校准多通道交替式ADC的时间 相位失配的矩阵处理器
相关申请
本发明是2021年11月18日申请的美国序列号17455471“Calibration of TimingSkews in a Multi-Channel Interleaved Analog-to-Digital Converter(ADC)by Auto-Correlation of Muxed-Together Channels in Binary Output Tree”的部分延续案(CIP)。
技术领域
本发明涉及模数转换器(ADC)，并且更特别地，涉及交替式ADC的校准。
背景技术
模数转换器(ADC)被广泛地用于将模拟信号转换为数字值。多位ADC具有高的分辨率，并且可通过校准来提高它的精度。可通过两个ADC的交替来实现更高的采样率，其中每个ADC按采样率的一半工作。
图1示出了现有技术的交替式ADC。ADC 10和ADC 12交错，其中当时钟CLK闭合开关20时，ADC 10对模拟输入AIN进行采样，并且当反相时钟CLKB闭合开关22时，ADC 12对模拟输入AIN进行采样。当CLK为高时，在ADC 10有足够的时间来进行采样、保持AIN并将它转换为数字值时，多路复用器(MUX)18从ADC 10中选择数字输出Y1。当CLK为低时，到MUX18的数字输出DOUT为Y2。因此，ADC 10、12中的每个ADC都可按最终输出DOUT的数据速率的一半工作。
图2是模拟采样和时钟偏差的曲线图。将AIN采样到ADC 10中以便在CLK的下降沿上生成Y1[K-1]和Y1[K]，而将AIN采样到ADC 12中以便在CLKB的下降沿上生成Y2[K-1]和Y2[K]，其中K是样本或时间-索引编号。AIN的采样时间或周期为Ts。理想情况下，在CLK中没有时钟偏差，并且所有样本间隔Ts。然而，CLK可能没有刚好是周期2*Ts的50％的脉冲宽度，从而引入采样脉冲-宽度不匹配和非线性。通道Y2的采样可能相对于通道Y1的采样延迟Ts+ΔT/2，而通道Y1的采样可能相对于通道Y2的采样延迟Ts-ΔT/2。理想情况下，ΔT＝0，在采样上没有不匹配。然而，实际上，ΔT是有限的。可取的是对于多于2个通道将ΔT减小到可接受的最低水平。
ADC 10、12和开关20、22可能不完全匹配，从而在这两个通道Y1、Y2中引入有限的带宽不匹配。因此，采样-脉冲不匹配和ADC分量不匹配都可能导致非线性。
图3是现有技术的交替式ADC的频谱中的杂波的曲线图。采样脉冲-宽度不匹配和部件间的不匹配可能引入非线性或误差，从而引起杂波302。这些杂波可能出现在Fs/N的整数倍K*Fs/N±F处，其中K是整数，Fs是采样频率(周期Ts＝1/Fs)，并且N是交替通道的数量。这些杂波是不被期望的，因为它们可能会限制高速ADC的动态范围，并且与模拟输入信号的幅度和频率成比例。
需要的是高度交替的ADC，它至少有3个ADC通道交替在一起，以便以更高的采样率工作。可取的是对每个通道输入引入一个可变的、可编程的延迟，以修正由于这3个或更多个交替在一起的通道中的采样脉冲-宽度、时钟和部件不匹配引起的时间相位失配。需要一种校准方法来测试这些延迟的各种值，以便对这些延迟进行编程，从而使这些通道中的偏差最小化。需要快速前景校准方法和背景校准方法来调整逐渐的温度偏差。
附图说明
图1示出了现有技术的交替式ADC。
图2是模拟采样和时钟偏差的曲线图。
图3是现有技术的交替式ADC的频谱中的杂波的曲线图。
图4是具有乘积导数相关器和矩阵处理器以用于校准可编程输入延迟的4-通道交替式ADC的框图。
图5是具有二进制加权电容的SAR延迟元件的图。
图6是具有用于驱动矩阵处理器以校准可编程输入延迟的乘积导数相关器的细节的3-通道交替式ADC的框图。
图7A-7B是N个交替的ADC通道的前景校准的流程图。
图8是通过乘积导数相关器和矩阵处理对通道输入延迟进行校准的交替式ADC的，减少了频谱中的杂波的曲线图。
图9示出了触发交替式ADC的背景校准的后端处理器。
图10A-10B示出了背景校准过程的流程图。
图11示出了用乘积导数相关器和矩阵处理器校准的，具有非二进制数量的通道的交替式ADC。
图12示出了用乘积导数相关器和矩阵处理器校准的，具有非二进制奇数数量的通道交替式ADC。
图13示出了交替式ADC的模型。
具体实施方式
本发明涉及交替式ADC校准中的改进。介绍以下描述是为了使得本领域技术人员能够制作和使用如在特定应用及其要求的上下文中所提供的本发明。对优选实施例的各种修改将对于本领域技术人员显而易见，并且在本文中定义的一般原则可应用于其它实施例。因此，不希望将本发明局限于示出和描述的特定实施例，而是将赋予其与本文中公开的原理和新颖特征一致的最广泛范围。
图4是具有乘积导数相关器和矩阵处理器以用于校准可编程输入延迟的4-通道交替式ADC的框图。通过模拟缓冲器30缓冲模拟输入AIN，并通过开关20、22、23、24将其采样到ADC 10、12、13、14中，这些ADC 10、12、13、14分别生成数字值D1、D2、D3、D4。多路复用器(MUX)64交替地选择D1、D2、D3、D4以生成最终的数据输出DOUT。最终的MUX 64以时钟TSX4工作，时钟TSX4具有采样时钟TS1的频率的4倍。
采样时钟TS1、TS2、TS3、TS4可以是四相时钟，它们全都以相同的频率工作，但是具有0、90、180和270度的相移。采样时钟TS1、TS2、TS3、TS4延迟可变的延迟以生成时钟T1、T2、T3、T4，这些时钟T1、T2、T3、T4分别控制开关20、22、23、24，这些开关20、22、23、24将AIN采样到ADC 10、12、13、14，这些ADC 10、12、13、14生成相位为0、90、180和270度的通道数字输出D1、D2、D3、D4。在校准过程中用存储在逐次逼近寄存器(SAR)中的数字值来对这些可变延迟进行编程，这些数字值控制二进制加权电容延迟元件的启用和禁用。校准使用逐次逼近法，它首先测试较大的最高有效位(MSB)电容，然后依次测试较小的电容，直到测试完最低有效位(LSB)电容为止。
SAR延迟元件40使采样时钟TS1延迟以便对开关20生成T1，而SAR延迟元件42、43、44使采样时钟TS2、TS3、TS4延迟以分别对开关22、23、24生成T2、T3、T4。通过调整编程到SAR延迟元件40、42、43、44中的延迟值，可补偿通道D1、D2、D3、D4之间的时间相位失配，并使其在SAR延迟元件40、42、43、44中的1个LSB电容的延迟内匹配。
有限脉冲响应(FIR)滤波器17对来自ADC 10、12、13、14的数字输出D1、D2、D3、D4进行滤波，以便生成经过滤波的数字值Y1、Y2、Y3、Y4。FIR滤波器17可充当低通或带通滤波器以用于校准。
乘积导数相关器52接收滤波后的数字值Y1、Y2、Y3、Y4，并生成乘积导数因子F1、F2、F3、F4。乘积导数因子F2是当前通道的滤波后数字值Y2与相邻通道Y1、Y3的函数。一般来说，通道X的乘积导数因子F(X)具有输入Y(X)、Y(X-1)和Y(X+1)，其中X-1和X+1对N取模，其中N是交替的通道的数量。每个乘积导数相关器52生成当前通道相对于两个相邻通道的相关因子。乘积导数相关器52可以是中点相关器，例如如图6所述的逻辑电路实例。
矩阵处理器50从乘积导数相关器52接收乘积导数因子F1、F2、F3、F4，并从F1、F2、F3、F4形成矩阵，将该矩阵乘以相关矩阵以生成符号位。相关矩阵是常数矩阵，相对于固定的通道数N而固定。
在校准过程中，SAR延迟元件40中的延迟是固定的，并且充当其它N-1个通道的计时参考。因此，通道1的符号位不是由矩阵处理器50生成的。
对于恒定或缓慢移动的模拟输入AIN，所有通道都应当生成相同的滤波后数字值Y1、Y2、Y3、Y4。通道中的这些值的差异可指示偏差或时间差。
乘积导数因子F1、F2、F3、F4各自指示一个通道和它的两个相邻通道之间的数字值或时间差。通过矩阵处理器50将这些时间差与所有其它时间差进行组合以生成符号位。符号位指示哪些通道具有较大的延迟以及哪些通道具有较小的延迟。
校准器55在逐次逼近序列期间使用这些符号位来决定何时保持在SAR延迟元件42、43、44中设置的测试位以及当接连测试到较小的比特位置时何时重置该测试位。
图5是具有二进制加权电容的SAR延迟元件的图。SAR延迟元件40具有用于使输入采样时钟TS1反转以驱动延迟节点D的输入逆变器92以及用于驱动通道1的本地采样时钟T1的输出逆变器94。
一系列二进制加权电容110、108、106、104、...102的电容值或权重是C1电容102的最小电容值C的64、32、16、8、4、2和1倍。所有二进制加权电容110、108、106、104、…102的一个端子连接到逆变器92、94之间的延迟节点D，而其另一个端子通过使能晶体管120、118、116、114、...112连接到地。SAR寄存器130中的位驱动启用晶体管120、118、116、114、...112的栅极。当SAR寄存器130中的位为高时，接通使能晶体管，由此将电容的下端子接地，启用电容并增加电容，并使延迟节点D延迟。
例如，写入到SAR寄存器130中的值1010000启用晶体管120、116和电容110、106，从而使延迟节点D上的电容增加64C+16C或80C。MSB电容110增加64C延迟，而电容106增加16C延迟。其它SAR延迟元件42、43、44以类似的方式工作，并且它们各自可以用不同的SAR延迟值进行编程控制。
图6是具有用于驱动矩阵处理器以校准可编程输入延迟的乘积导数相关器的细节的3-通道交替式ADC的框图。在这个简化的3-通道ADC中，只有三个ADC 10、12、13、三个采样开关20、22、23、三个SAR延迟元件40、42、43以及到MUX64的三个输入D1、D2、D3，其中MUX64以时钟TSX3工作。
三个FIR滤波器17生成经过滤波的数字值Y1、Y2、Y3，这些滤波后的数字值分别输入到通道1、2、3的乘积导数相关器52-1、52-2和52-3，这些乘积导数相关器52-1、52-2和52-3分别生成乘积导数因子F1、F2、F3。
通道2的乘积导数相关器52-2具有在输入到乘法器142之前延迟了样本延迟11的Y2，在乘法器142中将它与来自加法器140的和相乘，即，延迟了样本延迟148的Y3减去延迟了样本延迟146的Y1。然后，平均器(AVE)54计算M个模拟输入样本的平均值，以生成乘积导数因子F2。乘积导数相关器52-2生成以下函数：
F2＝Average{Y2[n-1]*(Y3[n-1]-Y1[n-1])}
其中，n是从1到N的样本编号，并且平均值是N个样本上的平均值。F2是当前通道Y2与它的相邻通道Y1、Y3的平均相关性。F2是乘积导数相关因子。
一般来说，对于N-通道交替式ADC中的任意通道X，存在：
F(X)＝Average{Y(X)[n-1]*(Y(X+1)[n-1]-Y(X-1)[n-1])}
其中，X+1和X-1执行对N取模，以使得通道1具有到延迟样本146的Y(X-1)＝Y(N)＝Y3输入，样本延迟146在乘积导数相关器52-1中延迟2个样本(Z-2)，而最后一个通道3具有直接到加法器140的Y(X+1)＝Y(1)＝Y1输入，从而在乘积导数相关器52-3中绕过样本延迟148。当模卷绕(wrapping)时，样本编号也增加或减小1。
第一个通道(X＝1)乘积导数相关器52-1生成：
F(1)＝Average{Y(1)[n-1]*(Y(2)[n-1]-Y(N)[n-2])}
因为X-1模N卷绕回到N，最后一个通道。
最后一个通道(X＝N)乘积导数相关器52-3生成：
F(N)＝Average{Y(N)[n-1]*(Y(1)[n]-Y(N-1)[n-1])}
因为X+1模N往前卷绕到通道1。
将乘积导数因子F1、F2、F3、F4组合并排列成矩阵F：
Figure BDA0003583279400000071
相关矩阵基于移位矩阵C，移位矩阵C是具有N行和N列的方形N×N矩阵：
Figure BDA0003583279400000081
相关矩阵是C的转置CT除以C的转置CT和C的乘积或：
Figure BDA0003583279400000082
备选地，可将(CT*C)的逆矩阵INV乘以CT。
矩阵处理器50通过将矩阵F乘以相关矩阵来生成通道2到N的符号位：
Figure BDA0003583279400000083
由于移位矩阵C是只取决于N的常数，所以由乘积导数因子[F1,F2,F3,…FN]得到的相邻通道相关性是一个变量，将该变量乘以一个常数以生成符号位。符号位sign(2)、sign(3)、...sign(N)形成一维矩阵或向量，并且可将它们从垂直的1×N矩阵转置为水平的N×1矩阵以更易处理或数据存储。
在校准开始时，SAR延迟元件40设置有诸如中点值10000...0的固定延迟值，而SAR延迟元件42、43具有在SAR进程期间由校准器55设置和清零的位。当由矩阵处理器50生成的符号位sign(2)为高时，校准器55将SAR延迟元件42中的位设置为高，但是当符号位sign(2)为低时，校准器55将SAR延迟元件42中的位清零为低。同样地，当由矩阵处理器50生成的符号位sign(3)为高时，校准器55将SAR延迟元件43中的位设置为高，但是当符号位sign(3)为低时，校准器55将SAR延迟元件43中的位清零为低。
图7A-7B是N个交替的ADC通道的前景校准的流程图。该过程可用于在最初校准图4的4-路交替式ADC、图6的3-路交替式ADC、图11的6-路交替式ADC、图12的7-路交替式ADC、或任何任意的N-路交替式ADC，其中N是至少3的整数。
将所有SAR延迟元件40、42、43、44中的所有位清零以便对于初始化任意通道J，SAR(J)(步骤202)。将第一个通道的SAR延迟元件40SAR(1)设置为中点值1000…0(步骤204)。第一个通道充当与其它通道的相关性的固定计时参考，因此SAR(1)对于前景校准的其余部分保持固定。其它通道的SAR(J)中的位在校准期间设置为高或清零。
将SAR延迟元件42、43、44SAR(J)中的当前比特位置Q(bit-position Q)设置为可变延迟或可变电容(CAP)的MSB(步骤206)。在剩余N-1个通道中的每个通道的SAR(J＝2..N)中的MSB比特Q＝MSB设置为高(步骤208)。
在图7B中，乘积导数相关器52生成乘积导数因子F1、F2、F3、F4、…FN，这些乘积导数因子F1、F2、F3、F4、...FN各自是M个样本上的相对于相邻通道的平均相关性(步骤210)。矩阵处理器50将乘积导数因子F1、F2、F3、F4、…FN排列成矩阵F，并将它乘以相关矩阵CT/(CT*C)(步骤212)。来自矩阵处理器50的结果是符号向量sign(2...N)。该符号向量对于通道2到N中的每个通道具有一个符号位。每个符号位指示该通道相对于第一个通道的相关的延迟差的符号。
当通道X的符号位为1时(步骤214)，则校准器55使该通道的SAR(Q)保持为高。在SAR延迟元件42、43、44中增加的延迟都不够大。SAR(Q)是SAR延迟元件42、43、44中的比特位置(bit-position)Q对应的比特。
当通道X的符号位是0时(步骤216)，则校准器55将该通道的SAR(Q)清零为0。在SAR延迟元件42、43、44中增加的延迟过大。
当Q尚未到达LSB时(步骤222)，则将Q递减(步骤224)，并设置SAR延迟元件42、43、44中的下一个有效位Q(步骤218)。接下来在步骤210中，乘积导数相关器52使用在步骤218中由校准器55设置的SAR延迟元件42、43、44中的新延迟值来生成乘积导数因子F1、F2、F3、F4、…Fn的新值。矩阵处理器50生成新的符号位(步骤212)，并且校准器55将具有零符号位的任何位清零(步骤216)。
在步骤210-224中，对邻接较小的Q比特位置和较小的附加电容重复该过程，直到Q到达LSB(步骤222)为止，此时校准结束。
图8是具有通过乘积导数相关器和矩阵处理校准的通道输入延迟的交替式ADC的，减少了杂波的频谱的曲线图。通过图7A-7B的校准流程调整如图4所示的交替式ADC中的SAR延迟元件40、42、43、44中的可编程延迟，补偿了引入非线性或误差的采样脉冲-宽度不匹配和部件不匹配。这种校准降低了杂波302的幅度。这些杂波仍然出现在Fs/N的整数倍K*Fs/N±Fin处，其中Fs是采样频率(周期Ts＝1/Fs)，并且N是交替在一起的通道的数量。然而，与图3的现有技术的杂波302相比，杂波303的幅度有所降低。
图9示出了触发交替式ADC的背景校准的后端处理器。诸如图7A-7B所示的前景校准可在上电、初始化或复位时触发。该前景校准使用乘积导数相关器和矩阵处理器以及校准器55来执行逐次逼近搜索，由此将延迟值加载到交替式ADC 730中的SAR延迟寄存器744中，从而补偿交替式ADC 730的ADC通道中的时间相位失配。
温度和电压状况可能会随时间漂移。开关、延迟、ADC和其它组件及其误差可能与温度和电压相关。交替式ADC 730中的电路对温度和电压敏感。随着时间的推移，当系统升温或环境发生变化时，温度和供电电压的变化可能会导致交替式ADC 730中的时间相位失配增大。随着状况漂移，可能需要更新校准的延迟，以补偿这种漂移。可周期性地触发背景校准以补偿这些漂移。
下游装置732可以是基带调制解调器、数字信号处理器(DSP)、现场可编程逻辑阵列(FPGA)或使用来自交替式ADC 730的数字输出DOUT的其它装置。下游装置732可包括用于检测温度、电压或其它条件何时发生变化的逻辑，并触发交替式ADC 730执行背景校准。下游装置732可具有计时器，并在一定时间周期之后(如每小时或每天)触发背景校准。下游装置732可检测空闲时间或模拟输入AIN具有合适的信号强度和频率以进行校准的时间。也可启用与交替式ADC 730集成的模式生成逻辑以生成适合用于校准的模拟输入AIN信号。
图10A-10B是背景校准过程的流程图。在前景校准完成之后执行背景校准，并将校准的延迟加载到所有SAR延迟元件40、42、43、44、…SAR(J)中并进行再利用(步骤252)。
乘积导数相关器52生成乘积导数因子F1、F2、F3、F4、…FN，这些乘积导数因子F1、F2、F3、F4、…FN均是M个样本上的相对于相邻通道的平均相关性(步骤260)。矩阵处理器50将乘积导数因子F1、F2、F3、F4、…FN排列成矩阵F，并将它乘以相关矩阵CT/(CT*C)(步骤262)。来自矩阵处理器50的结果是符号向量sign(2...N)。该符号向量对于通道2到N中的每个通道都具有一个符号位。
当通道X的符号位为1时(步骤254)，则校准器55在该通道X的SAR延迟元件42、43、44中的延迟值上加一个LSB。在SAR延迟元件42、43、44中增加的延迟不够大。
当通道X的符号位为0时(步骤256)，则校准器55从该通道的SAR延迟值SAR(X)中减去一个LSB。在SAR延迟元件42、43、44中增加的延迟过大。
在图10B中，将符号向量sign(2..N)存储为旧的符号向量old_sign(2..N)(步骤258)。乘积导数相关器52再次生成乘积导数因子F1、F2、F3、F4、…FN，它们均是M个样本上的相对于相邻通道的平均相关性(步骤270)。矩阵处理器50再次将乘积导数因子F1、F2、F3、F4、…FN排列成矩阵F，并将它乘以相关矩阵CT/(CT*C)(步骤272)。来自矩阵处理器50的结果是新的符号向量sign(2...N)。
当通道X的符号位发生改变以使得sign(X)不等于old_sign(X)时(步骤274)，则通过诸如减去一个LSB或增加一个LSB或通过在最后一个循环之前在SAR(X)中重新加载之前的值来移除在步骤254中增加或在步骤256中减去的LSB。当符号位发生改变时，将该通道X的翻转指示符递增。
当尚未到达翻转极限时(步骤276)，则另一个循环开始。当通道X的符号位为1并且旧的符号位old_sign(X)也为1时(步骤264)，则校准器55在该通道X的SAR延迟元件42、43、44中的延迟值上加一个LSB。
当通道X的符号位为0并且旧的符号位old_sign(X)也为0时(步骤266)，则校准器55从该通道的SAR延迟值SAR(X)中减去一个LSB。然后，重复步骤258、270、272、274。
当到达翻转极限时(步骤276)，背景校准过程结束。翻转极限可以是每个通道在最后几个FL循环中的每个FL循环中都已翻转或者可能要求大多数通道在最后几个FL循环中的每个FL循环中都已翻转或到某个其它终点条件时。例如，FL可以是20。当到达终点时，每个循环迭代在每个通道的SAR中依次添加和移除LSB，这表明，已经达到稳态并且进一步的迭代不会导致更好的偏差匹配。可将翻转极限FL设置为小至1或者更大的值，以获得更好的鲁棒性。
当需要较大的延迟变化以更快地收敛于校准结果时，利用MSB来进行前景校准。然而，之所以利用LSB来进行背景校准是因为，预期漂移不会很大，因此较慢的调整对于背景校准更可取。
图11示出了用乘积导数相关器和矩阵处理器配合和校准的非二进制数量通道的ADC。尽管二进制数量的通道非常有效，但是也可能存在非二进制数量的ADC通道N。例如，可能有N＝6个ADC通道，它们从FIR滤波器17生成经过滤波的输出Y1、Y2、Y3、…Y6。开关20-26将模拟输入采样到ADC 10-16，它们经过FIR滤波器17滤波并驱动六个乘积导数相关器52。六个乘积导数相关器52生成乘积导数因子F1、F2、F3、F4、F5、F5、F6，这些乘积导数因子F1、F2、F3、F4、F5、F5、F6形成矩阵，在矩阵处理器50中将该矩阵乘以相关矩阵以生成用于控制校准器55调整SAR延迟元件40中的延迟值的符号位向量sign(2..6)。
对于N＝6个通道，F为：
Figure BDA0003583279400000131
相关矩阵为CT/(CT*C)，其中C为：
Figure BDA0003583279400000132
可根据需要替换成N的其它非二进制偶数值并对系统进行调整。
图12示出了用乘积导数相关器和矩阵处理器配合和校准的非二进制奇数数量的ADC。在该备选方案中，有奇数数量N＝7个ADC通道，它们生成经过滤波的输出Y1、Y2、Y3、…Y7。开关20-27将模拟输入采样到ADC 10-16、19中，它们经过FIR滤波器17滤波并驱动七个乘积导数相关器52。
七个乘积导数相关器52生成乘积导数因子F1、F2、F3、F4、F5、F5、F6、F7，它们形成矩阵，在矩阵处理器50中将该矩阵乘以相关矩阵以生成用于控制校准器55调整SAR延迟元件40中的延迟值的符号位向量sign(2..7)。
对于N＝7个通道，F为：
Figure BDA0003583279400000141
相关矩阵为CT/(CT*C)，其中C为：
Figure BDA0003583279400000142
可根据需要替换成N的其它奇数非二进制值并对系统进行调整。
矩阵公式的数学推导
以下示出由乘积导数相关器52和矩阵处理器50实现，用于生成供SAR决定进程(SAR routinedecisions)使用的符号位向量的公式的数学推导。
自相关函数定义为：
R＝E[Yi[n]Yj[n]]
这里，ΔTi表示通道i相对于参考通道的时间相位失配。如果ΔT1、ΔT2、ΔT3、ΔT4都比Ts小，则一阶泰勒级数可近似为
Figure BDA0003583279400000151
对于4通道，我们可以归纳以下乘积导数向量：
Figure BDA0003583279400000152
将时间相位失配误差的矩阵C归纳为：
Figure BDA0003583279400000153
因此，全都与该等式有关：
Figure BDA0003583279400000154
为了对该等式求解，我们需要通过移除C的第一列来将一个时间相位失配误差固定为零：
Figure BDA0003583279400000161
在不失去一般性的情况下，可将向量ΔT解析为：
Figure BDA0003583279400000162
以上等式的符号值提供了收敛最小向量ΔT的校准方向：
Figure BDA0003583279400000163
由于自相关的导数在奈奎斯特带宽上具有固定的极性，那么我们可以简单地将校准等式简化为：
Figure BDA0003583279400000164
交替式ADC的理论模型
图13示出了交替式ADC的模型。通过第一采样器152按照函数H1(S)对模拟输入X(S)进行采样，第一乘法器158将它与第一延迟156D1(T)相乘以生成输入到第一ADC 154的XS1(S)。在第二通道中，同样通过第二采样器162按照函数H2(S)对模拟输入X(S)进行采样，第二乘法器168将它与第二延迟166D2(T)相乘以生成输入到第二ADC 164的XS2(S)。通过MUX50一起复用第一ADC 154和第二ADC 164的数字输出以生成输出Y(S)。
以下等式和讨论作为理论背景进行介绍，并且不是要限制本发明或其权利要求，而是为了启发而加以介绍。
假设是单极采样系统，采样的模拟信号(奇)和(偶)由下式给定：
Figure BDA0003583279400000171
Figure BDA0003583279400000172
因此，数字输出Y(s)由下式给定：
Figure BDA0003583279400000173
理想情况下，如果H1(s)＝H2(s)＝H(s)，并且ΔT＝0，则：
Figure BDA0003583279400000174
来自H2(s)的奇数图像副本被H1(s)很好地抵消，换句话说，由于乒乓采样(ping-pongsampling)系统，X(s)的带宽可以达到预期的两倍。然而，如果ΔT≠0，则由于H1(s)≠H2(s)，所以现实中存在误差图像(即，未经校正的奇数图像副本)。
这里，我们拟将由于有限带宽不匹配和时间相位失配引起的误差近似如下：
Figure BDA0003583279400000175
其中，m是奇数#。
这为“动态误差”在本申请提出的ADC系统中的影响提供了基础分析。我们的目标是评估E(s)的频率响应，基本上，指数项可归纳为：
Figure BDA0003583279400000181
因此，两个采样系统的等效频率响应收敛为：
E(s)＝H′1(s)-H′2(s)
考虑具有不匹配的乒乓采样中的情况，具有以下等式：
Figure BDA0003583279400000182
Figure BDA0003583279400000183
其中，Δt表示通道2相对于通道1的时间相位失配，Δω表示通道2相对于通道1的有限带宽失配。
等效地，它变成：
Figure BDA0003583279400000184
以及
Figure BDA0003583279400000185
这里，我们排除了增益不匹配对H1′(s)和H2′(s)的影响，因为如果交叉乘积项与基本项相比可忽略不计，则它不依赖于输入频率。
考虑“动态误差”E(s)，即：
E(s)＝H′1(s)-H′2(s)
等效地，忽略交叉乘积项，它变成：
Figure BDA0003583279400000186
Figure BDA0003583279400000191
Ebw(s)和Esk(s)分别说明有限带宽失配和时间相位失配的影响。
显然，如果Δω＝0且ΔT＝0，则由有限带宽失配和时间相位失配引起的动态误差分别为零。
然而，动态误差始终存在，并且因此需要校准以达到目标性能。因此，动态误差的时间导数在我们的例子中是有意义的。考虑以下：
Figure BDA0003583279400000192
Figure BDA0003583279400000193
通过“拉普拉斯逆变换”回到时域，得到：
Figure BDA0003583279400000194
Figure BDA0003583279400000195
从以上等式，Y(s)＝Yideal(s)·H(s)＝X(s)·H(s)(即，经过滤波的模拟输入信号)。
由于H(s)是乒乓通道共同的环路滤波器的期望响应，所以以上等式也等同于：
Figure BDA0003583279400000196
Figure BDA0003583279400000201
注意，根据输入信号频率，H(s)的影响会引入有限的增益误差和相移，这不会造成奇数图像副本，但是会导致两个采样系统上的不匹配。
在时域中，之前的等式线性地收敛为：
y(t)＝yideal(t)+e(t)＝x(t)+ebw(t)+esk(t)
考虑绝对动态误差信号e(t)，
Figure BDA0003583279400000202
例如，如果ΔT＝+/-1ps，τSAMP＝1/(2*π*5G)＝32ps，并且Δω/ωo＝1％，则一阶误差项以+/-1.064ps为限(在当今的multi-GS/s ADC中)。
从以上等式，ΔT和Δω/ωo均与，那些可通过适当布局和物理部件尺寸设计的方式来减少的信号/时钟/部件的不匹配略微相关，而τSAMP是电路设计参数(PVT var.)。
为了减轻动态误差的影响，可通过设计更宽的采样带宽(更低的τSAMP)来降低线性度性能(交替激励)，由此从根本上与噪声、功率和其它电路设计物理约束进行权衡。
从以上等式，可将它归纳为泰勒级数展开误差信号：
Figure BDA0003583279400000203
考虑单载波信号x(t)＝Asin(ωt)，奇、偶时间导数由下式给定：
Figure BDA0003583279400000204
误差信号与信号的幅度A和频率成比例。
误差信号出现在90℃、180℃、270℃等处(即，整数*Fs/2±Fin)-＞杂波。采样脉冲和有限带宽不匹配都表现为通道中的脉冲宽度差误差。因此，有可能通过在采样器之前经由可变延迟元件调整采样脉冲宽度以使它们的有效采样脉冲宽度对准来消除它。
备选实施例
本发明者还设想了若干个其它实施例。例如，时钟可从其它时钟导出并且从而同步。时钟可通过逻辑进行缓冲、启用和限定。可以用各种方式和缓冲布置或缓冲树来缓冲模拟输入信号。尽管描述了对所有SAR中的所有位进行初始清零，但是SAR位可在最初全部清零到处于高的状态而不是处于低的状态。可使用活动-低(active-low)而不是活动-高(active-high)。
所有矩阵都可旋转或转置或以其它方式进行操作，以使得列变成行并且行变成列。因此，术语行和列可互换。
二进制加权电容110、108、106、104、…102可连接到电源或某个其它电压，而不是接地。这些电容可由p-通道或n-通道晶体管启用，存储在SAR延迟元件40中的位可以是活动-高或活动-低，这些位可以用各种方式进行编码，并且需要在SAR延迟元件40中通过解码器进行解码。尽管示出了二进制加权电容110、108、106、104、…102，但是这些电容可具有其它权重序列，如1C、1C、2C、5C、11C、15C等，并且可针对这些非二进制权重序列来调整逐次逼近寄存器(SAR)编程。取代具有二进制加权电容110、108、106、104、…102，SAR延迟元件40可采用其它加权延迟元件，如各种大小或权重的电阻、晶体管或缓冲器。尽管描述了二进制加权电容，但是可替换成其它加权，如十进制加权、素数加权、线性加权或八进制加权。SAR中的数字延迟值可在这些其它数字系统中，如八进制数而不是二进制数。可替换成其它种类的延迟元件，如并联电流源、电阻或各种组合以及并行、串行或组合网络布置。可以用各种方式对值进行移位、变换或处理。
尽管对于特定的中点相关示出了乘积导数相关器52，但是可替换成其它相关函数，并调整乘积导数相关器52以执行这些替换的相关函数。可在各种位置增加反转和补位。开关20、22、23、24可以是简单的晶体管开关、通管晶体管、传输门或其它种类的开关。样本延迟11、146、148可作为锁存器或其它存储元件实现，或作为具有包括NAND、NOR、XOR、XNOR门的组合逻辑的延迟实现。取代使用电容作为延迟元件，可使用驱动到电源或地的MOSFET、FinFET或其它器件(p-通道或n-通道)作为延迟元件。
尽管在步骤204中将第一个通道的SAR延迟元件40描述为初始化为中点值1000..0，但是可初始化不同的通道，或者初始值可以是另一个值，如0100..0、0010..0等。任何通道都可充当固定的参考时钟，并且该固定的参考时钟的延迟可以是任何值。
矩阵处理器50可使用数字信号处理器(DSP)或在执行矩阵运算时有效的其它处理器。乘积导数相关器52可以由硬件实现，并通过并行的方式进行高速校准。对于校准器55和上述实施例，可使用硬件、固件和软件的各种组合。
FIR滤波器17可充当低通或带通滤波器以用于校准，只要它的相关导数的极性是已知的。FIR滤波可帮助将它的相关导数的极性限定为良好定义的值或规范，以对于已知的频率范围校准交替式ADC。由于相关导数与频率相关，所以FIR滤波可在校准期间防止任何潜在的收敛问题。
对于不需要流水线来满足计时要求的非常快速的逻辑，样本延迟11、146、148均可减少1个样本延迟周期。备选地，对于具有缓慢逻辑延迟的非常快速的流水线系统，这些样本延迟可增加1个或更多个样本。
尽管对于更快速的处理用并行方式描述了一些操作，但是也可使用串行操作。当串行执行时，可在硬件中使用乘积导数相关器52的单个实例，而不是乘积导数相关器52的多个单独实例。尽管示出了一组N个乘积导数相关器52，但是乘积导数相关器52可在各种串行和并行布置中再利用或操作。
过程步骤可串行执行，或者一些步骤可并行执行。各种序列可调整或修改。较高级操作可以用软件或固件来执行，如SAR测试和决策逻辑，而较低级功能可在硬件中执行，如使用乘积导数相关器52来生成乘积导数因子F1、F2、F3、F4。一些或所有校准例程可以用集成电路(IC)或另一个芯片上的硬件(如可编程逻辑、FPGA或其它逻辑门)来代替。可替换成硬件、软件、固件等的各种组合。
作为另一种备选方案，乘积导数相关器可在多于3个输入上操作。模拟输入缓冲器可重新排列，以使得一个模拟输入缓冲器驱动4个或2个ADC，或者可以有具有多个等级的模拟输入缓冲器的树状结构。
对于前景和背景校准，用来平均的样本数M可能是不同的，并且甚至对于不同的电容比特位置也可能不同，例如对较敏感的LSB具有较多的样本，而对于MSB则具有较少的样本。M也可能因为其它原因而不同，如变化的电压或温度条件。
模拟输入信号AIN不一定是正弦波，而是可以是其它形式的AC信号，如三角波、叠加的不同频率的正弦波或任何无线基带信号。当相关导数的极性可以确定时，可使用这些信号作为输入信号以用于校准。
可通过对于当前和在符号位为1时设置触发器并在符号位为0时清除触发器来执行乘积导数因子F1、F2、F3、F4的平均。
可使用翻转极限FL，以便在LSB的递增使翻转符号位保持多于FL次时结束背景校准。备选地，背景校准可在符号位第一次翻转时结束。
通道数N可以是二进制、非二进制、偶数或奇数。尽管详细示出了4-通道交替的情形，但是可替换成8-通道、7-通道、6-通道、16-通道、32-通道或N-通道交替式ADC。通道的交替顺序可改变。交替方式可能是嵌套的，或者可能在第1级的一个长循环。
可在各种节点处增加额外的组件，如电阻、电容、电感、晶体管等，并且也可存在寄生组件。电路的启用和禁用可以用额外的晶体管或用其它方式来实现。为了隔离，可增加通栅晶体管或传输门。可添加反转或额外的缓冲。电容可并联连接在一起，以创造跨越若干个电容大小具有相同的边缘或周长效应的更大的电容。开关可以是n-通道晶体管、p-通道晶体管、或具有并联的n-通道和p-通道晶体管的传输门、或更复杂的电路(无源或有源、放大或非放大)。
ADC数字位的数量可以调整。例如，可使用15位ADC，或使用8-位、6-位、22-位或18-位ADC。可对于不同的精度替换成不同的位数，并且位数可以固定或者可以可变。
本发明的背景技术部分可包含关于本发明的问题或环境的背景信息，而不是描述他人的现有技术。因此，在背景技术部分中包含素材并不意味着申请人承认现有技术。
本文中描述的任何方法或过程都是机器实现或计算机实现的，并且打算由机器、计算机或其它装置来执行，而不是打算在没有此类机器协助的情况下仅仅由人来执行。产生的有形结果可包括在诸如计算机监视器、投影装置、音频生成装置和相关媒体装置的显示装置上的报告或其它机器生成的显示，并且可包括同样由机器生成的硬拷贝打印输出。其它机器的计算机控制是另一种有形结果。
描述的任何优点和好处可能不适用于本发明的所有实施例。当在权利要求要素中记载了词语“部件”时，申请人希望该权利要求要素归入35USC Sect.112第6段。通常，在词语“部件”之前有一个或多个词语的标签。在词语“部件”之前的这一个或多个词语是旨在易于引用权利要求要素而不是要传达结构限制的标签。此类部件加功能权利要求旨在不仅涵盖本文中描述的用于执行该功能的结构及其结构等效物，而且还涵盖等效结构。例如，尽管钉子和螺丝具有不同的结构，但是它们是等效结构，因为它们都执行紧固的功能。不使用词语“部件”的权利要求不打算归入35USC Sect.112第6段。信号通常是电子信号，但是也可以是光学信号，如可通过光纤线路携带。
出于说明和描述的目的介绍了以上对本发明的实施例的描述。它不是要详尽或将本发明局限于公开的准确形式。鉴于以上教导，许多修改和变化都是可能的。希望本发明的范围不受本详细描述的限制，而是受本发明随附权利要求的限制。

Claims (20)

1.一种矩阵校准的交替式模数转换器(ADC)，包括：
N个通道，其中N是至少4的整数，其中所述N个通道中的每个通道包括：
用于将采样的模拟输入转换为具有代表所述采样的模拟输入的数字值的数字输出的ADC；
响应于延迟的时钟，用于对模拟输入进行采样的模拟开关；
在校准期间，用延迟值编程的逐次逼近寄存器(SAR)；
具有由存储在所述SAR中的所述延迟值控制的可变延迟的可变延迟元件，所述可变延迟元件使输入采样时钟延迟所述可变延迟，以便对所述模拟开关生成所述延迟的时钟；
用于使某个通道的所述数字输出与所述多个通道中的相邻通道的所述数字输出相互关联以生成所述通道的乘积导数因子的乘积导数相关器；以及
矩阵处理器，它用于接收所述N个通道中的每个通道的所述乘积导数因子，并用于将多个所述乘积导数因子与相关矩阵相乘以生成具有所述N个通道中的N-1个通道的相关符号的符号向量；
其中，用延迟值对所述SAR编程，以使用逐次逼近校准流程补偿所述N个通道中的时间相位失配，所述逐次逼近校准流程检查所述符号向量中的所述相关符号以确定何时接受或拒绝某个通道的所述SAR中与所述符号向量中的所述相关符号对应的测试位。
2.如权利要求1所述的矩阵校准的交替式ADC，其中，当前通道的所述乘积导数相关器包括：
第一样本延迟，它将所述当前通道的所述数字输出延迟样本时钟的一个脉冲以生成第一延迟的样本；
第二样本延迟，它将所述当前通道的第一相邻通道的所述数字输出延迟样本时钟的一个脉冲以生成第二延迟的样本；
第三样本延迟，它将所述当前通道的第二相邻通道的所述数字输出延迟样本时钟的一个脉冲以生成第三延迟的样本；
其中，所述第一相邻通道和所述第二相邻通道位于所述N个通道中；
第一加法器，它从所述第二延迟的样本中减去所述第一延迟的样本以生成第一和；以及
第一乘数器，它将所述第一和与所述第一延迟的样本相乘以生成第一乘积，所述第一乘积是对于某个样本所述通道的所述乘积导数因子。
3.如权利要求2所述的矩阵校准的交替式ADC，其中，所述乘积导数相关器进一步包括：
平均发生器，用以对所述模拟输入的M个样本中的所述第一乘积求平均，以作为平均的乘积导数因子生成所述乘积导数因子，
其中M是整数。
4.如权利要求3所述的矩阵校准的交替式ADC，其中，每个通道中的所述乘积导数相关器进一步包括：
用于对来自所述ADC的所述数字输出进行滤波的有限脉冲响应(FIR)滤波器，其中所述数字输出是经过滤波的数字输出。
5.如权利要求4所述的矩阵校准的交替式ADC，其中，N是非二进制数。
6.如权利要求4所述的矩阵校准的交替式ADC，其中N是奇数。
7.如权利要求4所述的矩阵校准的交替式ADC，进一步包括：
逐次逼近校准器；
所述逐次逼近校准器对于所述符号向量中的每个相关符号，具有：
(a)在通道的所述符号向量中具有值为1的对应相关符号时，在所述通道的所述SAR添加测试位；
(b)在通道的所述符号向量中具有值为0的对应相关符号时，将测试位从所述通道的所述SAR中减去；
以及，对于所述SAR中的下一个比特位置，从(a)开始重复，
由此，利用所述符号向量中的所述相关符号来在所述SAR中添加或减去连续比特位置。
8.如权利要求7所述的矩阵校准的交替式ADC，其中，所述逐次逼近校准器将所述多个通道中的参考通道的所述SAR设置为固定值；
其中，所述逐次逼近校准器不对所述参考通道的所述SAR中的所述固定值进行调整，所述逐次逼近校准器调整所述N通道中的其余N-1个通道的所述SAR。
9.如权利要求4所述的矩阵校准的交替式ADC，其中来自所述ADC的所述数字输出至少为6位。
10.如权利要求2所述的矩阵校准的交替式ADC，其中，所述可变延迟元件包括多个二进制加权电容，每个二进制加权电容由所述SAR中的一个位启用。
11.一种用于减少交替式模数转换器(ADC)的通道中的时间相位失配的校准矩阵方法，所述方法包括：
将用于设置从模拟输入到交替的ADC的可变输入延迟的所有逐次逼近寄存器(SAR)中的所有位清零，每个ADC对所述模拟输入进行采样并生成ADC数字输出；
将参考通道的SAR中的位设置为中点值；
其中，每个通道具有SAR、ADC和具有由所述SAR设置的可变输入延迟的输入延迟元件；
(a)对于每个通道：
将来自当前通道、来自前一个相邻通道和来自下一个相邻通道的所述ADC数字输出输入到乘积导数相关器，所述乘积导数相关器生成用于量化所述当前通道的所述ADC数字输出与前一个相邻通道的所述ADC数字输出和下一个相邻通道的所述ADC数字输出的相关性的采样的乘积导数因子；
对所述模拟输入的多个样本中的的乘积导数因子采样结果求平均，以生成所述当前通道的乘积导数因子；
将所有通道的所述乘积导数因子排列成因子矩阵；
将所述因子矩阵与相关矩阵相乘，以生成具有与通道对应的符号位的符号向量；
将当前比特位置设置为所述SAR中的第1级的最高有效位(MSB)位置；
对于除了所述参考通道以外的所有通道：
(b)当所述符号向量中与选择的通道对应的符号位为1时，在所述选择的通道的所述SAR中的所述当前比特位置处设置测试位以调整所述可变输入延迟；
(c)当所述符号向量中与选择的通道对应的所述符号位为0时，在所述选择的通道的所述SAR中的所述当前比特位置处清除测试位以调整所述可变输入延迟；
从所述当前比特位置降低位次，并从步骤(a)重复，直到所述当前比特位置是所述SAR中的最低有效位(LSB)为止；
当已经使用所有乘积导数相关器来调整所述SAR中的设置以调整所述可变输入延迟、从而使所有通道中的时间相位失配最小化时，结束校准。
12.如权利要求11所述的校准矩阵方法，进一步包括：
激活背景校准流程以调整之前通过校准设置的所述SAR中的设置，所述背景校准流程包括：
(a)对于每个通道：
将来自当前通道、来自前一个相邻通道和来自下一个相邻通道的所述ADC数字输出输入到乘积导数相关器，所述乘积导数相关器生成用于量化当前通道的所述ADC数字输出与前一个相邻通道的所述ADC数字输出和下一个相邻通道的所述ADC数字输出的相关性的乘积导数因子采样结果；
对所述模拟输入的多个样本中的所述乘积导数因子的采样结果求平均，以生成所述当前通道的乘积导数因子；
将所有通道的所述乘积导数因子排列成因子矩阵；
将所述因子矩阵与相关矩阵相乘，以生成具有与通道对应的符号位的符号向量；
将当前比特位置设置为所述SAR中的第1级的最高有效位(MSB)位置；
对于除了所述参考通道以外的所有通道：
(b)当所述符号向量中与选择的通道对应的所述符号位为1并且来自前一次迭代的所述符号位为1时，在所述选择的通道的所述SAR中的最低有效位(LSB)比特位置处添加LSB测试位以调整所述可变输入延迟；
(c)当所述符号向量中与所述选择的通道对应的所述符号位为0并且对于前一次迭代所述符号位为0时，在所述选择的通道的所述SAR中的所述LSB比特位置处减去所述LSB测试位以调整所述可变输入延迟；
从步骤(a)重复，直到到达终点。
13.如权利要求11所述的校准矩阵方法，其中，并行校准同一级中的所有乘积导数相关器。
14.如权利要求11所述的校准矩阵方法，其中，重复利用一个乘积导数相关器硬件来实现串行处理的多级乘积导数相关器。
15.一种校准矩阵交替式模数转换器(ADC)，包括：
N个通道，其中N是至少3的整数，每个通道包括：
具有采样的模拟输入和数字输出的ADC；
模拟输入和所述采样的模拟输入之间的采样开关，所述采样开关响应于延迟的时钟；
用于存储延迟设置的逐次逼近寄存器(SAR)；
用于在输入时钟和所述延迟的时钟之间生成可变延迟的延迟元件，其中所述可变延迟由所述SAR中的所述延迟设置确定；
用于从所述ADC的所述数字输出生成经过滤波的通道输出的滤波器；
用于接收某个通道的所述经过滤波的通道输出和来自相邻通道的所述经过滤波的通道输出的乘积导数相关器，所述乘积导数相关器生成指示所述通道与所述相邻通道的相关性的乘积导数因子；
矩阵处理器，所述矩阵处理器从所述N个通道的所述乘积导数相关器接收多个所述乘积导数因子，并通过将所述多个所述乘积导数因子与相关矩阵相乘来生成符号位向量；以及
校准器，所述校准器使用所述符号位向量中的每个符号位来决定何时在某个通道的所述SAR中添加测试位以及何时从所述通道的所述SAR中移除所述测试位，其中，所述符号位向量中的每个符号位用于向所述N个通道的不同通道中的SAR添加或移除测试位。
16.如权利要求15所述的校准矩阵交替式ADC，其中，所述矩阵处理器将来自所述N个通道的多个所述乘积导数因子形成为具有N行和1列的乘积导数因子矩阵，其中，所述相关矩阵具有N-1行和N列，并且所述符号位向量具有N-1个符号位。
17.如权利要求16所述的校准矩阵交替式ADC，其中，所述相关矩阵由具有N行和N-1列的移位矩阵生成，其中，所述相关矩阵是所述移位矩阵的转置除以所述移位矩阵的转置和所述移位矩阵的乘积。
18.如权利要求15所述的校准矩阵交替式ADC，其中，所述相邻通道包括2个邻接通道，其中，所述乘积导数相关器生成指示所述通道与所述2个邻接通道的相关性的所述乘积导数因子。
19.如权利要求15所述的校准矩阵交替式ADC，其中，所述乘积导数相关器进一步包括：
平均器，所述平均器用于对M个模拟输入样本，来自所述乘积导数相关器的样本乘积导数因子求平均，从而生成输出到所述矩阵处理器的所述乘积导数因子，其中M是整数。
20.如权利要求15所述的校准矩阵交替式ADC，其中，所述校准器进一步包括：
测试器，所述测试器用于对于在所述符号位向量中具有值为1的所述符号位的所有通道在所述SAR中设置测试位，用于对于在所述符号位向量中具有值为0的所述符号位的所有通道在所述SAR中清除所述测试位，并且对于所述SAR中相邻的比特位置进行重复上述操作；
由此，利用每个通道的所述符号位来在所述SAR中添加或减去连续的比特位。
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