JPS58502177A - 時間多重ｎ次デイジタルフイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 時間多重８次ディジタルフィルタ 技術分野 この発明は、一般にディジクルフィルタに係り、特にｎを整数とした場合の４時 間多重ｎ次ディジタルフィルタに関する。

背景の技術 ディジタルフィルタは応用分野を変化させたが、その一つは音声の合成である。

音声合成装置は人間の発声帯を模型にするだめの部分的自己相関（ＰＡＲＣＯＲ ）格子形フィルタ構造を使用することがある。一つの周知のＰＡＲＣＯＲ格子構 造は多重段を使用し、各段は″部分的自己相関技術を使用する音声応答装置”な る題名の米国特許第６，６６２．１１５号に示されるように２個の掛算器と２個 の加算器とを具備している。ＰＡＲＣＯＲ係数は発声帯・の音響管模型における 送信および反射された音圧波の境界値方程式に関係づけることができる。この音 響管模型における音圧波は、送信波と複数の反射波とを具備し、その和は指数関 数的振幅減衰により夫々分離される複数のインパルスを発生する。これらのイン パルスは人間の発声靭帯は。

突然に開口して、肺から空気のインパルスを発声部分に通過させることにより弛 張発振器に類似の作用をするものである。発声靭帯の両側にかかる圧力が等しい 時には。

頚部筋肉の力は発声靭帯を閉止させるようにする。発声靭帯のこの作用は「有声 的」（υｏｉ　ｃｇｄ）と称される通話音の一型式を発生する。有声言語の例は ある母音であるといえる。言語音の別の形式は［無声的Ｊ　（ＢｒＬｖｏｉｃｅ ｔｔ’）と称される。′スー音”（ｈｉｒｚ）に於けるＳ″音は無声言語の例で ある。無声言語用に最小４段を有し、有声言語用に８段を有するＰＡＲＣＯＲ格 子構造は一般に音質合成用に必要とされるものである。

２個の掛算器のＰＡＲＣＯＲ格子形フィ格子横フィルタ構造ディジタルフィルタ に関する代表的な不利益な点は。

ハードウェアの複雑さ、制御の複雑さ、計算速度、係数および中間段の精密さも しくは回路ダイの寸法のいずれか、もしくは上述のものの組合せに対する問題を 含んでいる。例えばＰＡＲＣＯＲ格子形構造格子桁構造成るディジタルフィルタ は、実行するのにａｈな非周期的制御信号を有している。他の実現には、速度は 有効であるけれども、電力と寸法の両方とも有効でない完全に平行なもしくは導 管路（ｐｉｐｅｌｉｎｅ）で送られる通常の掛算器が使用された、っ先に、上記 の問題のいずれもが克服された場合には、ＰＡＲＣＯＲ格子構造の特性は少くと も他の問題の一つに関して減少する。例えば従来技術においてＰＡＲＣＯＲ格子 形フィ格子横フィルタ構造化が提案されてきたけれども、前述の問題はやはシ存 在していた。

発明の簡単々要約 したがって２本発明の目的とする所は、ｎを整数とした場合に、改良されたｎ次 のディジタルフィルタを得ることにある。

本発明のもう一つの目的は、ｎを整数とした場合に。

改良された時間多重化１次ディジタルフィルタを得ることにある。

本発明のもう一つの目的は、最適ビット幅、最適クロック速度（ｒαｔｇ）のＰ ＡＲＣＯＲ係数を利用し、かつ有効なダイ寸法である改良されたＰＡＲＣＯＲ格 子形構造格子桁構造を得ることにある。

本発明の更にもう一つの目的は、ｎを整数とした場合に、改良された時間多重化 ｎ次ＰＡＲＣＯＲ格子構造のフィルタを得ることにある。

本発明の上記およびそれ以外の目的と利点とを実施するに際して、２個の掛算器 と２個の加算器のみから成る所定数のｎ個の時間多重化段を有するディジタルフ ィルタを一形式にて与えられている。ディジタルフィルタの多くの実施例の一つ は、音声合成用ＰＡＲＣＯＲ格子構造である。標本化入力音声信号は選択的にフ ィルタに結合されている。複数のｎ個の記憶用レジスタは２発声帯域の音響管模 型に基づく境界方程式の計算を実施するのに必要な信号を選択的に与えている。

境界値方程式を演算するのに必要な種々の信号を与えるのに必要な制御回路を最 小にするのは適当な量の遅延である。

本発明に関する上記の、およびそれ以外の目的、特徴および利点は、添付された 図面と関連して述べられた以下の詳細な説明から一層明白に理解されるであろう 。

図面の簡単な説明 第１図は、先行技術において周知のディジタルフィルタを信号フロー形式で図示 したものである。

第２図は１本発明の好適な実施例に従って構成されたディジタルフィルタを概略 図形式にて示す。

第５図は、第１図および菓２図のフィルタの種々の信号に関するタイミング図を グラフ形式で示したものである。

第４図は、第２図のフィルタを制御するためのタイミング図をグラフ形式で示し たものである。

好適な実施例の詳細な説明 第１図に示したのは入力１２．出力利得段１４およびｎが４に等しい場合の４個 のセクションを有するＰＡＲＣＯＲ格子構造を使用するｎ次のディジタルフィル タ１０である。フィルタ１０は音声の境界値方程式の数学的表示である線形予測 コーティング（ＬＰＣ）の微分方程式を満たすものである。フィルタ１０の各セ クションによシ満たされたＬＰＣ方程式は次の通シである ＣｎＣ７，ｉ　＝　Ｇｎ（ｔ）　−　ＢＪｔ）および　ＦｎＣｌ）　＝　ＥｒＬ （ｔ７　＋　ｎｎ（ｔ＋たたし、　ＢｒＬ（ｔ、＋　＝　ｘｒＬｙｔｎ（ｔ）Ｄ ｎ　（ｔ　）　＝Ｋｎ　Ｃｎ　（ｔｌおよび　ＡＴＬ（ｔ）＝　Ｆｎ−１（”　 ）信号Ｇ４は時変人力音声信号の標本をディジタル形式で表わしたものである。

信号Ｄｎ（ｔ）とＢｒＬ（ｔ）とは発声帯域の音響管板型において反射波の形式 で存在する順序付けられた反射信号を表わしている。信号ＣｒＬ（ｔ）は、各前 段の反射信号がそれから減算された後に、各段もしくは音響管の送信出力信号も しくは波動を表わしている。信号Ｄユ（ｔ）は反射信号の高調波成分を表わして いる。丸で説明される加算器のすべては、入力信号の符号ビットを変えることに よυ容易に減算を行うことができよう。

最高の次数の、即ち第４番目のセクションは出力を掛算器１８の第１の入力に結 合させ、かつ反射信号Ａ４を与える記憶レジスタ１６を具備している。掛算器１ ８の第２の入力に結合されたのはＰＡＲＣＯＲ反射係数に４　である。

掛算器１８の出力は、加算器２０の第１の入力に結合される反射信号Ｂ４を与え る。加算器２０の第２の入力は入力信号Ｇ４の標本に結合され、加算器２０は出 力として信号Ｃ４を与える。信号Ｃ４は、加算器２４の第１の入力に信号Ｇ３を 与える遅延手段２２を介して第３のセクションに結合されている。信号Ｇ３は予 め設定された数のサイクルたけ遅延された信号Ｃ４である。

第３のセクションは２反射信号Ａ６を掛算器２８の第１の入力に与えるだめの記 憶レジスタ２６を具備している。

掛算器２８の第２の入力はＰＡＲＣＯＲ反射係数に６に結合されている。掛算器 ２８の出力は加算器２４の第２の入力に結合している反射信号Ｂ３を与える。加 算器２４は遅延手段３０と加算器３２の第１の入力の両方に結合している信号Ｃ ６を与える出力を有している。掛算器３２の第２の入力はＰＡＩ？ＣＯＲ反射係 数に６に結合している。掛算器６２は。

加算器３４の第１の入力に結合する信号Ｄ３を与えるだめの出力を有している。

信号Ａ３はまた記憶レジスタ２６の出力から、信号Ｅ３を加算器６４の第２の入 力に与える遅延手段３６に結合されている。信号Ｅ３はＡ６と同一であシ、ただ 時間が遅延しているだけである。加算器６４は第４のタイミングセクションの記 憶レジスタ１６の入力に結合されている出力として信号Ｆ３を与えている。信号 Ｃ３は、遅延手段３０を経由して第２のセクションに結合され、加算器３８の第 １人力に対して、実際に遅延されたＣ３信号である信号Ｇ２を与える。

第２のセクションは加算器４２の第１の入力に信号Ａ２を与えるための記憶レジ スタ４０を具備している。掛算器４２の第２の入力はＰＡｆ？ＣＯＲ反射係数に ２に結合されている。掛算器４２の出力は加算器６８の第２の入力に結合された 信号Ｂ２を与える。加算器６８は、１出力を有し。

遅延手段４４と掛算器４６の第１の入力の両方に結合された信号Ｃ２を与える。

８ｉ算器４６の第２の入力はＰＡＲＣＯＲ反射係数に２に結合されている。掛算 器４６は、１出力を有し、加算器４８の第１の入力に結合された信号Ｄ２を与え る。信号Ａ２はまた記憶レジスタ４０の出力から加算器４８の第２の入力に信号 Ｅ２を与える遅延手段５０に結合されている。信号Ｅ２は７２と同一であり９時 間において遅延するのみである。加算器４８は、第６のセクションの記憶レジス タ２６の入力に結合されている出力において信号Ｆ２を与える。信号Ｃ２は遅延 手段４４を経由して第１のセクションに結合されているが、これは遅延された信 号Ｃ２である信号Ｇ１を、加算器５２の第１の入力に与えるためである。

第１のセクションは、掛算器５６の第１の入力に対し。

信号Ａ１を与えるだめの記憶レジスタ５４を具備している。

掛算器５６の第２の入力はＰＡＲＣＯＲ反射係数に１に結合されている。掛算器 ５６の出力は加算器５２の第２人力に対して信号Ｂ１を与える。加算器５２は１ 出力を有し、掛算器５８．掛算器６００両方の入力および記憶レジスタ５４に結 合されている信号Ｃ１を与える。掛算器５８の第２の入力はＰＡＲＣＯＲ反射係 数に１に結合されている。掛算器５８は、１出力を有し、加算器６２の第１の入 力に結合される信号Ｄ１を与える。信号Ａ１はまた記憶レジスタ５４の出力から 、信号Ｅ１を加算器６２の第２の入力に与える遅延手段６４に結合されている。

信号Ｅ１はＡ１に等しく。

吃時間において遅延されるのみである。加算器６２は。

第２のセクションの記憶レジスタ４０の入力に結合される出力として信号Ｆ１を 与える。

出力利得段１４は第２の入力を利得増幅信号Ｇに結合させた掛算器より構成され る。フィルタ１０の出力は掛算器６０の出力において与えられ、入力信号の一つ のｔ波されたサンプルを表わしている。

第５図に示したのは、第１図の回路から発生したディジタル信号のタイミング図 形である。第６図に示すのは特定の時刻における特定の信号の有無のみであって 、その信号の論理的レベルではない。フィルタ１０は第４次の即ち４段のＰＡＲ ＣＯＲ格子構造であるから、４個の夫々のセクションから発生した信号に対応す る４個の相異なるタイミングセクションＳ４　＋　Ｓ３ｒ　ｓ２およびＳ、があ る。段の数ｎは、セクション２もしくは６の複製（ｄｕｐｌ乙ｃａｔｇ）を加え ることにより所望のフィルタの次数を満たすよう拡張することが可能であろう。

一般的に、直列式演算装置を使用する場合には、若干の要素が各段の境界値方程 式の計算を実施するのに必要な時間を決定する。各セクション当たりのサイクル 数はＰＡＲＣＯＲ係数とデータの両方のビット長によシ本来決定される。タイミ ングは種々のデータの精度に対して容易に適用することかでさる。単一セクショ ンにおいて必要とする計算を実施するだめの可能な限り最も速い速度は。

使用される加算器およびリセットパルスの精度によυ決定される。説明する目的 に対してのみ、ＰＡＲＣＯＲ反射係数の精度は８ビツトであシ、中間段データの 精度は１６ビツトであると仮定しよう。各信号に関して第６図に示された最初の ビットは最小の有効ビットであυ、最後のビットは２の補数記法の符号ビットで ある。１サイクルのリセットパルスは各タイミングセクションに一度、加算器と 掛算器をリセットするのに必要である。したがって、各タイミングセクションは ２５サイクル（８＋１６＋１）であり、１０段の格子構造は２５０サイクルを必 要とすることになろう。

動作時には、掛算器と加算器に関して一般的な仮定をいくつかすることができる 。上昇時間のクロック端上では各状態の変化が発生する。損算の演算は、従来の 方法で直列式に実施され、記載された加算器はすべて記憶された桁上げ技術を使 用する従来の直列式加算器である。

記載された掛算器のすべては、１６ビツトに切抱てられる２４ビツトの積を与え る。ＰＡＲＣＯＲ係数は直列式又は並列式に与えられる。しかしながら、タイミ ングはＰＡＲＣＯＲ係数の形式により影響を受けることがない。第１図の回路は 境界値方程式を実行するが、この回路は大部分の応用に対して重大な欠点を有し ている。この欠点のいくつかは、余りにも大きすぎる回路ダイ寸法を含み、かつ 余シにも複雑すぎる回路を制御することである。

第２図に示したのは２本発明の好適な実施例に従って製作された１次のディジタ ルフィルタ６４である。単に説明の目的のだめにｎは４であるように選ばれてい る。

時変人力信号Ｇｎのサンプルは、第４図に示された信号Ａ′により刻時されるス イッチ６６の第１の端子に結合される。

スイッチ６８の端子はスイッチ６６の第２の端子に結合されている。スイッチ６ ８は信号Ｂ′によシ刻時される。複数ｎ個の、即ち４個の各記憶レジスタ７０， ７２．７４　および７６は夫々の出力を複数ｎ個のスイッチ７８，８０．８２お よび８４の対応する第１の端子に結合させている。各スイッチ７８，８０．８２ および８４は夫々第２の端子を一緒に結合させ、遅延回路網８６の入力および掛 算器８８の第１の入力の両方に結合させている。掛算器８８の第２の入力は予め 設定された反射係数に１に結合されている。リセット信号Ｒ１は選択的に掛算器 ８８をリセットするために掛算器８８に結合されている。スイッチ６６の第２の 端子とスイッチ６８の第１の端子とは加算器９０の第１の入力に結合されている 。加算器９０の第２の入力は掛算器８８の出力に結合されている。リセット信号 Ｒ２，入力の加算または減算を実行すべきかどうかを決定するだめの符号信号Ｓ 。

やり一 および入力符号を拡大するだめの保留（Ａａｌｄ）信号Ｈは。

出力全スイッチ９２の第１の端子と遅延回路網９４の入力の両方に接合させた加 算器９０に結合されている。スイッチ９２は信号に′により刻時される。遅延回 路網９４は。

出力を遅延回路網９８の入力とスイッチ６８のもう一つの特表昭５８−ｓｃ＋２ １７７（５） 端子との両方に接続させた遅延回路網９乙の入力に出力を結合させている。遅延 回路網９８の出力は信号Ｌ′にょシ刻時されるスイッチ１００の第１の端子に結 合されている。スイッチ１００の第２の端子はスイッチ９２の第２の端子と掛算 器１０２の第１の入力との両方に結合されている。掛算器１０２の第２の入力は ｎ個のＰＡＲＣＯＲ反射係数ちの予め設定された一つもしくは利得信号Ｇのいず れかに結合されている。リセット信号Ｒ３はまだ掛算器１０２に結合されている 。掛算器１０２の出力は、信号Ｍ′とＮ′によって夫々刻時されるスイッチ１０ ４の第１の端子とスイッチ１０６の第１の端子の両方に結合されている。スイッ チ１０６の第２の端子はシフトレジスタ１０８に結合され。

シフトレジスタ１０８はフィルタ６４の出力を並列形式で与えるための出力を有 している。スイッチ１０４の第２の端子は加算器１１０の第１の入力に結合され ている。遅延回路網８６の出力は加算器１１０の第２の入力に結合されており、 この入力はまたリセット信号Ｒ４をそれに結合させている。加算器１１０の出カ Ｆユは、夫々信号Ｇ′、Ｈ′。

およびＮ′により刻時される複数のスイッチ１１２，１１４および１１６の第１ の端子の各々に結合されている。スイッチ１１２．１１４および１１６の各々は 第２の端子を配憶レジスタ７０．７２および７４の複数個の入力の夫々一つに結 合させている。遅延回路網９４の出力はまた信号１′にょシ刻時されるスイッチ １１８の第１の端子に結合されている。スイッチ１１８の第２の端子は記憶レジ スタ７６の入力に結合されている。

動作時において、フィルタ６４が第４次フィルタとして動作する場合には、４個 の記憶レジスタが必要であシ。

第６図の同じ４個の相異なるタイミングセグメン）Ｓ４゜５５．５２およびＳｌ が出力信号を発生するために存在する。

したがってｎは最初は４に等しい。第１のタイミングセグメントＳ４の動作開始 時において、リセット信号に関する電力はすべての加算器、掛算器、レジスタお よび遅延回路網を再び開始させる。１６ビツト長である信号Ａ４は、第４図に示 された信号Ｃ′により閉止されるスイッチ７８によシアタイミングセグメントＳ ４の第１のサイクルの間、記憶レジスタ７０から加算器８８の第１の入力に結合 されている。第６図に示されたすべての信号の第１サイクルは最低位ビット（Ｌ ＳＢ）にあシ、最後のサイクルは符号ビットである。信号ＡｎとＣｎの付加的な りロスハツチング（あみ目斜線）を施した部分は２の補数演算に必要である符号 拡大である。２の補数演算は掛算器８８と１０２を使用して２通常の方法で掛算 が行われる。８ピツト長であるＰＡＲＣＯＲ反射係数に４は最初最少有効ビット の掛算器８８に結合され、信号Ａ４が乗ぜられる。掛算器８８は積を形層する場 合に１サイクルの遅延をひきおこすので。

２４ビツト長である積信号６４はタイミンクセグメントＳ４の２ないし２５サイ クルの間、加算器９０の第２の入力に与えられる。時刻入力信号Ｇ４はタイミン グセグメントＳ４の第９番目のサイクルの始めにおいて、加算器９０に対し信号 Ａ′によシ選択的に結合される。タイミングセグメントＳ４の第１０番目のサイ クルの間、Ｓ制御入力に依存して、信号Ｂ４と０４の和もしくは差である信号Ｃ ４が加算器９０の出力において得られる。信号Ｃ４は遅延回路網９乙に結合する 前に１５サイクルの間、信号Ｃ４はＣ４を保持する遅延回路網９４に直接結合さ れる。１５サイクルの間、最初に信号Ｃ，もしくはＣｒＬを遅延させる理由は。

一定信号Ｃ１が計算されると、信号Ｃ１は記憶レジスタ７乙にロードされるであ ろうということである。しかしながら、信号Ｃ１のＬＳＢが有効になる時におい ては信号Ａ１は尚記憶レジスタ７６から読出される。Ａ１の符号拡大の要求を維 持している間に記憶レジスタ７６にＣ１を貯蔵することは不可能であるから、信 号Ｃ１のＬＳＢは、タイミングセグメンｌ−５４の初めにおいて、遅延回路網９ ４によって記憶レジスタ７乙の入力に結合される。遅延回路網９４と９６とはそ れから２４サイクルの間（最初はＣ４）信号Ｃｎを保持する。信号Ｇ　（ｎ−＋ 　）に関して適当なタイミングを与えるために、信号Ｃｎは加算器９０の出力か ら加算器９０の第１の入力まで、セクション当だシのサイクル数より１サイクル だけ少く遅延される。この実９１ｊにおいては。

それ故に遅延は２４サイクルであるべきである。信号ｃ４は、タイミングセグメ ントＳ６の第９番目のサイクルから開始する信号Ｇ３として、スイッチ６８によ シ加算器９０の第１の入力に結合される。遅延回路網８６，９４，９６および９ ８は従来の回路であシ、第１図の遅延回路網と同じ形式を有している。

タイミングセグメントＳ３の第９番目のサイクルにおいて信号Ｇ６を与えるに先 立って、２４ビツト長である信号Ｂ３が、タイミングセグメントＳ３の第２サイ クルから第２５番目のサイクルまで、加算器９０の第２の入力に与えられる。信 号Ｇ３とＢ６とは加算されることによって。

タイミングセグメントＳ３の第１０番目のサイクルの開始において信号Ｃ６を得 る。遅延回路網８６は、１９サイクルの間、記憶レジスタ７２から信号Ａ３を保 持し、タイミングセグメントＳ２の第１０番目のサイクルまで、タイミングセグ メントＳ３の第１９番目のサイクルからの信号Ｅ３として、　Ａ５を加算器１１ ０の第２の入力に結合させる。

遅延回路網８６における遅延量は、Ａユからり、までの遅延量、即ち３サイクル に、掛算器８８と１０２により打切られたビット数８の２倍を足したものを表わ している。

それ故に９図示の例においては遅延は３　＋（２）（８）　、　４ち１９サイク ルとなるべきである。信号Ｃ６はスイッチ９２によシ、タイミングセグメントＳ ３の第１０番目のサイクルにおいて掛算器１０２に結合される。信号Ｄ３はタイ ミングセグメントＳ５の第１１番目のサイクルから始まるよう形成され、スイッ チ１０４によ）加算器１１０に結合される。

１６ビツト長である信号Ｆ３は、Ｂ３の第２０番目のサイクルから始まることに よシ得られる。信号Ｆ３は、入力信号の新しいサンプルをｔ波する場合の新しい 信号Ａ４として使用するためにＢ６が貯蔵（記憶）される所の、スイッチ１１２ によシフトレジスタ７０に結合される。

Ｂ１゜ タイミング区分Ｓ２と５１の間、信号Ｂ２．Ｇ２．Ｇ１．Ｃ２，Ｃ１゜Ｂ２．Ｄ ｌ、Ｂ２．Ｅｌ、Ｆ２およびＦｌは第６図に示されるように付与される。信号Ｆ ２は記憶レジスタ７２に結合され、信号Ｆ１は記憶レジスタ７４に結合される。

Ｃ１がタイミング・セグメントＳ１の第１０番目のサイクルにおいて形成される 場合、１５サイクルの遅延の後に、ＣＩは記憶レジスタ７乙に結合されることに より、入力信号の新しいサンフルをｆ波するだめの信号Ａ１となる。

信号Ｃ１がタイミング・セグメントＳ１の間に形成される場合に、ＬＰＣ方程式 の出力信号が形成された。しかしながら、この信号は普通には増幅されて、ディ ジタルからアナログ形式に変換されて、そこで音声再生用のスピーカに結合する ことができる。信号Ｄ４の計算は不必要であるから、Ｄｎ計算によシ正規に使用 される時間において増幅を行い得るものである。それ故に、２５サイクルＲｐち １セグメントの全遅延量を与える遅延回路網９４　、９６および９８により、信 号Ｃ１は掛算器１０２の第１の入力に結合される。回路網９４と９６の遅延量は 夫々１５サイクルと９サイクルであったから、遅延回路網９８の遅延量は１サイ クルである。

信号Ｃ１は、意図的に１セグメントだけ遅延され、信号Ｃ４が信号Ｄ４の計算を 実行するのに利用されると同時に。

信号Ｃ１が掛算器１０２の第１人力において有効となるようにする。利得係数Ｇ は、　ＰＡＲＣＯＲ係数に４が結合されると同時に掛算器１０２に結合される。

スイッチ１０６は、出力信号を直列形式にてシフトレジスタ１０８に結合し、そ のシフトレジスタは、出力信号を並列形式にて与える。

新しいサイクルは各タイミングセグメントｓ４の開始と共に始まシ、上記説明の ように繰返される。リセット信号Ｒ１，Ｒ２，Ｒ５およびＲ４（図示してない） は各タイミングセグメントの間に与えられる。リセット信号Ｒ１は各タイミング セグメントの第１のサイクルの間存在する。

リセット信号Ｒ２は各タイミングセグメントの第１ｏ番目のサイクルの間存在す る。リセット信号Ｒ３は各タイミングセグメントの第１１番目のサイクルの間存 在する。リセット信号Ｒ４は各タイミングセグメントの第１２番目のサイクルの 間存在する。信号Ｈは信号ｃｒＬの先行する符号ヒツトを、符号の拡大の目的で 保持する。第４図の制御信号は標準制御論理（図示してない）から容易に導出す ることができる。

本発明は好適な実施例に関連して説明されだにも拘らず２本発明が多くの方法で 修正され、特定の目的で解説され上記の如く説明されたもの以外に多くの実施例 をとシ得ることは、尚該技術の専門家にとって明白なことである。したがって、 添付の特許請求の範囲は２本発明の血止の精神と範囲に当てはするすべての修正 を包含する意図を有するものである。

特表昭５８−５ｔ１２１７７（７） 補正書の翻訳文提出書（特許法第１８４条７の第１項）１９％許出願の表示 国際出願番号　ＰＣＴ／ＵＳ８２１０１４８４２、発明の名称 時間多重Ｎ次ディジタルフィルタ ３、特許出願人 住　所　アメリカ合衆国イリノイ州６０１９６　、ジャンパ〜グ。

イースト・アルゴンフィン・ロード、　１３０３８名　称　モトローラ・インコ ーホレーテッド代表者　ラウナー、ピンセント　ジェイ国　籍　アメリカ合衆国 ４代理人 住　所　東京都豊島区南長崎２丁目５番２号２、上記第１の掛算器手段、上記第 １の力０算器手段。

上記第２の掛算器手段、上記第２の加算器手段および上記記憶手段を選択的に作 動することにより、予め設定されたディジタルフィルタ機能を実施するための制 御手段を更に具備することを特徴とする請求の範囲第１項記載の時間多重ｎ次デ ィジタルフィルタ。

に保持する第１遅延手段。

１人力を前記第１遅延手段の出力に結合させ、１出力を前記第１加算器手段の出 力に結合させ２次に低い階数の第２信号の選択された１つを選択的に保持し、付 与する第２遅延手段、金具えることを特徴とする請求の範囲第１項記載の時間多 重ｎ次テイジタルフィルタ。

４、（補正） 上記記憶手段は、更に 夫々の入力を選択的に上記第２の加算器手段の出力に結合させた最低階数の記憶 レジスタを除いた各々の記憶１人力を、上記第１の遅延手段の出力に選択的に結 合させた最低階数の記憶レジスタと。

夫々の出力を、上記第１の払具器手段と上記第２の加算器手段の両方に選択的に 結合させた全記憶レジスタとを具える複数階次数のｎ個の記憶レジスタを具える ことを特徴とする請求の範囲第３項記載の時間多重ｎ次ディジタルフィルタ。

５、（補正） １人力を前記記憶レジスタの各出力に選択的に結合させ、１出力を前記第２加算 器手段に結合させ、前記記憶された信号の対応する１つを選択的に保持し、与え る第３遅延手段、を更に具えることを特徴とする請求の範囲第４項記載の時間多 重ｎ次ディジタルフィルタ。

６゜ １人力を前記第２遅延手段の出力に結合させ、１出力を前記第２掛算器に選択的 に結合さｅ、　Ｐ波された出力信号を選択的に遅延させる第４遅延手段。

前記第２掛算器手段の出力に結合された１人力と、１出力とを有するスイッチン グ手段。

前記スイッチング手段の出力に結合され、前記を波された出力信号を記憶し、そ の形式を直列から並列に変換する第２記憶手段、を更に具えることを特徴とする 請求の範囲第５項記載の時間多重ｎ次ディジタルフィルタ。

７、（補正） （α）記憶手段を作動させて、最高階数の記憶された信号を第１の掛算器手段に 与える段階と。

（ｂ）　最高階数の係数信号全上記第１の掛算器手段に与える段階と。

（Ｃ）　上記第１の掛算器手段を作動させることにより。

最高階数の第１の信号を第１の加算器手段に与える段階と。

（ｄ）　上記入力信号のサンプルを上記第１の加算器手段に与える段階と。

（ｅ）上記第１の加算器手段を作動させて、最高階数の第２の信号を与える段階 と。

（ｆ）　最高階数の上記第２の信号を上記第１の加算器手段に与える段階と。

（（７）　上記記憶手段を作動させて２次に低い階数の記憶信号を上記第１の掛 算器手段に与える段階と。

（ｈ）　上記法に低い階数の係数信号を上記第１の掛算器手段に与える段階と。

（ｊ）　上記第１の掛算器手段を作動させて、上記法に低い階数の第１の信号を 第１の加算器手段に与える段階と。

（ｊ）上記第１の加算器手段を作動させて、上記法に低い階数の第２の信号を第 ２の掛算器手段に与える段階と。

（ｋ）　上記法に低い階数の第２の信号を第１の加算器手段に与える段階と。

（ρ）上記法に低い階数の係数信号を上記第２の加算器手段に与える段階と。

（ｍ）上記第２の掛算器手段を作動させて、上記法に低い階数の第６の信号を上 記第２の加算器手段に与える段階と。

（７Ｉ）上記記憶手段全作動させて２段階（（７）において選定された記憶信号 を上記第２の加算器手段に与える段階と。

（０）　上記第２の加算器手段を作動させて、上記次に低い階数の第４の信号を 記憶手段に与える段階と。

（ｐ）　上記記憶手段を作動させて２次に高い階数の記憶信号として、上記次に 近い階数の上記第４の信号を記憶する段階と。

（ｑ）段階（（７）々いしくｐ）を（？Ｌ−１）回繰返す段階と。

＜ｒ＞　段階（（７）ないしくｊ）を繰返して、最低階数の第２の信号を得る段 階と。

（＋１）　上記記憶手段を作動させて、最低階数の記憶信号として、最低階数の 上記第２の信号を記憶する段階と。

（ｔ）　上記第２の掛算器手段を作動させて、Ｐ波された出力信号として、最低 階数の上記第２の信号を与える段階と。

（＝ｊ）　上記時変人力信号の連続的サンプルをｆ波するように２段階（α）な いしく１）を繰返す段階、とを具備し２時変人力信号をｆ波するように時間多重 ｎ次ディジタルフィルタを使用する方法。

国際調査報告

Claims (1)

1. 【特許請求の範囲】 １．その作動に対応して、ｎ階（ｒａｎｋ）次数（ｏｒｄｅｒｅｄ）の記憶信号 の対応する１つと、ｎ階次数の係数信号の対応する１つとの積を表わすｎ階次数 の第１の信号の一つを与える第１の４Ｉｌ算器手段と。 その作動に対応して、上記第１の信号の対応するものと、入力信号もしくは上記 第２の信号の次の低階次数のもののいずれかの選ばれたものとの和を表わすｎ階 次数の第２の信号の一つを与える第１の加算器手段と。 その作動に対応して、上記第２の信号の対応するものと、上記係数信号の対応す るものとの積を表わすｎ階次数の第３の信号の一つを与える第２の掛算器手段と 。 その作動に対応して、上記第６の信号の対応するものと、上記記憶された信号の 対応するものとの和を表わすｎ階次数の第４の信号を与える第２の加算器手段と 。 その作動に応答して、上記第４の信号の各々と上記第２の信号の最低の階数のも のとを記憶し、上記記憶された信号を上記第１の掛算器手段と上記第２の加算器 手段とに選択的に与える記憶手段。 とを具備することを特徴とするｎが整数である場合の時間多重１次ディジタルフ ィルタ。 ２、上記第１の掛算器手段、上記第１の加算器手段。 上記第２の掛算器手段、上記第２の加算器手段および上記記憶手段を選択的に作 動することにより、予め設定されたディジタルフィルタ機能を実施するだめの制 御手段を更に具備することを特徴とする請求の範囲第１項記載の時間多重１次デ ィジタルフィルタ。 ６、第１の加算器手段は。 １出力を有し、１人力を前記第１加算器手段に結合させ、前記ｎ階次数の第２信 号の１つを選択的に保持する第１遅延手段。 １人力を前記第１遅延手段の出力に結合させ、１出力を前記第１加算器手段に結 合させ２次の低い階次数の信号の選択された１つを２選択的に保持し、与える第 ２遅延手段。 とを更に具備することを特徴とする請求の範囲第１項記載の時間多重１次ディジ タルフィルタ。 ４、夫々の入力を上記第２の掛算器手段の出力に選択的に結合させた最低階数の 記憶レジスタを除いた各記憶レジスタと、１人力を上記第１の遅延手段の出力に 選択的に結合させた最低階数の記憶レジスタと、夫々の出力を、上記第１の掛算 器手段と、上記第２の加算手段の両方に選択的に結合させてなる全記憶レジスタ とを具える複数階次数のｎ個の記憶レジスタを上記記憶手段が更に具備すること を特徴とする請求の範囲第６項記載の時間多重１次ディジタルフィルタ。 ５．１人力を前記記憶レジスタの各出力に選択的に結合させ、１出力を前記第２ 加算器手段に結合させ、前記記憶された信号の対応する１つを選択的に保持し、 与える第６遅延手段を上記第２の加算器手段が更に具備することを特徴とする請 求の範囲第４項記載の時間多重１次ディジタルフィルタ。 ６．１人力を上記第２の遅延手段の出力に結合させ。 １出力を前記第２掛算器手段に結合させ、Ｆｉ波された出力信号を選択的に遅延 させる第４遅延手段。 前記第２掛算器手段の出力に結合された１人力と、１出力とを有するスイッチン グ手段。 前記スイッチング手段の出力に結合され、前記ｆ波された出力信号を記憶し、そ の形式を直列から並列に変換する第２記憶手段、を具えることを特徴とする請求 の範囲第５項記載の時間多重１次ディジタルフィルタ。 ７゜ （ａ）　最高階数の記憶された信号を第１の掛算器手段に付与するように記憶手 段を作動せしめる段階と。 （ｂ）最高階数の係数信号を上記第１の掛算器手段に付与する段階と。 （ｃ）最高階数の第１の信号を第１の加算器手段に付与するように上記第１の払 算器手段を作動せしめる段階と。 （ｄ）　上記入力信号のサンプルを上記第１の加算器手段に付与する段階と。 （ｅ）最高階数の第２の信号を付与するように上記第１の加算器手段を作動せし める段階と。 （ｆ）上記最高階数の第２の信号を上記第１の加算器手段に付与する段階と。 （（７）　次に低い階数の記憶信号を上記第１の掛算器手段に付与するように上 記記憶手段を作動せしめる段階と。 Ｕ）　上記法に低い階数の係数信号を上記第１の掛算器手段に付与する段階と。 （ｉ）　上記法に低い階数の第１の信号を第１の加算器手段に付与するように、 上記第１の掛算器手段を作動せしめる段階と。 （ｊ）上記法に低い階数の第２の信号を第２の掛算器手段に付与するように、上 記第１の加算器手段を作動せしめる段階と。 （ｋ）　上記法に低い階数の第２の信号を第１の加算器手段に付与するように、 上記第２の掛算器手段を作動せしめる段階と。 （Ｉ！、）　上記法に低い階数の係数信号を上記第１の掛算器手段に付与する段 階と。 （ｍ）　上記法に低い階数の第６の信号を上記第２の加算器手段に付与するため に上記第２の掛算器手段を作動せしめる段階と。 （ｎ）段階（ｇ）において選ばれた記憶信号を上記第２の加算手段に付与するよ うに上記記憶手段を作動せしめる段階と。 （Ｏ）　上記法に低い階数の第４の信号を記憶手段に付与するように上記第２の 加算器手段を作動せしめる段階と。 （ｐ）　上記法に低い階数の上記第４の信号を次に高い階数の記憶信号として記 憶するように上記記憶手段を作動せしめる段階と。 （ｑ）段階（ｇ）ないしくｐ）を（？Ｌｌ）回繰返す段階と。 （ｒ）最低の階数の第２の信号を付与するように１段階（ｇ）ないしくｊ）を繰 返す段階と。 （８）最低階数の上記第２の信号を、最低階数の記憶信号として記憶するように 、上記記憶手段を作動せしめる段階と。 （ｔ）最低階数の上記第２の信号を、ｆ波された出力信号として付与するように 、上記第２の掛算器手段を作動せしめる段階と。 （−）　上記時変人力信号の連続的なサンプルをｆ波するように２段階（α）な いしくｔ）を繰返す段階。 とを具備し２時変人力信号−＋ｐ波するように時間多重ｎ次テイジタルフィルタ を使用する方法。