DE3024009C2 - Digitales Filter - Google Patents
Digitales FilterInfo
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- DE3024009C2 DE3024009C2 DE3024009A DE3024009A DE3024009C2 DE 3024009 C2 DE3024009 C2 DE 3024009C2 DE 3024009 A DE3024009 A DE 3024009A DE 3024009 A DE3024009 A DE 3024009A DE 3024009 C2 DE3024009 C2 DE 3024009C2
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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- H03H17/02—Frequency selective networks
- H03H17/0283—Filters characterised by the filter structure
- H03H17/0285—Ladder or lattice filters
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- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10L—SPEECH ANALYSIS OR SYNTHESIS; SPEECH RECOGNITION; SPEECH OR VOICE PROCESSING; SPEECH OR AUDIO CODING OR DECODING
- G10L13/00—Speech synthesis; Text to speech systems
- G10L13/02—Methods for producing synthetic speech; Speech synthesisers
- G10L13/04—Details of speech synthesis systems, e.g. synthesiser structure or memory management
- G10L13/047—Architecture of speech synthesisers
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- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10L—SPEECH ANALYSIS OR SYNTHESIS; SPEECH RECOGNITION; SPEECH OR VOICE PROCESSING; SPEECH OR AUDIO CODING OR DECODING
- G10L19/00—Speech or audio signals analysis-synthesis techniques for redundancy reduction, e.g. in vocoders; Coding or decoding of speech or audio signals, using source filter models or psychoacoustic analysis
- G10L19/04—Speech or audio signals analysis-synthesis techniques for redundancy reduction, e.g. in vocoders; Coding or decoding of speech or audio signals, using source filter models or psychoacoustic analysis using predictive techniques
- G10L19/06—Determination or coding of the spectral characteristics, e.g. of the short-term prediction coefficients
Description
Die vorliegende Erfindung betrifft ein digitales Filter nach dem Oberbegriff des Patentanspruches 1 und nach
dem Oberbegriff des Patentanspruches 2.
Im Kapitels des Buchs »Literatur Prediction of Speech« von Markel und Gray, Springer-Verlag, New
York, 1976, ist bereits ein derartiges digitales Filter beschrieben. Außerdem geht ein derartiges Filter aus der
DE-OS 28 35 497 hervor.
Die Herstellung von digitalen Filtern ist beispielsweise auch in der JP-OS 7838/1979 beschrieben, wonach ein
bo digitales Kreuzgliedfilter mit einer Multiplikations- sowie einer Additions-Subtraktionsschaltung realisiert
wird.
Die Aufgabe der vorliegenden Erfindung besteht darin, ein digitales Filter anzugeben, das Betriebscharakteb5 ristikcn aufweist, die auch bei einer niedrigen Arbeitstaktfrequenz für eine Stimmsynthese ausreichen.
Diese Aufgabe wird durch digitale Filter der eingangs genannten Art gelöst, die durch die in dem kennzeich-
nenden Teil der Patentansprüche 1 und 5 aufgeführten
Merkmale gekennzeichnet sind.
Das erfindungsgemäße digitale Filter kann unter Verwendung
einer Multiplikationsschaltung und zincr Additions/Subtraklionsschaltung,
die dem in der JP-C)S 7838/1979 offenbarten im Aufbau entspricht, hergestellt
werden. Das crfindungsgemäße Filter kann eine Dampfung
bewirken. Das Modell eines eine Dämpfung bewirkenden digitalen Filters und dessen Realisierung auf der
Basis eines gespeicherten Programms ist in dem Aufsatz »One Chip PÄRCOR Synthesizer« von Yamada u. a,
abgedruckt in Sogo-Zenkoku-Taikai-Konferenzberichi 1979 des Institute of Electronics and Communication
Engineers of Japan, beschrieben.
Die vorliegende Erfindung soll im folgenden unter Bezug auf die Zeichnung erläutert werden. Die
F i g. 1 zeigt ein Modell eines digitalen Synthetese-Filters;
F i g. 2 ist ein Blockdiagramm für ein Beispic! der vorliegenden Erfindung;
F i g. 3 ist ein Zeitdiagramm zur Arbeitsweise der in der F i g. 2 gezeigten Erfindung;
F i g. 4 zeigt ein Modell eines digitalen Synthetese-Filters
mit einem Dämpfungsterm;
F i g. 5 ist ein Blockdiagramm für ein Beispiel der vorliegenden Erfindung mit einem Dämpfungsterm;
F i g. 6 ist ein Zeitdiagramm zur Arbeitsweise des in F i g. 5 gezeigten Beispiels der vorliegenden Erfindung;
F i g. 7 ist ein Blockdiagramm eines weiteren Ausführungsbeispiels
der vorliegenden Erfindung;
Fig.8 ist ein Zeitdiagramm zur Arbeitsweise des in F i g. 7 gezeigten Ausführungsbeispiels der vorliegenden
Erfindung;
F i g. 9 ist ein Blockdiagramm eines weiteren Beispiels nach Fig.7 mit einem zusätzlichen Dämpfungsterin;
und
Fig. 10 zeigt mit einem Zeitdiagramm die Arbeitsweise
des Ausführungsbeispiels der vorliegenden Erfindung nach F ί g. 9.
Der grundsätzliche Aufbau eines Stimmsynthesizers, der in der vorliegenden Erfindung benui/.l isi. ist ausführlich
in dem Aufsatz »Voice Synthesizer For VOCODER of Linear Predicting Coding (LPC) Type Was
Realized by Using Three Tips« von R. Wiggins und L Brantingham in Nikkei Electronics, 8. Januar 1979,
S. 147-162.
Fig. 1 zeigt an einem Modell ein digitales Kreuzgliedfilter,
wie es im Stimmsynthesizer verwendet wird. Wie die Fig. 1 zeigt, bezeichnet AU(i)ein Eingangssignal,
das das Produkt eines Amplitudensignals mit einem Erregungssignal U(i) im /-ten Zeitintervall darstellt.
y\ ist ein synthetisiertes Ausgangssignal, das in einen D/A-Wandler gespeist wird. Die Fig. 1 zeigt das
Beispiel eines zehnstufigen Filters, wobei 1 bis 10 Subtrahierer, 11 bis 19 Summierer, 21 bis 30 und 22' bis 30'
Multiplikatoren zur Multiplikation mit den Filterkoeffizienten Jt, (i = 1,2 H)) und 41 bis 50 Verzögerungen
um eine Zeitperiode bezeichnen. y\a bis y\ bezeichnen
Ausgangssignale der Subtrahiercr 1 bis 10, bw bis b>
die Ausgangssignale der Addierer 11 bis 19 und b\ ist gleich
y\. Beispielsweise kann man das Signal y« berechnen,
indem man vom Signal y* das Produkt der Multiplikation
des Signals b» aus der vorhergehenden Periode mit
dem Koeffizienten *B subtrahiert. Weiterhin kann man
das Signal b* berechnen, indem man dem Signal yi das
Produkt der Multiplikation des um eine Periode vorgehenden Signals tu mit dem Koeffizienten k7 hinzuaddiert.
Die Tabelle 1 gibt die rechnerischen Zusammenhänge zwischen den Signalen yu>
und yi und b\a bis b, an.
Die F i g. 2 zeigi ein Beispiel der vorliegenden Erfindung.
Dabei bezeichnet 90 den K-Stapel, d.h. einen Speicher, der die digitalen Werte Jc1 bis Art0 für die Filterkocffi/.ienten
und ein Amplitudensignal A speichert. 102 ist eine Multiplikalionsschaltung. deren einer Eingang
(a) parallel zum Ausgang des K-Stapels 90 liegt. In der Regel wird als Multiplikationsschaltung 102 eine paral-IeI
arbeitende Schaltung des Matrixtyps (»array type«) verwendet. Wendet man den Algorithmus von Booth an,
läßt sich die Komplementbildung vorzeichenunabhängig durchführen. Beispielsweise kann man beim zweiten
Algorithmus von Booth den Vorgang in vier Paralleladditionsschritten
abschließen, wenn der K-Stapel 90 am Ausgang 10 Parallelbits hat. Der zweite Algorithmus
von Booth ist ausführlich in dem Aufsatz »Multiplication Operation Circuit On The Basis of Parallel Operation
of The Improved LSI-nization« Nikkei Electronics,
2« No. 5—29,76—90,1978, beschrieben. 103 bezeichnet ein
dreistufiges Schieberegister, das als erste Verzögerungsschaltung dient, 104 ein einstufiges, intermittierend
arbeitendes Schieberegister als die erste intermittierend arbeitende Verzögerungsschaltung, 105 einen
Umschalter für das Ausgangssignal des Schieberegisters 103 und das Ausgangssignal des intermittierend
arbeitenden Schieberegisters 104,106 eine Addier-Subtrahierschaltung,
deren eines Eingangssignal (c) das Ausgangssignal des Umschalters 105 ist, 107 einen Um-
ju schalter, 108 ein als zweite Verzögerungsschaltung dienendes
einstufiges Schieberegister, 109 ein als zweites intermittierend arbeitende Verzögerungsschaltung dienendes
und an das Schieberegister angeschlossenes einstufiges intermittierend arbeitendes Schieberegister.
110 bezeichnet einen Zwischenspeicher, der den mit den
oben beschriebenen Operationen erhaltenen digitalen Wert festhält und ihn dann an einen (in der Figur nicht
gezeigten) D/A-Wandler schickt. 111 bezeichnet einen
Umschalter für das Ausgangssignal der Addier-Subtraleerschaltung 106 und das Ausgangssignal des intermittierend
arbeitenden Schieberegisters 109; sein Ausgangssignal geht als Eingangssignal (d) auf die Addier-Subtrahierschaltung
106. Weiterhin schaltet der Umschalter 107 zwischen dem Ausgang der Addier-Snhtrahicrschaltung
106, dem Ausgangssignal des intermittierend arbeilenden Schieberegisters 109 und einem Erregungssignal
U(i) um; sein Ausgangssignal dient als Eingangssignal für das Schieberegister 108. Außerdem wird
ein Teil des Ausgangssignals des Schieberegisters 108 als Eingangssignal (b)dtr Multiplikationsschaltung 102
verwendet.
Wie die Fig. 2 zeigt, werden das Amplitndensignal
und das Eingangssignal U(i) in das Schieberegister 108 über den K-Stapel 90 bzw. den Umschalter 107 in einem
freien Intervall während des Arbeitens der Schaltung der F i g. 2 eingespeist und dann in einem weiteren freien
Intervall während des Arbeitens der Multiplikation A U (i) unterworfen.
I·' i g. 3 zeigt das ausführliche Zeitsteuerdiagramm für
W) die praktische Anwendung der in der Tabelle 1 gezeigten
Formel mit der in F i g. 2 gezeigten Schaltung. Dabei dienen der Koeffizient k\ oder die Information zur Amplitude
Λ als Eingangssignal für die Multiplikationsschallung 102 und das Ausgangssignal des einstufigen
b5 Schieberegisters 108 als Eingangssignal (b)der Multiplikationsschaltung
102. Das Ergebnis der Addition erscheint in Form eines Ausgangssignals des dreistufigen
Schieberegisters 103 nach sieben Perioden des Durch-
laufs durch die vierstufige Multiplikationsschaltung 120
und das dreistufige Schieberegister 103.
Das intermittierend arbeitende einstufige Schieberegister 104 schiebt während der Perioden T, bis Tu und
ist während der Perioden Ti2 bis Tm im Ruhezustand.
Das Ausgangssignal des Schieberegisters 104 dient als Eingangssignal (c) der Addier-Subtrahicrschaltung 106
im Intervall Tj0 und Ti bis Tm, während das Ausgangssignal
des dreistufigen Schieberegisters 106 als Eingangssignal (c) der Addiei -Subtrahierschaltung 106 während
der Intervalle Ti ι bis Tw dient. Weiterhin dienen das
Ausgangssignal der Addier-Subtrahicrschaltung 106, das Ausgangssignal des intermittierend arbeitenden
neunstufigen Schieberegisters 109 und 0 als Eingangssignal (d) der Addier-Subtrahicrschaltung 106 während
der Intervalle Ti bis Ti0, Tn bis Tm bzw. T20.
Die Addier-Subtrahierschaltung 106 führ! die Subtraktion
bei der das Eingangssignal (c) von Eingangssignal (d) während der Intervalle Ti bis Tu, subtrahiert
wird, sowie die Addition aus, in der das Eingangssignal (ς)zum Eingangssignal fcfj während der Intervalle Tu bis
T-20 hinzuaddiert wird.
Das Ausgangssignal des intermittierend arbeitenden neunstufigen Schieberegisters 109, das Errcgungssignal
U(i + 1) und das Ausgangssignal der Addier-Subtrahierschaltung 106 dienen als Eingangssignal für das einstufige
Schieberegister 108 in den Intervallen Ti, Ti bzw.
Tz bis Tjo. Das Schieberegister 109 schiebt während der
Intervalle Tn bis Tj und ist während der Intervalle Ti bis
Tio in Ruhe. Der Inhalt der Speicherschaltung 110 wird
während der Intervalle Τι bis T20 gespeichert und beim
Übergang vom Intervall Γι zum Intervall Ti aufgewertet.
Dieser oben beschriebene Aufbau der Schaltung ermöglicht die Durchführung der in der Tabelle 1 gezeigten
Operationen mittels einfacher Schaltungselemente; weiterhin läßt die Verschaltung der Schaltungselemente
sich vereinfachen.
Auch kann die Dämpfungsoperation eingeführt werden. Die Einfügung eines Mikroverlustes in das Synthesefilter
kann als Gegenmaßnahme zum Begrenzen einer ungewöhnlichen Amplitude der synthetisierten Stimme
verwendet werden. Der Effekt ist ausführlich in dem Aufsatz »The Study of an Analysis-Synthesis Method of
PARCOR of Deformed Lattice Type« in Material No. S77-O6, Voice Study Meeting, The Acoustical Society
of Japan, Mai 1977, beschrieben.
F i g. 4{a) zeigt das Modell eines Kreuzgliedfilters mit
einer Dämpfungsoperation. 51 bis 60 bezeichnen Dämpfungselemente, fr'10 bis b'\ die Eingangssignale der
Dämpfungseiemiente 51 bis 60 und bw bis b\ die Ausgar.gssignaic
des· i:5ärnpiürigsc!errien;e 5 J bis SO, im übrigen
entspricht diese Schaltung der der Fig. 1. Beispielsweise bewirkt der Übergang von b\ auf 61 eine Reduktion
des Wertes auf 255/256.
F i g. 4{b) zeigt ein Beispiel für ein Dämpfungselement
51 bis 60.
Die Tabelle 2 zeigt den Zusammenhang zwischen den Signalen ym bisji, bw bis b\ und 6Ί0 bis b\ der F i g. 4.
Die Fig.5 stellt ein weiteres Beispiel der vorliegenden
Erfindung dar. Es entspricht dem der F i g. 2, wobei
jedoch anstelle des einstufigen Schieberegisters 108 eine Schiebeschaltung 112 und eine Subtrahicrschaltung
113 verwendet sind. Das Ausgangssignal der Subtrahierschaltung 113 ist das Ausgangssignal des Umschalters
107, multipliziert mit dem Faktor (1-1/256), wenn
die Schiebeschaltung 112 um acht Bits nach rechts geschoben wird. Es ist einfach, eine Dämpfungsoperation
einzufügen oder herauszunehmen, da die Schiebeschaltung 112 und die Subtrahierschnltung 113 nur einstufige
Schieberegister sind, wenn diis Ausgangssignal der Schicbeschaltung 112 der F i g. b gleich 0 ist.
■> Die F i g. 6 zeigt das Zeitdiagramm für die praktische
Durchführung der in der Tabelle 2 gezeigten Beziehungen mit dem in Fig.5 gezeigtun Aufbau. Fig.b entspricht
der Fig.3, wobei jedoch die Dämpfungsoperation
mittels des Hingangs und des Ausgangs der Subtraleerschaltung
113 durchgeführt wird. Die Fig.6 zeigt
dabei einen möglichen Aufbau, in dem ein Zwischenspeicher an den Ausgang einer Subtrahierschaltung gelegt
ist, und der Wert b\ (i — 1) in diese Schaltung währenddes
Intervalls Tj eingespeichert wird.
Wie oben gezeigt, kann die vorliegende Erfindung den Aufbau der Schaltungen erheblich vereinfachen und
erlaubt auf einfache Weise das Einfügen eines Dämpfimgslcrms.
F i g. 7 zeigt ein weiteres Beispiel der vorliegenden Erfindung. Die gleichen Bezugszeichen wie in der Figur
des vorbeschriebenen Beispiels bezeichnen die gleichen Schaltungselemente. Zur vollständigen Erläuterung sollen
auch die entsprechenden Bczugszahlen jedoch erneut erläutert werden. 90 bezeichnet den K-Stapcl, einen
Speicher für die die Filterkoeffizienten darstellenden digitalen Werte k\ bis kw- 100 ist eine einstufige
Verzögerungsschaltung, in der der Zusammenhang zwischen dem Eingangssignal und dem Ausgangssignal
nach der einstufigen Verzögerung identisch mit dem Zusammenhang zwischen dem Eingangssignal und dem
Ausgangssignal ist. Das Ausgangssignal des K-Stapels
wird also kodiert zu einem Signal, das einem Multiplikationsalgorithmus der Multiplizierschaltung 102 entspricht,
wie unten erläutert. 101 bezeichnet das erste
3-> Schieberegister, das als erste Verzögerungsschaltung
dient, 102 eine Multiplizierschaltung, deren erster Eingang
auch am Ausgang der einstufigen Verzögerungsschaltung 100 derart liegt, daß mehrere parallele Eingangsscgmenlc
(für mehrere Bits), die den ersten Eingangsanschluß bilden, mit den entsprechenden parallelen
Ausgangssegmente (für mehrere Bits) verbunden sind, die den Ausgang der einstufigen Verzögerungsschullung
darstellen. Generell wird als Multiplizierschaltung eine parallel arbeitende Schaltung des Matrixtyps
(»array type«) verwendet. Wendet man den Algorithmus von Booth an, kann die Komplementbildung
vorzeichenunabhängig durchgeführt werden. Verwendet man beispielsweise den zweiten Algorithmus von
Booth, reicht eine vierstufige Wiederholung der Paralleladdition,
wenn der K-Stapel insgesamt 10 parallele Ausgangsbits hat. Der zweite Algorithmus von Booth ist
ausführlich besen sieben in dem Aufsatz »NiuliipiiCäüun
Operation Circuit On The Basis of Parallel Operation For The Improved LSI-nization« in Nikkei Electronics,
No. 5—29, 76—90,1978.103 bezeichnet das als zweite
Vcrzögerungsschaltung dienende Schieberegister, 104 das als erste intermittierend arbeitende Verzögerungsschaltung
dienende erste intermittierend arbeitende Schieberegister, 105 einen Umschalter für den Ausgang
und den Eingang des zweiten Schieberegisters 103,105 eine Addier-Subtrahicrschaltung, deren eines Eingangssignal
(c) das Ausgangssignal des Umschalters 105 ist, 107 einen Umschalter, 108 das zweite Schieberegister,
das als zweite Verzögerungsschaltung dient, 109 das als
b5 zweite intermittierend arbeitende zweite Verzögerungsschaltung
dienende zweite intermittierend arbeitende Schieberegister, wobei das zweite intermittierend
arbeitende Schieberegister 109 mit dem zweiten Schie-
beregister 108 verbunden ist. 110 bezeichnet cine Zwischenspeicherschaltung,
die einen digitalen Wen vorhält, der aus den oben beschriebenen Operationen erhalten
wurde, und ihn an einen (nicht gezeigten) DM-Wandler sendet. 111 bezeichnet einen Umschalicr für
das Ausgangssignal der Addicr-Subtrahicrschaltiing 10h
und das Ausgangssignal des zweiten intermittierend arbeitenden Schieberegisters 109, wobei dessen Ausgangssignal
das Eingangssignal (d) der Addier-Subtrahierschaltung 106 darstellt. Weiterhin schaltet der Umschalter
107 zwischen dem Ausgangssignal der Addier-Subtrahierschaltung 206, dem Ausgangssignal des zweiten
intermittierend arbeitenden Schieberegisters 109 und einem Erregungssignal U(i) um; das Ausgangssignal
des Umschalters 107 dient als Ringangssignal des zweiten Schieberegisters 108. Weiterhin dient das Ausgangssignal
des ersten Schieberegisters 101 als das andere Eingangssignal ^der Multiplizierschaltung 102.
Wie die F i g. 7 zeigt, wird ein Amplitudcnsignal A und ein Erregungssignal U (i) in das zweite Schieberegister
108 über den K~Stapel 90 bzw. den Umschalter 107 in einem freien Zeitintervall während des Arbeitens der
Schaltung der F i g. 7 eingeschrieben und dann die Multiplikation A ■ U(i) in einem weiteren freien Intervall
während des Betriebs durchgeführt.
Die Fig.8 zeigt das Zeitdiagramm bei der praktischen
Ausführung der in der Tabelle 1 gezeigten Formeln in der Schaltung der F i g. 7. Wie die F i g. 8 zeigt,
dient die Information der Koeffizienten k als Eingangssignal (a) für die einstufige Verzögerungsschaltung 100
und das Ausgangssignal des zweiten Schieberegisters 108 dient als Hinsangssignal (b) der Multiplizierschaltung
102 über das erste Schieberegister 101. Das Ergebnis der Multiplikation erscheint als Ausgangssignal hinter
dem zweiten Schieberegister 103 nach sechs Intervallen über die Multiplizicrschaltung 102 und das zweite
Schieberegister 103.
Das erste intermittierend arbeitende Schieberegister 104 schiebt während der Intervalle Γι bis Tu und ist in
den Intervallen Ti2 bis T2() in Ruhe. Das Ausgangssignal
des Schieberegisters 104 dient als Eingangssigna! (c) der Addier-Subtrahierschaltung 106 während der Intervalle
Τχ, bis ΤΊ und Ti bis Γιο, während das Ausgangssignal des
zweiten Schieberegisters 103 das Eingangssignal fender
Addier-Subtrahierschaltung 106 während der Intervalle Tu bis Ti9 ist Weiterhin dient das Ausgangssignal der
Addier-Subtrahierschaltung 106 als Eingangssignal (d) der Addier-Subtrahierschaltung 106 während der Intervalle
Ti bis Tio, und das Ausgangssignal des zweiten
intermittierend arbeitenden Schieberegisters 109 als Eingangssignal (d) der Addier-Subtrahierschaltung 106
während der Intervalle Tn bis 7ig. Im Intervall T2U ist das
Eingangssignal (d) der Addier-Subtrahierschaltung gleich 0. Die Addier-Subtrahierschaltung 106 führt die
Subtraktionsoperation durch, bei der das Eingangssignal (c) vom Eingangssignal (d) während der Intervalle
Ti bis Tio subtrahiert wird, und die Additionsoperation
durch, in der der Eingangssignal (c)zum Eingangssignal
(d) während der Intervalle Ti ι bis T20 addiert wird.
Das Ausgangssignal des zweiten intermittierend arbeitenden Schieberegisters 109, das Erregungssignal
U(i + 1) und das Ausgangssignal der Addier-Subtrahierschaltung 106 dienen als Eingangssignal für das
zweite Schieberegister 108. Das zweite intermittierend arbeitende Schieberegister 109 schiebt während der Intervalle
Tu bis T20 und T20 bis T1 und befindet sich in den
Intervallen T2 bis Tio in Ruhe. Der Inhalt des ZwischcnsDeichers
110 wird während der Intervalle Ti bis Tm und
Ti» bis T\ gespeichert und im Übergangspunkt von T\
auf Ti aufgewertet.
Der oben beschriebene Schaltungsaufbau ermöglicht es, die in der Tabelle 1 angegebenen Operationen mit
ri einfachen Schaltungselemente!! durchzuführen, die zudem
auf einfache Weise verschaltet sind.
Die in I- i g. 7 gezeigte einstufige Verzögerungsschaltung 100 kann das Ausgangssignal des K-Stapels 90 zu
einem Signal kodieren, das für den Multiplikationsalgo-
ιυ rithmus der Multiplizierschaltung 102 geeignet ist. Es
wird im folgenden erläutert, weshalb gelegentlich eine einstufige Verzögerung erforderlich ist. Ein Beispiel ist
eine Kodierschaliung mittels eines vierphasigen dynamischen verhältnislosen Schieberegisters (»four-phase
ιΐ dynamic iatioless shift register«)zur Leistungsersparnis.
Das Prinzip der Ausbildung einer Verknüpfungsschaltung unter Verwendung eines solchen vierphasigen dynamischen
verhältnislosen Schieberegisters ist ausführlich in »MOS/LSI Design and Application« von WiIIiam
N.Carrund Jack P. Mize, Mc-Graw-Hill Book Company,
1972, beschrieben.
Auch kann eine Dämpfungsoperation eingeführt werden. Die Einfügung eines Mikroverlustes in das Synthesefilter
kann als Gegenmaßnahme zur Begrenzung einer ungewöhnlichen Amplitude der Synthesestimme
dienen. Der Effekt ist ausführlich in dem Aufsatz »The Study of An Analysis-Synthesis Methode of PARCOR
of Deformed Lattice Type« in Material No. S77-06, Voice Study Meeting, The Acoustical Society of Japan, Mai
1977, beschrieben.
Die Fig.4(a) zeigt als Modell ein Kreuzgliedfilter,
dem eine Dämpfungsoperation hinzugefügt wurde.
Die in der Tabelle 2 angegebenen Formeln geben die Zusammenhänge zwischen den Signalen y\o bisyi, feiobis
J5 £>i iindi>'ii>bis£>'i an.
Die F i g. 9 zeigt ein weiteres Beispiel für die vorliegende Erfindung. Es entspricht dem der Fig. 7, wobei
jedoch eine Schiebeschaltung 112 und eine Subtrahierschaltung 113 anstelle des zweiten Schieberegisters 108
in Fig.7 eingesetzt sind. Das Ausgangssignal der Subtrahierschaltung
!13 ist das Ausgangssignal des Umschalters 107, multipliziert mit dem Faktor (1 — 1/256),
wenn in der Schiebeschaltung 112 um acht Bits nach rechts verschoben wird. Es ist einfach, eine Dämpfungsoperation
einzufügen oder herauszunehmen, da die Schiebeschaltung 112 und die Subtrahierschaltung 113
nur Einzelschritt-Schieberegister sind, wenn das Ausgangssignal der Schiebeschaltung 112 in F i g. 9 gleich 0
ist.
Die F i g. 10 zeigt das Zeitdiagramm für die praktische
Durchführung der in der Tabelle 2 gezeigten Beziehungen mittels des in F i g. 9 gezeigten Schaltungsaufbaus.
F i g. 10 entspricht F i g. 8, wobei jedoch die Dämpfungsoperation mit dem Gin- und dem Ausgangssignal der
Subtrahierschaltung 113 durchgeführt wird. Es kann auch — vergl. die F i g. 9 — ein Schaltungsaufbau verwendet
werden, bei dem ein Zwischenspeicher 110 an den Ausgang der Subtrahierschaltung 113 gelegt und in
diesen im Intervall T2 der Wert b\ (i — 1) eingespeichert
fco wird.
Wie erläutert, ergibt die vorliegende Erfindung ein digitales Filter, das im Aufbau gegenüber dem Stand der
Technik erheblich vereinfacht ist und bei dem sich Dämpfungstermc leicht einfügen lassen.
fa5 :
Hierzu 8 Blatt Zeichnungen
Claims (5)
1. Digitales Filter, das digitale Eingangssignale und eine Vielzahl von Filterkoeffizienten entsprechenden digitalen Werten verarbeitet, wobei das Filter einen Speicher zum Speichern einer Vielzahl von
digitalen Werten, die Filierkoeffizienten darstellen, und eine Multiplizierschaltung, deren erster Eingang
mit dem Ausgang des Speichers verbunden ist, aufweist, dadurch gekennzeichnet, daß das
Filter außerdem eine erste Verzögerungsschaltung (103), die mit dem Ausgang der Multiplizierschaltung (102) verbunden ist, eine erste intermittierend
arbeitende Verzögerungsschaltung (104). die mit dem Ausgang der ersten Verzögerungsschaltung
(103) verbunden ist einen ersten Umschalter (105), der wahlweise den Ausgang der ersten Verzögerungsschaltung (103) oder den Ausgang der ersten
intermittierend arbeitenden Verzögerungsschaltung
(104) durchschaltet, eine Addier-Subtrahier-Schaltung (106), deren erster Eingang mit dem Ausgang
des ersten Umschalters (105) verbunden ist, eine zweite Verzögerungsschaltung (108), deren Ausgang
mit einem zweiten Eingang der Multiplizierschaltung (102) verbunden ist, eine zweite intermittierend
arbeitende Verzögerungsschaltung (109), die mit dem Ausgang der zweiten Verzögerungsschaltung
(108) verbunden ist, einem zweiten Umschalter (111),
der wahlweise den Ausgang der Addier-Subtrahier-Schaltung (106) oder den Ausgang der zweiten intermittierend arbeitenden Verzögcrungsschaltung
(109) durchschaltet und diesen Ausgang als zweites Eingangssignal an die Addier-Subtrahier-Schaltung
(106) schaltet, einen dritten Umschalter (107), der wahlweise den Ausgang der Addier-Subtrahier-Schaltung (106) oder den Ausgang der zweiten intermittierend arbeitenden Verzögerungsschaltung
(109) durchschaltet und als Hingangssignal an die zweite Verzögerungsschaltung (108) anlegt, und einen Zwischenspeicher (110) aufweist, der die Ausgangsdaten der zweiten intermittierend arbeitenden
Verzögerungsschaltung (109) zeitweilig speichert.
2. Filter nach Anspruch 1, dadurch gekennzeichnet, daß ein Eingangssignal (U) zusätzlich wahlweise
durch den dritten Umschalter (107) an die zweite Verzögerungsschaitung (108) anlegbar ist.
3. Filter nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Verzögerungsschaltung
(108) eine Subtrahierschaltung (113) aufweist, in der der Ausgang des dritten Umschalters (107) direkt
mit einem Eingang der zweiten Verzögerungsschaltung (113) verbunden ist und in der der Ausgang des
dritten Umschalters (107) über eine Verschiebeschaltung (112) mit einem weiteren Eingang der
zweiten Verzögerungsschaltung (113) verbunden ist.
4. Digitales Filter, das digitale Eingangssignale und eine Vielzahl von Filterkoeffizienten entsprechenden, digitalen Werten verarbeitet, wobei das
Filter eine Speicherschaltung zum Speichern einer Vielzahl von digitalen Werten, die Filterkoeffizienten darstellen, und eine Multiplizierschaltung mit einem ersten und einem zweiten Eingang aufweist,
dadurc. gekennzeichnet, daß das Filier außerdem
eine an dem Ausgang der Multiplizierschaltung (102) angeschlossene erste Verzögerungsschaltung (103),
eine mit der ersten Verzögcrungsschaltung (10.3) verbundene erste intermittierend arbeitende Verzögerungsschaitung (104), einen ersten Umschalter
(105), der wahlweise den Ausgang der ersten Verzögerungsschaltung (103) oder den Ausgang der ersten
intermittierend arbeitenden Verzögerungsschaltung (104) durchschaltet, eine Addier-Subtrahier-Schaltung (106), deren erster Eingang mit dem Ausgang
des ersten Umschalters (105) verbunden ist, eine zweite Ver/ögerungsschaliung(108), eine zweite intermittierend arbeitende Verzögerungsschaltung
ίο (109), die mit dem Ausgang der zweiten Verzögerungsschaltung (108) verbunden ist, und einen Zwischenspeicher (110). der die Ausgangsdaten der
zweiten intermittierend arbeitenden Verzögerungsschaltung (109) zeitweilig speichert, aufweist, daß
der ersten intermittierend arbeitenden Verzögerangsschallung (104) die zweite Verzögerungsschallung (108) folgt, die so angeordnet ist, daß ihr Ausgang mit dem zweiten Eingang der Multiplizierschaltung (102) verbunden ist, daß das Filter zusätz-
lieh einen /weiten Umschalter (111), der entweder
den Ausgang der Addier-Subtrahier-Schaltung (106) oder den Ausgang der zweiten intermittierend arbeitenden Verzögerungsschaltung (109) an den
zweiten Eingang der Addier-Substrahier-Schaltung
(106) legt, einen dritten Umschalter (107), der wahlweise entweder den Ausgang der Addier-Subtrahier-Schaltung (106) oder den Ausgang der zweiten
intermittierend arbeitenden Verzögerungsschaltung (109) mit dem Eingang der zweiten Verzögerungs-
schaltung (108) verbindet, und eine Einzelschritt-Verzögerungsschaltung (100) aufweist, deren Ausgang mit dem ersten Eingang der Multiplizierschaltung (102 verbunden ist und deren Eingang mit dem
Ausgang der Speichereinrichtung (90) verbunden ist.
5. Filter nach Anspruch 4, dadurch gekennzeichnet, daß der dritte Umschalter (107) so aufgebaut ist,
daß ein Eingangssignal (U) wahlweise an die zweite Verzögerungsschaitung (108) anlegbar ist.
6. Filter nach Anspruch 4 oder 5, dadurch gekenn-
zeichnet, daß die zweite Verzögerungsschaitung
(108) eine Subtrahierschaltung (113) aufweist, an deren einen Eingangsanschluß das Ausgangssignal des
dritten Umschalters (107) und an den anderen Eingang das Ausgangssignal des dritten Umschalters
(107) über eine Schiebeschaltung (112) gelegt sind.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8060379A JPS564919A (en) | 1979-06-25 | 1979-06-25 | Digital filter |
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| Publication Number | Publication Date |
|---|---|
| DE3024009A1 DE3024009A1 (de) | 1981-02-26 |
| DE3024009C2 true DE3024009C2 (de) | 1984-11-29 |
Family
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Family Applications (1)
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| DE3024009A Expired DE3024009C2 (de) | 1979-06-25 | 1980-06-24 | Digitales Filter |
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