DE3024009A1 - Digitales filter - Google Patents
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Description
Digitales Filter
Die vorliegende Erfindung betrifft ein digitales Filter für eine Stimmsyntheseschaltung nach dem Prinzip der linearen prädiktiven
Kodierung und insbesondere ein Verfahren zur Ausbildung eines digitalen Kreuzglied-Filters zur Stimmsynthese nach dem
Prinzip der linearen prädiktiven Kodierung.
Ein digitales Kreuzglied-Filter ist bereits ausführlich im Kapitel
5 des Buchs "Linear Prediction of Speech" von Markel und Gray, Springer-Verlag, New York, 1976, beschrieben.
Die Mittel zum Erzeugen von digitalen Kreuzgliedfiltern sind
ausführlich beispielsweise in der JA-OS 7838/1979 analysiert, die die Realisierung eines digitalen Kreuzgliedfilters mit
einer Multiplikations- sowie einer Additions-Subtraktionsschaltung vorschlägt.
Es ist ein Ziel der vorliegenden Erfindung, ein digitales Filter anzugeben, das auch bei niedriger Arbeitstaktfrequenz eine
ausreichende Betriebsgröße ("operation quantity") erreichen kann, die für die Stimmsynthese erforderlich ist.
Es ist ein weiteres Ziel der vorliegenden Erfindung, den Aufbau eines digitalen Kreuzgliedfilters unter Verwendung einer Multiplikations-
und einer Additions/Subtraktionsschaltung, die der in der JA-OS 7838/1979 offenbarten im Aufbau entspricht, sowie
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3024003
ein digitales Filter mit einem Dämpfungsterm anzugeben.
Das Modell eines einen Dämpfungsterm enthaltenden digitalen
Filters und dessen Realisierung auf der Basis eines gespeicherten Programms ist in dem Aufsatz "One Chip PARCOR Synthesizer"
von Yamada u.a., The Musashino Electrical Communication Laboratory of Nippon Telegraph and Telephone Corporation, abgedruckt
in Sogo-Zenkoku-Taikai-Konferenzbericht 1979 des Institute of Electronics and Communication Engineers of Japan.
Die vorliegende Erfindung soll im folgenden unter Bezug auf die Zeichnung beschrieben werden.
Die Fig. 1 zeigt ein Modell eines
digitalen Synthetese-Filters;
Fig. 2 ist ein Blockdiagramm für ein Beispiel der vorliegenden Erfindung;
Fig. 3 ist ein Zeitdiagramm zur Arbeitsweise der in der Fig. 2 gezeigten
Erfindung;
Fig. 4 zeigt ein Modell eines digitalen Synthetese-Filters mit einem Dämpfungsterm;
Fig. 5 ist ein Blockdiagramm für ein Beispiel der vorliegenden Erfindung
mit einem Dämpfungsterm;
Fig. 6 ist ein Zeitdiagramm zur Arbeitsweise des in Fig. 5 gezeigten Beispiels
der vorliegenden Erfindung;
Fig. 7 ist ein Blockdiagramm eines weiteren
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Ausführungsbeispiels der vorliegenden Erfindung;
Fig. 8 ist ein Zeitdiagramm zur Arbeitsweise
des in Fig. 7 gezeigten Ausführungsbeispiels der vorliegenden Erfindung;
Fig. 9 ist ein Blockdiagramm eines weiteren
Beispiels nach Fig. 7 mit einem zusätzlichen Dämpfungsterm; und
Fig. 10 zeigt mit einem Zeitdiagramm die Arbeitsweise des Ausführungsbeispiels
der vorliegenden Erfindung nach Fig. 9.
Der grundsätzliche Aufbau eines Stimmsynthesizers, der in der vorliegenden Erfindung benutzt ist, ist ausführlich in dem Aufsatz
"Voice Synthesizer For VOCODER of Linear Predicting Coding (LPC) Type Was Realized by Using Three Tips" von R. Wiggins
und L. Brantingham in Nikkei Electronics, 8. Januar 19 79,
S. 147 - 162.
Fig. 1 zeigt an einem Modell ein digitales Kreuzgliedfilter, wie
es im Stimmsynthesizer verwendet wird. Wie die Fig. 1 zeigt, bezeichnet AU (i) ein Eingangssignal, das das Produkt eines
Amplitudensignals mit einem Erregungssignal U(i) im i-ten Zeitintervall darstellt, y1 ist ein synthetisiertes Ausgangssignal
das in einen D/A-Wandler gespeist wird. Die Fig. 1 zeigt das Beispiel eines zehnstufigen Filters, wobei 1 bis 10 Subtrahierer,
11 bis 19 Summierer, 21 bis 30 und 22* bis 30' Multiplikatoren zur Multiplikation mit den Filterkoeffizienten k. (i =
1, 2, ..., 10) und 41 bis 50 Verzögerungen um eine Zeitperiode bezeichnen, y.. bis y1 bezeichnen Ausgangs signale der Subtrahierer
1 bis 10, fa. bis b- die Ausgangssignale der Addierer
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11 bis 19 und b, ist gleich y.. . Beispielsweise kann man das
Signal yfi berechnen, indem man vom Signal y„ das Produkt der
Multiplikation des Signals b„ aus der vorhergehenden Periode
mit dem Koeffizienten ko subtrahiert. Weiterhin kann man das
Signal bß berechnen, indem man dem Signal y-, das Produkt der
Multiplikation des um eine Periode vorgehenden Signals b? mit
dem Koeffizienten k_ hinzuaddiert.
Die Tabelle 1 gibt die rechnerischen Zusammenhänge zwischen
den Signalen y.. und y. und biri bis b, an.
3 Io 1 10 1
Die Fig. 2 zeigt ein Beispiel der vorliegenden Erfindung. Dabei bezeichnet 90 den K-Stapel, d.h. einen Speicher, der die digitalen
Werte k1bis k1Q für die Filterkoeffizienten und ein Amplitudensignal
A speichert. 102 ist eine Multiplikationsschaltung, deren einer Eingang (a) parallel zum Ausgang des K-Stapels 90
liegt. Als Regel wird als Multiplikationsschaltung 102 eine parallel
arbeitende Schaltung des Matrixtyps ("array type") verwendet. Wendet man den Algorithmus von Booth an, läßt sich die
Komplementbildung vorzeichenunabhängig durchführen. Beispielsweise kann man beim zweiten Algorithmus von Booth den Vorgang
in vier Paralleladditionsschritten abschließen, wenn der K-Stapel 90 am Ausgang 10 Parallelbits hat. Der zweite Algorithmus
von Booth ist ausführlich in dem Aufsatz "Multiplication Operation Circuit On The Basis of Parallel Operation of The Improved
LSI-nization" Nikkei Electronics, No. 5 - 29, 76 - 90, 1978, beschrieben. 103 bezeichnet ein dreistufiges Schieberegister,
das als erste Verzögerungsschaltung dient, 104 ein einstufiges, intermittierend arbeitendes Schieberegister als die erste intermittierend
arbeitende Verzögerungsschaltung, 105 einen Umschalter für das Ausgangssignal des Schieberegisters 103 und das Ausgangssignal
des intermittierend arbeitenden Schieberegisters 104, 106 eine Addier-Subtrahierschaltung, deren eines Eingangssignal
(c) das Ausgangssignal des Umschalters 105 ist, 107 einer
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Umschalter, 108 ein als zweite Verzögerungsschaltung dienendes einstufiges Schieberegister, 109 ein als zweite intermittierend
arbeitende Verzögerungsschaltung dienendes und an das Schieberegister angeschlossenes einstufiges intermittierend arbeitendes
Schieberegister. 110 bezeichnet einen Zwischenspeicher, der den mit den oben beschriebenen Operationen erhaltenen digitalen
Wert festhält und ihn dann an einen (in der Figur nicht gezeigten) D/A-Wandler schickt. 111 bezeichnet einen Umschalter
für das Ausgangssignal der Addier-Subtrahierschaltung 106 und das Ausgangssignal des intermittierend arbeitenden Schieberegisters
109; sein Ausgangssignal geht als Eingangssignal (d) auf die Addier-Subtrahierschaltung 106. Weiterhin schaltet
der Umschalter 107 zwischen dem Ausgang der Addier-Subtrahierschaltung 106, dem Ausgangssignal des intermittierend arbeitenden
Schieberegisters 109 und einem Erregungssignal U(i) um; sein Ausgangssignal dient als Eingangssignal für das Schieberegister
108. Außerdem wird ein Teil des Ausgangssignal des Schieberegisters 108 als Eingangssignal (b) der Multiplikationsschaltung 102 verwendet.
Wie die Fig. 2 zeigt, werden das Amplitudensignal und das Erregungssignal
U(i) in das Schieberegister 108 über den K-Stapel 90 bzw. den Umschalter 107 in einem freien Intervall während
des Arbeitens der Schaltung der Fig. 2 eingespeist und dann in einem weiteren freien Intervall während des Arbeitens
der Multiplikation AU(i) unterworfen.
Fig. 3 zeigt das ausführliche Zeitsteuerdiagramm für die praktische
Anwendung der in der Tabelle 1 gezeigten Formel mit der in Fig. 2 gezeigten Schaltung. Dabei dienen der Koeffizient
k.. oder die Information zur Amplitude A als Eingangssignal für die Multiplikationsschaltung 102 und das Ausgangssignal des
einstufigen Schieberegisters 108 als Eingangssignal (b) der
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Multiplikationsschaltung 102. Das Ergebnis der Addition erscheint in Form eines Ausgangssignals des dreistufigen Schieberegisters
10 3 nach sieben Perioden des Durchlaufs durch die vierstufige Multiplikationsschaltung 120 und das dreistufige
Schieberegister 103.
Das intermittierend arbeitende einstufige Schieberegister 104 Ά schiebt während der Perioden T1 bis T11 und ist während der
7W 111
Perioden T1? bis T„n im Ruhezustand. Das Ausgangssignal des
Schieberegisters 104 dient als Eingangssignal (c) der Addier-Subtrahierschaltung
106 im Intervall T30 und T1 bis T10, während
das Ausgangssignal des dreistufigen Schieberegisters 106 als Eingangssignal (c) der Addier-Subtrahierschaltung 106 während
der Intervalle T11 bis Tig dient. Weiterhin dienen das
Ausgangssignal der Addier-Subtrahierschaltung 106, das Ausgangssignal des intermittierend arbeitenden neunstufigen Schieberegisters
109 und 0 als Eingangssignal (d) der Addier-Subtrahierschaltung 106 während der IntervalteT bis T1-, T bis
T19 bzw. T20.
Die Addier-Subtrahierschaltung 106 führt die Subtraktion bei der das Eingangssignal (c) von Eingangssignal (d) während der
Intervalle T1 bis T10 subtrahiert wird, sowie die Addition
aus, in der das Eingangssignal (c) zum Eingangssignal (d) während der Intervalle T11 bis T„Q hinzuaddiert wird.
Das Ausgangssignal des intermittierend arbeitenden neunstufigen
Schieberegisters 109, das Erregungssignal ü(i+1) und das Ausgangssignal
der Addier-Subtrahierschaltung 106 dienen als Eingangssignal für das einstufige Schieberegister 108 in den Intervallen
T , T„ bzw. T3 bis T20. Das Schieberegister 109
schiebt während der Intervalle T11 bis T2 und ist während
der Intervalle T., bis T _ in Ruhe. Der Inhalt der Speicherschal
tung 110 wird während der Intervalle T„ bis T20 gespeichert
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und beim übergang vom Intervall T1 zum Intervall T„ aufgewertet.
Dieser oben beschriebene Aufbau der Schaltung ermöglicht die Durchführung der in der Tabelle 1 gezeigten Operationen mittels
einfacher Schaltungselemente; weiterhin läßt die Verschaltung der Schaltungselemente sich vereinfachen.
Auch kann die Dämpfungsoperation eingeführt werden. Die Einfügung eines Mikroverlustes in das Synthesefilter kann als Gegenmaßnahme
zum Begrenzen einer ungewöhnlichen Amplitude der synthetisierten Stimme verwendet werden. Der Effekt ist ausführlich
in dem Aufsatz "The Study of an Analysis-Synthesis Method of PARCOR of Deformed Lattice Type" in Material No. S77-06,
Voice Study Meeting, The Acoustical Society of Japan, Mai 1977, beschrieben.
Fig. 4 (a) zeigt das Modell eines Kreuzgliedfilters mit einer
Dämpfungsoperation. 51 bis 60 bezeichnen Dämpfungselemente, b'o bis b' die Eingangssignale der Dämpfungselemente 51 bis
60 und bin bis b1 die Ausgangssignale der Dämpfungselemente 51
bis 60; im übrigen entspricht diese Schaltung der der Fig. 1. Beispielsweise bewirkt der Übergang von b' auf b^ eine Reduktion
des Werts auf 255/256.
Fig. 4(b) zeigt ein Beispiel für ein Dämpfungselement 51 bis 60.
Die Tabelle 2 zeigt den Zusammenhang zwischen den Signalen yi0 bis y , b . bis b. und b' bis b' der Fig. 4.
Die Fig. 5 stellt ein weiteres Beispiel der vorliegenden Erfindung
dar. Es entspricht dem der Fig. 2, wobei jedoch anstelle des einstufigen Schieberegisters 108 eine Schiebeschaltung
112 und eine Subtrahierschaltung 113 verwendet sind. Das
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Ausgangssignal der Subtrahierschaltung 113 ist das Ausgangssignal
des Umschalters 107, multipliziert mit dem Faktor (1 - 1/256), wenn die Schiebeschaltung 112 um acht Bits nach
rechts geschoben wird. Es ist einfach, eine Dämpfungsoperation einzufügen oder herauszunehmen, da die Schiebeschaltung 112
und die Subtrahierschaltung 113 nur einstufige Schieberegister
sind, wenn das Ausgangssignal der Schiebeschaltung 112 der Fig. 6 gleich 0 ist.
Die Fig. 6 zeigt das Zeitdiagramm für die praktische Durchführung der in der Tabelle 2 gezeigten Beziehungen mit dem in
Fig. 5 gezeigten Aufbau. Fig. 6 entspricht der Fig. 3, wobei jedoch die Dämpfungsoperation mittels des Eingangs und des
Ausgangs der Subtrahierschaltung 113 durchgeführt wird. Die Fig. 6 zeigt dabei einen möglichen Aufbau, in dem ein Zwischenspeicher
an den Ausgang einer Subtrahierschaltung gelegt ist und der Wert b.. (i-1) in diese Schaltung während des Intervalls
T_ eingespeichert wird.
Wie oben gezeigt, kann die vorliegende Erfindung den Aufbau der Schaltungen erheblich vereinfachen und erlaubt auf einfache
Weise das Einfügen eines Dämpfungsterms.
Fig. 7 zeigt ein weiteres Beispiel der vorliegenden Erfindung. Die gleichen Bezugszeichen wie in der Figur des vorbeschriebenen
Beispiels bezeichnen die gleichen Schaltungselemente. Zur vollständigen Erläuterung sollen auch die entsprechenden
Bezugszahlen jedoch erneut erläutert werden. 90 bezeichnet den K-Stapel,
einen Speicher für die die Filterkoeffizienten darstellenden
digitalen Werte k. bis k.,.. 100 ist eine einstufige
Verzögerungsschaltung, in der der Zusammenhang zwischen der.
Eingangssignal und dem Ausgangssignal nach der einstufigen Verzögerung identisch mit dem Zusammenhang zwischen dem Eingangs-
1 30009/0684
signal und dem Ausgangssignal ist. Das Ausgangssignal des K-Stapels
wird also kodiert zu einem Signal, das einem Multiplikationsalgorithmus der Multiplizierschaltung 102 entspricht,
wie unten erläutert. 101 bezeichnet das erste Schieberegister, das als erste Verzögerungsschaltung dient, 102 eine Multiplizierschaltung,
deren erster Eingang auch am Ausgang der einstufigen Verzögerungsschaltung 100 derart liegt, daß mehrere
parallele Eingangssegmente (für mehrere Bits), die den ersten Eingangsanschluß bilden, mit den entsprechenden parallelen Ausgangssegmenten
(für mehrere Bits) verbunden sind, die den Ausgang der einstufigen Verzögerungsschaltung darstellen. Generell
wird als Multiplizierschaltung eine parallel arbeitende Schaltung des Matrixtyps ("array type") verwendet. Wendet man den
Algorithmus von Booth an, kann die Komplementbildung vorzeichenunabhängig durchgeführt werden. Verwendet man beispielsweise
den zweiten Algorithmus von Booth, reicht eine vierstufige Wiederholung der Paralleladdition, wenn der K-Stapel
insgesamt 10 parallele Ausgangsbits hat. Der zweite Algorithmus von Booth ist ausführlich in dem Aufsatz "Multiplication
Operation Circuit On The Basis of Parallel Operation For The Improved LSI-nization" in Nikkei Electronics, No. 5 - 29, 76
- 90, 1978. 103 bezeichnet das als zweite Verzögerungsschaltung dienende Schieberegister, 104 das als erste intermittierend
arbeitende Verzögerungsschaltung dienende erste intermittierend
arbeitende Schieberegister, 105 einen Umschalter für den Ausgang und den Eingang des zweiten Schieberegisters 103,
eine Addier-Subtrahierschaltung, deren eines Eingangssignal (c) das Ausgangssignal des Umschalters 105 ist, 107 einen Umschalter,
108 das dritte Schieberegister, das als dritte Verzögerungsschaltung dient, 109 das als zweite intermittierend arbeitende
zweite Verzögerungsschaltung dienende zweite intermittierend arbeitende Schieberegister, wobei das zweite intermittierend
arbeitende Schieberegister 109 mit dem dritten Schiebe-
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register 108 verbunden ist. 110 bezeichnet eine Zwischenspeicherschaltung,
die einen digitalen Wert vorhält, der aus den oben beschriebenen Operationen erhalten wurde, und ihn an
einen (nicht gezeigten) D/A-Wandler sendet. 111 bezeichnet einen Umschalter für das Ausgangssignal der Addier-Subtrahierschaltung
106 und das Ausgangssignal des zweiten intermittierend arbeitenden Schieberegisters 109, wobei dessen Ausgangssignal
das Eingangssignal (d) der Addier-Subtrahierschaltung 106 darstellt. Weiterhin schaltet der Umschalter 107 zwischen
dem Ausgangssignal der"Addier-Subtrahierschaltung 206, dem Ausgangssignal
des zweiten intermittierend arbeitenden Schieberegisters 109 und einem Erregungssignal U(i) um; das Ausgangssignal· des Umschalters 107 dient als. Eingangssignal des dritten
Schieberegisters 108. Weiterhin dient das Ausgangssignal
des ersten Schieberegisters 101 als das andere Eingangssignal (b) der Multiplizierschaltung 102.
Wie die Fig. 7 zeigt, wird ein Amplitudensignal A und ein Erregungssignal
U(i) in das dritte Schieberegister 108 über den K-Stapel 90 bzw. den Umschalter 107 in einem freien Zeitintervall
während des Arbeitens der Schaltung der Fig. 7 eingeschrieben und dann die Multiplikation A.U(i) in einem weiteren freien
Intervall während des Betriebs durchgeführt.
Die Fig. 8 zeigt das Zeitdiagramm bei der praktischen Ausführung der in der Tabe^e 1 gezeigten Formeln in der Schaltung
der Fig. 7. Wie die Fig. 8 zeigt, dient die Information der Koeffizienten k als Eingangssignal (a) für die einstufige Verzögerungsschaltung
100 und das Ausgangssignal des dritten
Schieberegisters 108 dient als Eingangssignal (b) der Multiplizierschaltung 102 über das erste Schieberegister 101. Das
Ergebnis der Multiplikation erscheint als Ausgangssignal hinter
dem zweiten Schieberegister 103 nach sechs Intervallen
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über die Multiplizierschaltung 102 und das zweite Schieberegister 103.
Das erste intermittierend arbeitende Schieberegister 104 schiebt während der Intervalle T1 bis T11 und ist in den Intervallen
T-_ bis Ton ^n Ruhe. Das Ausgangssignal des Schieberegisters
104 dient als Eingangssignal (c) der Addier-Subtrahierschaltung 106 während der IntervallßT20 bis T1 und T1 bis T Q, während
das Ausgangssignal des zweiten Schieberegisters 103 das Eingangssignal (c) der Addier-Subtrahierschaltung 106 während
der Intervalle T1 bis T..Q ist. Weiterhin dient das Ausgangssignal
der Addier-Subtrahierschaltung 106 als Eingangssignal
(d) der Addier-Subtrahierschaltung 106 während der Intervalle T1 bis T10 und das Ausgangssignal des zweiten intermittierend
arbeitenden Schieberegisters 109 als Eingangssignal (d) der Addier-Subtrahierschaltung 106 während der Intervalle T11 bis
T1Q. Im Intervall T_n ist das Eingangssignal (d) der Addier-Subtrahierschaltung
gleich 0. Die Addier-Subtrahierschaltung 106 führt die Subtraktionsoperation, bei der das Eingangsignal
(c) vom Eingangssignal (d) während der Intervalle T1 bis T1Q
subtrahiert,und die Additionsoperation durch, in der der Eingangssignal
(c) zum Eingangssignal (d) während der Intervalle T11 bis T20 addiert wird.
Das Ausgangssignal des zweiten intermittierend arbeitenden Schieberegisters 109, das Erregungssignal ü(i+1) und das Ausgangssignal
der Addier-Subtrahierschaltung 106 dienen als Eingangssignale für das dritte Schieberegister 108. Das zweite
intermittierend arbeitende Schieberegister 109 schiebt während der Intervalle I11 bis T„o und T„Q bis T„ und befindet sich in
den Intervallen T_ bis T10 in Ruhe. Der Inhalt des Zwischenspeichers
110 wird während der Intervalle T2 bis T30 und T2-bis
T1 gespeichert und im Übergangspunkt von T1 auf T„ aufgewertet.
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Der oben beschriebene Schaltungsaufbau ermöglicht es, die in der Tabelle 1 angegebenen Operationen mit einfachen Schalungselementen
durchzuführen, die zudem auf einfache Weise verschaltet sind.
Die in Fig. 7 gezeigte einstufige Verzögerungsschaltung 100
kann das Ausgangssignal des K-Stapels 90 zu einem Signal kodieren,
das für den Multiplikationsalgorithmus der Multiplizierschaltung 102 geeignet ist. Es wird im folgenden erläutert,
weshalb gelegentlich eine einstufige Verzögerung erforderlich ist. Ein Beispiel ist eine Kodierschaltung mittels
eines vierphasigen dynamischen verhältnislosen Schieberegisters ("four-phase dynamic ratioless shift register") zur Leistungsersparnis. Das Prinzip der Ausbildung einer Verknüpfungsschaltung
unter Verwendung eines solchen vierphasigen dynamischen verhältnislosen Schieberegisters ist ausführlich in "MOS/LSI
Design and Application" von William N. Carr und Jack P. Mize, Mc-Graw-Hill Book Company, 1972, beschrieben.
Auch kann eine Dämpfungsoperation eingeführt werden. Die Einfügung
eines Mikroverlustes in das Synthesefilter kann als
Gegenmaßnahme zur Begrenzung einer ungewöhnlichen Amplitude der Synthesestimme dienen. Der Effekt ist ausführlich in dem
Aufsatz "The Study of An Analysis-Synthesis Methode of PARCOR of Deformed Lattice Type" in Material No. S77-06, Voice Study
Meeting, The Acoustical Society of Japan, Mai 1977, beschrieben.
Die Fig. 4(a) zeigt als Modell ein Kreuzgliedfilter, dem eine
Dämpfungsoperation hinzugefügt wurde.
Die in der Tabelle 2 angegebenen Formeln geben die Zusammenhänge zwischen den Signalen y1Q bis y1, b1Q bis b.. und b'Q bis b' an.
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Die Pig. 9 zeigt ein weiteres Beispiel für die vorliegende Erfindung.
Es entspricht dem der Fig. 7, wobei jedoch eine Schiebeschaltung 112 und eine Subtrahierschaltung T13 anstelle des
dritten Schieberegisters 108 in Fig. 7 eingesetzt sind. Das Ausgangssignal der Subtrahierschaltung 113 ist das Ausgangssignal
des Umschalters 107, multipliziert mit dem Faktor (1 1/256), wenn in der Schiebeschaltung 112 um acht Bits nach
rechts verschoben wird. Es ist einfach, eine Dämpfungsoperation einzufügen oder herauszunehmen, da die Schiebeschaltung 112
und die Subtrahierschaltung 113 nur Einzelschritt-Schieberegister sind, wenn das Ausgangssignal der Schiebeschaltung 112
in Fig. 9 gleich 0 ist.
Die Fig. 10 zeigt das Zeitdiagramir. für die praktische Durchführung
der in der Tabelle 2 gezeigten Beziehungen mittels des in Fig. 9 gezeigten Schaltungsaufbaus. Fig. 10 entspricht Fig. 8,
wobei jedoch die Dämpfungsoperation mit dem Ein- und der. Ausgangssignal
der Subtrahierschaltung 113 durchgeführt wird. Es kann auch - vergl. die Fig. 9 - ein Schaltungsaufbau verwendet
werden, bei dem ein Zwischenspeicher 110 an den Ausgang der •Subtrahierschaltung
113 gelegt und in diesen im Intervall T_ der
Wert b1(i-1) eingespeichert wird.
Wie erläutert, ergibt die vorliegende Erfindung ein digitales
Filter, das im Aufbau gegenüber dem Stand der Technik erheblich vereinfacht ist und bei dem sich Dämpfungsterme leicht einfügen
lassen.
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Claims (6)
- MATSUSHITA ELECTRIC INDUSTRIAL COMPANY LIMITED,1006 Kadoma, Osaka, JapanPatentansprücheNAQHeEREIOHT1J Digitales Filter, das auf digitale Erregungssignale sowie auf eine Vielzahl von Filterkoeffizienten entsprechenden Digitalwerten anspricht, gekennzeichnet durch einen Speicher, der eine Vielzahl von Digitalwerten aufnimmt, die Filterkoeffizienten darstellen, eine Multiplizierschaltung, deren erster Eingang mit dem Ausgang des Speichers verbunden ist, eine erste Verzögerungsschaltung, die an den Ausgang der Multiplizierschaltung gelegt ist, eine erste intermittierend arbeitende Verzögerungsschaltung, die an den Ausgang der ersten Verzögerungsschaltung gelegt ist, einen ersten Umschalter, der wahlweise zwischen dem Ausgang der ersten Verzögerungsschaltung und dem Ausgang der ersten intermittierend arbeitenden Verzögerungsschaltung umschaltet, eine Addier-Subtrahierschaltung,130009/06843Q240Q9J NACK'iLf-:-:ϊΟητ| - 2 -an deren erstem Eingang der Ausgang des ersten Umschalters liegt, eine zweite Verzögerungsschaltung, deren Ausgang teilweise am zweiten Eingang der Multiplizierschaltung liegt, durch eine zweite intermittierend arbeitende Verzögerungsschaltung, die an den Ausgang der zweiten Verzögerungsschaltung gelegt ist, einen zweiten Umschalter, der wahlweise das Ausgangesignal der Addier-Subtrahierschaltung oder das Ausgangssignal der zweiten intermittierend arbeitenden Verzögerungsschaltung auf den zweiten Eingang der Addier-Subtrahierschaltung schaltet, einen dritten Umschalter, der wahlweise das Ausgangssignal der Addier-Substrahierschaltung oder das Ausgangssignal der zweiten Verzögerungsschaltung auf den Eingang der zweiten Verzögerungsschaltung legt, und durch einen Zwischenspeicher, der die Ausgangsdaten der zweiten intermittierend arbeitenden Verzögerungsschaltung zeitweilig aufnimmt.
- 2. Digitales Filter nach Anspruch 1, dadurch gekennzeichnet, daß ein Erregungssignal zusätzlich wahlweise mit dem dritten Umschalter in die zweite Verzögerungsschaltung eingegeben wird.
- 3. Digitales Filter nach Aispruch 1, dadurch gekennzeichnet,daß die zweite Verzögerungsschaltung aus einer Subtrahierschaltung aufgebaut ist, bei der das Ausgangssignal des dritten Umschalters direkt an einen Eingang der zweiten Verzögerungsschaltung und das Ausgangssignal des dritten Umschalters über die Schiebeschaltung an den anderen Eingang der zweiten Verzögerungsschaltung gelegt sind, um eine Subtrahierschaltung zu bilden.
- 4. Digitales Filter, das auf digitale Erregungssignale und eine Vielzahl von digitalen Werten anspricht, die Filterkoeffizienten entsprechen, gekennzeichnet durch eine Multiplizierschaltung mit einem ersten und einem zweiten Eingang, eine an den Ausgang der Multiplizierschaltung angeschlossene zweite Verzögerungs-130009/0684schaltung, eine an die zweite Verzögerungsschaltung angeschlossene erste intermittierend arbeitende Verzögarungsschaltung, einen ersten Umschalter, der wahlweise den Ausgang der zweiten Verzögerungsschaltung'oder den Ausgang der ersten intermittierend arbeitenden Verzögerungsschaltung durchschaltet, eine Addier-Subtrahierschaltung, deren erster Eingang an den Ausgang des ersten Umschalters gelegt ist, eine dritte Verzögerungsschaltung, eine zweite intermittierend arbeitende Verzögerungsschaltung, die an den Ausgang der dritten Verzögerungsschaltung gelegt ist, einen Zwischenspeicher, der die Ausgangsdaten der zweiten intermittierend arbeitenden Verzögerungsschaltung zeitweilig abspeichert, eine erste Verzögerungsschaltung, der die dritte Verzögerungsschaltung folgt und die so angeordnet ist, daß ihr Ausgang an den zweiten Eingang der Multiplizier schaltung gelegt werden kann, einen zweiten Umschalter, der wahlweise entweder den Ausgang der Addier-Subtrahierschaltung oder den Ausgang der zweiten intermittierend arbeitenden Verzögerungsschaltung an den zweiten Eingang der Addier-Subtrahierschaltung legt, einen dritten Umschalter, der wahlweise entweder den Ausgang der Addier-Subtrahierschaltung oder den Ausgang der zweiten intermittierend arbeitenden Verzögerungsschaltung an die dritte Verzögerungsschaltung legt, eine Einzelschritt-Verzögerungsschaltung, deren Ausgang an den ersten Eingang der Multiplizierschaltung gelegt ist, und durch einen Speicher, der an die Einzelschritt-Verzögerungsschaltung gelegt ist und die die Filterkoeffizienten darstellenden Digitalwerte aufnimmt.
- 5. Digitales Filter nach Anspruch 4, dadurch gekennzeichnet, daß der dritte Umschalter so aufgebaut ist, daß ein Erregungssignal wahlweise an die dritte Verzögerungsschaltung gelegt werden kann.1 30009/088— 4 —
- 6. Digitales Filter nach Anspruch 4, dadurch gekennzeichnet, daß die dritte Verzögerungsschaltung aus der Subtrahierschaltung aufgebaut ist, in der das Ausgangssignal des dritten Umschalters auf den einen Eingangsanschluß und das Ausgangssignal des dritten Umschalters über die Schiebeschaltung an den anderen Eingang gelegt sind.130009/0684
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