JPS6040632B2 - デイジタルフイルタ - Google Patents

Description

【発明の詳細な説明】 本発明は、線形予測法による音声合成に有用なディジタ
ルフィル夕に関するものである。

具体的に述べるならば、本発明は、音声合成回路に使用
されるビット・シリアルに演算する乗算器あるいは加算
器を有するディジタル・フィル外こ関するものである。
従来、この種のディジタル・フィル夕は、数値の取り扱
い（加減算やデータ転送）を、数値幅だけ同時に行なう
方式で、できるだけ、フィル夕の構成要素が、少なくな
るアーキテクチャーが実現されている。

ここで述べる、ビット・シリアルに演算を行なうのに適
したディジタル・フィル夕のアーキテクチャーは唯一で
あり、この手段により、飛躍的に従来方式より、構成要
素を少なくすることできる。本発明のディジタル・フィ
ル夕は、単一の集積回路に集積可能であり、従釆、使用
されているアレイ乗算器を用いる方式に代表されるビッ
ト・パラレル処理を行なう方式に比して、本方式である
ビット・シリアル処理を行なうディジタル・フィル夕は
、それに使用する論理素子が非常に少なくすることがで
きる。

このことは、集積回路で実現する場合チップ面積を小さ
くすることとなり、チップ・コストの引下げが可能とな
るという効果がある。前述のビット・パラレル処理とビ
ット・シリアル処理とは、ディジタル・フィルタにおけ
る演算に用いる数値は、通常１０〜１６ビット精度の値
であるが、この数値の演算を、数値単位で、行なう方式
すなわち、例えば１６ビットの２つの数値が加算される
場合、同時に、各ビット位置同志の数値が加算される処
理方式が、ビット・パラレル処理であり、数値単位では
なく、各桁単位で順次行なう方式、すなわち、上記加算
の場合、下位のビット位置同志が順次加算される処理方
式がビット・シリアル方式である。線形予測法を用いる
音声合成装置の濠理は、周知の如く、音声波形を短区間
で切り出し、線形予測法によって、パラメータを抽出す
る。

このパラメータを用いた格子型フィル夕において、逆変
換を行なうことにより、音声を発生させる方式である。
以下本発明の一実施例を詳細に説明する。第１図のブロ
ック図は、音声合成装置の基本構成素子を図示している
。この音声合成回路は、フィルタ係数Ｋ，〜Ｋｎを使用
して、入力信号（励振処信号）１０をディジタ的に炉波
する多段格子型フィル夕１を備えている。フィル夕１の
出力は、Ｄ−Ａ変換器２を通すことによりアナログ信号
に変換される。Ｄ−Ａ変換器２の出力は、増中器および
ローパス・フィル夕３を通すことにより、増中およびデ
ィジタル処理のサンプリングノイズをカットし、スピー
カ４により、音声を出力する。励振信号１０は、有声音
源６か無声音源５のどちらか一方より供給される。使わ
れる音源の選択は、ディジタル・スイッチ７により決定
される。この選択は、音帯を振動させる「あ」、「し、
」のような音声において、音声音源６が用いられ、音声
の振動の周期によりピッチＰが決定される。また、「つ
↓「す」の最初の発音部分は、音帯を振動させるのでは
なく、空気を、音道へ送りこむことにより発声する。こ
の部分には無声音源が用いられる。無声音源５は、ディ
ジタルなランダム信号発生器よりなる。さらに、音源６
または５より出力される信号は、周期的に見れば、一定
レベルである。

そこで発声音の強弱をつけるために、掛け算器８により
、音声の振幅パラメータＡを入力信号と乗算を行なう。
すなわち、本音声合成装置は、外部より一定周期で、音
声のパラメータであるピッチＰ、振幅Ａ、格子型フィル
ター係数Ｋ，〜Ｋｎを与えるこにより、音声波形を再現
する装鷹である。

本実施例においては、Ｄ−Ａ変換器３へのデータ転送速
度を１皿Ｈｚとし、そのためち スピーカー４より発声
する音声の上限周波数は歌比である。

次に本発明の特徴である格子型フィルターの演算につい
て述べる。

第１図において，Ａ，Ｋｎ〜Ｋ，は順次与えられるもの
とし、パラメータのＫの数は、実施例においては、ｎ＝
１０とする。入力信号ｕ（ｉ）と各段の出力信号ｙｎ（
ｉ）との関係については、ｘ（ｉ）三ｕ（ｉ）ｘＡ
………｛１１ｙｎ（ｉ）＝ｙ帆（ｉ）十Ｋｎ・ｂ
ｎ（ｉ−１）（ｎ＝１〜１０）．・・．・・．・・【２
’ ｂｎ＋，（ｉ）＝ｂｎ（ｉ−１） −Ｋｎ・ｙｎ（ｉ）（ｎ＝１〜９） ………‘３’ｙ，
（ｉ）＝ｂ（ｉ） ………【４’ｙ，．
（ｉ）＝ｘ（ｉ） ………■となる。

但し、ｉは、１腿Ｈｚごとのサンプリングを表わす。ｂ
ｎｙｎはｎ段目の中間結果を表わす。数式ｍ〜‘５’の
演算は、１０Ｋ世ごとに、２の国の乗算と、１９司の加
減算を実行することにより、出力信号が得られる。

これらの演算を１つずつの乗算回路と加減算回賂で実現
するめに、１肌Ｈｚを２０のタイミングに分割し、それ
らをＴ，〜Ｔ２。とする。本演算方式は、数式【２１あ
るいは｛３１のｎのある値に対して、１つのＴのタイミ
ングで演算を行ない、ｙはｎ＝１０より、ｂはｎ＝９よ
り順次交互に演算する方式を採用した。

この方式をブロック図で示したのが第２図であり、Ｔの
タイミング鏡に各構成要素毎にデータの入出力を表にし
たのが、第１表である。第 １ 表 第２図において、１１段×１０ビットのシフト・レジス
タ２０１こ、ＡとＫ，ｏ〜Ｋ，の１１コのデータが格納
され、外部より２．５ｒＳ毎にパラメータＡ，Ｋ，ｏ〜
Ｋ，が変更する。

またシフト・レジスタ２０の出力は、第１表の乗算器入
力１となり、各Ｔのタイミングにより、表で明示したパ
ラメータを１０ビット・パラレルに出力するようにシフ
トする。乗算器２１は、パラレルに出力されたパラメー
タＡまたはＫ，ｏ〜Ｋ，と、セレクタ−２７より択され
たデータｙｎかｂｎと乗算を行なう。セレクター２７よ
りデータはデータの最下位ビット（ＬＳＢという）より
シリアルに入力することにより、乗算を実行し、その結
果が加減算器２２の一方にシリアルに入力力され２２の
他方の入力は、シフト・レジスタ２３により乗算器２１
に入力されたデータをＩＴ区間遅らしたものが、０か、
あるいは、加減算２２の結果かが、セレクター２９より
選択されて入力される。この入力信号もシリアル・デー
夕である。従って２２は、シリアル・データ同志の加減
算を行なうので、１ビットの全加算器により、実現して
いる。データ演算は乗算器２１と加減算器２２までの演
算を１つのＴのタイミングで実行する。シフト・レジス
タ２４は１１×１６コのシフターよりなり、ｂｎ（ｉ）
の値を格納し、数式■、‘３｝でわかるように、次の出
力信号ｙ，（ｉ＋１）を求めるときに、この格納されて
いるｂｎ（ｉ）のデータを用いるために設けられている
。シフタ−２４の出力は、ラツチ２５にＴ，のタイミン
グでパラレルに取り込まれ、ラツチ２５の出力がＤ−Ａ
変換されて、音声出力となる。全ての演算デー外よ、各
ブロック毎にシリアルのデータ転送で実現しており、デ
ータ精度およびデータ形式は、１６ビット精度で２の補
数の数値として、演算を実行している。第１表において
、第２図のブロックの入出力データをＴのタイミングに
おいて記述している。

Ｌの区間では、Ａとｕ（Ｔ）が乗算され、その果に０が
加算され、次のＬで演算結果が出力される。Ｔ４におい
ては、ｋ，。とシフト・レジスタ２４の１０段目の出力
ｂ，ｏ（ｉ−１）が乗算され、加算器の出力×（ｉ）と
加算されＴ５で加算器より出力ｙ，。（ｉ）＝ｘ（ｉ）
十Ｋ，ｏｘｂｏ（ｉ−１）出力される。Ｔ５では、ｋ９
とシフト・レジスタ２４の１の没目の出力は（ｉ−１）
とが乗算され、加算器の結果のｙ，。（ｉ）と加算され
、公で加算器より出力ｙ９（ｉ）＝ｙ，。（ｉ）十ｋ９
×ｂ９（ｉ一１）出力する。Ｔ６では、ｋ９と加算器の
結果ｙｇ（ｉ）とが乗算され、加減算器でシフト・レジ
スタ２３の出力＆（ｉ−１）より乗算結果を減算し、そ
の結果ｑｏ（ｉ）＝Ｑ（ｉ−１）−ｋ３×ｙ９（ｉ）を
出力する。このように順次ＴのタイミングでＴ，〜Ｌｏ
までを演を実行し、ラツチ出力２５にＬのタイミングで
出力信号が得られる。従ってセレクター２９は、第１表
より、加減算器の出力力汀４，公のタイミングで、シフ
ト・レジスタ２３の出力が忙６一Ｔ２の区間で、Ｔ３で
３出力が選択される。

セレクター２７は、公で音源ｕ（ｉ）力汀，でシフト・
レジスタ２４の１１時段目の出力ｙ，（ｉ２）＝ｂ，（
ｉ−２）が、Ｔ４，Ｔ５，Ｔ７，Ｔ９，Ｔ，．，Ｔ，３
，Ｔ，５，Ｔ，７で・シフト・レジスタ２４の１０段目
の出力ｂ，ｏ，ｂ９，ｂ８，ｂ７，ｂ６，ｂ５，Ｑ，ｂ
３が、Ｔ，９でシフト・レジスタ２４の９段目の出力Ｑ
が、Ｔ２，Ｔ６，Ｔ８，Ｔ，ｏ，Ｔ，２，Ｔ，４，Ｔ，
６，Ｔ．８，Ｔ２ｏで加減算器２ ２の出力ｙ，，ｙ９
，ｙ８’ｙ７’ｙ６’ｙ５’Ｍ’ｙ３，２ が選択され
る。上記の格子型ディジタル・フィルターの回路方式は
、シリアル演算で計算を行なうため、次の長所をもって
いる。｛１１ 各構成要素（乗算器、加減算器、シフト
・レジスタ等）間のデータ線が１本でよいため、パラレ
ル演算方式であれば、１句本必要であるのに対して、面
積的に、集積回路化する場合、非常に有利である。

‘２１ 乗算器、加減算器を実現するのに、本方式では
、乗算器は１ビット全加算器１０コで実現でき、加減算
器についは、１つの１ビット全加算器で実現でき、パラ
レル演算回路に比して、１′１０〜１／１母屋度の１ビ
ット全加算器の数で実現でき、面積的に非常に有利であ
る。

しかし、シリアル演算を実現するために、各Ｔのタイミ
ングを更に２２のタイミング（このタイミングをＳ，，
Ｓ２，・・・・・・・・・Ｓ２とする）分割して、最高
クロック周波数は、４．４Ｍ比が必要である。

更に、フィル夕をＬＳＩ化する場合の面積を減す方法と
して、Ｔのタイミング・クロックを滋に分割すると、第
３図に示すように、セレクターの個数とデータ・パスを
減少させることができる。この方式は、第２図の構成と
ほぼ同じである。シフト・レジスタ３０は、１０ビット
×１１段よりなり、第２図のシフト・レジスタ２０と比
較して、シフト・クロックが異なり、第３図の方式の方
が、第２表の乗算器の入力１で見られるように、Ｔのタ
イミングの奇数番目でシフトすればよく、簡単である。
第２表 乗算器３１、加減算器３２、シフト・レジスタ３３、シ
フト・レジス夕３４およびラツチ３５は、それぞれ第２
図の２１，２２，２３，２４，２５と同じである。

セレクター３７は、Ｔ３で音源入力ｕ（ｉ）を、Ｔ，で
シフト・レジス夕３４の１１段目の出力ｙ，（ｉ−１）
＝ｑ（ｉ−１）を、Ｔ５，Ｔ７，Ｔ９，Ｔ，．，Ｔ，３
，Ｔ，５，Ｔｎ，Ｔ，９で・シフト・レジスタ３４の１
０段目の出力ｂ，ｏ，Ｑ，Ｑ，０，公，広，Ｑ，広を、
Ｔめでシフト・レジスタ３４の９段目の出力＆を、Ｔ２
，Ｔ４，ｔ，Ｔ８，Ｔ，ｏ，Ｔ，２，Ｔ，４， Ｔ，６
，Ｔ，８， Ｔ２ｏ，Ｔめで加減算器３２の出力ｙ，ｘ
，ｙ，ｏ，ｙ９，ｙ８’ｙ７’ｙ６’技’ｙ４’ｙ３，
ｙ２を選択する。セレクター９は、Ｔ３の時のみ０を出
し、その他の時はシフト・レジスタ３３の出力を選択す
る。このセレクタ‐は泌ＮＤゲートで実現できる。第３
図の方式は、第２図の方式と比較して次の特徴がある。

【１）乗算器への入力１のデータの選択および加減算器
の加算と減算の選択が、Ｔのタイミングに対して規則性
があり、コントロール信号が作りやすい。

‘２｝ セレクタ−の個数、データ・パスが減少できる
。

ただし、Ｔクロツクを２２のタイミングに分割したため
、最高クロツク周波数は、４．８』ＭＨｚが必要である
。

すなわち、ＬＳＩ化において、高速性に強いプロセスで
実現する場合は、第４図の方式の方がチップ面積が小さ
くでき、得であるが、高速性にマージンがないプロセス
で実現する場合は、第２図の方が分留りがよく有利であ
る。

次に、格子型ディジタル・フィル夕の基本的な演算であ
る数式■、‘３｝に代表される。

Ｆ＝Ｅ＋Ｄ×Ｋ …………【６’について、
その実現する具体的回路方式について詳述する。

なお、Ｆ，Ｅ，Ｄは１６ビット精度、Ｋは１０ビット隻
精度の数値である。第２図と第３図のブロック図におい
て、乗算器２１または３１と加減算器２２または３２の
部分で演算され、この演算方式が「フィルタ構成の最大
の特徴である。すなわち、シリアル演算による乗算と加
減算を行ない、それらを構成する論理素子数を飛躍的に
パラレル演算方式より減少させることができた。しかし
ながら、クｏック周波数は、４．４〜４．脚岬Ｚと高速
なものが必要ではあるが、現在のＢＩ技術から見れば、
ＱＭＨｚ程度のものは、市販のマイクロ・コンピュータ
では、常識的な値である。具体的には、第４図に示すタ
イミングにより、実現している。乗算器の入力としては
、■式より１つは、１６ビット精度のシリアル入力デー
タＤであり、もう１つは、１０ビット精度のパラレル入
力Ｋである。Ｋについては、Ｔの１区間各ビットが入力
されており、この値と、第４図に示すようなＳ，のタイ
ミングからｄｏ（ＤのＬＳＢ）より順次入力されるＤと
が乗算され、その積の上位１６ビットが、Ｓ２，のタィ
ンミグからＰｏ（ＰのはＢ）より順次出力される。加減
算器には、１方の入力が、Ｓ凶のタイミングからｅｏよ
り順次入力され、もう１方の入力も、そのタイミングに
合わせて、Ｐの値が順次入力され、加減算結果を次のＴ
のＳ，のタイミングかららより順次出力する。これを繰
り返すことにより、フィルタ演算を実現している。次に
乗算方式について、詳述すると、数値は、２の補数で表
現する。○とＫを数式で表現すると次式のようになる。
Ｄ＝−ｄ．５‐ぞ５＋ら４ ｄ；‐２ｉ ・‐‐・‐‐
‐‐‐‘７｝ｉ〒０Ｋ＝−＆‐ぞ＋ｊさ。

Ｋｊ‐２ｉ ………■この積をシリアル演算できるよう
に展開すると、Ｄ・Ｋ ＝＆シ４ 心が十Ｋ。

・ｄ，５・が（ＰＰＤＤｉ＝０十Ｋ．お４ｄｉ●２…十
Ｋ．‐ｄ．５‐才６（ＰＰＤ２）ｉ＝Ｏ十Ｋ２ Ｙ４ｄ
ｉ．２冊十Ｋ２．ｄ，５が（ＰＰＤ３）ｉ＝０１４ 十Ｋ８ｉ≧。

ｄｉ・２ｉ十８十Ｋ８・ｄ，５．夕３（ＰＰＤ９）十Ｋ
９シ４句ｉ．２ｉ＋９十Ｋ９・夕（ＰＰＤＩ０）ｉ：Ｏ
−（ｄ，５十ｋ９−ｄ，５・＆）汐４十ｄ，５・が５（
ＣＴ）．・・．・・．・・｛９’となる。

■式は、ｉｌコの部分積（ＰＰＤＩ〜ＰＰＤＩ０、ＣＴ
）からなり、これらの１０コの１ビット・全加算器によ
って、シリアルに加算することにより、求める積が得ら
れる。第５図は、■式を図式化したもので、‘９｝式の
１行目（ＰＰＤＩ）の部分積が、第５図の１行目の部分
積に対応し、以下順次各行が式と対応している。

１行目と２行目との部分和をＮＩの加算器でシリアル演
算し、その結果を３行目とＮ２の加算器でシリァル演算
する。

この手順をＮＩＯの加算器まで実行すると、その出力が
、積の結果として得られる。第５図でＳＩという数値は
、ＳＩのタイミングで加算が実行されることを意味する
。第６図は、この演算を実行するブロック図である。

ブロック４０は、【９｝式の各行の部分積を各々シリア
ルにＰＰＤＩ〜ＰＰＤＩ０、ＤＴをＬＢＳより出力する
回路である。第５図に示すタイミングでＰＰＤＩ〜ＰＰ
Ｉ０、ＣＴを生成するために、各ＰＰＤとＣＴは各々基
本的に３、ＳＮＰＵＴ−ＡＮＤ−ＯＲＧＡＴＥにつて実
験できる。各×ＮＰＵＴＡＮＤは、Ｋ又はＫ、ｄ又ｄと
タイミング信号からなる。４１はシフト・レジスタより
なり、各々出力された部分積が、第５図に示されている
タイミングで加算が実行できるように、シフト・レジス
タにより遅延を行なう回路である。

４２は、１０コの１ビット全加算器と１つのキヤリ−を
遅延させるシフト・レジスタと加算結果を１タイミング
遅延させる１つのシフト・レジスタによりなる加算器で
ある。

左よりＮＩの刀屯算器、Ｎ２と順次番号付けすると、第
５図と対応することとなる。４３は加減算器で、１ビッ
トの全加算器と１つのキャリ−を記憶しているシフト・
レジスタと加算結果を記憶する１ビットのシフト・レジ
スタとからなり、減算する場合は、Ｐを反転して、あら
かじめ、キャリーを記憶しているシフト・レジス外こ１
をセットして、数値１を加算するようにしている。

また加減算器４３は、ＳＩのタイングより、始めてＳＩ
６までの１６タイミングで偽Ｂより、２の橋数で数値Ｆ
を出力させる。シリアル演算方式を採用した本フィルタ
演算方式は、従来発表されている公知のディジタル・フ
ィル夕と比較すると、数式‘１｝〜‘５）の演算を公３
句の方式は、パラレル演算方式で、乗算器にパイプライ
ン乗算器を用いているため、数式■式をｎ＝１０より１
まで計算し、その後で｛３｝式をｎ＝９より１まで計算
し、１回の出力信号を得る方式であり、本方式とは、根
本的に異なる。

また、公知の方式の、パイプライン乗算器は、１４ビッ
ト×１０ビットの乗算であり、回路素子数を減少させる
ために、２次のブースのアルゴリズムを採用しても１４
ビット×４段＝５６コの全加算器を必要とし、加減算器
についても、１４コの全加算器を必要とする。すなわち
単純に演算部の加算器を比較すると、公知の方式では、
７０コの全加算器を必要とするのに対して、本方式では
、同じ演算を実行するのに、１１コの全加算器で構成で
きる特徴をもっている。このことは、集積回路化を行な
う上で、チップ面積を非常に小さくすることができる。
図面の簡単な説明第１図は音声合成器の基本構成を示す
ブロック図、第２図は本発明の一実施例におけるディジ
タル・フィル夕を示すブロック図、第３図は本発明の他
の実施例におけるディジタル・フィル夕のブロック図、
第４図は格子式フィル夕の基本演算Ｅ士Ｄ×Ｋを実行す
るタイミングを示す図、第５図は乗算器の演算タイミン
グと方法を示す図、第６図は第４図の基本演算を実行す
る具体的な構成例を示すブロック図である。

２０・・・・・・シフト・レジスタ、２１・・・・・・
乗算器、２２・・・・・・加減算器、２３・・・・・・
シフト・レジスタ、２４……シフター、２５……ラツチ
、２７……セレクター。

第１図 第２図 第３図 第４図 第５図 第６図

Claims (1)

1. 【特許請求の範囲】 １ フイルタ係数を表わすデイジタル値を記憶するメモ
   リ手段と、メモリ手段の出力を第１の入力とする乗算回
   路と、この乗算回路の出力に第１の入力が接続された加
   減算回路と、この加減算回路の出力に接続された第１の
   遅延回路と、第１の遅延回路の出力データを一時的に記
   憶するラツチ手段と、前記第１の遅延回路の出力と加減
   算回路の出力とデイジタル励振信号とを選択的に前記乗
   算回路の第２の入力に結合する第１のスイツチ手段と、
   この第１のスイツチ手段の出力を遅延させる第２の遅延
   回路と、第２の遅延回路の出力を選択的に前記加減算回
   路の第２の入力に印加する第２のスイツチ手段とを具備
   することを特徴とするデイジタルフイルタ。 ２ 第２のスイツチ手段が第２の遅延回路の出力と加減
   算回路の出力とを選択的に加減算回路の第２の入力に印
   加する特許請求の範囲第１項記載のデイジタルフイルタ
   。 ３ 乗算回路の第２入力以外の、全ての入力及び出力で
   ビツト・シリアルにデータを受け、そしてビツト・シリ
   アルにデータを出力する特許請求の範囲第１項または第
   ２項のいずれかに記載のデイジタルフイルタ。