JP2009265470A - 共鳴音発生装置および電子楽器 - Google Patents

Abstract

【課題】 適切な時間長の自然な共鳴音を発生させる。
【解決手段】 積和演算回路は、楽音信号データを遅延させる第１段から第（ｎ−１）段までそれぞれ遅延させる遅延回路５１〜５（ｎ−１）、インパルス応答係数と楽音信号データ或いは遅延回路から出力される遅延された楽音信号データとを乗算する乗算回路６０〜６（ｎ−１）、および、乗算回路の出力を加算する加算回路７１〜７（ｎ−１）を有する。また、遅延回路は、第（ｎ−１）段の遅延出力を受け入れて、乗算係数と乗算する乗算回路８０と、第ｐ段の遅延出力と乗算回路８０の乗算出力とを加算する加算回路８１とを有する。
【選択図】 図４

Description

本発明は、楽音信号の共鳴音を発生する共鳴音発生装置および共鳴音発生装置を備えた電子楽器に関する。

電子楽器にダンパペダルを接続し、ダンパペダルを踏み込むことにより、楽音を変更させるような技術が従前から知られている。特に、ダンパペダルの踏み込みに応答して、楽音信号データに基づく共鳴音データを発生し、発生した共鳴音データを楽音信号データに付加する共鳴音付加装置が提案されている。

上述した共鳴音付加装置は、ディジタルの楽音信号データを受け入れて、楽音信号データにディジタルフィルタによるフィルタ処理を施して共鳴音データを生成するのが一般的である。フィルタ処理においては、ＦＩＲ（有限インパルス応答：Finite Impulse Response）フィルタ或いはＩＩＲ（無限インパルス応答：Infinite Impulse
Response）フィルタが利用される。

ＦＩＲフィルタを利用する場合には、入力された楽音信号のデータｘ（ｎ−ｋ）（ｋ＝０，１，２，・・・，ｎ−１）と、音楽ホールの残響特性などから得たインパルス応答ａ（ｋ）を畳み込み演算することで、共鳴音のデータｙ（ｎ）＝Σｘ（ｎ−ｋ）×ａ（ｋ）を得ることができる。

特許文献１には、ペダルの踏み込み量にしたがって、楽音信号データのエンベロープを変更することで、特にハーフペダルのときの楽音を発生させることができる電子楽器が開示されている。

特許文献２には、楽音波形に対応する波形データＳＷＤに基づいて共鳴音データＲＷＤを生成する共鳴音発生装置を備え、ダンパペダルの踏み込みに伴って、ダンパペダル踏み込み量の検知出力が最小値０から最大値１に向けていく過程において波形データＳＷＤが乗算器により振幅レベルが減少するように制御されるとともに、共鳴音発生装置からの共鳴音データＲＷＤが、乗算器により振幅レベルが増加するように制御されることが開示されている。

特に、ピアノの共鳴音は複雑であり、ピアノの弦の共鳴音を生成するための技術が提案されている。

特許文献３には、音名ごとの倍音に相当する共振周波数を有するディジタルフィルタである複数の弦共鳴回路をグルーピングした弦共鳴回路群を有し、各弦共鳴回路の出力を畳み込み演算することでピアノの弦の共鳴音に類似する共鳴音を生成する技術が提案されている。
特開平７−８４５７４号公報 特許第２６９２６７２号公報 特開２００７−１９３１２９号公報

特許文献１のように、楽音信号データのエンベロープを変更するだけでは、ピアノのダンパペダルを踏み込んだときの残響音を含む共鳴音を、電子楽器で再現することができない。

また、特許文献２に提案された技術においては、いわゆるクロスフェードにより共鳴音との混合比を変更しているが、共鳴音自体は変わらないため、ペダルの踏み込みに伴う共鳴音の変化に乏しいという問題点があった。

また、特許文献３に提案された技術においては、鍵域ごとに複数の弦共鳴回路を備えるため、大規模な回路を要するという問題点があった。また、ピアノの構造を考慮した共鳴音の生成をしているわけではないため、回路規模が大きいにもかかわらず、十分に共鳴音を再現することができないという問題点があった。

本発明は、適切な時間長の自然な共鳴音を発生させることができる共鳴音発生装置および当該共鳴音発生装置を備えた電子楽器を提供することを目的とする。

本発明の目的は、楽音信号データに付加するための共鳴音データを発生する共鳴音発生装置であって、
インパルス応答特性を表す時間軸上の値であるインパルス応答係数を含むインパルス応答データを記憶するインパルス応答データ記憶手段と、
時間軸上の一連の楽音信号データと、前記インパルス応答データ記憶手段から読み出されたインパルス応答係数との積和演算をする積和演算手段であって、前記楽音信号データを遅延させる遅延手段、インパルス応答係数と前記楽音信号データ或いは前記遅延手段から出力される遅延された楽音信号データとを乗算する乗算手段、および、前記乗算手段の出力を加算する加算手段を有する積和演算手段と、
前記積和演算手段の遅延手段における第１の所定の遅延出力を、前記積和演算手段に帰還させる帰還手段であって、前記遅延手段からの前記第１の所定の遅延と所定の乗算係数とを乗算する乗算手段、および、前記積和演算手段における前記遅延手段の第２の所定の遅延出力に前記乗算手段の乗算出力を加算する加算手段を有する帰還手段と、
を備えたことを特徴とする共鳴音発生装置により達成される。

好ましい実施態様においては、前記積和演算手段の遅延手段が、前記楽音信号データを、第１段から第（ｎ−１）段までそれぞれ遅延させ、
前記帰還手段の乗算手段が、前記遅延手段の第（ｎ−１）段の遅延出力を受け入れて、前記乗算係数と乗算し、前記帰還手段の加算手段が、前記遅延手段の第ｐ段（ｐ＜ｎ−１）の遅延出力と、前記帰還手段の乗算手段の乗算出力とを加算して、前記積和演算手段の第ｐ段の乗算入力および第（ｐ＋１）段への遅延入力とする。

別の好ましい実施態様においては、前記積和演算手段の遅延手段が、前記楽音信号データを、第１段から第（ｎ−１）段までそれぞれ遅延させ、
前記帰還手段が、前記遅延手段の第（ｎ−１）段の遅延出力を受け入れて、第１の乗算係数と乗算する第１の乗算手段と、前記遅延手段の第ｐ段（ｐ＜ｎ−１）の遅延出力と、前記第１の乗算手段の乗算出力とを加算して、前記積和演算手段の第ｐ段の乗算入力および第（ｐ＋１）段への遅延入力とする第１の加算手段と、前記遅延手段の第（ｎ−１）段の遅延出力を受け入れて、第２の乗算係数と乗算する第２の乗算手段と、前記遅延手段の第ｑ段（ｑ＜ｐ）の遅延出力と、前記第２の乗算手段の乗算出力とを加算して、前記積和演算手段の第ｑ段の乗算入力および第（ｑ＋１）段への遅延入力とする第２の加算手段と、を有する。

また、好ましい実施態様においては、前記積和演算手段の遅延手段が、前記楽音信号データを、第１段から第（ｎ−１）段までそれぞれ遅延させ、
前記帰還手段の乗算手段が、前記遅延手段の第ｒ段（ｒ＜ｎ−１）の遅延出力を受け入れて、前記乗算係数と乗算し、前記帰還手段の加算手段が、前記遅延手段の第ｐ段（ｐ＜ｒ）の遅延出力と、前記帰還手段の乗算手段の乗算出力とを加算して、前記積和演算手段の第ｐ段の乗算入力および第（ｐ＋１）段への遅延入力とする。

さらに別の好ましい実施態様においては、前記積和演算手段の遅延手段が、前記楽音信号データを、第１段から第（ｎ−１）段までそれぞれ遅延させ、
前記帰還手段が、前記遅延手段の第ｒ段（ｒ＜ｎ−１）の遅延出力を受け入れて、第１の乗算係数と乗算する第１の乗算手段と、前記遅延手段の第ｐ段（ｐ＜ｒ）の遅延出力と、前記第１の乗算手段の乗算出力とを加算して、前記積和演算手段の第ｐ段の乗算入力および第（ｐ＋１）段への遅延入力とする第１の加算手段と、前記遅延手段の第ｒ段の遅延出力を受け入れて、第２の乗算係数と乗算する第２の乗算手段と、前記遅延手段の第ｑ段（ｑ＜ｐ）の遅延出力と、前記第２の乗算手段の乗算出力とを加算して、前記積和演算手段の第ｑ段の乗算入力および第（ｑ＋１）段への遅延入力とする第２の加算手段と、を有する。

また、好ましい実施態様においては、前記帰還手段が、前記遅延出力の出力レベルをレベル調整する第１のレベル調整手段と、前記遅延回路からの遅延出力の出力レベルをレベル調整する第２のレベル調整手段とを有し、
前記積和演算手段が、前記第ｐ段以降の乗算手段のインパルス応答係数を、前記第１のレベル調整手段および第２のレベル調整手段の前記レベル調整にしたがって調整する係数調整手段を有する。

別の好ましい実施態様においては、電子楽器に設けられたダンパペダルの踏み込み状態にしたがって、ダンパペダルの踏み込みが大きくなるのにしたがって、前記帰還手段の乗算手段の乗算係数が大きくなるように、前記乗算係数を制御する乗算係数制御手段を備える。

さらに別の好ましい実施態様においては、電子楽器に設けられた鍵盤の押鍵数に応じて、前記押鍵数が大きくなるのにしたがって、前記帰還手段の乗算手段の乗算係数が大きくなるように、前記乗算係数を制御する乗算係数制御手段を備える。

また、好ましい実施態様においては、電子楽器に設けられたダンパペダルの踏み込み状態にしたがって、ダンパペダルの踏み込みが大きくなるのにしたがって、前記帰還手段の乗算手段の乗算係数が大きくなるように、前記乗算係数を制御するとともに、前記ダンパペダルが踏み込まれていないときに、前記電子楽器に設けられた鍵盤の押鍵数に応じて、前記押鍵数が大きくなるのにしたがって、前記帰還手段の乗算手段の乗算係数が大きくなるように、前記乗算係数を制御する乗算係数制御手段を備える。

また、本発明の目的は、上記共鳴音発生装置と、
鍵盤と、
踏み込み状態を示す信号を出力するダンパペダルと、
前記鍵盤を構成する鍵のうち、押鍵された鍵の音高の楽音信号データを生成する発音手段と、
前記楽音信号データと前記共鳴音発生装置により発生された共鳴音データとを合成する合成手段と、を備えたことを特徴とする電子楽器により達成される。

本発明によれば、適切な時間長の自然な共鳴音を発生させることができる共鳴音発生装置および当該共鳴音発生装置を備えた電子楽器を提供することが可能となる。

以下、添付図面を参照して、本発明の第１の実施の形態について説明する。図１は、本発明の第１の実施の形態にかかる電子楽器の構成を示すブロックダイヤグラムである。

図１に示すように、本実施の形態にかかる電子楽器１０は、鍵盤１２、ＣＰＵ１４、ＲＯＭ１６、ＲＡＭ１８、楽音生成部２０、操作子群２２、ダンパペダル２４を有する。鍵盤１２、ＣＰＵ１４、ＲＯＭ１６、ＲＡＭ１８、楽音生成部２０および操作子群２２は、バス１９を介して接続される。楽音生成部２０は、発音回路２５、共鳴音付加回路２６および音響システム２７を有する。本実施の形態にかかる電子楽器１０は、ピアノ音色、ヴァイオリン音色、ギター音色など種々の楽音を生成することができる。

鍵盤１２は、演奏者の押鍵操作に応じて、押鍵された鍵を特定する情報および押鍵された鍵のベロシティを示す情報をＣＰＵ１４に伝達することができる。

ＣＰＵ１４は、電子楽器全体の制御、押鍵された鍵に応じた音高の楽音を生成するための楽音生成部２０に与える種々の制御信号の生成などを実行する。ＲＯＭ１６は、プログラムや、プログラムの実行の際に使用される定数、楽音生成部２０により生成される楽音信号データの基となる波形データ、共鳴音付加回路２６にて用いられるインパルス応答データなどを記憶する。後述する波形データ記憶部３０およびインパルス応答データ記憶部３１はＲＯＭ１６に設けられる。ＲＡＭ１８は、プログラムの実行の過程で生じるデータ、変数、パラメータなどを一時的に記憶する。

ダンパペダル２４は、オン・オフのみではなくその中間の段階を示す信号を出力することができる。たとえば、本実施の形態においては、ダンパペダル２４には縦方向（ペダルの回動軸と垂直方向）に２つのスイッチ（図示せず）が配置され、第１スイッチおよび第２スイッチの双方がオフの状態（ダンパペダル２４が踏み込まれていない状態）、第１スイッチのみがオンされている状態（ダンパペダル２４が途中まで踏み込まれている状態）、および、第１スイッチおよび第２スイッチの双方がオンされている状態（ダンパペダル２４がフルに踏み込まれている状態）を作ることができる。このような構成により、２つのスイッチ双方がオンであるとフルペダル、第１スイッチのみがオンであるとハーフペダル、双方のスイッチがオフであると、ペダルのオフという３つの状態を作ることが可能となる。

或いは、ダンパペダル２４の踏み込み量に応じて抵抗値が変更できる可変抵抗値を備え、抵抗値に応じた信号を出力するように構成しても良い。

図２は、本実施の形態にかかる発音回路、共鳴音付加回路およびこれらに関連する構成部材の例を示すブロックダイヤグラムである。図１および図２に示すように、発音回路２５は、ＣＰＵ１４から与えられた、発音すべき楽音の音色を示す音色情報、発音すべき音高を示す音高情報およびベロシティ情報を含む制御信号１に基づいて、波形データ記憶部３０に記憶された波形データを読み出し、所定の音色で、かつ、所定音高の楽音信号データを出力する。

図３は、発音回路２５および発音回路２５に関連する構成部材をより詳細に示すブロックダイヤグラムである。図３に示すように、本実施の形態にかかる発音回路２５は、波形再生回路４０、エンベロープ生成回路４１および乗算回路４２を有する。波形データ記憶部３０には、たとえば、ピアノ系、ヴァイオリン系、ギター系など種々の音色の波形データが記憶されている。

波形再生回路４０は、波形データ記憶部３０に記憶された波形データから、制御信号１に含まれる音色情報にしたがって所定の種別の波形データを、制御信号１に含まれる音高情報にしたがって読み出す。また、エンベロープ生成回路４１は、制御信号１に含まれるベロシティ情報にしたがったエンベロープデータを出力する。波形データとエンベロープデータとは、乗算回路４２において乗算され、楽音信号データが出力される。なお、発音回路２５から出力される楽音信号データは、単一の鍵を押鍵されたときの単一のデータだけではなく、複数の鍵が押鍵されているときには、押鍵された複数の鍵のそれぞれについて、楽音信号データが生成され、その合成データが出力される。

制御信号１に含まれる音高情報およびベロシティ情報は、鍵盤１２からの信号に基づいて、ＣＰＵ１４により生成される。また、制御信号１に含まれる音色情報は、演奏者による操作子群２２に含まれる操作子を操作した情報に基づいて、ＣＰＵ１４により生成される。

図２に示すように、共鳴音付加回路２６は、共鳴音発生回路３５、乗算回路３６および加算回路３７を有する。共鳴音発生回路３５は、後述するように、帰還手段付きのＦＩＲフィルタである。共鳴音発生回路３５は、楽音信号データおよびインパルス応答データ記憶部３１から読み出された、複数のインパルス応答係数を含むインパルス応答データに基づいて、畳み込み演算を実行して共鳴音データを生成する。生成された共鳴音データは、乗算回路３６において制御信号３にしたがってレベル調整され、レベル調整された共鳴音データおよび楽音信号データは、加算回路３７において加算される。

音響システム２７は、Ｄ／Ａ変換器３２、増幅回路３３およびスピーカ３４を有し、加算回路３７から出力された合成データをアナログ信号に変換して、アナログ信号を増幅し、スピーカから放音する。

図４は、本実施の形態にかかる共鳴音発生回路の概略を示すブロックダイヤグラムである。図４に示すように、本実施の形態にかかる共鳴音発生回路３５は、楽音信号データを遅延させる複数の遅延回路５１〜５（ｎ−１）、楽音信号データ或いは遅延された楽音信号データと、インパルス応答係数ａ_０〜ａ_ｎ−１とを、それぞれ乗算する乗算回路６０〜６（ｎ−１）、乗算回路において乗算された結果を順次加算する加算回路７１〜７（ｎ−１）、および、最終段（第（ｎ−１）段）の遅延回路５（ｎ−１）からの出力を受け入れて、制御信号２にしたがった乗算係数を用いて乗算する乗算回路８０と、第ｐ段および第（ｐ＋１）段の遅延回路５ｐ、５（ｐ＋１）の間に配置され、遅延回路５ｐから出力された、遅延された楽音信号データと、乗算回路８０の出力とを加算する加算回路８１と、を有している。

本実施の形態にかかる共鳴音発生回路３５では、入力された楽音信号データが、順次、遅延回路５１、５２、・・・、５（ｎ−１）によって遅延される。乗算回路６０、６１、６２、・・・、６ｐ、６（ｐ＋１）、・・・、６（ｎ−１）には、それぞれ、インパルス応答データを構成するインパルス応答係数ａ_０、ａ_１、ａ_２、・・・、ａ_ｐ、ａ_ｐ＋１、・・・、ａ_ｎ−１が与えられる。乗算回路６０、６１、・・・、６（ｎ−１）においては、楽音信号データ或いは遅延された楽音信号データと、対応するインパルス応答係数とが乗算される。

乗算回路６０、６１、・・・、６（ｎ−１）における乗算結果は、加算回路７１〜７（ｎ−１）において累算され、累算結果が、共鳴音データＹ（ｎ）として出力される。すなわち、遅延回路５１〜５（ｎ−１）、乗算回路６０〜６（ｎ−１）および加算回路７１〜７（ｎ−１）により、ｎタップのＦＩＲフィルタが構成される。

さらに、本実施の形態においては、乗算回路８０が、最終段の（ｎ−１）段だけ遅延された楽音信号データと、制御信号２にしたがった乗算係数とを乗算して、適切にレベル調整されたフィードバック波形データを生成する。フィードバック波形データは、第ｐ段および第（ｐ＋１）段の遅延回路５ｐ、５（ｐ＋１）の間に配置された加算回路８１に出力される。したがって、加算回路８１においては、遅延された楽音信号データと、フィードバック波形データとが加算され、第（ｐ＋１）段の遅延回路５（ｐ＋１）に出力される。したがって、第（ｐ＋１）段以降の乗算回路６（ｐ＋１）、６（ｐ＋２）、・・・、６（ｎ−１）においては、フィードバック波形データが加算された、遅延された楽音信号データと、インパルス応答係数とが乗算される。

図４に示すように、本実施の形態にかかる共鳴音発生回路３５は、帰還回路（乗算回路８０および加算回路８１）を備えたｎタップのＦＩＲフィルタである。共鳴音発生回路３５の遅延回路５１〜５（ｎ−１）、乗算回路６０〜６（ｎ−１）および加算回路７１〜７（ｎ−１）が畳み込み演算回路を構成し、乗算回路８０および加算回路８１が帰還回路を構成する。たとえば、帰還回路を考慮しないタップ数ｎのＦＩＲフィルタによって、１．８秒分の共鳴音を生成することができる。本実施の形態においては、１．８秒分のピアノ波形の波形データが、最長時間の波形データとして波形データ記憶部３０に記憶されている。したがって、上記波形データの共鳴音が生成できるようにｎタップ（１．８秒分）のインパルス応答係数を、インパルス応答データとしてインパルス応答データ記憶部３１に格納している。したがって、帰還回路によるフィードバック波形の帰還を考慮しない場合には、発音開始から１．８秒の間、楽音信号データ、および、共鳴音データが合成されて出力されることになる。

楽音信号データおよび共鳴音データの合成データには、もとの波形データに含まれる弦鳴り音、箱鳴り音および弦共鳴音、および、共鳴音データにおいて再現された箱鳴り音や弦共鳴音が含まれる。しかしながら、実際のピアノ音では、微小ではあるが弦共鳴音が１０秒以上、場合によっては数十秒にわたって響き続ける。したがって、１．８秒程度の共鳴音の再現では物足りない場合がある。

図５は、本実施の形態において生成される楽音信号データおよび共鳴音データの例を示す図である。図５において、時間Ｔが、ピアノ波形の楽音信号データの時間１．８秒に相当する。上記ピアノ波形においては、最初の時間Ｔ_１（＝約１．６秒）においては、楽音が、主として箱鳴り音および弦共鳴音から構成され、残りの時間Ｔ_２（＝約０．２秒）においては、楽音が、主として弦共鳴音から構成されている。そこで、本実施の形態においては、図５に示す時間Ｔ_２に相当する０．２秒分だけ、楽音信号データを帰還させている。つまり、第（ｐ＋１）段から第（ｎ−１）段までのタップ数が、０．２秒に相当する。これにより、帰還された波形データ（フィードバック波形データ）が楽音信号データと足し合わされ、第ｐ＋１段以降の乗算回路によって、インパルス応答係数と畳み込み演算され、畳み込み演算が繰り返される。

図５において、最初の時間Ｔに生成される波形（符号５０１参照）に、時間Ｔ_３だけ、フィードバック波形および楽音信号データを用いた畳み込み演算による波形（符号５０２）が付加される。この時間Ｔ_３および波形５０２のレベルは、乗算回路８０に与えられる制御信号２に基づいて制御される。

本実施の形態にかかる電子楽器では、鍵盤１２の押鍵に応答して、ＣＰＵ１４が、押鍵された鍵に応じた音高の楽音を生成するために制御信号１を生成し、発音回路２５に出力して発音を指示する。発音回路２５においては、波形再生回路４０が、波形データ記憶部３０に記憶された波形データから、制御信号１に含まれる音色情報にしたがって所定の種別の波形データを、制御信号１に含まれる音高情報にしたがって読み出す。また、エンベロープ生成回路４１は、制御信号１に含まれるベロシティ情報にしたがったエンベロープデータを出力する。波形データとエンベロープデータとは、乗算回路４２において乗算され、楽音信号データが出力される。

また、ＣＰＵ１４は、ダンパペダル２４の状態を検出し、ダンパペダルが、フルペダルの状態、ハーフペダルの状態、オフの状態のそれぞれに応じた制御信号１を生成することができる。さらに、本実施の形態においては、上記ダンパペダル２４の状態に基づいて、共鳴音発生回路３５の乗算回路４０に与える制御信号２に含まれる乗算係数を算出している。

図６は、制御信号２に含まれる乗算係数算出処理の例を示すフローチャートである。図６の乗算係数算出処理は、ＣＰＵ１４により押鍵が検出され、ＣＰＵ１４が、発音回路２５に対する制御信号１を生成する際に実行される。図６に示すように、ＣＰＵ１４は、ダンパペダル２４がオンであるか否かを判断する（ステップ６０１）。ダンパペダル２４がフルペダルの状態或いはハーフペダルの状態であれば、ダンパペダル２４はオンであると判断される。ステップ６０１でＹｅｓと判断された場合には、ＣＰＵ１４は、ペダル状態が、フルペダルであるかハーフペダルであるかを判断する（ステップ６０２）。ステップ６０２でフルペダルと判断された場合には、ＣＰＵ１４は、乗算係数ＦＢ＝９３％に設定する（ステップ６０３）。乗算係数ＦＢは、制御信号２として乗算回路４０に与えられ、また、ＲＡＭ１８の所定の領域に記憶される。ステップ６０２でハーフペダルと判断された場合には、ＣＰＵ１４は、乗算係数ＦＢ＝８３％に設定する（ステップ６０４）。上記乗算係数は、フルペダル、ハーフペダル何れの状態においても、発振を防止するために１００％より小さい値としている。

その一方、ステップ６０１でＮｏ、つまり、ダンパペダル２４がオフ状態であるときには、ＣＰＵ１４は、ＦＢ（％）＝押鍵された鍵数×ａ（係数）＋Ｃ（定数）を算出する（ステップ６０５）。たとえば、係数ａ＝８、定数Ｃ＝３０である。次いで、ＣＰＵ１４は、算出されたＦＢが、８３％以上であるか否かを判断する（ステップ６０６）。ステップ６０６でＹｅｓと判断された場合には、ＣＰＵ１４は、乗算係数ＦＢ＝８３％に設定する（ステップ６０４）。ダンパペダルがオフ状態であるときは、基本的には、押鍵された鍵のみの弦共鳴音だけが発生する。したがって、最大でも、ハーフペダルのときの共鳴音と同程度のレベルおよび残響時間の残響音を再現するようにしている。

本実施の形態においては、ダンパペダル２４がオフ状態である場合には、押鍵数に応じて、フィードバック波形データのレベル、つまり、フィードバック量を規定する乗算係数を変化させ、一定レベルに達するまでは、押鍵数が大きくなるのにしたがって、乗算係数も増大させている。これにより、押鍵が多い方が、残響音のレベルおよび残響時間が大きくなることを再現することができる。

また、ダンパペダル２４がオンされているときには、ペダル状態に応じて、それぞれ一定値の乗算係数を得ている。ダンパペダル２４がオンされるときには、押鍵された鍵だけではなく、他の鍵の弦共鳴音も存在するからである。また、フルペダルの状態の乗算係数が、ハーフペダルの状態の乗算係数よりも大きくすることで、ペダル状態に応じたレベルおよび残響時間の残響音を再現することが可能である。

上述したように算出された乗算係数は、共鳴音発生回路３５の乗算回路４０に与えられる。これにより、ｎタップのＦＩＲフィルタの最終段（第（ｎ−１）段）の遅延回路５（ｎ−１）から出力された波形データと乗算係数とが乗算され、１以下の帰還量となったフィードバック波形データが帰還され、第（ｐ＋１）段以降の遅延回路５（ｐ＋１）、・・・により順次遅延されるとともに、第ｐ段以降の乗算回路６ｐ、６（ｐ＋１）、・・・において、インパルス応答係数との畳み込み乗算が行われ、加算回路７１、７２、・・・７ｐ、・・・において累算され、共鳴音データＹ（ｎ）として出力される。

さらに、共鳴音発生回路３５から出力された共鳴音データは、乗算回路３５において、制御信号３に基づいてレベル調整され、加算回路３７に出力される。加算回路３７は、発音回路２５から出力された楽音信号データと、共鳴音データとを加算して、音響システム２７に出力する。

フィードバック波形のレベルは漸次減少するため、共鳴音データＹ（ｎ）のレベルも漸次減少して最終的にはほぼ「０」となる。レベルが「０」になるまでの時間は、上記乗算係数ＦＢにしたがって変化する。本実施の形態においては、インパルス応答係数のうち、最後の時間Ｔ２（図５参照）に相当する部分が、乗算係数だけ小さくなりながら、繰り返し、波形データと乗算されることになる。

本実施の形態によれば、積和演算回路からの第１の所定の遅延出力（最終段の遅延出力）を所定の乗算係数と乗算して、積和演算回路の第２の所定の遅延出力（第ｐ段の遅延出力）と乗算出力とを加算して出力する。これにより、所定のレベルの楽音信号データを帰還させて、帰還された波形データ（フィードバック波形データ）と遅延された楽音信号データとが加算された波形データについて積和演算が実行される。これにより、楽音信号データの再生時間よりも長時間にわたって、自然な共鳴音を再生することが可能となる。

より詳細には、本実施の形態においては、積和演算回路の遅延遅延が、前記楽音信号データを、第１段から第（ｎ−１）段までそれぞれ遅延させ、帰還回路の乗算回路８０が、積和演算回路における第（ｎ−１）段の遅延出力を受け入れて、乗算係数と乗算し、帰還回路の加算回路８１が、積和演算回路における第ｐ段（ｐ＜ｎ−１）の遅延出力と、乗算回路８０の乗算出力とを加算して、積和演算回路の第ｐ段の乗算入力および第（ｐ＋１）段への遅延入力としている。このｐを所望のように設定することで、帰還させる楽音信号データの時間長を調整することが可能となる。

また、本実施の形態においては、ダンパペダル２４が踏み込まれているとき（オンされているとき）に、フルペダルの状態およびハーフペダルの状態が検出される。ダンパペダル２４がフルペダルの状態のときが、ハーフペダルの状態のときよりも、帰還回路の乗算回路８０に与える乗算係数が大きくなるように乗算係数が制御される。すなわち、フルペダルの状態の場合は、ハーフペダルの状態のときよりも共鳴音のレベルが大きく、かつ、残響時間も長くなる。これにより、実際の鍵盤楽器の演奏形態に沿った共鳴音を再現することが可能となる。

また、本実施の形態においては、ダンパペダルが踏み込まれていないとき（オフであるとき）に、鍵盤１２の押鍵数に応じて、押鍵数が大きくなるのにしたがって、帰還回路の乗算回路８０の乗算係数が大きくなるように、乗算係数が制御される。これにより、押鍵数が多くなるのにしたがって、共鳴音のレベルが大きく、かつ、残響時間も長くなる。これにより、実際の鍵盤楽器の演奏形態に沿った共鳴音を再現することが可能となる。

次に、本発明の第２の実施の形態について説明する。第２の実施の形態にかかる共鳴音発生回路３５においては、遅延された楽音信号データとフィードバック波形データの加算によるオーバーフローを防止するように、それぞれのデータのレベルを調整する乗算回路が付加される。第２の実施の形態にかかる電子楽器の構成は、図１に示す第１の実施の形態と同様である。図７は、第２の実施の形態にかかる共鳴音発生回路の構成を示すブロックダイヤグラムである。図７において、図４に示す第１の実施の形態にかかる共鳴音発生回路と同様の構成部分には同様の符号を付している。

図７に示すように、第２の実施の形態にかかる共鳴音発生回路は、第（ｎ−１）段の遅延回路５（ｎ−１）からの楽音信号データを制御信号２に基づく乗算係数で乗算する乗算回路８０の出力を、１／２とする乗算回路８３と、第ｐ段の遅延回路５ｐからの楽音信号データを、１／２にする乗算回路８２とを備えている。また、第ｐ段から第（ｎ−１）段の畳み込み演算を行う乗算回路６ｐ、６（ｐ＋１）、・・・、６（ｎ−１）は、それぞれ、遅延された楽音信号データと、対応するインパルス応答係数を２倍した係数（２×ａ_ｐ、２×ａ_{（ｐ＋１）}、・・・、２×ａ_{（ｎ−１）}）とを乗算するように構成されている。

第２の実施の形態においては、乗算回路８０から出力されたフィードバック波形データのレベルを１／２にするとともに、遅延回路５ｐから出力される楽音信号データのレベルも１／２とすることで、レベルが１／２となったフィードバック波形データおよび楽音信号データを加算して、オーバーフローが生じることを防止する。その一方、第ｐ段以降の乗算回路では、インパルス応答係数の２倍の係数で乗算することで、上記加算された楽音信号データのレベルが１／２となったことを補償している。

なお、第２の実施の形態において、帰還回路の乗算回路８２、８３の乗算係数、および、積和演算回路の乗算回路６ｐ、６（ｐ＋１）、・・・、６（ｎ−１）の乗算係数は、ＣＰＵ１４によって制御され得る。上記第２の実施の形態では、乗算回路８２、８３の乗算係数は「１／２」、乗算回路６ｐ、６（ｐ＋１）、・・・、６（ｎ−１）の乗算係数は、それぞれのインパルス応答係数の２倍であるが、これに限られず、前者を、ａ（ａ＜１）、後者をインパルス応答係数の「１／ａ」倍としても良い。

第２の実施の形態によれば、帰還回路の加算回路８１に出力すべき乗算回路８０の出力レベルが調整され、かつ、加算回路８１に出力すべき第ｐ段の遅延回路５ｐの出力レベルが調整される。また、このレベル調整にともなって、第ｐ段以降の乗算回路のインパルス応答係数が、上記レベル調整にしたがって調整される。これにより、加算回路８１におけるオーバーフローが防止されるとともに、第ｐ段以降の畳み込み演算の出力レベルも適切に調整される。したがって、レベルが適切で自然な共鳴音の再現が可能となる。

次に、本発明の第３の実施の形態について説明する。第３の実施の形態においては、フィードバック波形データを、第ｐ段の遅延回路５ｐと第（ｐ＋１）段の遅延回路５（ｐ＋１）との間に帰還させるほか、フィードバック波形データを、第ｑ段（ｑ＜ｐ）の遅延回路５ｑと第（ｑ＋１）段の遅延回路５（ｑ＋１）との間に帰還させることが可能となっている。なお、第３の実施の形態にかかる電子楽器の構成は、図１に示す第１の実施の形態と同様である。図８は、第３の実施の形態にかかる共鳴音発生回路の構成を示すブロックダイヤグラムである。図８において、図４に示す第１の実施の形態にかかる共鳴音発生回路と同様の構成部分には同様の符号を付している。

図８に示すように、第３の実施の形態にかかる共鳴音発生回路は、第（ｎ−１）段の遅延回路５（ｎ−１）からの楽音信号データを制御信号２に基づく第１の乗算係数で乗算する乗算回路９０と、第ｐ段の遅延回路５ｐと第（ｐ＋１）段の遅延回路５（ｐ＋１）との間に配置され、第ｐ段の遅延回路５ｐの出力と、乗算回路９０の出力とを加算する加算回路９１と、第（ｎ−１）段の遅延回路５（ｎ−１）からの楽音信号データを制御信号２に基づく第２の乗算係数で乗算する乗算回路９２と、第ｑ段の遅延回路５ｑと第（ｑ＋１）段の遅延回路５（ｑ＋１）との間に配置され、第ｑ段の遅延回路５ｑの出力と、乗算回路９２の出力とを加算する加算回路９３と、を有している。

第１の乗算係数および第２の乗算係数は、たとえば、一方の乗算係数が、図５の処理で算出されたＦＢであれば、他方の乗算係数が「０」となるように、ＣＰＵ１４により制御される。また、第３の実施の形態においては、たとえば、ｎタップのＦＩＲフィルタによって１．８秒の共鳴音が生成され、かつ、第（ｐ＋１）段〜第（ｎ−１）段までのタップで０．２秒、第（ｑ＋１）段から第（ｎ−１）段までのタップで０．４秒の共鳴音が生成されるように、ｐ、ｑが設定される。

たとえば、第１の乗算係数をＦＢ、第２の乗算係数を「０」とすることで、第１の実施の形態と同様のＦＩＲフィルタとすることができる。その一方、第１の乗算係数を「０」、第２の乗算係数をＦＢとすることで、より長い０．４秒分の楽音信号データを帰還させることもできる。

さらに、第３の実施の形態においては、ＣＰＵ１４が、第１の乗算係数を、ｔ×ＦＢ（ｔ：０〜１の間の所定の数）、第２の乗算係数を、（１−ｔ）×ＦＢと算出して、乗算回路９０、９２にそれぞれ与えても良い。これにより、０．２秒分の楽音信号データの帰還および０．４秒分の楽音信号データの帰還の双方を、所望の割合にて実現することができる。

第３の実施の形態によれば、帰還回路において、２つのフィードバック波形の経路を設け、それぞれにおいて乗算回路において乗算係数を調整できる。したがって、フィードバック波形を帰還させる位置を切り換えることもできる。或いは、乗算係数を調整することで、それぞれの帰還経路を経た２つのフィードバック波形を帰還させることも可能である。

次に、本発明の第４の実施の形態について説明する。第１〜第３の実施の形態においては、第（ｎ−１）段の遅延回路５（ｎ−１）の出力を帰還させて、乗算回路において乗算係数と乗算し、フィードバック波形データを生成した。第４の実施の形態では、第ｒ段（ｒ＜ｎ−１）の遅延回路５ｒの出力を帰還させている。つまり、タップ数ｎのＦＩＲフィルタにおいて、最終段（第（ｎ−１）段）の出力を帰還させずに、途中の出力を帰還させている。なお、第４の実施の形態にかかる電子楽器の構成は、図１に示す第１の実施の形態と同様である。図９は、第４の実施の形態にかかる共鳴音発生回路の構成を示すブロックダイヤグラムである。図９において、図４に示す第１の実施の形態にかかる共鳴音発生回路と同様の構成部分には同様の符号を付している。

図９に示すように、第４の実施の形態にかかる共鳴音発生回路は、第ｒ段（ｒ＜ｎ−１）の遅延回路５ｒの出力を受け入れて、制御信号２に含まれる乗算係数と乗算する乗算回路９５と、第ｐ段（ｐ＜ｒ）の遅延回路５ｐと第（ｐ＋１）段の遅延回路５（ｐ＋１）との間に配置され、第ｐ段（ｐ＜ｒ）の遅延回路５ｐから出力された楽音信号データと、乗算回路９５から出力されたフィードバック波形データとを加算する加算回路８１とを有する。

第４の実施の形態においては、（ｒ−ｐ）タップに相当する楽音信号データが帰還される。楽音信号データの長さ（時間）が、ｎタップに相当する時間より小さい場合には、第（ｎ−１）段の遅延回路の出力を帰還させることによりフィードバック波形データを生成すると、遅延された波形データが既に存在せず、畳み込み演算の出力は「０」となるのにもかかわらず、フィードバック波形データにより、畳み込み演算の出力が「０」以外の値となってしまう可能性があり、不自然な残響音が生成されるおそれがある。そこで、第４の実施の形態においては、楽音信号データの長さ（時間）と、ｒタップに相当する時間をほぼ一致させ、或いは、楽音信号データの長さが、ｒタップに相当する時間より長くなるように、楽音信号データを帰還させる第ｒ段を設定し、第ｒ段の遅延回路５ｒの出力を帰還させることで、不自然な残響音の発生を防止することができる。

本発明は、以上の実施の形態に限定されることなく、特許請求の範囲に記載された発明の範囲内で、種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることは言うまでもない。

上記実施の形態において、共鳴音発生回路により構成されるＦＩＲフィルタは、（ｎ−１）個の遅延回路（たとえば、図４の遅延回路５１〜５（ｎ−１））、ｎ個の乗算回路（図４の乗算回路６０〜６（ｎ−１））、および、（ｎ−１）個の加算回路（図５の加算回路７１〜７（ｎ−１））を含むように記載されている。しかしながら、実際には、上述した個数の遅延回路、乗算回路、加算回路は必要ではない。たとえば、パイプライン演算により、第１の実施の形態にかかる共鳴音発音回路は、図１０に示すようなハードウェア構成をとることができる。

図１０の例において、共鳴音発音回路は、楽音信号データをシフトさせるシフトレジスタ１００、１０１、インパルス応答データをシフトさせるシフトレジスタ１０２、楽音信号データとインパルス応答データ中のインパルス応答係数をと乗算する乗算回路１０３と、加算回路１０４、遅延回路１０５を有する。シフトレジスタ１００は、（ｐ＋１）段のシフトレジスタであり、（ｎ−ｐ＋１）段のシフトレジスタである。上記シフトレジスタ１００、１０１、シフトレジスタ１０２、乗算回路１０３、加算回路１０４および遅延回路１０５が積和演算回路を構成する。また、シフトレジスタ１００、１０１が、楽音信号データを遅延させる遅延回路に相当し、また、乗算回路１０３が、楽音信号データ或いは遅延された楽音信号データと、対応するインパルス応答係数とを乗算する乗算回路に相当し、加算回路１０４および遅延回路１０５が、乗算結果を加算する加算回路に相当する。

また、図１０の例において、共鳴音発生回路は、シフトレジスタ１０１の出力と乗算係数ＦＢとを乗算する乗算回路１０６、および、楽音信号データと乗算回路１０６の乗算出力とを加算する加算回路１０７を備えている。これらが帰還回路を構成する。図１０に示すような構成を採用することで、積和演算回路を少ないハードウェアで実現することができる。

また、前記第４の実施の形態において、第２の実施の形態のように、乗算回路９５の出力レベルを調整する乗算回路を設けるとともに、遅延回路５ｐの出力レベルを調整する乗算回路を設け、かつ、第ｐ段以降の乗算回路６ｐ〜６（ｎ−１）の出力レベルも、上記レベル調整に伴って調整するように構成しても良い。第３の実施の形態においても同様である。

さらに、前記実施の形態においては、ダンパペダル２４のオン状態として、フルペダルおよびハーフペダルという２つの状態を設け、ダンパペダル２４がフルペダルの状態のときが、ハーフペダルの状態のときよりも、帰還回路の乗算回路８０に与える乗算係数が大きくなるように乗算係数が制御される。しかしながら、このような構成に限定されるものではなく、たとえば、ダンパペダル２４の踏み込み量に応じて抵抗値が変更できる可変抵抗値を備え、抵抗値に応じた信号を出力するように構成され、信号にしたがって、ダンパペダルの踏み込み量が大きくなるのにしたがって、帰還回路の乗算回路８０に与える乗算係数が大きくなるように乗算係数が制御されても良い。

図１は、本発明の第１の実施の形態にかかる電子楽器の構成を示すブロックダイヤグラムである。 図２は、本実施の形態にかかる発音回路、共鳴音付加回路およびこれらに関連する構成部材の例を示すブロックダイヤグラムである。 図３は、発音回路２５および発音回路２５に関連する構成部材をより詳細に示すブロックダイヤグラムである。 図４は、本実施の形態にかかる共鳴音発生回路の概略を示すブロックダイヤグラムである。 図５は、本実施の形態において生成される楽音信号データおよび共鳴音データの例を示す図である。 図６は、制御信号２に含まれる乗算係数算出処理の例を示すフローチャートである。 図７は、第２の実施の形態にかかる共鳴音発生回路の構成を示すブロックダイヤグラムである。 図８は、第３の実施の形態にかかる共鳴音発生回路の構成を示すブロックダイヤグラムである。 図９は、第４の実施の形態にかかる共鳴音発生回路の構成を示すブロックダイヤグラムである。 図１０は、第１の実施の形態にかかる共鳴音発生回路のハードウェア構成例を示す図である。

符号の説明

１０ 電子楽器
１２ 鍵盤
１４ ＣＰＵ
１６ ＲＯＭ
１８ ＲＡＭ
２０ 楽音生成部
２２ 操作子群
２４ ダンパペダル
２５ 発音回路
２６ 共鳴音付加回路
２７ 音響システム
３０ 波形データ記憶部
３１ インパルス応答データ記憶部
３５ 共鳴音発生回路
３６ 乗算回路
３７ 加算回路

Claims (10)

1. 楽音信号データに付加するための共鳴音データを発生する共鳴音発生装置であって、
   インパルス応答特性を表す時間軸上の値であるインパルス応答係数を含むインパルス応答データを記憶するインパルス応答データ記憶手段と、
   時間軸上の一連の楽音信号データと、前記インパルス応答データ記憶手段から読み出されたインパルス応答係数との積和演算をする積和演算手段であって、前記楽音信号データを遅延させる遅延手段、インパルス応答係数と前記楽音信号データ或いは前記遅延手段から出力される遅延された楽音信号データとを乗算する乗算手段、および、前記乗算手段の出力を加算する加算手段を有する積和演算手段と、
   前記積和演算手段の遅延手段における第１の所定の遅延出力を、前記積和演算手段に帰還させる帰還手段であって、前記遅延手段からの前記第１の所定の遅延と所定の乗算係数とを乗算する乗算手段、および、前記積和演算手段における前記遅延手段の第２の所定の遅延出力に前記乗算手段の乗算出力を加算する加算手段を有する帰還手段と、
   を備えたことを特徴とする共鳴音発生装置。
2. 前記積和演算手段の遅延手段が、前記楽音信号データを、第１段から第（ｎ−１）段までそれぞれ遅延させ、
   前記帰還手段の乗算手段が、前記遅延手段の第（ｎ−１）段の遅延出力を受け入れて、前記乗算係数と乗算し、前記帰還手段の加算手段が、前記遅延手段の第ｐ段（ｐ＜ｎ−１）の遅延出力と、前記帰還手段の乗算手段の乗算出力とを加算して、前記積和演算手段の第ｐ段の乗算入力および第（ｐ＋１）段への遅延入力とすることを特徴とする請求項１に記載の共鳴音発生装置。
3. 前記積和演算手段の遅延手段が、前記楽音信号データを、第１段から第（ｎ−１）段までそれぞれ遅延させ、
   前記帰還手段が、前記遅延手段の第（ｎ−１）段の遅延出力を受け入れて、第１の乗算係数と乗算する第１の乗算手段と、前記遅延手段の第ｐ段（ｐ＜ｎ−１）の遅延出力と、前記第１の乗算手段の乗算出力とを加算して、前記積和演算手段の第ｐ段の乗算入力および第（ｐ＋１）段への遅延入力とする第１の加算手段と、前記遅延手段の第（ｎ−１）段の遅延出力を受け入れて、第２の乗算係数と乗算する第２の乗算手段と、前記遅延手段の第ｑ段（ｑ＜ｐ）の遅延出力と、前記第２の乗算手段の乗算出力とを加算して、前記積和演算手段の第ｑ段の乗算入力および第（ｑ＋１）段への遅延入力とする第２の加算手段と、を有することを特徴とする請求項１に記載の共鳴音発生装置。
4. 前記積和演算手段の遅延手段が、前記楽音信号データを、第１段から第（ｎ−１）段までそれぞれ遅延させ、
   前記帰還手段の乗算手段が、前記遅延手段の第ｒ段（ｒ＜ｎ−１）の遅延出力を受け入れて、前記乗算係数と乗算し、前記帰還手段の加算手段が、前記遅延手段の第ｐ段（ｐ＜ｒ）の遅延出力と、前記帰還手段の乗算手段の乗算出力とを加算して、前記積和演算手段の第ｐ段の乗算入力および第（ｐ＋１）段への遅延入力とすることを特徴とする請求項１に記載の共鳴音発生装置。
5. 前記積和演算手段の遅延手段が、前記楽音信号データを、第１段から第（ｎ−１）段までそれぞれ遅延させ、
   前記帰還手段が、前記遅延手段の第ｒ段（ｒ＜ｎ−１）の遅延出力を受け入れて、第１の乗算係数と乗算する第１の乗算手段と、前記遅延手段の第ｐ段（ｐ＜ｒ）の遅延出力と、前記第１の乗算手段の乗算出力とを加算して、前記積和演算手段の第ｐ段の乗算入力および第（ｐ＋１）段への遅延入力とする第１の加算手段と、前記遅延手段の第ｒ段の遅延出力を受け入れて、第２の乗算係数と乗算する第２の乗算手段と、前記遅延手段の第ｑ段（ｑ＜ｐ）の遅延出力と、前記第２の乗算手段の乗算出力とを加算して、前記積和演算手段の第ｑ段の乗算入力および第（ｑ＋１）段への遅延入力とする第２の加算手段と、を有することを特徴とする請求項１に記載の共鳴音発生装置。
6. 前記帰還手段が、当該帰還手段の加算手段に出力すべき、前記帰還手段の乗算手段の出力レベルを調整する第１のレベル調整手段と、前記帰還手段の加算手段に出力すべき、前記遅延回路からの遅延出力の出力レベルを調整する第２のレベル調整手段と、を有し、
   前記積和演算手段が、前記第ｐ段以降の乗算手段のインパルス応答係数を、前記第１のレベル調整手段および第２のレベル調整手段の前記レベル調整にしたがって調整する係数調整手段を有することを特徴とする請求項２または４に記載の共鳴音発生装置。
7. 電子楽器に設けられたダンパペダルの踏み込み状態にしたがって、ダンパペダルの踏み込みが大きくなるのにしたがって、前記帰還手段の乗算手段の乗算係数が大きくなるように、前記乗算係数を制御する乗算係数制御手段を備えたことを特徴とする請求項１ないし６の何れか一項に記載の共鳴音発生装置。
8. 電子楽器に設けられた鍵盤の押鍵数に応じて、前記押鍵数が大きくなるのにしたがって、前記帰還手段の乗算手段の乗算係数が大きくなるように、前記乗算係数を制御する乗算係数制御手段を備えたことを特徴とする請求項１ないし６の何れか一項に記載の共鳴音発生装置。
9. 電子楽器に設けられたダンパペダルの踏み込み状態にしたがって、ダンパペダルの踏み込みが大きくなるのにしたがって、前記帰還手段の乗算手段の乗算係数が大きくなるように、前記乗算係数を制御するとともに、前記ダンパペダルが踏み込まれていないときに、前記電子楽器に設けられた鍵盤の押鍵数に応じて、前記押鍵数が大きくなるのにしたがって、前記帰還手段の乗算手段の乗算係数が大きくなるように、前記乗算係数を制御する乗算係数制御手段を備えたことを特徴とする請求項１ないし６の何れか一項に記載の共鳴音発生装置。
10. 請求項１ないし９の何れか一項に記載の共鳴音発生装置と、
    鍵盤と、
    踏み込み状態を示す信号を出力するダンパペダルと、
    前記鍵盤を構成する鍵のうち、押鍵された鍵の音高の楽音信号データを生成する発音手段と、
    前記楽音信号データと前記共鳴音発生装置により発生された共鳴音データとを合成する合成手段と、を備えたことを特徴とする電子楽器。